JP7380340B2

JP7380340B2 - 電源回路

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Publication number: JP7380340B2
Application number: JP2020039023A
Authority: JP
Inventors: 光平谷野; 昌明長野; 智紀渡邉
Original assignee: Omron Corp
Current assignee: Omron Corp
Priority date: 2020-03-06
Filing date: 2020-03-06
Publication date: 2023-11-15
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Description

本開示は電源回路に関し、特に降圧チョッパ回路に関する。

特開平９－９３９０９号公報（特許文献１）は、チョッパー型のスイッチング電源回路を開示する。スイッチング電源回路は、ＮチャンネルＭＯＳＦＥＴ、インダクタ、コンデンサ、ダイオード、およびチョッパー制御回路を備える。

特開平９－９３９０９号公報

降圧チョッパ回路のハイサイドスイッチ（通常はＭＯＳＦＥＴ）を駆動するためにパルストランスを利用した駆動回路が知られている。上記駆動回路は、絶縁ゲートドライバなどを使用してハイサイドスイッチを駆動するケースに比べて、部品点数を少なくすることができるので、電源装置の低コスト化が可能である。パルストランスはコントローラにより駆動される。コントローラのドライブ端子からオン信号を出力するときにＭＯＳＦＥＴはオンする。一方、コントローラのドライブ端子からオフ信号を出力するとき（ドライブ端子の電圧が０Ｖのとき）にはＭＯＳＦＥＴはオフする。

しかし、パルストランス駆動回路は、コントローラのドライブ端子が０Ｖになっているすべての期間でＭＯＳＦＥＴのゲート―ソース間の電荷を引き抜き続けているわけではない。オフ期間でＭＯＳＦＥＴのゲート―ソース間の電荷を引き抜くことができていない期間に、ＭＯＳＦＥＴなどの寄生容量を介してＭＯＳＦＥＴのゲート―ソース間に電荷が充電された場合には、ＭＯＳＦＥＴはオン状態となる。このような場合には、電源回路の出力電圧が上昇しやすい。電源回路の出力電圧が大きく上昇すると、電源回路の部品が損傷する可能性がある。

本開示の目的は、過電圧を抑制することが可能な電源回路を提供することである。

本開示に係る電源回路は、入力電圧に接続されたドレインと、ゲートと、ソースとを有するトランジスタと、トランジスタのソースに接続されたカソードと、共通電圧ノードに接続されたアノードとを有するダイオードと、トランジスタのソースおよびダイオードのカソードに接続された第１端と、出力ノードに接続された第２端とを有するチョークコイルと、出力ノードと、共通電圧ノードとの間に接続されたコンデンサと、一次巻線と、トランジスタのゲートに接続された二次巻線とを有するトランスと、出力ノードにおける電圧である出力電圧に基づいて、トランジスタをオンオフさせるための駆動信号を、トランスの一次巻線に与える制御回路と、出力電圧が過電圧である場合に、過電圧信号を出力する過電圧検出回路と、過電圧信号に応答して、トランジスタのゲートとソースとを短絡する短絡回路とを備える。

この開示によれば、電源回路の出力電圧が過電圧の状態になることを抑制することができる。

上述の開示において、過電圧検出回路は、電源回路の出力電圧に比例した電圧を生成する抵抗分圧回路と、抵抗分圧回路によって生成された電圧が基準電圧を上回る場合に過電圧信号を出力する比較回路とを含み、抵抗分圧回路は、サーミスタを含む。

この開示によれば、電源回路の周囲温度の変化に応じて、過電圧検出の閾値を変化させることができる。

上述の開示において、サーミスタは、ＮＴＣサーミスタである。
この開示によれば、低温時に、電源回路を、過電圧からより確実に保護することができる。

上述の開示において、過電圧検出回路は、出力ノードに接続されたカソードと、アノードとを有するツェナーダイオードと、ツェナーダイオードのアノードと短絡回路との間に接続された抵抗とを含み、出力ノードにおける出力電圧が所定の電圧を超える場合に、ツェナーダイオードが、抵抗に電流を流すことによって過電圧信号を発生させる。

この開示によれば、より簡素な構成により、過電圧を検出することができる。
上述の開示において、短絡回路は、過電圧信号に応じて、トランジスタのゲートとソースとの間を導通させるフォトカプラを含む。

この開示によれば、電源回路の入力側と電源回路の出力側との間の電気的な絶縁を実現できる。

本発明によれば、過電圧を抑制することが可能な電源回路を提供することができる。

本実施の形態に従う電源回路の概略構成を示した回路図である。図１に示す短絡回路および過電圧検出回路の構成例を示した図である。パルストランスによって、降圧チョッパのトランジスタを駆動する場合に起こりうる課題を説明する波形図である。本発明の実施の形態に従う電源回路の動作を説明する波形図である。本実施の形態に従う電源回路の別の構成例を示した回路図である。

以下の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当部分については、同一符号を付してその説明は繰返さない。

＜適用例＞
図１は、本実施の形態に従う電源回路の概略構成を示した回路図である。図１に示すように、この実施形態では、電源回路１は、降圧チョッパ回路である。電源回路１は、トランジスタＴＲ１と、ダイオードＤ１と、チョークコイル３と、コンデンサＣ１と、制御ＩＣ４と、パルストランス５と、短絡回路７と、過電圧検出回路９とを備える。

トランジスタＴＲ１は、ＮチャネルＭＯＳＦＥＴである。トランジスタＴＲ１は、ドレインと、ゲートと、ソースとを有する。トランジスタＴＲ１のドレインは、入力電圧Ｖｉｎに接続される。入力電圧Ｖｉｎは、直流電源２によって生成される直流電圧である。直流電源２は、交流電源および整流回路によって構成されてもよい。さらに、抵抗６がトランジスタＴＲ１のゲートとソースとの間に接続される。

ダイオードＤ１は、トランジスタＴＲ１のソースに接続されたカソードと、共通電圧ノードＮ２に接続されたアノードとを有する。本実施形態において、共通電圧とは接地電圧である。

チョークコイル３は、ＮチャネルＭＯＳＦＥＴのソースおよびダイオードＤ１のカソードに接続された第１端と、出力ノードＮ１に接続された第２端とを有する。コンデンサＣ１は、出力ノードＮ１と、共通電圧ノードＮ２との間に接続される。出力ノードＮ１は電源回路１から電圧（出力電圧Ｖｄｃ）を出力するためのノードである。出力ノードＮ１および共通電圧ノードＮ２には後段回路２０が接続される。特に限定されないが、後段回路２０は、たとえばＤＣ／ＤＣコンバータであってもよい。

パルストランス５は、一次巻線５ｐと、二次巻線５ｓとを有する。一次巻線５ｐは制御ＩＣ４に接続される。二次巻線５ｓは、トランジスタＴＲ１のゲートに接続される。制御ＩＣ４は、出力ノードＮ１における電圧である出力電圧Ｖｄｃに基づいて、トランジスタＴＲ１（ＮチャネルＭＯＳＦＥＴ）をオンオフさせるための駆動信号を、パルストランス５の一次巻線５ｐに与える制御回路である。

過電圧検出回路９は、出力電圧Ｖｄｃが過電圧であることを検出する。出力電圧Ｖｄｃが過電圧である場合に、過電圧検出回路９は過電圧信号Ｓ１を出力する。

短絡回路７は、過電圧検出回路９からの過電圧信号Ｓ１に応答して、トランジスタＴＲ１のゲートとソースとを短絡する。トランジスタＴＲ１のゲートとソースとが短絡されることにより、トランジスタＴＲ１のゲート－ソース間容量から電荷が引き抜かれる。

図２は、図１に示す短絡回路７および過電圧検出回路９の構成例を示した図である。図２に示すように、短絡回路７は、フォトカプラＰＨＣ１と、抵抗１２とを含む。

フォトカプラＰＨＣ１は、過電圧信号Ｓ１を受けて発光する発光素子（発光ダイオード）と、受光素子であるフォトトランジスタとを含む。フォトトランジスタは、トランジスタＴＲ１のゲートとソースとの間に、抵抗１２と直列に接続される。短絡回路７にフォトカプラＰＨＣ１を採用することにより、電源回路１の入力側と電源回路１の出力側との間の電気的な絶縁を実現できる。

図２に示す構成例において、電源回路１は、減衰回路８をさらに有する。減衰回路８は、分圧回路であり、所定の比率で出力電圧Ｖｄｃを減衰させる。減衰回路８は、過電圧検出回路９に、出力電圧Ｖｄｃに比例した電圧Ｖ１を与える。

過電圧検出回路９は、基準電圧源１０と、差動増幅器１１と、抵抗Ｒ１～Ｒ５と、サーミスタＴＨと、ダイオードＤ５とを有する。

抵抗Ｒ１は、基準電圧源１０と、差動増幅器１１の反転入力端子（図２において「－」と示される）との間に接続される。抵抗Ｒ２は、差動増幅器１１の反転入力端子と差動増幅器１１の出力との間に接続される。

抵抗Ｒ３，Ｒ４およびサーミスタＴＨは、減衰回路８と共通電圧（接地電圧）との間に直列に接続される。抵抗Ｒ３，Ｒ４およびサーミスタＴＨは、分圧回路を構成する。抵抗Ｒ３と抵抗Ｒ４との接続点Ｎ３は、差動増幅器１１の非反転入力端子（図２において「＋」と示される）に接続される。減衰回路８から電圧Ｖ１が供給されるときには、接続点Ｎ３において電圧Ｖ２が発生する。電圧Ｖ２は、電圧Ｖ１と分圧比との積により決定される。

差動増幅器１１は、非反転入力端子における電圧Ｖ２と反転入力端子における電圧Ｖｒｅｆとを比較する比較器である。差動増幅器１１は、電圧Ｖ２と電圧Ｖｒｅｆとの間の電圧差（Ｖ２－Ｖｒｅｆ）を増幅する。差動増幅器１１の増幅率は、抵抗Ｒ１の抵抗値と抵抗Ｒ２の抵抗値との比（Ｒ２／Ｒ１）である。

抵抗Ｒ５は、差動増幅器１１の出力と、ダイオードＤ５のアノードとの間に接続される。ダイオードＤ５のカソードがフォトカプラＰＨＣ１の発光素子に接続される。差動増幅器１１から出力される過電圧信号Ｓ１がフォトカプラＰＨＣ１の発光素子に印加されると発光素子が発光する。これにより、フォトカプラＰＨＣ１のフォトトランジスタがオンする。

フォトカプラＰＨＣ１のフォトトランジスタがオンすることにより、トランジスタＴＲ１のゲートとソースとが短絡される。このとき、フォトトランジスタに電流が流れる。すなわちトランジスタＴＲ１のゲート－ソース間容量から電荷が引き抜かれる。

次に、図２に示した回路の動作について具体的に説明する。なお、以下に示した数値は一例であって、本発明の実施の形態を限定するものではない。

出力電圧Ｖｄｃの設定値が３８０Ｖであり、入力電圧Ｖｉｎが６００Ｖであるとする。出力電圧Ｖｄｃが４５０Ｖになったときに、トランジスタＴＲ１が強制的にオフされる。すなわち出力電圧Ｖｄｃが４５０Ｖに達したときに過電圧が検出される。

減衰回路８は、出力電圧Ｖｄｃを１／１００に減衰させた電圧を差動増幅器１１に与える。出力電圧Ｖｄｃが４５０Ｖであるときには、差動増幅器１１の非反転入力端子の電圧Ｖ２は、４．５Ｖである。

差動増幅器１１は、過電圧信号Ｓ１を発生させる。基準電圧源１０からの電圧Ｖｒｅｆを４．２Ｖとする。抵抗Ｒ１の抵抗値および抵抗Ｒ２の抵抗値の比（Ｒ２／Ｒ１）を１００とする。このとき差動増幅器１１の出力電圧は、３０Ｖになる（（４５０／１００－４．２）×１００＝３０）。

フォトカプラＰＨＣ１の発光素子には、過電圧信号Ｓ１の電圧に応じた電流Ｉｆが流れる。電流Ｉｆは、Ｉｆ＝３０／Ｒ５（Ｒ５は抵抗Ｒ５の抵抗値）と表される。発光素子に電流Ｉｆが流れることによって、フォトカプラＰＨＣ１のフォトトランジスタがオンする。フォトトランジスタがオンすることによって、フォトトランジスタのコレクタ－エミッタ間に電流Ｉｃが流れる。電流ＩｃはＩｃ＝Ｉｆ＊ＣＴＲ（ＣＴＲ：電流伝達率）によって求められる。

図３は、パルストランスによって、降圧チョッパのトランジスタを駆動する場合に起こりうる課題を説明する波形図である。図１および図２に示すように、制御ＩＣ４は、トランジスタＴＲ１をオンおよびオフさせる信号をドライブ端子から出力する。制御ＩＣ４の出力信号はパルストランス５の一次巻線５ｐに印加される。これによりパルストランス５の二次巻線５ｓに電圧が誘起される。

トランジスタＴＲ１のゲートはパルストランス５の二次巻線５ｓに接続される。基本的には、トランジスタＴＲ１のゲートの電圧（ゲート電圧Ｖｇｓ）は、制御ＩＣ４から出力される信号に追随して変化する。制御ＩＣ４からの制御信号がオフ状態になっている期間では、パルストランス５の二次巻線５ｓに電流が流れる。これによりＭＯＳＦＥＴのゲート―ソース間容量は電荷を放出する。

しかし、制御ＩＣ４からの制御信号がオフである期間が長い場合、パルストランス５の二次巻線５ｓには電流が流れなくなる期間が発生する。このため、この期間に寄生容量などを介しトランジスタＴＲ１のゲート―ソース間容量に電荷が蓄積された場合、制御信号がオフ状態であるにもかかわらず、ゲート電圧Ｖｇｓが上昇することが起こりえる。

通常では、コンデンサＣ１が出力電圧Ｖｄｃを平滑化するので、出力電圧Ｖｄｃが設定電圧を大きく上回ることが防がれる。しかし、たとえば電源回路１の周囲温度が低い場合には、コンデンサＣ１の容量が低下する。あるいは電源回路１の周囲温度が低い場合には、コンデンサＣ１のＥＳＲ（等価直列抵抗）が大きくなる。このような場合には、コンデンサＣ１による出力電圧の平滑化が十分でないために、図３に示すように出力電圧Ｖｄｃが大きく上昇する可能性がある。

図４は、本発明の実施の形態に従う電源回路１の動作を説明する波形図である。図４に示すように、本発明の実施の形態では、出力電圧Ｖｄｃが過電圧検出レベルに達したときに、過電圧検出回路９が、短絡回路７を動作させる。図２に示された構成例では、過電圧検出回路９が過電圧信号Ｓ１によってフォトカプラＰＨＣ１をオンさせる。フォトカプラＰＨＣ１がオンすることによって、トランジスタＴＲ１のゲートとソースとが短絡される。これにより、トランジスタＴＲ１のゲート－ソース間容量から電荷が引き抜かれて、ゲート電圧Ｖｇｓが低下する。ゲート電圧Ｖｇｓが閾値電圧Ｖｇｓｔｈを下回るので、トランジスタＴＲ１がオフされる。本実施の形態では、トランジスタＴＲ１を強制的にオフすることができるので、出力電圧Ｖｄｃの大幅な上昇を抑えることができる。したがって、出力電圧Ｖｄｃを設定電圧以下に抑えることができる。

上述のように、特に電源回路１の周囲温度が低い場合には、コンデンサＣ１の容量の低下あるいはコンデンサＣ１のＥＳＲの上昇によって、出力電圧Ｖｄｃの上昇が生じやすい。図２に示されるように、本実施の形態では、サーミスタＴＨが抵抗Ｒ４に直列に接続される。これにより、電源回路１の周囲温度の変化に応じて、過電圧検出の閾値を変化させることができる。

好ましくは、サーミスタＴＨはＮＴＣサーミスタである。温度が低下するにつれてＮＴＣサーミスタの抵抗値が増大するので、抵抗Ｒ４の抵抗値およびサーミスタＴＨの抵抗値の合計値（合成抵抗の値）が増加する。抵抗Ｒ３の抵抗値に対する合成抵抗の値の比が大きくなるので、過電圧検出回路９を作動させるための出力電圧Ｖｄｃの閾値を下げることができる。たとえば周囲温度が低い場合、出力電圧Ｖｄｃが４１０Ｖのときに過電圧検出機能を動作させることができるので、電源回路１を、過電圧からより確実に保護することができる。さらに、差動増幅器１１の増幅率も上げることができる。

なお、過電圧検出回路の構成は図２に示された構成に限定されるものではない。図５は、本実施の形態に従う電源回路の別の構成例を示した回路図である。電源回路１は、過電圧検出回路９に替えて過電圧検出回路９Ａを備える。過電圧検出回路９Ａは、ツェナーダイオードＺＤ１および抵抗Ｒ１０を含む。ツェナーダイオードＺＤ１のカソードは、出力ノードＮ１に接続される。抵抗Ｒ１０は、ツェナーダイオードＺＤ１のアノードと、フォトカプラＰＨＣ１の発光素子との間に接続される。ツェナーダイオードＺＤ１、抵抗Ｒ１０および、フォトカプラＰＨＣ１の発光素子（発光ダイオード）は、出力ノードＮ１と共通電圧ノードＮ２との間に直列に接続される。

図５に示す構成においては、ツェナーダイオードＺＤ１のツェナー電圧Ｖｚが、過電圧を検出するための出力電圧Ｖｄｃの閾値電圧に相当する。出力電圧Ｖｄｃが、ツェナーダイオードＺＤ１のツェナー電圧を上回ると、ツェナーダイオードＺＤ１および抵抗Ｒ１０に電流が流れる。すなわち過電圧信号Ｓ１が発生する。これによりフォトカプラＰＨＣ１の発光素子が発光してフォトカプラＰＨＣ１のフォトトランジスタがオンする。したがって、図２に示した構成と同様に、トランジスタＴＲ１のゲート－ソース間容量から電荷が引き抜かれて、ゲート電圧Ｖｇｓが低下する。ゲート電圧Ｖｇｓが閾値電圧Ｖｇｓｔｈを下回るので、トランジスタＴＲ１がオフされる。したがって出力電圧Ｖｄｃの大幅な上昇を抑えることができる。さらに、図５に示す構成によれば、図２に示す構成に比べて、過電圧検出回路の構成を簡素化することができる。

同様に、短絡回路７の構成は、図２および図５に示された構成に限定されない。短絡回路７は、ＭＯＳＦＥＴ(トランジスタＴＲ１）のゲート－ソース間の電荷を引き抜くことが可能なよう、種々の構成を有し得る。

＜付記＞
上述したような実施の形態は、以下のような技術思想を含む。

（構成１）
入力電圧（Ｖｉｎ）に接続されたドレインと、ゲートと、ソースとを有するトランジスタ（ＴＲ１）と、
前記トランジスタ（ＴＲ１）の前記ソースに接続されたカソードと、共通電圧ノード（Ｎ２）に接続されたアノードとを有するダイオード（Ｄ１）と、
前記トランジスタ（ＴＲ１）の前記ソースおよび前記ダイオード（Ｄ１）の前記カソードに接続された第１端と、出力ノード（Ｎ１）に接続された第２端とを有するチョークコイル（３）と、
前記出力ノード（Ｎ１）と、前記共通電圧ノード（Ｎ２）との間に接続されたコンデンサ（Ｃ１）と、
一次巻線（５ｐ）と、前記トランジスタ（ＴＲ１）の前記ゲートに接続された二次巻線（５ｓ）とを有するトランス（５）と、
前記出力ノード（Ｎ１）における電圧である出力電圧（Ｖｄｃ）に基づいて、前記トランジスタ（ＴＲ１）をオンオフさせるための駆動信号を、前記トランス（５）の前記一次巻線（５ｐ）に与える制御回路（４）と、
前記出力電圧（Ｖｄｃ）が過電圧である場合に、過電圧信号（Ｓ１）を出力する過電圧検出回路（９，９Ａ）と、
前記過電圧信号（Ｓ１）に応答して、前記トランジスタ（ＴＲ１）の前記ゲートと前記ソースとを短絡する短絡回路（７）とを備える、電源回路（１）。

（構成２）
前記過電圧検出回路（９）は、
前記電源回路（１）の前記出力電圧（Ｖｄｃ）に比例した電圧（Ｖ２）を生成する抵抗分圧回路（Ｒ３，Ｒ４，ＴＨ）と、
前記抵抗分圧回路（Ｒ３，Ｒ４，ＴＨ）によって生成された電圧（Ｖ２）が基準電圧（Ｖｒｅｆ）を上回る場合に前記過電圧信号（Ｓ１）を出力する比較回路（１１）とを含み、
前記抵抗分圧回路（Ｒ３，Ｒ４，ＴＨ）は、サーミスタ（ＴＨ）を含む、構成１に記載の電源回路。

（構成３）
前記サーミスタ（ＴＨ）は、ＮＴＣサーミスタである、構成２に記載の電源回路。

（構成４）
前記過電圧検出回路（９Ａ）は、
前記出力ノード（Ｎ１）に接続されたカソードと、アノードとを有するツェナーダイオード（ＺＤ１）と、
前記ツェナーダイオード（ＺＤ１）の前記アノードと前記短絡回路（７）との間に接続された抵抗（Ｒ１０）とを含み、
前記出力ノード(Ｎ１）における前記出力電圧（Ｖｄｃ）が所定の電圧を超える場合に、前記ツェナーダイオード（ＺＤ１）が、前記抵抗（Ｒ１０）に電流を流すことによって前記過電圧信号（Ｓ１）を発生させる、構成１に記載の電源回路。

（構成５）
前記短絡回路（７）は、
前記過電圧信号に応じて、前記トランジスタの前記ゲートと前記ソースとの間を導通させるフォトカプラ（ＰＨＣ１）を含む、構成１から構成４のいずれか１つに記載の電源回路。

今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。

１電源回路、２直流電源、３チョークコイル、４制御ＩＣ、５パルストランス、５ｐ一次巻線、５ｓ二次巻線、６，１２，Ｒ１～Ｒ５，Ｒ１０抵抗、７短絡回路、８減衰回路、９，９Ａ過電圧検出回路、１０基準電圧源、１１差動増幅器、２０後段回路、Ｃ１コンデンサ、Ｄ１，Ｄ５ダイオード、Ｎ１出力ノード、Ｎ２共通電圧ノード、Ｎ３接続点、ＰＨＣ１フォトカプラ、Ｓ１過電圧信号、ＴＨサーミスタ、ＴＲ１トランジスタ、ＺＤ１ツェナーダイオード。

Claims

入力電圧に接続されたドレインと、ゲートと、ソースとを有するトランジスタと、
前記トランジスタの前記ソースに接続されたカソードと、共通電圧ノードに接続されたアノードとを有するダイオードと、
前記トランジスタの前記ソースおよび前記ダイオードの前記カソードに接続された第１端と、出力ノードに接続された第２端とを有するチョークコイルと、
前記出力ノードと、前記共通電圧ノードとの間に接続されたコンデンサと、
一次巻線と、前記トランジスタの前記ゲートに接続された二次巻線とを有するトランスと、
前記出力ノードにおける電圧である出力電圧に基づいて、前記トランジスタをオンオフさせるための駆動信号を、前記トランスの前記一次巻線に与える制御回路と、
前記出力電圧が過電圧である場合に、過電圧信号を出力する過電圧検出回路と、
前記過電圧信号に応答して、前記トランジスタの前記ゲートと前記ソースとを短絡する短絡回路とを備える、電源回路。
前記過電圧検出回路は、
前記電源回路の前記出力電圧に比例した電圧を生成する抵抗分圧回路と、
前記抵抗分圧回路によって生成された電圧が基準電圧を上回る場合に前記過電圧信号を出力する比較回路とを含み、
前記抵抗分圧回路は、サーミスタを含む、請求項１に記載の電源回路。
前記サーミスタは、ＮＴＣサーミスタである、請求項２に記載の電源回路。
前記過電圧検出回路は、
前記出力ノードに接続されたカソードと、アノードとを有するツェナーダイオードと、
前記ツェナーダイオードの前記アノードと前記短絡回路との間に接続された抵抗とを含み、
前記出力ノードにおける前記出力電圧が所定の電圧を超える場合に、前記ツェナーダイオードが、前記抵抗に電流を流すことによって前記過電圧信号を発生させる、請求項１に記載の電源回路。
前記短絡回路は、
前記過電圧信号に応じて、前記トランジスタの前記ゲートと前記ソースとの間を導通させるフォトカプラを含む、請求項１から請求項４のいずれか１項に記載の電源回路。