JP7375108B2 - スタック型ｓｓｄ半導体デバイス - Google Patents

Description

ポータブル消費者向け電子機器に対する需要の大きな高まりは、高容量記憶デバイスの必要性を推進している。不揮発性半導体メモリデバイスは、デジタル情報の記憶及び交換に対するますます高まる要求を満たすために広く使用されてきている。それらの携帯性、汎用性、及び頑丈な設計は、それらの高い信頼性及び大きな容量と共に、このようなメモリデバイスを、例えば、デジタルカメラ、デジタル音楽プレーヤ、ビデオゲームコンソール、ＳＳＤ（ソリッドステートドライバ）、ＰＤＡ、及び携帯電話を含む、多種多様な電子製品における使用に理想的なものにした。

多くの様々なパッケージング構成が知られているが、フラッシュメモリ半導体デバイスは、概して、システムインパッケージ（system-in-a-package、ＳＩＰ）又はマルチチップモジュール（multichip moduｌｅ、ＭＣＭ）として組み立てられ得、複数の半導体ダイは、小さなフットプリント基板の上面に実装及び相互接続されている。基板は、概して、片側又は両側のパッド及びトレースのパターンにエッチングされた導電層を有する、剛性の誘電体ベースを含み得る。次いで、１つ以上の半導体メモリダイ及びコントローラダイが、基板に実装され、電気的に結合され、次いで、ダイは、成形化合物に封入される。

半導体パッケージの設計者は現在、いくつかの課題に直面している。半導体パッケージが、より小さく、より高い周波数で動作すると、熱が半導体パッケージの動作を損ない得るため、コントローラダイによって生成される熱は重要な問題になり得る。加えて、半導体パッケージは、現在、ＬＧＡメモリカードからＢＧＡソリッドステートドライブまで多種多様な用途で使用されている。様々な数の半導体ダイと共に使用するために拡張可能であり、かつ、ソリッドステートドライブを含む様々な用途での使用に適応可能である、半導体パッケージ設計を提供することが有利であろう。

本技術の実施形態による、基板及びその基板を使用する半導体デバイスの全体的な製造プロセスのフロー図である。

本技術の一実施形態による、基板のパネルの上面図である。

本技術の一実施形態による、組み立てプロセスの第１の工程における半導体デバイスの基板の上面図である。

本技術の一実施形態による、組み立てプロセスの第１の工程における半導体デバイスの基板の底面図である。

本技術の代替的な実施形態による、組み立てプロセスの第１の工程における半導体デバイスの基板の底面図である。

本技術の実施形態による、基板上に実装された、いくつかのメモリダイの側面図である。

本技術の実施形態による、基板上に実装された、いくつかのメモリダイ、コントローラダイ、及びヒートスプレッダブロックの側面図である。

本技術の実施形態による、基板にワイヤボンディングされたいくつかのメモリダイの側面図である。

本技術の実施形態による、封入された半導体デバイスの側面図である。

本技術の実施形態による、ヒートスプレッダブロックがデバイスの表面で露出している、封入された半導体デバイスの側面図である。

本技術の実施形態による、熱伝導性コーティングで封入された半導体デバイスのそれぞれ側面図及び斜視図である。 本技術の実施形態による、熱伝導性コーティングで封入された半導体デバイスのそれぞれ側面図及び斜視図である。

本技術の代替的な実施形態による、熱伝導性コーティングで封入された半導体デバイスの側面図である。

ＬＧＡパッケージとして構成された本技術の実施形態による、半導体デバイスの側面図である。

メモリカード内で使用される本技術の実施形態による、ＬＧＡ半導体デバイスの上面図である。

ＰＣＢなどのホストデバイスに実装されたＢＧＡパッケージとして構成された本技術の実施形態による、半導体デバイスの側面図である。

ＰＣＢなどのホストデバイスの第１の表面に実装された本技術の実施形態による、複数のＢＧＡ半導体デバイスの側面図である。

ＰＣＢなどのホストデバイスの第１及び第２の対向面に実装された本技術の実施形態による、複数のＢＧＡ半導体デバイスの側面図である。

ＵＳＢメモリ記憶デバイス内に構成された本技術の実施形態による、ＢＧＡ半導体デバイスの上面図である。

エッジコネクタカード上のＳＳＤ内に構成された本技術の実施形態による、ＢＧＡ半導体デバイスの上面図である。

ＳＳＤの更なる例内に構成された本技術の実施形態による、ＢＧＡ半導体デバイスの上面図である。

様々な数のメモリダイを有する半導体デバイスを含むホストデバイスの様々な構成の側面図である。 様々な数のメモリダイを有する半導体デバイスを含むホストデバイスの様々な構成の側面図である。 様々な数のメモリダイを有する半導体デバイスを含むホストデバイスの様々な構成の側面図である。

本技術の実施形態による、ＳＳＤエッジコネクタカードの側面図及び上面図である。 本技術の実施形態による、ＳＳＤエッジコネクタカードの側面図及び上面図である。 本技術の実施形態による、ＳＳＤエッジコネクタカードの側面図及び上面図である。

ここで、本技術を、実施形態において、半導体パッケージから熱を奪うために伝導性コーティングを含む熱伝導性構成要素を含む、半導体メモリデバイスに関する図を参照して説明する。コーティングはまた、電磁干渉の遮蔽及び吸収を提供するために導電性であってもよい。本技術の半導体デバイスは、異なる構成で製造されてもよい。一例では、半導体デバイスは、ＬＧＡ（ランドグリッドアレイ）デバイスとして構成され、メモリカードとしてパッケージ化されてもよい。更なる例では、半導体デバイスは、プリント回路基板上に実装されたＢＧＡ（ボールグリッドアレイ）デバイスとして構成されてもよい。次いで、ＢＧＡデバイスは、ＵＳＢドライブとして使用されてもよく、又はエッジコネクタによってマザーボードに実装されてもよい。

実施形態では、基板を含む半導体デバイスは、ソリッドステートドライブを形成するために、はんだボールによってエッジコネクタプリント回路基板に固着されてもよい。更なる実施形態では、基板は省略されてもよく、半導体メモリダイ、コントローラダイ、及び他の電子構成要素は、ソリッドステートドライブを形成するために、エッジコネクタプリント回路基板に直接的に表面実装されてもよい。

半導体メモリデバイスは、例えば、異なる数のフラッシュメモリダイ及び／又はランダムアクセスメモリダイを使用して、異なる用途に合わせた記憶容量で容易に拡張又は適合され得る。本技術の半導体メモリデバイスは、簡略化された製造アセンブリ及び試験手順の更なる利点を提供する。

本技術は、多くの異なる形態で具現化され得、本明細書に記載される実施形態に限定されるものとして解釈されるべきではないことが理解される。むしろ、これらの実施形態は、本開示が完璧かつ完全であり、本技術を当業者に十分に伝えるように提供される。実際、本技術は、添付の「特許請求の範囲」によって定義される本技術の範囲及び趣旨内に含まれる、これらの実施形態の代替物、修正、及び均等物を網羅することが意図される。更に、本技術の以下の詳細な説明において、本技術の完璧な理解を提供するために、数多くの具体的な詳細が記載される。しかしながら、本技術が、そのような具体的な詳細を伴わずに実施され得ることは、当業者には明らかであろう。

本明細書で使用され得るように、「頂部」及び「底部」、「上方」及び「下方」、並びに「垂直」及び「水平」という用語は、単に例として、及び例示目的のためであるに過ぎず、参照された項目が位置及び向きにおいて交換され得る限り、本技術の説明を限定することを意図するものではない。また、本明細書で使用するとき、「実質的に」、「およそ」、及び／又は「約」という用語は、指定された寸法又はパラメータが、所与の用途の許容可能な製造許容範囲内で変化し得ることを意味する。一実施形態では、許容可能な製造許容差は、所与の寸法の±２．５％である。

本開示の目的のために、接続とは、直接的な接続又は（例えば、１つ以上の他の部分を介した）間接的な接続であり得る。場合によっては、第１の要素が第２の要素に接続、固着、実装、又は結合されていると言及される場合、第１及び第２の要素は、互いに直接的に接続、固着、実装、又は結合されるか、又は互いに間接的に接続、固着、実装、又は結合され得る。第１の要素が第２の要素に直接的に接続、固着、実装、又は結合されていると言及される場合、第１の要素と第２の要素との間に中間要素は存在しない（場合によっては、第１及び第２の要素を接続、固着、実装、又は結合するために使用される接着剤又は溶融金属以外であり得る）。

ここで、本技術の一実施形態を、図１のフロー図、並びに図２～図２６の上面図、側面図、及び斜視図を参照して説明する。半導体デバイス１５０のアセンブリは、図２に示されるように、工程２００においてパネル１０２上で連続的に形成された複数の基板１００から始まる。図２は、基板１００のパネル１０２の１つの表現を示しているが、パネル１０２は、更なる実施形態において、多種多様な他の構成及び多くの基板１００を有し得る。基準マーク１０４は、処理ツールにおける基板パネルのマシンビジョンのアラインメントを可能にするため、基板パネル１０２上に提供される。同じく基準マークも例であるに過ぎず、他の基板パネルにおいて変化し得る。

基板１００を図３～図４Ｂに示す。基板１００は、以下に説明するように、チップキャリア媒体に実装された１つ以上のダイとホストデバイスとの間で信号、データ、及び／又は情報を転送するために提供されるチップキャリア媒体の一例である。しかしながら、プリント回路基板（ＰＣＢ）、リードフレーム、又はテープ自動ボンディング（ＴＡＢ）テープを含む、チップキャリア媒体の他の例が使用されてもよいことが理解される。チップキャリア媒体がＰＣＢである例を以下に説明する。基材１００が基材である場合、基材は、それぞれ２つの導電層間に挟まれた１つ以上のコア層で形成され得る。１つ以上のコア層は、例えば、ポリイミド積層体、ＦＲ４及びＦＲ５を含むエポキシ樹脂、ビスマレイミドトリアジン（bismaleimide triazine、ＢＴ）などの様々な誘電材料で形成され得る。１つ以上のコア層は、代替的な実施形態では、セラミック又は有機であり得る。

工程２０４では、２つ以上の導電層が、電気コネクタを含むコンダクタンスパターンにエッチングされ得る。電気コネクタは、電気トレース１０８、接触パッド１１０、及び基板１００の異なる導電層のコンダクタンスパターンを電気的に相互接続する貫通孔ビア１１２を含み得る。図３に示されるコンダクタンスパターンは、例であるに過ぎず、更なる実施形態において様々であり得る。基板１００が（外部の上部導電層と下部導電層との間に）内部導電層を含む場合、内部導電層のうちの１つ以上のコンダクタンスパターンは、層が基板１００に組み付けられる前に形成され得る。様々な層のコンダクタンスパターンは、フォトリソグラフィ、スクリーン印刷、及び他の方法によって形成され得る。

電気コネクタの様々なパターンが提供され得るが、一実施形態では、電気コネクタは、異なる構成要素を物理的かつ電気的に取り付けるための接触パッドを含み得る。これらの接触パッドは、以下に説明するように、フラッシュメモリダイを固着させるための接触パッド１１０ａ、コントローラダイを固着させるための接触パッド１１０ｂ、及びダイナミックＲＡＭを固着させるための接触パッド１１０ｃを含み得る。更なる実施形態では、接触パッド１１０ｃは省略されてもよい。接触パッド１１０は、以下に説明するように、半導体デバイス１５０のＥＭＩ／ＲＦＩ遮蔽のためのデバイスカバーに接続するための接地接触パッド１１０ｄを更に含む。接触パッド１１０ａ、１１０ｂ、１００ｃ、及び／又は１１０ｄ（一般に接触パッド１１０と称される）の数は、例であり、更なる実施形態において様々であり得る。接触パッド１１０、及び全般的に電気コネクタは、銅、銅合金、めっき銅合金、Ａｌｌｏｙ ４２（４２Ｆｅ／５８Ｎｉ）、又は他の金属及び材料など、様々な材料で形成され得る。

図４Ａ及び図４Ｂは、基板１００の底面の２つの代替的な実施形態の底面図である。両方の実施形態は、以下に説明するように、完了時及び／又は組み立て中に半導体デバイス１５０の試験を可能にする試験パッド１１４を含む。図４Ａの実施形態は、以下に説明するように、はんだボールを受容するためのはんだボールパッド１１５を含む、ＢＧＡ（ボールグリッドアレイ）デバイスとして構成され得る。はんだボールパッド及びはんだボールは、完成した半導体デバイス１５０がプリント回路基板などのホストデバイスに物理的及び電気的に実装されることを可能にする。はんだボールパッド１１５の数及びパターンは、例であるに過ぎず、更なる実施形態において様々であり得る。図４Ｂの実施形態は、接触フィンガ１１６を含むＬＧＡ（ランドグリッドアレイ）デバイスとして構成されている。接触フィンガ１１６は、完成した半導体デバイス１５０が、携帯電話、ラップトップ、又は他のコンピューティングデバイスなどのホストデバイスのスロットに取り外し可能に挿入されることを可能にする。接触フィンガ１１６の数及びパターンは、例であるに過ぎず、更なる実施形態において様々であり得る。

再び図１を参照すると、基板１００は次に、工程２０８において、例えば、自動光学検査（automatic optical inspection、ＡＯＩ）において検査され得る。一旦検査されると、接触パッド１１０は、工程２１２において、例えば、既知の電気めっき又は薄膜堆積プロセスにおいてＮｉ／Ａｕ、Ａｌｌｏｙ ４２などでめっきされ得る。基板１００は次に、基板１００が適切に作動することを確実にするため、工程２１６において動作試験を受け得る。工程２２０では、基材が、例えば、汚染、傷、及び変色をチェックするための自動目視検査（automated visual inspection、ＡＶＩ）及び最終目視検査（final visual inspection、ＦＶＩ）を含む目視検査をされ得る。これらの工程のうちの１つ以上は、更なる実施形態では、省略されるか、又は異なる順序で実行され得る。例えば、以下に説明するように、一実施形態では、ＳＳＤは、ダイ及び他の電子構成要素をエッジコネクタＰＣＢ上に直接的に実装することによって形成される。そのような実施形態では、検査工程２０８及び２２０は省略されてもよく、動作試験工程２１６も省略されてよい。

基板１００が検査に合格すると仮定すると、受動的な構成要素１１８（図３及び図５）は次に、工程２２４において基板１００に固着され得る。１つ以上の受動的な構成要素としては、例えば、１つ以上のコンデンサ、抵抗器、及び／又はインダクタが挙げられ得るが、他の構成要素が企図される。示されている受動的な構成要素１１８は、例であるに過ぎず、数、タイプ、及び位置は、更なる実施形態において様々であり得る。

工程２３０では、図５の側面図に示されるように、１つ以上の半導体ダイ１２０が基板１００上に実装され得る。半導体ダイ１２０としては、例えば、２Ｄ ＮＡＮＤフラッシュメモリ若しくは３Ｄ ＢｉＣＳ（ビットコストスケーリング）、Ｖ－ＮＡＮＤ、又は他の３Ｄフラッシュメモリなどのメモリダイが挙げられ得るが、他のタイプのダイ１２０が使用されてもよい。複数の半導体ダイ１２０が含まれる場合、半導体ダイ１２０は、示されるようなダイスタックを形成するために、オフセットステップ付き構成でスタックされ得る。スタックに示されるダイ１２０の数は、例であるに過ぎず、実施形態は、例えば、１、２、４、８、１６、３２、又は６４個のダイを含む異なる数の半導体ダイを含み得る。更なる実施形態では、他の数のダイが存在してもよく、スタッキングは、示されるオフセット配置にある必要はない。ダイ１２０は、ダイアタッチフィルムを使用して、基材に、及び／又は互いに固着され得る。一例として、ダイアタッチフィルムをＢ段階まで硬化させて、ダイ１２０をスタック内に事前に固着させ、続いて最終のＣ段階まで硬化させて、ダイ１２０を基板１００に永続的に固着させることができる。

任意選択的に、メモリダイを追加することは、工程２３２において、ＲＡＭ（ランダムアクセスメモリ）ダイ１２２を基板１００上に表面実装することを含み得る。ＲＡＭダイ１２２は、例えば、ＳＤＲＡＭ、ＤＤＲ ＳＤＲＡＭ、ＬＰＤＤＲ、及び／又はＧＤＤＲであり得る。更なる実施形態では、ＲＡＭダイ１２２は省略されてもよい。含まれる場合、ＲＡＭダイ１２２は、パッド１１０ｃに実装されたフリップチップであり得る。

工程２３４では、図６に示されるように、コントローラダイ１２４が基板に追加的に実装され得る。コントローラダイ１２４は、例えば、メモリダイ１２０及びＲＡＭダイ１２２との間の信号及びデータの転送を制御するためのＡＳＩＣであってもよい。コントローラダイ１２４は、パッド１１０ｂに実装されたフリップチップであってもよい。

「背景技術」の項に示されるように、コントローラダイ１２４は、不利に熱を発生させ得る。コントローラダイから熱を逃すために、ヘッドスプレッダブロック（ＨＳＢ）１２６は、工程２３６においてコントローラダイの上部に固着され得る。ＨＳＢ１２６は、銅及びアルミニウムなどの金属を含む、様々な熱伝導性材料で形成され得る。シリコンを含む他の材料で作製されてもよい。ＨＳＢ１２６は、コントローラダイ１２４の長さ及び幅と少なくとも同じ大きさの長さ及び幅を有し得るが、ＨＳＢ１２６の長さ及び／又は幅は、更なる実施形態では、コントローラダイ１２４の長さ及び／又は幅より大きくてもよく、又は小さくてもよい。ＨＳＢ１２６の高さは、以下に説明するように、半導体ダイを封入する成形化合物の最終的な上面と同一平面であるか、又はわずかに下になるように延在し得る。ＨＳＢ１２６は、様々な熱伝導性接着剤のいずれかを使用して、コントローラダイ１２４の上面に固着され得る。

工程２３８では、半導体ダイ１２０は、互いに及び基材１００上の接触パッド１１０ａに電気的に相互接続され得る。図７は、それぞれのダイ１２０上の対応するダイボンドパッドの間に、スタックを下るように形成され、次いで基材１００の上面上の接触パッド１１０ａに接合されている、ボンドワイヤ１２８の側面図を示す。ワイヤボンドは、ボールボンディング技法など、既知の技法及びワイヤボンディング機械を使用して形成され得、ワイヤボンドキャピラリー（図示せず）は、ボールバンプを接触パッド１１０ａ上に適用し、その後、ワイヤを繰り出して、次のダイボンドパッドにステッチボンドを作製する。他のワイヤボンディング技法も可能である。半導体ダイ１２０は、更なる実施形態において、シリコン貫通ビア（through-silicon via、ＴＳＶ）及びフリップチップ技術を含む他の方法によって、互いに及び基板１００に電気的に相互接続され得る。

ダイ１２０の基板１００への電気的相互接続の形成に続いて、図８の側面図に示されるように、半導体デバイス１５０は、工程２４０においてエンクロージャ内に収容され得る。エンクロージャは、半導体ダイ、ボンドワイヤ１２８、及び基板１００上の他の構成要素を封入する成形化合物１３０であり得る。成形化合物１３０としては、例えば、固体エポキシ樹脂、フェノール樹脂、溶融シリカ、結晶性シリカ、カーボンブラック、及び／又は金属水酸化物が挙げられ得る。他の成形化合物が企図される。成形化合物は、圧縮成形、トランスファ成形、又は射出成形技法を含む、様々な既知のプロセスによって塗布され得る。半導体デバイス１５０は、ＦＦＴ（フローフリー薄型）成形を含む他の方法によって封入されてもよい。上記のように、ＨＳＢ１２６の上面は、成形化合物１３０の上面の平面内にあってもよく、又は成形化合物１３０のわずかに下にあってもよい。

本技術の態様によれば、熱伝導性コーティングは、半導体デバイス１５０の少なくとも上面上に塗布され得、伝導性コーティングは、ＨＳＢ１２６の上面と接触している。実施形態では、ＨＳＢ１２６の上面は、成形化合物１３０の上部平面表面のわずかに下にあり得る。そのような実施形態では、図９の側面図に示されるように、成形化合物の上面の平面に凹部１３２を作製するために、工程２４４においてＨＳＢ１２６の上の成形化合物が除去され得る。ＨＳＢ１２６の上の成形化合物は、レーザー、化学エッチング、又は研削を含む様々な方法によって除去され得る。

熱伝導性コーティング１３６は、図１０の側面図に示されるように、工程２４６において半導体デバイス１５０の少なくとも上面上に塗布され得る。熱伝導性コーティング１３６は、凹部１３２に充填され、ＨＳＢ１２６の上面と接触する。熱伝導性コーティング１３６はまた、成形化合物１３０の表面の上の厚さｔまで塗布され得る。例では、厚さｔは５～２０μｍであり得るが、更なる実施形態では、それより薄くてもよく、又は厚くてもよい。そのような一実施形態では、厚さｔはゼロであってもよく、伝導性コーティング１３６は、ＨＳＢ１２６上の凹部１３２にのみ塗布される。

熱伝導性コーティング１３６は、例えば、グラフェン、炭化ケイ素、ＣＮＴ（カーボンナノチューブ）、カーボンナノ材料、及び高熱伝導率を有する他の金属又は合金を含む、様々な熱伝導性フィルムで形成され得る。熱伝導性コーティング１３６は、ＰＶＤ（物理的気相蒸着）又はＣＶＤ（化学的気相蒸着）などの塗装、印刷、スパッタリング、めっき、又は薄膜堆積技法を含む様々な方法によって半導体デバイスの上面に塗布され得る。実施形態では、熱伝導性であることに加えて、コーティング１３６は、以下に記載されるようにＥＭＩ／ＲＦＩ遮蔽及び／又は吸収を提供するため、導電性であり得る。

組み立てのこの段階では、個々の半導体デバイス１５０は、依然としてパネル１０２の一部であるため、熱伝導性コーティング１３６は、パネル１０２の表面全体に塗布され得る。熱伝導性コーティング１３６が塗布されると、個々の半導体デバイス１５０は、工程２４８において、例えば図１１及び図１２の斜視図に示されるように、パネル１０２から個片化され得る。個々の半導体デバイスは、鋸刃、レーザー、ウォータージェット、又は他の方法を含む様々な切断方法のいずれかを使用して、パネル１０２から個片化され得る。

図１１及び図１２は、完成した半導体デバイス１５０の斜視図である。上記のように、熱伝導性コーティング１３６は、一旦個片化されると、図１１に示すように、コーティング１３６が半導体デバイス１５０の上面上にあるように、基材パネル１０２の表面全体に塗布され得る。そのような実施形態では、コントローラダイからの熱は、コントローラ１２４からＨＳＢ１２６に、及びＨＳＢ１２６から伝導性コーティング１３６に伝導され、半導体デバイス１５０の上面からデバイス１５０を取り囲む周囲環境に放射される。更なる実施形態では、個片化後、コーティング１３６は、図１２に示されるように、半導体デバイス１５０の１つ以上の側縁部にも塗布され得る。１つ以上の側縁部へのコーティング１３６の提供は、半導体デバイス１５０からの熱放散を更に強化し得る。

上記のように、実施形態では、完成した半導体デバイス１５０は、プリント回路基板などのホストデバイスに固着されたＢＧＡパッケージとして使用され得る。そのような実施形態では、工程２４０において、図１１及び図１２に示されるように、半導体デバイス１５０をホストデバイスにはんだ付けする際に使用するためのはんだボール１４０が、基板１００の下面上の接触パッド１１５（図４Ａ）に固着されてもよい。

図１のフロー図は組み立て工程の特定の順序を示しているが、図１の工程の少なくともいくつかは、示されたものとは異なる順序で実行され得ることが理解される。例えば、はんだボール１４０は、個片化前など、デバイス組み立てにおける早期の段階で適用されてもよい。ダイ１２０、１２２、及び１２４はまた、異なる順序で適用され、異なる順序で基板に電気的に接続されてもよい。上記のように、特定の組み立て工程も、更なる実施形態で省略されてもよい。

半導体デバイス１５０は、はんだボール１４０を有するＢＧＡパッケージとして構成されてもよく、又ははんだボール１４０が省略されているＬＧＡパッケージとして構成されてもよい。図１３及び図１４は、それぞれ、デバイス１５０がＬＧＡパッケージとして構成されている例の端面図及び底面図である。そのような実施形態では、半導体デバイス１５０は、プラスチックハウジング１５２内に封止され、多種多様な標準及び非標準形式のいずれかによるメモリカード１５４として使用され得る。半導体デバイス１５０を含むメモリカード１５４は、半導体デバイス１５０とホストデバイスとの間のデータ交換を可能にするため、接触フィンガ１１６（図４Ｂ及び図１４）がホストデバイスのスロット内のピンに接触している状態で、ホストデバイスのスロット内に取り外し可能に挿入され得る。

図１５は、はんだボール１４０によってホストデバイス１６２内のプリント回路基板（ＰＣＢ）１６０に実装されたＢＧＡパッケージとして構成された半導体デバイス１５０の側面図である。ＰＣＢ１６０は、図１５に示すように、単一の半導体デバイス１５０を有し得る。あるいは、ＰＣＢ１６０は、図１６及び図１７に示されるように、その上に実装された複数の半導体デバイス１５０を有し得る。図１６では、半導体デバイス１５０は、ＰＣＢの第１の表面１６０ａに実装されている。図１７では、半導体デバイス１５０は、ＰＣＢ１６０の対向する表面１６０ａ及び１６０ｂの両方に実装されている。例では、一方又は両方の表面１６０ａ、１６０ｂに２、４、８、又は１６個の半導体デバイス１５０が存在し得るが、表面１６０ａ及び／又は１６０ｂ上には他の数のデバイス１５０が存在してもよい。ＰＣＢ１６０の両方の表面への半導体デバイス１５０の提供は、ホストデバイス１６２の全体的なメモリ容量を増加させる。

ホストデバイス１６２は、多種多様なホストデバイスのうちのいずれかであり得る。図１８は、ホストデバイス１６２がＵＳＢデバイスである例を示す。ＵＳＢデバイス１６２は、上記のようにＰＣＢ１６０及び半導体デバイス１５０を含む。図１８のＰＣＢ１６０は、上述のようにＰＣＢ１６０の片側又は両側に位置付けられた１つ又は複数の半導体デバイス１５０を有し得る。ＵＳＢデバイス１６２は、別のデバイスのスロットに差し込むためのインターフェースコネクタ１６４を含む。インターフェースコネクタ１６４は、様々なＵＳＢ標準のいずれかに従って形成され得る。

図１９は、ホストデバイス１６２がコンピューティングデバイス（図示せず）のマザーボードに実装するように構成されたエッジコネクタカードである例を示す。エッジコネクタカード１６２は、本明細書ではエッジコネクタプリント回路基板とも称されるＰＣＢ１６５で形成される。様々な電子構成要素が、１つ以上の半導体デバイス１５０を含むエッジコネクタＰＣＢ１６５に実装され得る。図２４～図２６に関して以下に説明する更なる実施形態では、フラッシュメモリダイ１２０、コントローラダイ１２４、及び他の電子構成要素は、エッジコネクタカード１６２のエッジコネクタＰＣＢ１６５（基板１００なし）に直接実装され、成形化合物１３０に封入され得る。

図１９の実施形態では、１つ以上の半導体デバイス１５０は、図１９に示される表面１６５ａ上に、及び／又は図１９には示されていない、表面１６５ａの反対側の表面１６５ｂ上に実装され得る。エッジコネクタカード１６２のエッジコネクタＰＣＢ１６５に実装される他の電子構成要素のうちの１つは、コントローラ１６６であり得る。コントローラ１６６は、１つ以上の半導体デバイス１５０とエッジコネクタカード１６２が接続されるコンピューティングデバイスとの間でデータ及び情報を交換するために使用され得る。更なる実施形態では、コントローラ１６６は、１つ以上の半導体デバイス１５０内の１つ以上のコントローラダイ１２４（図１０）に統合され得る。

エッジコネクタカード１６２は、ホストコンピューティングデバイスのエッジコネクタスロット内に取り外し可能に嵌合するように構成されたエッジコネクタ１７０を含み得る。エッジコネクタカード１６２は、エッジコネクタカード１６２のエッジコネクタスロットへの挿入及びエッジコネクタスロットからの取り外しを容易にするために、サムグリップ１７２を更に含み得る。一旦エッジコネクタスロットに実装されると、エッジコネクタカード１６２とホストコンピューティングデバイスとの間でデータ及び情報が交換され得る。エッジコネクタ１７０は、多種多様な標準に従って構成され得る。

実施形態では、図１９に示されるエッジコネクタカードは、それ自体がＳＳＤ（ソリッドステートドライブ）として使用され得る。更なる実施形態では、図１９に示されるような複数のエッジコネクタカードが、ＳＳＤ１６２として一緒に使用され得る。ＳＳＤ１６２は、更なる実施形態では他の構成要素で形成されてもよい。例えば、図２０は、ＰＣＢ１６０に実装された３つの半導体デバイス１５０を有するＳＳＤ１６２の上面図である。更なる例では、図２０のＳＳＤ１６２には、より多くの又はより少ない半導体デバイス１５０が存在し得る。ＳＳＤ１６２は、ハウジング１７６内に収容された他の電子構成要素１７４（例えば、コントローラなど）を含み得、他のデバイスに接続するためのコネクタインターフェース１７８を有し得る。

上記のように、本技術の特徴は、異なる用途に所望されるようにカスタマイズ及び拡張され得るメモリ容量を有する半導体デバイス１５０及びホストデバイス１６２を提供することである。図２１は、ＰＣＢ１６０の第１の表面１６０ａに実装されたｍ個の半導体デバイス１５０を含む、ホストデバイス１６２の側面図である。それぞれの半導体デバイスは、ｎ個のフラッシュメモリダイ１２０を含み得る。半導体デバイス１５０のそれぞれは、同じ数又は異なる数の半導体ダイ１２０を有し得る。デバイス１６２の記憶容量は、それぞれの半導体デバイス１５０内の半導体ダイ１２０の数ｎを変えることによって、及び／又は半導体デバイス１５０の数ｍを変えることによって、必要に応じて特定の用途に合わせてカスタマイズされ得る。

半導体デバイス１５０内のフラッシュメモリダイ１２０のスタッキングは、ホストデバイス１６２に対するカスタマイズされ、増加された記憶容量を更に可能にするために、異なる実施形態において様々であり得る。図２２は、半導体デバイス１５０のうちの１つ以上が、それぞれのデバイス１５０内の合計２ｎ個のダイ１２０を提供するため、メモリダイ１２０の２つの別個のスタックを有し得る、例示的なホストデバイス１６２の側面図である。スタックは、示されるように互いに向かう方向のステップでもよく、又はスタックは、同じ方向又は互いに離れる方向のステップであってもよい。所与のホストデバイス１６２は、フラッシュメモリダイ１２０の２つの別個のスタックを有するいくつかの半導体デバイス１５０、及びフラッシュメモリダイ１２０の単一のスタックを有する半導体デバイス１５０のうちの他の半導体デバイス１５０を含み得る。

図２３は、ＰＣＢ１６０の両方の表面１６０ａ及び１６０ｂ上のｍ個の半導体デバイス１５０を含む一実施形態を示す。それぞれのデバイス１５０は、ｎ個のフラッシュメモリダイ１２０を含む。表面１６０ａ及び１６０ｂは、同じ数又は異なる数の半導体デバイス１５０を有し得、半導体デバイス１５０は、同じ数又は異なる数のフラッシュメモリダイ１２０を有し得る。ダイ１２０の単一のスタックが示されているが、半導体デバイス１５０のうちの１つ以上は、例えば図２２に示されるように、ダイの複数のスタックを有し得る。

図２１～図２３に示される半導体デバイス１５０及びフラッシュメモリダイ１２０、又はそれらの組み合わせを使用することは、結果として生じるホストデバイス１６２の記憶容量において大きな柔軟性及び拡張性を提供する。このようにして、ホストデバイス１６２の記憶容量は、特定の用途のために容易にカスタマイズされ得る。図１９に示されるように、例えばエッジコネクタカード上に配置された場合、エッジコネクタカードのフットプリント（長さ及び／又は幅）を増加させて、追加の半導体デバイス１５０のためにエッジコネクタカードの前側及び／又は後側の空間を確保することによって、記憶容量も増加され得る。

本技術の更なる特徴は、図２１～図２３に示される半導体パッケージ１５０の一部又は全てが、ＲＡＭダイ１２２（図１０）を含み得ることである。ホストデバイス１６２における複数のＲＡＭダイ１２２の提供は、単一のＲＡＭダイを含むデバイスと比較して、ホストデバイス１６２におけるより速い読み取り／書き込み速度を可能し得る。

上記の実施形態では、完成した半導体デバイス１５０（基板１００を含む）は、エッジコネクタカード１６２に実装されてもよい。更なる実施形態では、基板１００は省略されてもよく、ダイ及び受動的な構成要素は、図２４～図２６に示されるように、ＳＳＤエッジコネクタカード１８０を形成するためにエッジコネクタＰＣＢ１６５上に直接実装されてもよい。図２４の側面図及び図２５の上面図に示されるように、フラッシュメモリダイ１２０、（任意選択的に）ＲＡＭダイ１２２及びコントローラダイ１２４は、エッジコネクタカード１８０のエッジコネクタＰＣＢ１６５の表面（例えば、表面１６５ａ）上に直接実装されてもよい。ＰＣＢ１６５は、エッジコネクタ１７０を含む、図１９で上述したＰＣＢ１６５と同じであってもよい。４つのフラッシュメモリダイ１２０が示されているが、エッジコネクタカード１８０は、例えば、図２１～図２３のいずれかに示されるように、上述のフラッシュメモリダイの任意の数及び構成を有し得る。上記のように、受動的な構成要素１１８はまた、ＰＣＢ１６５に実装され得、ＨＳＢ１２６は、コントローラダイ１２４の上部に実装され得る。

ダイ及び構成要素が、上述のようにＰＣＢ１６５に実装され、電気的に接続された後は、ダイ及び受動的な構成要素を封入するために、成形化合物１３０がＰＣＢ１６５の表面上に適用され得る。ＨＳＢ１２６が成形化合物の表面より下に窪んでいる場合、ＨＳＢ１２６の上の成形化合物は、次いで、上述のように除去され得、図２６の上面図に示されるように、熱伝導性コーティング１３６が、少なくとも成形化合物１３０の上面に塗布され得る。上述のように、熱伝導性コーティング１３６は、ＨＳＢ１２６の上の凹部に充填され、ＨＳＢ１２６及び成形化合物１３０の上面と接触している。図２６に示される完成したエッジコネクタカード１８０は、その後、コンピューティングデバイスのエッジコネクタスロットに差し込まれ、ＳＳＤデバイスとして使用され得る。更なる実施形態では、図２６に示されるエッジコネクタカードからＨＳＢ１２６及び熱伝導性コーティング１３６を省略することが可能である。

図２４～図２６に示されるエッジコネクタカード１８０は、いくつかの利点を提供する。カード１８０は、図１のフロー図の工程２２４～２４６を使用して製造され得、ＰＣＢ１６５は、基板１００及び基板パネル１０２に置換されている。基板１００の省略は、材料の節約及び組み立て工程の低減をもたらす。同様に、基板のパネルがないため、完成した成形パッケージをパネルから個片化する必要はない。更に、はんだボールは、従来の半導体パッケージの底面に固着され得、このはんだボールが後に、従来の半導体パッケージをＰＣＢ１６０などのＰＣＢに固着させるために使用される。図２４～図２６の実施形態では、ダイ及び構成要素は、ＰＣＢ１６５に直接的に表面実装され、はんだボールは省略されてもよく、それによって材料の節約及び組み立て工程の低減が生じる。

更に、従来の半導体パッケージの組み立て中に、基板、個々の半導体ダイ、及び完成したパッケージ上で実行されるいくつかのプロセス及び検査工程がある。エッジコネクタカード１８０では、これらのプロセス及び検査工程のいくつかは、簡略化及び／又は完全に省略されてもよい。例えば、基板の検査と、基板の底面上のはんだボールの形成とに関連付けられた検査工程がある。この場合も、基板又ははんだボールは存在しないため、はんだボールの周りで基材の底面上の空間をアンダーフィルする工程を含む、基板及びはんだボールに関連付けられた検査及びプロセス工程は省略されてもよい。更に、はんだボールをＰＣＢに接合するために出荷される従来のパッケージを調製する際のいくつかの検査工程及びプロセス工程がある。この実施形態では、これらの検査及びプロセス工程は省略されてもよい。

図２４～図２６のエッジコネクタカード１８０は、エッジコネクタカード及びその構成要素の簡略化された試験に関する利点を更に提供する。従来、ダイ、電気接続、及び他の構成要素に対する試験は、それぞれが一旦基板に実装されると実施された。その後、完成した半導体デバイスが再び試験され、一旦ＰＣＢに実装されると、更に再び試験された。ここでは、構成要素は全てＰＣＢ１６５に実装された後にのみ、試験される必要がある。更に、ＰＣＢ１６５の底面１６５ｂ（図２５に示される表面１６５ａの反対側にある）は、図４Ａ及び図４Ｂに示される試験ピン１１４など、試験ピンのパターンを含み得る。底面１６５ｂ上のこれらの試験パッド１１４は、ＰＣＢ１６５の底部から、ＰＣＢ１６５上の全てのダイ及び場合によっては他の電子構成要素の試験を可能にするために、試験ピンによってアクセスされ得る。これは、従来の試験プロセスを改善するものであり、メモリダイを有するそれぞれのエッジコネクタカードのエッジコネクタは、専用の試験ソケットに差し込まれる。

上記の説明から理解されるように、本明細書で使用される「ソリッドステートドライブ」又は「ＳＳＤ」という用語は、一般に、回転ディスクドライブ内に従来見られた特定の移動部品なしで組み立てられる、多種多様なメモリデバイス又はホストデバイスのいずれかを網羅することを意図している。一実施形態では、半導体デバイス１５０（例えば、図１１及び図１２）は、ソリッドステートドライブの一例である。更なる例では、ＰＣＢ１６０に取り付けられた１つ以上の半導体デバイス１５０を含むホストデバイス（例えば、図１９及び図２０）は、ソリッドステートドライブの一例である。別の例では、１つ以上のメモリダイ、コントローラダイ、及びエッジコネクタＰＣＢ１６５の表面に直接実装された他の構成要素（例えば、図２４～図２６）は、ソリッドステートドライブの一例である。

要約すると、一例では、本技術は、チップキャリア媒体と、チップキャリア媒体に実装された１つ以上の半導体メモリダイと、第１の表面及び第２の表面を有する半導体コントローラダイであって、半導体コントローラダイの第１の表面は、チップキャリア媒体に実装されている、半導体コントローラダイと、第３の表面及び第４の表面を有するヒートスプレッダブロックであって、ヒートスプレッダブロックの第３の表面は、半導体コントローラダイの第２の表面上に実装されており、ヒートスプレッダブロックは、半導体コントローラダイから熱を除去するように構成されている、ヒートスプレッダブロックと、少なくとも１つ以上の半導体メモリダイ及び半導体コントローラダイの周りのエンクロージャであって、ヒートスプレッダブロックの第４の表面は、エンクロージャの表面で露出している、エンクロージャと、エンクロージャの表面上の、ヒートスプレッダブロックの第４の表面と接触している熱伝導性フィルムであって、エンクロージャの表面上の熱伝導性フィルムは、ヒートスプレッダブロックから熱を除去するように構成されている、熱伝導性フィルムと、を備える、ソリッドステートドライブに関する。

別の例では、本技術は、エッジコネクタプリント回路基板であって、エッジコネクタプリント回路基板は、エッジコネクタソケット内で嵌合するように構成されたエッジコネクタを含む、エッジコネクタプリント回路基板と、エッジコネクタプリント回路基板に直接的に表面実装された１つ以上の半導体メモリダイと、エッジコネクタプリント回路基板に直接的に表面実装された半導体コントローラダイと、エッジコネクタプリント回路基板に固着され、１つ以上の半導体メモリダイ及び半導体コントローラダイを包囲するエンクロージャと、を備える、ソリッドステートドライブに関する。

更なる例では、本技術は、チップキャリア媒体と、チップキャリア媒体に実装された１つ以上の半導体メモリダイと、第１の表面及び第２の表面を有する半導体コントローラダイであって、半導体コントローラダイの第１の表面は、チップキャリア媒体に実装されている、半導体コントローラダイと、半導体コントローラダイから熱を逃すためのブロック手段と、少なくとも１つ以上の半導体メモリダイ及び半導体コントローラダイ並びにブロック手段の少なくとも一部の周りのエンクロージャと、エンクロージャの少なくとも一部の周りの、ブロック手段と連通しているフィルム手段であって、フィルム手段は、ブロック手段からソリッドステートドライブを取り囲む環境に熱を逃すためのものである、フィルム手段と、を備える、ソリッドステートドライブに関する。

本技術の前述の詳細な説明は、例示及び説明の目的のために提示したものである。前述の詳細な説明は、網羅的であること、又は開示した正確な形態に本技術を限定することを意図したものではない。上記の教示に鑑みて多くの修正及び変形が可能である。説明した実施形態は、本技術の原理及びその実際の用途を最良に説明するために選択されたものであり、それによって、当業者が様々な実施形態で、企図される特定の使用法に適するように様々な修正を伴って、本技術を最良に利用することを可能にする。本技術の範囲は、本明細書に添付の請求項によって定義されることが意図されている。

Claims (17)

1. ソリッドステートドライブであって、
   チップキャリア媒体と、
   前記チップキャリア媒体に実装された１つ以上の半導体メモリダイと、
   第１の表面及び第２の表面を有する半導体コントローラダイであって、前記半導体コントローラダイの前記第１の表面は、前記チップキャリア媒体に実装されている、半導体コントローラダイと、
   第３の表面及び第４の表面を有するヒートスプレッダブロックであって、前記ヒートスプレッダブロックの前記第３の表面は、前記半導体コントローラダイの前記第２の表面上に実装されており、前記ヒートスプレッダブロックは、前記半導体コントローラダイから熱を除去するように構成されている、ヒートスプレッダブロックと、
   少なくとも前記１つ以上の半導体メモリダイ及び前記半導体コントローラダイの周りのエンクロージャであって、前記ヒートスプレッダブロックの前記第４の表面は、前記エンクロージャの表面で露出している、エンクロージャと、
   前記エンクロージャの表面上の、前記ヒートスプレッダブロックの前記第４の表面と接触している熱伝導性フィルムであって、前記エンクロージャの前記表面上の前記熱伝導性フィルムは、前記ヒートスプレッダブロックから熱を除去するように構成されている、熱伝導性フィルムと、を備え、
   前記熱伝導性フィルムは、電磁干渉に対して前記ソリッドステートドライブを遮蔽するために導電性でもある、ソリッドステートドライブ。
2. 前記チップキャリア媒体は、基板である、請求項１に記載のソリッドステートドライブ。
3. 前記チップキャリア媒体は、プリント回路基板である、請求項１に記載のソリッドステートドライブ。
4. 前記１つ以上の半導体メモリダイ及び前記半導体コントローラダイは、前記プリント回路基板の表面に直接的に実装されている、請求項３に記載のソリッドステートドライブ。
5. プリント回路基板を更に備え、前記チップキャリア媒体は、基板であり、前記１つ以上の半導体メモリダイ及び前記半導体コントローラダイは、前記基板の第１の表面に直接的に実装されており、前記基板の前記第１の表面に対向する前記基板の第２の表面は、前記プリント回路基板に直接的に実装されている、請求項１に記載のソリッドステートドライブ。
6. 前記１つ以上の半導体メモリダイは、互いにスタックされている、請求項５に記載のソリッドステートドライブ。
7. 前記エンクロージャの前記表面は、平面表面を含み、前記ヒートスプレッダブロックの前記第４の表面は、前記平面表面に形成された凹部内に存在し、前記熱伝導性フィルムは、前記ヒートスプレッダブロックの前記第４の表面に対して、前記凹部内に存在する、請求項１に記載のソリッドステートドライブ。
8. 前記エンクロージャは、前記エンクロージャの前記表面から角度付きで延在する側面を更に含み、前記熱伝導性フィルムは、前記側面のうちの１つ以上に更に提供される、請求項１に記載のソリッドステートドライブ。
9. 前記チップキャリア媒体は、第１の表面及び第２の表面を含み、
   前記１つ以上の半導体メモリダイは、前記チップキャリア媒体の前記第１の表面に実装された１つ以上の半導体メモリダイの第１の群を含み、
   前記半導体コントローラダイは、前記チップキャリア媒体の前記第１の表面に実装された第１の半導体コントローラダイを含み、
   前記エンクロージャは、前記チップキャリア媒体の前記第１の表面に固着された第１のエンクロージャを含み、
   前記ソリッドステートドライブは、
   前記チップキャリア媒体の前記第２の表面に実装された１つ以上の半導体メモリダイの第２の群と、
   前記チップキャリア媒体の前記第２の表面に実装された第２の半導体コントローラダイと、
   前記チップキャリア媒体の前記第２の表面に取り付けられた第２のエンクロージャであって、前記第２のエンクロージャは、少なくとも前記１つ以上の半導体メモリダイの第２の群及び前記第２の半導体コントローラダイを包囲する、第２のエンクロージャと、を更に備える、請求項１に記載のソリッドステートドライブ。
10. 前記チップキャリア媒体は、第１の表面及び第２の表面を含み、
    前記１つ以上の半導体メモリダイは、前記チップキャリア媒体の前記第１の表面に実装された１つ以上の半導体メモリダイの第１の群を含み、
    前記半導体コントローラダイは、前記チップキャリア媒体の前記第１の表面に実装された第１の半導体コントローラダイを含み、
    前記エンクロージャは、前記チップキャリア媒体の前記第１の表面に固着された第１のエンクロージャを含み、
    前記ソリッドステートドライブは、
    前記チップキャリア媒体の前記第１の表面に実装された１つ以上の半導体メモリダイの第２の群と、
    前記チップキャリア媒体の前記第１の表面に実装された第２の半導体コントローラダイと、
    前記チップキャリア媒体の前記第１の表面に取り付けられた第２のエンクロージャであって、前記第２のエンクロージャは、少なくとも前記１つ以上の半導体メモリダイの第２の群及び前記第２の半導体コントローラダイを包囲する、第２のエンクロージャと、を更に備える、請求項１に記載のソリッドステートドライブ。
11. 前記チップキャリア媒体は、接触フィンガを含み、前記ソリッドステートドライブは、メモリカードとして構成されている、請求項１に記載のソリッドステートドライブ。
12. 前記チップキャリア媒体は、はんだボールを含み、前記ソリッドステートドライブは、ＵＳＢデバイス及びエッジコネクタカードのうちの１つとして構成されている、請求項１に記載のソリッドステートドライブ。
13. ソリッドステートドライブであって、
    エッジコネクタプリント回路基板であって、前記エッジコネクタプリント回路基板は、エッジコネクタソケット内で嵌合するように構成されたエッジコネクタを含む、エッジコネクタプリント回路基板と、
    前記エッジコネクタプリント回路基板に直接的に表面実装された１つ以上の半導体メモリダイと、
    前記エッジコネクタプリント回路基板に直接的に表面実装された半導体コントローラダイであって、前記半導体コントローラダイは、第１の表面及び第２の表面を含み、前記半導体コントローラダイの前記第１の表面は、前記エッジコネクタプリント回路基板に直接的に実装されている、半導体コントローラダイと、
    前記エッジコネクタプリント回路基板に固着され、前記１つ以上の半導体メモリダイ及び前記半導体コントローラダイを包囲するエンクロージャと、
    第３の表面及び第４の表面を有するヒートスプレッダブロックであって、前記ヒートスプレッダブロックの前記第３の表面は、前記半導体コントローラダイの前記第２の表面上に実装されており、前記ヒートスプレッダブロックは、前記半導体コントローラダイから熱を除去するように構成されており、前記ヒートスプレッダブロックの前記第４の表面は、前記エンクロージャの表面で露出している、ヒートスプレッダブロックと、
    前記エンクロージャの表面上の、前記ヒートスプレッダブロックの前記第４の表面と接触している熱伝導性フィルムであって、前記エンクロージャの前記表面上の前記熱伝導性フィルムは、前記ヒートスプレッダブロックから熱を除去するように構成されている、熱伝導性フィルムと、を備え、
    前記熱伝導性フィルムは、電磁干渉に対して前記ソリッドステートドライブを遮蔽するために導電性でもある、ソリッドステートドライブ。
14. 前記エンクロージャの前記表面は、平面表面を含み、前記ヒートスプレッダブロックの前記第４の表面は、前記平面表面に形成された凹部内に存在し、前記熱伝導性フィルムは、前記ヒートスプレッダブロックの前記第４の表面に対して、前記凹部内に存在する、請求項１３に記載のソリッドステートドライブ。
15. 前記エッジコネクタプリント回路基板は、第１の表面と、前記第１の表面に対向する第２の表面と、を含み、前記１つ以上の半導体メモリダイ及び前記半導体コントローラダイは、前記エッジコネクタプリント回路基板の前記第１の表面に実装されており、前記ソリッドステートドライブは、前記エッジコネクタプリント回路基板の前記第２の表面上に露出した試験パッドを更に備え、前記試験パッドは、前記ソリッドステートドライブの動作を試験するために試験ピンを受容するように構成されている、請求項１３に記載のソリッドステートドライブ。
16. 前記１つ以上の半導体メモリダイは、１つ以上のフラッシュメモリダイ及びランダムアクセスメモリダイを含む、請求項１３に記載のソリッドステートドライブ。
17. ソリッドステートドライブであって、
    チップキャリア媒体と、
    前記チップキャリア媒体に実装された１つ以上の半導体メモリダイと、
    第１の表面及び第２の表面を有する半導体コントローラダイであって、前記半導体コントローラダイの前記第１の表面は、前記チップキャリア媒体に実装されている、半導体コントローラダイと、
    前記半導体コントローラダイから熱を逃すためのブロック手段と、
    少なくとも前記１つ以上の半導体メモリダイ、前記半導体コントローラダイ、及び前記ブロック手段の少なくとも一部の周りのエンクロージャと、
    前記エンクロージャの少なくとも一部の周りの、前記ブロック手段と連通しているフィルム手段であって、前記フィルム手段は、前記ブロック手段から前記ソリッドステートドライブを取り囲む環境に熱を逃すためのものである、フィルム手段と、を備え、
    前記フィルム手段は、電磁干渉に対して前記ソリッドステートドライブを遮蔽するために導電性でもある、ソリッドステートドライブ。