JP7370954B2 - 電力変換装置 - Google Patents

Description

本発明の実施形態は、電力変換装置に関する。

近年、電力変換器として、モジュラー・マルチレベル変換器（以下、ＭＭＣ：Modular Multilevel Converter）の実用化が進められている。ＭＭＣとは、直列に接続された複数の単位変換器を含むアームユニットを備え、各単位変換器の出力可能な電圧を加算することで高電圧、大容量に対応可能な電力変換器である。電力変換器は、例えば、交流系統と直流系統との間に接続され、電力を相互に変換する。

電力変換器の連系する交流系統や直流系統に事故などの異常が発生した場合、連系する交流系統の電圧や周波数の安定性を損なわないように、電力変換器は運転を継続するか、もしくは異常解消後、高速に再起動することが求められる。異常発生時に電力変換器を故障から保護する手段としては、半導体素子のスイッチング制御を停止する（ゲートブロックする）方法がある。

系統事故発生からなるべく短時間のうちに、一時的なゲートブロック状態とすることで、変換器を流れる電流（変換器電流）の上昇を抑制することができるが、実際には事故検知からゲートブロックまでには、検出・演算に伴う様々な遅延時間があり、変換器電流を所定の範囲内に抑制できなくなる場合がある。変換器電流が機器耐量を超過すると、半導体素子が故障する可能性がある。また、機器耐量を超過しない場合でも過大な電流を遮断することで、そのエネルギーが単位変換器のコンデンサに蓄積され、コンデンサ電圧が上昇する可能性がある。コンデンサ電圧が上昇して過電圧保護レベルを超過すると、放電によって正常な電圧値に回復するまで長時間運転を停止する必要がある。

特開２０１７－１３８４７３号公報

S. Nagai、 H. N. Le、 T. Nagano、 K. Orikawa and J. Itoh、 "Minimization of interconnected inductor for single-phase inverter with high-performance disturbance observer、" IPEMC-ECCE Asia 2016、 pp. 3218-3225 (2016-05)

本発明が解決しようとする課題は、運転継続性能が向上した信頼性の高い電力変換装置を提供することである。

実施形態の電力変換装置は、電力変換器と、変換器制御部とを持つ。電力変換装置は、交流と直流とを変換可能である。電力変換器は、交流側の交流端子電圧を切り替え可能とするスイッチング素子を含む。変換器制御部は、スイッチング素子に動作指令を与える。変換器制御部は、電流制御部を持つ。電流制御部は、交流の電圧と電力変換器に流れる交流電流との検出値に基づき、交流端子電圧の指令値を演算することで、交流電流を制御する。電流制御部は、補正部を持つ。補正部は、交流電流と、交流の電圧と電力変換器との間のインピーダンスの特性に基づき交流の外乱電圧を推定し、推定外乱電圧に基づき交流端子電圧の指令値を補正する。補正部にて推定外乱電圧を算出するための交流電流の検出は、交流の電圧の検出よりも実質的に高速に実行される。

第１の実施形態の電力変換装置１０の構成の一例を示す図。 第１の実施形態の電力変換器２０の構成の一例を示す図。 第１の実施形態の電力変換器２０の構成の別の例を示す図。 第１の実施形態のセルＣＬの構成の一例を示す図。 第１の実施形態の交流情報算出部１１０の処理の一例を示す図。 第１の実施形態の電流制御部１２０の処理の一例を示す図。 第１の実施形態の電力変換装置１０の動作の一例を示す図。 第２の実施形態の電力変換装置１０の構成の一例を示す図。 第２の実施形態の系統事故検知部１７０の一例を示す図。

以下、実施形態の電力変換装置１０を、図面を参照して説明する。

（第１の実施形態）
図１は、第１の実施形態の電力変換装置１０の構成の一例を示す図である。電力変換装置１０は、交流系統と直流系統の連系点に設けられ、交流系統が供給する交流電力と、直流系統が供給する直流電力とを変換する。交流系統は、交流電源ＡＣＶや交流負荷、直流系統は、直流電源ＤＣＶや直流負荷であってもよい。電力変換装置１０は、電力変換器２０と、変換器制御部１００とを備える。

電力変換器２０は、変換器制御部１００の制御に基づいて、交流電力と直流電力とを相互に変換する。電力変換器２０は、例えば、ＩＧＢＴやＭＯＳＦＥＴなどの自己消弧型スイッチング素子を用いて構成した回路である。第１の実施形態では、電力変換器２０は、モジュラー・マルチレベル変換器（以下、ＭＭＣ：Ｍｏｄｕｌａｒ Ｍｕｌｔｉｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）とする。電力変換器２０と系統連系点Ｐ１との間には連系インダクタＬ_ｔｒが設けられる。連系インダクタＬ_ｔｒは、その一部または全部をリアクトルやトランスの漏れリアクタンスで代用してもよい。

変換器制御部１００は、交流情報算出部１１０と、電流制御部１２０と、過電圧判定部１５０と、過電流判定部１４０と、ゲート指令生成部１６０とを備える。変換器制御部１００は、例えば、ＣＰＵ等のハードウェアプロセッサが記憶部（不図示）に記憶されるプログラム（ソフトウェア）を実行することにより、交流情報算出部１１０と、電流制御部１２０と、過電圧判定部１５０と、過電流判定部１４０と、ゲート指令生成部１６０とを機能部として実現する。また、これらの構成要素のうち一部又は全部は、ＬＳＩやＡＳＩＣ、ＦＰＧＡ、ＧＰＵ等のハードウェアによって実現されてもよいし、ソフトウェアとハードウェアの協働によって実現されてもよい。

交流情報算出部１１０は、系統連系点電圧Ｖｓｒ、Ｖｓｓ、Ｖｓｔの検出値を用いて、系統電圧検出位相ｔｈｅｔａに同期した回転座標軸上の変数Ｖｓｄ、Ｖｓｑを算出する。

電流制御部１２０は、図示しないが、交流電流Ｉｓｒ、Ｉｓｓ、Ｉｓｔの検出値を用いて、系統電圧検出位相ｔｈｅｔａに同期した回転座標軸上の変数Ｉｓｄ、Ｉｓｑを算出する。電流制御部１２０は、系統連系点電圧Ｖｓｄ、Ｖｓｑや交流電流Ｉｓｄ、Ｉｓｑに一般的な比例積分制御などを施して、交流電流Ｉｓｒ、Ｉｓｓ、Ｉｓｔを所定の値に制御するための電圧指令値Ｖｒ＊、Ｖｓ＊、Ｖｔ＊を出力する。電流制御部１２０は、さらに、交流電流Ｉｓｒ、Ｉｓｓ、Ｉｓｔの検出値（変数変換されたＩｓｄ、Ｉｓｑ）に基づき、外乱電圧を推定し、その影響を打ち消す外乱オブザーバ１３０を備える。

過電流判定部１４０は、電力変換器内部のアーム電流Ｉｐｒ、Ｉｎｒ、Ｉｐｓ、Ｉｎｒ、Ｉｐｒ、Ｉｎｒや交流電流Ｉｓｒ、Ｉｓｓ、Ｉｓｔの検出値が電力変換器２０の機器耐量を超過しないようにあらかじめ設定された閾値と、アーム電流Ｉｐｒ、Ｉｎｒ、…や交流電流Ｉｓｒ、Ｉｓｓ、Ｉｓｔの例えば絶対値とを比較して、閾値超過を検知した場合は、有効な過電流検知信号ＯＣをゲート指令生成部１６０に出力する。

過電圧判定部１５０は、電力変換器内部のコンデンサ電圧Ｖｃ１、…が電力変換器２０の機器耐量を超過しないようにあらかじめ設定された閾値と、コンデンサ電圧Ｖｃ１、…とを比較して、閾値超過を検知した場合は、有効な過電圧検知信号ＯＶをゲート指令生成部１６０に出力する。

ゲート指令生成部１６０は、交流端子電圧出力指令値として、電流制御部１２０の出力した電圧指令値Ｖｒ＊、Ｖｓ＊、Ｖｔ＊と、図示しないが直流端子電圧出力指令値（定数もしくは直流電流を制御するように調整された値）を入力とし、交流端子と直流端子に疑似的に各電圧指令値が出力されるように電力変換器内部のスイッチング素子に与えるゲート指令ｇｔｐ、ｇｔｎ、…を演算し、出力する。ゲート指令生成部１６０は、さらに、有効な過電圧検出信号ＯＶや過電流検出信号ＯＣが入力された場合は、スイッチング制御を停止するため、すべてのゲート指令を零とする。また、以降の説明では、電圧電流値をラプラス変換し、ｓ領域で表現したパラメータも使用する。その場合の系統連系点電圧をＶｓ（ｓ）、交流電流をＩｓ（ｓ）、変換器交流端子電圧をＶ（ｓ）、変換器交流端子電圧指令値をＶ＊（ｓ）とする。

次に、電力変換器２０の構成の一例について説明する。図２は、第１の実施形態の電力変換器２０の構成の一例を示す図である。図２に示す通り、電力変換器２０は、直流系統の正極（図示する端子Ｐ）と、直流系統の負極（図示する端子Ｎ）との間に複数のレグＬＧを備える。

レグＬＧの数は、例えば、交流系統が供給する交流電力の相数に対応する。本実施形態では、交流系統は、第１相（図示するＲ相）、第２相（図示するＳ相）及び第３相（図示するＴ相）の３相の交流電力を供給する。このため、電力変換器２０は、Ｒ相に対応するレグＬＧｒと、Ｓ相に対応するレグＬＧｓと、Ｔ相に対応するレグＬＧｔとを備える。以降の説明において、レグＬＧｒと、レグＬＧｓと、レグＬＧｔとを互いに区別しない場合には、総称して「レグＬＧ」と記載する。

レグＬＧには、交流系統が供給する交流電力の３相のうちのある相が接続される。レグＬＧは、必要に応じてトランスを介してある相に接続してもよい。具体的には、レグＬＧｒには、Ｒ相が接続され、レグＬＧｓには、Ｓ相が接続され、レグＬＧｔには、Ｔ相が接続される。以降の説明において、レグＬＧｒと、Ｒ相との接続点を接続点ＣＰｒと記載し、レグＬＧｓと、Ｓ相との接続点を接続点ＣＰｓと記載し、レグＬＧｔと、Ｔ相との接続点を接続点ＣＰｔと記載する。以降の説明において、接続点ＣＰｒと、接続点ＣＰｓと、接続点ＣＰｔとを互いに区別しない場合には、単に接続点ＣＰと記載する。また、以降の説明において、電力変換器２０が出力する直流電圧の端子Ｐと同電位となる部位を、レグＬＧの端子Ｐとも記載し、当該直流電圧の端子Ｎと同電位となる部位を、レグＬＧの端子Ｎとも記載する。各レグＬＧは、互いに同様の構成を備える。以降の説明において、レグＬＧｒに係る構成には、符号の末尾に「ｒ」を付し、レグＬＧｓに係る構成には、符号の末尾に「ｓ」を付し、レグＬＧｔに係る構成には、符号の末尾に「ｔ」を付す。また、いずれのレグＬＧに係る構成であるかを互いに区別しない場合には、「ｒ」、「ｓ」、又は「ｔ」を省略して示す。以下、各レグＬＧを代表してレグＬＧｒについて説明する。

レグＬＧｒは、ｎ個のセルＣＬ群（図示するセルＣＬ１－１ｒ～ＣＬ１－ｎｒ、及びセルＣＬ２－１ｒ～ＣＬ２－ｎｒ）２組と、複数のリアクトルＲＴ（図示するリアクトルＲＴ１ｒ、ＲＴ２ｒ）と、を備える。ここで、ｎは、自然数である。セルＣＬとは、例えば、ハーフブリッジ回路であるが、その構成の詳細は後述する。ここで、レグＬＧの端子Ｐから各相の接続点までの間のセルＣＬ群を正側アームユニットとも記載する。また、各相の接続点からレグＬＧの端子Ｎまでの間のセルＣＬ群を負側アームユニットとも記載する。

レグＬＧｒの正側アームユニットには、端子Ｐ側から接続点ＣＰｒ側に向けて、セルＣＬ１－１ｒ～ＣＬ１－ｎｒが記載の順に直列に接続され、これらがリアクトルＲＴ１ｒを介して接続点ＣＰｒに接続される。また、レグＬＧｒの負側アームユニットには、接続点ＣＰｒ側から端子Ｎ側に向けて、セルＣＬ２－１ｒ～ＣＬ２－ｎｒが記載の順に直列に接続され、これらがリアクトルＲＴ２ｒを介して接続点ＣＰｒに接続される。

なお、レグＬＧｒには、接続点ＣＰから端子Ｐに流れる正側アーム電流（図示する、Ｒ相正側電流Ｉｐｒ）を検出する電流検出器（不図示）と、端子Ｎから接続点ＣＰに流れる負側アーム電流（図示する、Ｒ相負側電流Ｉｎｒ）を検出する電流検出器（不図示）とが設けられていてもよい。交流電流Ｉｓｒは、別途交流側端子に電流検出器を設けて直接検出してもよいし、検出した正側アーム電流と負側アーム電流の差Ｉｐｒ－Ｉｎｒから演算して間接的に検出してもよい。

図１の連系インダクタＬｔｒとは、各相の交流電流Ｉｓｒ、Ｉｓｓ、Ｉｓｔに対して有効なインダクタンスを一括で表した等価連系インピーダンスであり、別途リアクトルやトランスを設けない場合は、アームごとのリアクトルＲＴのインダクタンス値の０．５倍となる。つまり、リアクトルＲＴのインダクタンス値をＬとすると、Ｌｔｒ＝Ｌ／２［Ｈ］となる。さらに、インダクタンスＬ′のリアクトルやトランスを交流端子側に接続した場合は、Ｌｔｒ＝Ｌ′＋Ｌ／２［Ｈ］となる。電力変換器２０がＭＭＣではなく、アームにリアクトルを有しない一般的な２レベル変換器のような構成の場合は、単純に交流側端子に接続したリアクトル、もしくはトランス漏れリアクタンスのインダクタンス値がＬｔｒに一致する。

次に、電力変換器２０の構成の別の例について説明する。図３は、第１の実施形態の電力変換器２０の構成の別の例を示す図である。図３では、図２のリアクトルＲＴを、リアクトルの機能を代替するだけの漏れリアクタンスを有する特殊な巻線構造のトランスに置き換えている。正側アームユニットと負側アームユニットは互いに漏れリアクタンスを有するトランスの第１と第２の巻線を介して接続され、さらに、これらの巻線とは電気的に絶縁された第３の巻線を介して交流系統などに接続される。

図１の連系インダクタＬｔｒに相当するインダクタンス値（等価連系インピーダンス）は、第１と第２の巻線の端子間の合計短絡インダクタンスをＬとし、第３と第１の巻線の端子間の短絡インダクタンス、および、第３と第２の巻線の端子間の短絡インダクタンスをともにＬ′（ほぼ等しい値）とすると、Ｌｔｒ＝Ｌ′－Ｌ／４［Ｈ］により計算できる。

次に、セルＣＬの構成について説明する。図４は、第１の実施形態のセルＣＬの構成の一例を示す図である。上述した通り、セルＣＬは、例えば、ハーフブリッジ回路である。図４に示す通り、セルＣＬは、例えば、複数のスイッチング素子Ｑ（図示するスイッチング素子Ｑ１～Ｑ２）と、スイッチング素子Ｑに応じた数のダイオードＤ（図示するダイオードＤ１～Ｄ２）と、コンデンサＣとを備える。スイッチング素子Ｑは、例えば、絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）である。ただし、スイッチング素子Ｑは、ＩＧＢＴに限定されない。スイッチング素子Ｑは、コンバータ又はインバータの機能を実現可能な自己消弧型スイッチング素子であれば、いかなる素子でもよい。本実施形態では、スイッチング素子ＱがＩＧＢＴである場合について説明する。

スイッチング素子Ｑ１と、スイッチング素子Ｑ２とは、互いに直列に接続される。スイッチング素子Ｑ１、及びスイッチング素子Ｑ２と、コンデンサＣとは、互いに並列に接続される。各スイッチング素子Ｑと、ダイオードＤとは、互いに並列に接続される。具体的には、スイッチング素子Ｑ１と、ダイオードＤ１とは、互いに並列に接続され、スイッチング素子Ｑ２と、ダイオードＤ２とは、互いに並列に接続される。

セルＣＬは、レグＬＧの端子Ｐ側に接続される正極端子と、端子Ｎ側に接続される負極端子とを備える。セルＣＬの正極端子は、スイッチング素子Ｑ１と、スイッチング素子Ｑ２との接続点に接続され、セルＣＬの負極端子は、スイッチング素子Ｑ２のエミッタ端子に接続される。以降の説明において、セルＣＬの正極端子と負極端子との間に生じる電圧を、セル電圧Ｖｏと記載する。

各スイッチング素子Ｑには、スイッチング素子Ｑのオン、オフを切り替える切替端子（不図示）を備える。切替端子は、変換器制御部１００と接続され、制御信号が入力される。具体的には、スイッチング素子Ｑ１には、制御信号として第１ゲート信号ｇｔｐが入力され、スイッチング素子Ｑ２には、制御信号として第２ゲート信号ｇｔｎが入力される。制御信号に基づいて各スイッチング素子Ｑがオン、又はオフに切り替えられることにより、セルＣＬが備えるコンデンサＣは、充電又は放電される。また、セルＣＬには、コンデンサＣの電圧であるコンデンサ電圧Ｖｃを検出する電圧検出器（不図示）が設けられる。

スイッチング素子Ｑのオン状態にする制御信号を「１」と表現し、オフ状態にする制御信号を「０」と表現すると、セル電圧Ｖｏは、（ｇｔｐ、ｇｔｎ）＝（１、０）の場合、コンデンサ電圧Ｖｃとなり、（ｇｔｐ、ｇｔｎ）＝（０、１）の場合、０［Ｖ］となる。このように、各レグＬＧが備えるスイッチング素子Ｑがスイッチングされることにより、マルチレベルの波形を生成することができる。

なお、スイッチング素子Ｑを（ｇｔｐ、ｇｔｎ）＝（１、１）とすることは、コンデンサＣを短絡するため、禁止である。また、スイッチング時においてスイッチング素子Ｑの状態が過渡的に（ｇｔｐ、ｇｔｎ）＝（１、１）となるのを防止するため、スイッチング素子Ｑは、通常はごく短時間、過渡的に（ｇｔｐ、ｇｔｎ）＝（０、０）の状態（デッドタイム）に制御される。また、スイッチング素子Ｑのスイッチング制御を停止する場合、（ｇｔｐ、ｇｔｎ）＝（０、０）の状態に固定することにより、実現される。電力変換器２０の全スイッチング素子Ｑのスイッチング制御を停止することをゲートブロックと呼び、その状態をゲートブロック状態と呼ぶ。

次に、交流情報算出部１１０の処理について説明する。図５は、第１の実施形態の交流情報算出部１１０の処理の一例を示す図である。図５に示す通り、交流情報算出部１１０は、変換部１１１と、ＰＩ演算部１１２と、加算部１１３と、発振器１１４とを機能部として備える。

変換部１１１は、電圧検出器によって検出された系統連系点電圧（Ｒ相電圧Ｖｓｒ、Ｓ相電圧Ｖｓｓ、及びＴ相電圧Ｖｓｔ）を示す情報を取得する。変換部１１１は、取得したＲ相電圧Ｖｓｒ、Ｓ相電圧Ｖｓｓ、及びＴ相電圧Ｖｓｔを、式（１）を用いて、交流系統有効電圧Ｖｓｄ、及び交流系統無効電圧Ｖｓｑに変換（算出）する。なお、交流系統電圧位相ｔｈｅｔａは、後述する発振器１１４によって出力される値であり、交流系統のある基準相（この一例では、Ｒ相）の電圧位相を示す値である。

ＰＩ演算部１１２は、変換部１１１によって変換された交流系統無効電圧Ｖｓｑに基づいて、電力変換器２０が連系する交流系統電圧の周波数と、基準交流系統周波数ｆｓ０との周波数差（以下、周波数差Δｆｐｌｌ）を算出する。周波数差Δｆｐｌｌは、交流系統電圧の周波数が基準交流系統周波数ｆｓ０より高い場合、プラスの値をとり、基準交流系統周波数ｆｓ０より低い場合、マイナスの値をとる。基準交流系統周波数ｆｓ０は、連系する交流系統の定格周波数であり、例えば、５０［Ｈｚ］、又は６０［Ｈｚ］の定数である。周波数差Δｆｐｌｌは、ＰＩ演算部１１２に入力される交流系統無効電圧Ｖｓｑの算出値が零になるまで、増加、又は減少を続け、実際の交流系統周波数と基準交流系統周波数ｆｓ０との差の値に収束する。

加算部１１３は、ＰＩ演算部１１２によって算出された周波数差Δｆｐｌｌを、基準交流系統周波数ｆｓ０に加算する。以降の説明において、基準交流系統周波数ｆｓ０に周波数差Δｆｐｌｌを加算した周波数を、交流周波数ｆｐｌｌと記載する。

発振器１１４は、加算部１１３によって算出された交流周波数ｆｐｌｌの周波数に基づいて、最小値０から最大値２πまでの間を繰り返し単調増加する交流系統電圧位相ｔｈｅｔａを出力する。なお、上述したように、交流系統電圧位相ｔｈｅｔａは、変換部１１１の交流系統有効電圧Ｖｓｄ、及び交流系統無効電圧Ｖｓｑの変換と、交流電流制御とに用いられる。交流電流制御では、一般的な回転座標上の変数に基づく非干渉電流制御を適用する場合には、電圧・電流値に対する回転座標変換、あるいは逆変換（固定座標変換）等に交流系統電圧位相ｔｈｅｔａが利用される。上述の処理によって、交流情報算出部１１０は、変換部１１１における交流系統無効電圧Ｖｓｑの算出値が零になるように、交流系統電圧位相ｔｈｅｔａの算出を繰り返すことで、交流系統電圧位相ｔｈｅｔａを得る。

次に、電流制御部１２０の処理の一例を、ｓ領域でのパラメータと、制御ブロックと、回路モデルとを用いて説明する。図６は、第１の実施形態の電流制御部１２０の処理の一例を示す図である。電流制御部１２０の処理は、例えば回転座標軸上の変数に変換された電圧・電流検出値および指令値に基づいて行われる。電流制御部１２０は、交流電流Ｉs（ｓ）を交流電流検出フィルタ（遅延含む）Ｆｆｂ（ｓ）を介して検出し、交流電流指令値Ｉｓ＊（ｓ）との偏差を求める。次に、電流制御部１２０は、求めた偏差を電流制御ゲインＧａｃｒ（ｓ）に乗じることで制御操作量Ｖａｃｒ＊（ｓ）を得る。電流制御ゲインＧａｃｒ（ｓ）は、例えば、一般的なＰＩ制御器の特性を有する。

電流制御部１２０は、さらに、系統連系点電圧Ｖｓ（ｓ）を交流電圧検出フィルタ（遅延含む）Ｆｆｆ（ｓ）を介して検出し、Ｆｆｆ（ｓ）Ｖｓ（ｓ）からＶａｃｒ′＊（ｓ）を減じることで変換器交流端子電圧指令値Ｖ＊（ｓ）を得る。なお、Ｖａｃｒ′＊（ｓ）は、Ｖａｃｒ＊（ｓ）から推定外乱電圧（出力値）Ｅｄｉｓ′（ｓ）を減算した制御操作量である。ここで、変換器交流端子電圧指令値Ｖ＊（ｓ）に算出に、系統連系点電圧Ｖｓ（ｓ）の検出値を利用することは、系統連系点電圧の変動をフィードフォワード補償していることに相当する。Ｖ＊（ｓ）の値に応じて、変換器交流端子電圧Ｖ（ｓ）が出力されるが、現実にはＶ＊（ｓ）にゲート生成部やスイッチング制御の特性Ｈｐｗｍ（ｓ）が乗じられて出力される。

その後、系統連系点電圧Ｖｓ（ｓ）と変換器交流端子電圧Ｖ（ｓ）の差に、外乱電圧Ｖｄｉｓ（ｓ）を加算した電圧が連系インダクタＬｔｒに印加され、その印加電圧に応じた交流電流Ｉｓ（ｓ）が流れる。

ここで、推定外乱電圧（出力値）Ｅｄｉｓ′（ｓ）の算出について説明する。外乱オブザーバ１３０は、以下の式（２）を用いて推定外乱電圧（演算値）Ｅｄｉｓ（ｓ）を得る。

ただし、Ｆｏｂｓ（ｓ）はオブザーバフィルタを、ｌｔｒは連系インダクタＬｔｒのノミナルインダクタンス値を表す。オブザーバフィルタは、例えば、ノイズを除去する低域通過フィルタである。なお、推定外乱電圧（演算値）Ｅｄｉｓ（ｓ）の算出は、式（２）および図６の構成に限らない。例えば、Ｆｏｂｓ（ｓ）に具体的なオブザーバフィルタの特性式を代入し、それに基づいて計算式および制御ブロックを等価変換した形としてもよい。

Ｅｄｉｓ（ｓ）≒Ｅｄｉｓ′（ｓ）、すなわち、推定外乱電圧の演算値と出力値がほぼ等しく、また、Ｌｔｒ≒ｌｔｒ、Ｆｆｂ（ｓ）Ｈｐｗｍ（ｓ）≒１として、さらに計算すると、推定外乱電圧（演算値）Ｅｄｉｓ（ｓ）は、以下の式（３）によって表される。

外乱オブザーバ１３０は、式（３）を用いて、系統連系点電圧Ｖｓ（ｓ）検出のＦｆｆ（ｓ）に含まれる遅延による誤差と、外乱電圧Ｖｄｉｓ（ｓ）を推定し、推定したＥｄｉｓ（ｓ）をあらかじめ制御操作量Ｖａｃｒ＊（ｓ）から減算することで、これらの影響を打ち消す。しかし、この打ち消しは、推定演算に用いられる交流電流Ｉｓ（ｓ）を、系統連系点電圧Ｖｓ（ｓ）よりも少ない遅延時間で検出し、前述の通りＦｆｂ（ｓ）Ｈｐｗｍ（ｓ）≒１とみなせる場合に式（３）が成立することで、有効に作用する。

系統事故によって系統連系点電圧が急激に変動した場合は、第１の実施形態のように、系統連系点電圧Ｖｓ（ｓ）を検出し、電流制御部１２０にてフィードフォワード補償することで、その系統電圧急変という外乱の影響を一定程度は抑制できる。しかし、系統連系点電圧Ｖｓ（ｓ）の検出速度が低速であると、その急激な変動を即座に反映できず、フィードフォワード補償の効果が低下する。そこで、系統連系点電圧Ｖｓ（ｓ）よりも高速に検出された交流電流Ｉｓ（ｓ）に基づき外乱を推定することで、系統連系点電圧の変動に高速に応答し、その影響を打ち消すことができる。

したがって、第１の実施形態のように、系統連系点電圧を検出して電流制御にフィードフォワード補償する制御構成において、交流電流検出に基づく外乱電圧推定演算を効果的に作用させるためには、交流電流検出の実質的な遅延時間を、系統連系点電圧の実質的な遅延時間よりも短時間とする、つまり、交流電流を系統連系点電圧よりも高速に検出する必要がある。実質的な遅延時間とは、検出のサンプリングや信号の通信伝送に伴うむだ時間やフィルタによる整定遅れ時間（時定数）を総合的に加算して評価した遅延時間である。検出を実質的に高速に実行することは、実質的な遅延時間を小さくするように検出系を構成することを意味する。

電流制御部１２０は、さらに、演算した推定外乱電圧Ｅｄｉｓ（ｓ）に不感帯とリミッタの処理を施すことによって得られた値Ｅｄｉｓ′（ｓ）を、推定外乱演算で最終的に出力し制御操作量Ｖａｃｒ＊（ｓ）から減算する値とする。不感帯の処理とは、演算したＥｄｉｓ（ｓ）の絶対値があらかじめ設定された閾値よりも小さい場合にＥｄｉｓ′（ｓ）＝０とする処理である。これによって、系統事故が発生し、系統電圧が急激に変動して推定外乱電圧Ｅｄｉｓ（ｓ）が大きくなった場合のみ、補償を有効化する。不感帯の処理を設ける理由は、系統事故などの異常の発生していない定常的な通常運転にて、系統のインピーダンスや負荷等の状態次第では、推定外乱電圧による補償が通常運転を安定的に継続する妨げとなる場合があるためである。不感帯の処理を設けない場合、例えば、推定外乱電圧による補償制御が系統のインピーダンスやそのほかの機器の動作と干渉し、特定周波数帯の信号が増幅されて高調波が過剰に発生する場合がある。高調波は、系統に接続された機器に悪影響を及ぼすため、その発生レベル次第では電力変換装置１０を停止する必要がある。あるいは、系統事故復帰直後の運転状態回復中などには交流電流が歪みやすくなるが、その際に推定外乱電圧をそのまま出力すると、その歪が過大に増幅され、やはり運転が不安定化する恐れがある。不感帯を設定し、微小な外乱電圧に対して反応しないようにすることで、このような不安定現象も防止できる。

また、リミッタの処理とは、演算したＥｄｉｓ（ｓ）の絶対値があらかじめ設定された閾値よりも大きい場合に出力量の絶対値を閾値相当に制限する処理である。これによって、例えば、Ｅｄｉｓ′（ｓ）を含む交流端子電圧指令値Ｖ＊（ｓ）が、電力変換器２０の出力可能な最大電圧を超過するのを防止する。したがって、リミッタの絶対値閾値は、電力変換器２０の出力可能最大電圧以下にし、不感帯の絶対値閾値は、さらにリミッタの絶対値閾値以下とすることが求められる。不感帯の絶対値閾値は、例えば、系統事故などの異常の発生していない定常的な通常運転時に演算される推定外乱電圧よりも大きな値である。

次に、電力変換装置１０の動作について説明する。図７は、第１の実施形態の電力変換装置１０の動作の一例を示す図である。時刻Ｔ０にて系統事故が発生すると、系統連系点電圧が急激に低下する。交流系統有効電圧Ｖｓｄも急激に低下する。一方、図５の交流情報算出部１１０にて得られる交流系統有効電圧Ｖｓｄの検出値には、検出・演算処理に伴う遅延時間を経てその電圧低下が反映される。

交流電流の最大値Ｉｓｍａｘ（絶対値）は、系統連系点電圧の低下直後から上昇する。これは、系統連系点電圧と変換器の交流端子電圧との間に大きな電位差が生じるためである。電流制御部１２０は、交流電流を系統連系点電圧よりも高速に検出しているため、その交流電流検出値の上昇に基づき、低下方向の推定外乱電圧Ｅｄｉｓが即時的に得られる。交流電流が急激に変化していることから、推定外乱電圧Ｅｄｉｓは不感帯閾値±αを超過し、その時刻Ｔ１から、有効な推定外乱電圧Ｅｄｉｓ′が出力され、交流端子電圧指令値Ｖ＊を補正する。

このように、交流系統有効電圧Ｖｓｄの検出・演算処理によって系統連系点電圧の低下が制御に反映されるよりもさらに短時間で、実際の系統連系点電圧低下に追従して交流端子電圧指令値を低下させるように補正することで、系統連系点電圧と変換器の交流端子電圧との電位差を小さくし、交流電流のそれ以上の上昇を抑制することができる。

推定外乱電圧による補正を行わない場合や、交流電流の検出速度が系統連系点電圧の検出速度よりも低速な場合は、系統連系点電圧の検出遅れに相当するＴ０からＴ２の期間で、依然として交流端子電圧が系統事故発生前の状態から低下せず、交流電流は上昇を続ける。交流電流が一度増加すると、たとえその後、電力変換器２０をゲートブロック状態にして、交流電流を遮断したとしても、上昇した電流エネルギーが各セルのコンデンサに充電され、過電圧検知ＯＶによる運転停止に至るリスクが高くなる。推定外乱電圧による補正を行い、電流上昇を抑制することで、そのままスイッチング制御を継続した場合も、一時的にゲートブロック状態とした場合も、過電流や過電圧検知による運転停止を防止し、系統事故除去後の迅速な運転再開が可能となる。

なお、推定外乱電圧には、さらに閾値±βのリミッタ処理が施されているため、推定外乱電圧が過大になり、交流端子電圧指令値が変換器の出力可能電圧を超過するのを防止している。また、推定外乱電圧の演算値Ｅｄｉｓには、系統事故発生Ｔ０以前の期間においても交流電流の定常的な歪に基づく振動成分が含まれるが、系統事故発生時の外乱電圧と比較して小さく、不感帯閾値±α未満であるため、Ｅｄｉｓ′には含まれず、制御には反映されない。これによって、通常運転時に高調波が増幅されるのを防止することができる。

以上説明した第１の実施形態によれば、交流と直流とを変換可能な電力変換装置１０は、前記交流側の交流端子電圧を切り替え可能とするスイッチング素子を含む電力変換器２０と、前記スイッチング素子に動作指令を与える変換器制御部１００と、を備え、前記変換器制御部１００は、前記交流の電圧と前記電力変換器２０に流れる交流電流との検出値に基づき、前記交流端子電圧の指令値を演算することで、前記交流電流を制御する電流制御部１２０を備え、前記電流制御部１２０は、前記交流電流と、前記交流の電圧と前記電力変換器との間のインピーダンスの特性に基づき前記交流の外乱電圧を推定し、前記推定外乱電圧に基づき前記交流端子電圧の指令値を補正する補正部を備え、前記補正部にて前記推定外乱電圧を算出するための前記交流電流の検出は、前記交流の電圧の検出よりも実質的に高速に実行される。これにより、系統連系点電圧低下による外乱を高速推定して打ち消すことで、変換器交流端子電圧の追従性が向上する。その結果、系統から変換器に流入する交流電流の増大をごく短時間で抑制し、過電流・過電圧による変換器運転停止リスクを低減できる。さらに、検出速度が高速な電流検出値に基づき推定外乱電圧を演算することで、系統連系点電圧検出による電圧変動フィードフォワード補償を適用した場合も、効果的に高速な外乱抑制補償ができる。

（第２の実施形態）
次に、第２の実施形態の電力変換装置１０の構成を説明する。図８は、第２の実施形態の電力変換装置１０の構成の一例を示す図である。変換器制御部１００は、機能部としてさらに系統事故検知部１７０を有する。系統事故検知部１７０は、交流系統有効電圧Ｖｓｄを用いて系統電圧の異常を検知し、事故検知信号ＦＬＴを出力する。

有効な系統事故検知信号ＦＬＴを受信した電流制御部１２０は、図６の交流電流検出フィルタＦｆｂ（ｓ）、または、系統連系点電圧検出フィルタＦｆｆ（ｓ）のいずれか一方、もしくは両方の特性を調整し、フィルタによる感度低減を実質的に無効化し、あるいは感度低減量を緩和する。感度低減量を緩和することは、フィルタの等価的な遅延時間を短縮し、検出を高速化することに相当する。

フィルタの特性は、たとえば、低域通過フィルタの特性を含み、検出ノイズ等を低減し、通常運転時の定常的な安定性を確保するように設定されている。有効な事故検知信号ＦＬＴが入力された場合は、フィルタの処理を無効にし、入力信号をそのまま出力する、もしくは低域通過フィルタのカットオフ周波数を高周波化することで、感度低減を実質的に無効化し、あるいは感度低減量を緩和する。低域通過フィルタのカットオフ周波数を高周波化すると、低周波域からフィルタの減衰率が軽減され、感度低減量が緩和される。

次に、電力変換装置１０の系統事故検知部１７０の構成を説明する。図９は、第２の実施形態の系統事故検知部１７０の一例を示す図である。系統事故検知部１７０は、比較器１７１、比較器１７２、論理和演算部１７３、およびタイマ１７４を備える。

系統電圧検出位相ｔｈｅｔａに同期した回転座標軸上の系統連系点電圧Ｖｓｄ、Ｖｓｑは、３相平衡の場合、例えば、交流系統有効電圧Ｖｓｄが交流系統電圧の振幅絶対値に一致する。交流系統に地絡事故などの異常がない通常時、Ｖｓｄの瞬時値は通常電圧変動範囲内のほぼ一定値になる。一方、例えば交流系統の３相が同時に地絡し、３相平衡事故となった場合、Ｖｓｄは電圧低下率に合わせて低下し、通常範囲から逸脱する。さらに、例えば交流系統のいずれか１相または２相が地絡し、３相平衡でなくなった場合、Ｖｓｄは振動的になり、通常範囲から逸脱する。

比較器１７１は、交流系統有効電圧Ｖｓｄを交流系統電圧上閾値Ｖｔｈ＿Ｈと比較する。比較器１７１は、Ｖｓｄ＞Ｖｔｈ＿Ｈときに有効な上限超過信号ＯＶを出力する。比較器１７２は、交流系統有効電圧Ｖｓｄを交流系統電圧下閾値Ｖｔｈ＿Ｌと比較する。比較器１７２は、Ｖｓｄ＜Ｖｔｈ＿Ｌのときに有効な下限超過信号ＵＶを出力する。Ｖｔｈ＿ＬとＶｔｈ＿Ｈとの間の範囲は交流電圧絶対値の所定範囲の一例である。

論理和演算部１７３は、比較器１７１によって出力された上限超過信号ＯＶと、比較器１７２によって出力された下限超過信号ＵＶとの間の論理和を計算する。論理和演算部１７３は、上限超過信号ＯＶまたは下限超過信号ＵＶが有効なときに、有効な系統電圧異常信号ＥＲＲを出力する。すなわち、交流系統有効電圧Ｖｓｄの絶対値が所定の範囲にない場合に、有効な系統電圧異常信号ＥＲＲが出力される。

タイマ１７４は、論理和演算部１７３から有効な系統電圧異常信号ＥＲＲが入力されると、期間Ｔｔの間、有効な事故検知信号ＦＬＴを出力する。期間Ｔｔは、例えば、交流遮断器が事故回線を切り離して交流系統電圧が回復するまでの期間に設定する。一般的な交流系統保護システムにおいて、この期間は交流系統電圧周期の数倍程度である。

また、第２の実施形態では、交流系統有効電圧Ｖｓｄを閾値と比較することで系統電圧異常信号ＥＲＲを切り替えているが、例えば、式（４）に基づく交流系統有効電圧Ｖｓｄと交流系統無効電圧Ｖｓｑの合成電圧ベクトル値Ｖｓｄｑを演算して閾値と比較してもよく、ほぼ同様の結果が得られる。

以上説明した第２の実施形態によれば、系統電圧異常時に検出フィルタの感度低減を実質的に無効化し、あるいは感度低減量を緩和することで、例えば、系統連系点電圧フィードフォワード補償の性能を向上できる。また、外乱電圧推定演算に、さらに高速に検出した交流電流を反映することで、推定外乱電圧による補償効果を高められる。その結果、系統電圧異常時における変換器交流端子電圧の追従性が向上、変換器に流入する交流電流の増大を抑制し、過電流・過電圧による運転継続不能リスクをさらに低減できる。

以上説明した少なくとも一つの実施形態によれば、運転継続性能が向上した信頼性の高い電力変換装置を提供することができる。

（その他の変形例）
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１０ 電力変換装置
２０ 電力変換器
１００ 変換器制御部
１１０ 交流情報算出部
１２０ 電流制御部
１３０ 外乱オブザーバ
１４０ 過電流判定部
１５０ 過電圧判定部
１６０ ゲート指令生成部
１７０ 系統事故検知部

Claims (9)

1. 交流と直流とを変換可能な電力変換装置であって、
   前記交流側の交流端子電圧を切り替え可能とするスイッチング素子を含む電力変換器と、
   前記スイッチング素子に動作指令を与える変換器制御部と、
   を備え、
   前記変換器制御部は、前記交流の電圧と前記電力変換器に流れる交流電流との検出値に基づき、前記交流端子電圧の指令値を演算することで、前記交流電流を制御する電流制御部を備え、
   前記電流制御部は、前記交流電流と、前記交流の電圧と前記電力変換器との間のインピーダンスの特性に基づき前記交流の外乱電圧を推定し、前記推定外乱電圧に基づき前記交流端子電圧の指令値を補正する補正部を備え、
   前記補正部にて前記推定外乱電圧を算出するための前記交流電流の検出は、前記交流の電圧の検出よりも実質的に高速に実行される、
   電力変換装置。
2. 前記補正部は、前記交流の電圧と前記電力変換器との間のインピーダンスの特性を前記交流電流に乗じた値と、前記交流電流と前記交流電流の指令値との差分に基づく値と、に基づき前記推定外乱電圧を演算する、
   請求項１に記載の電力変換装置。
3. 前記補正部は、前記交流の電圧または前記交流電流の状態に応じて実質的に零でない有効な補正値を選択的に出力する補正値調整手段を備える、
   請求項１または請求項２に記載の電力変換装置。
4. 前記補正値調整手段は、前記推定外乱電圧の絶対値が第１の閾値未満の場合に補正値を零とし、前記推定外乱電圧の絶対値が第１の閾値以上の場合は前記推定外乱電圧を補正値とする不感帯の処理を実行する、
   請求項３に記載の電力変換装置。
5. 前記補正値調整手段は、前記推定外乱電圧の絶対値が第２の閾値を超過した場合に補正値の絶対値を第２の閾値に制限し、前記推定外乱電圧の絶対値が第２の閾値以下の場合は前記推定外乱電圧を補正値とするリミッタの処理を実行する、
   請求項３または４に記載の電力変換装置。
6. 前記電流制御部は、前記交流の電圧または前記交流電流の所定周波数範囲の高調波成分に対する感度を低減させて検出する感度低減部を備え、
   前記感度低減部は、少なくとも前記交流の電圧の絶対値が所定の範囲にない場合に前記感度を低減させることを実質的に無効化し、あるいは感度低減量を緩和する、
   請求項１から５のうちいずれか一項に記載の電力変換装置。
7. 前記感度低減部は、前記交流の電圧または前記交流電流の所定周波数範囲の高調波成分を減衰可能なカットオフ周波数を有する低域通過フィルタを含む処理を実行し、
   前記感度低減部は、前記カットオフ周波数をもとの状態よりも高周波に調整することで、前記感度低減量を緩和する、
   請求項６に記載の電力変換装置。
8. 前記電力変換器は、
   スイッチング素子によって充放電を切り替え可能とされたコンデンサを含む複数の単位変換器が直列接続された第１のアームユニットと、
   複数の前記単位変換器が直列接続された第２のアームユニットと、を備え、
   前記第１のアームユニットの片端もしくは前記単位変換器の間の任意の位置にさらにリアクトルが直列接続されることによって構成された第１の直列回路と、前記第２のアームユニットの片端もしくは前記単位変換器の間の任意の位置にさらにリアクトルが直列接続されることによって構成された第２の直列回路と、を互いに接続した端子を前記交流の電圧に接続する端子とし、
   前記補正部は、前記リアクトルのインダクタンス値の実質的に１／２のインダクタンス値に、前記交流の電圧と前記電力変換器との間の前記２つのリアクトルを除いたインピーダンス値を加算することによって得られる、等価連系インピーダンスに相当する特性を前記交流電流に乗じた値と、前記交流電流と前記交流電流の指令値との差分に基づく値と、に基づき前記推定外乱電圧を演算する、
   請求項１から７のうちいずれか一項に記載の電力変換装置。
9. 前記電力変換器は、
   スイッチング素子によって充放電を切り替え可能とされたコンデンサを含む複数の単位変換器が直列接続された第１のアームユニットと、
   複数の前記単位変換器が直列接続された第２のアームユニットと、を備え、
   前記第１のアームユニットと前記第２のアームユニットは互いに漏れリアクタンスを有するトランスの第１の巻線と第２の巻線を介して接続され、
   前記第１の巻線と前記第２の巻線とは電気的に絶縁された第３の巻線を前記交流の電圧に接続し、
   前記補正部は、前記第３の巻線と前記第１の巻線の端子間の短絡インダクタンス値、もしくは、前記第３の巻線と前記第２の巻線の端子間の短絡インダクタンス値から、前記第１の巻線と前記第２の巻線の端子間の短絡インダクタンス値の実質的に１／４のインダクタンス値を減算することによって得られる、等価連系インピーダンスに相当する特性を前記交流電流に乗じた値と、前記交流電流と前記交流電流の指令値との差分に基づく値と、に基づき前記推定外乱電圧を演算する、
   請求項１から７のうちいずれか一項に記載の電力変換装置。

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