JP7350744B2 - 画像処理装置 - Google Patents

Description

本開示は、画像処理装置に関し、特に、コストを抑えたコーデックシステムを実現することができるようにする画像処理装置に関する。

現在、８Ｋ４Ｋ（7680×4320画素）の超高精細画像を伝送するために、ＨＥＶＣ（High Efficiency Video Coding）方式のビデオコーデック（単にコーデックともいう）を採用したスーパーハイビジョンのデジタル放送の実用化が進められている。

その中で、８Ｋ４Ｋ画像を６０ｐまたは１２０ｐでＨＥＶＣ方式のコーデック処理を行う１チップＬＳＩ（Large Scale Integration）の開発が検討されているが、現時点では、処理負荷や実装上の困難さから現実的ではない。

そこで、４Ｋ２Ｋ（3840×2160画素）画像またはこれと同じ処理量となる８Ｋ１Ｋ（7680×1080画素）画像を６０ｐまたは１２０ｐでコーデック処理可能なＬＳＩを、例えば４並列で用いて、８Ｋ４Ｋ画像のコーデックシステムを実現することが検討されている。

高解像度の画像を表示するための構成としては、例えば特許文献１に、カスケード接続された複数の表示制御機器が映像を分割して表示制御を行うディスプレイシステムが開示されている。このディスプレイシステムにおいては、下流の表示制御機器が、上流の表示制御機器からの映像に含まれる制御情報に基づいて、自身の表示領域の映像の表示制御を行う。

特開２０１７－１４２３３９号公報

８Ｋ１Ｋ画像をコーデック処理可能なＬＳＩを４並列に用いたり、コーデック装置を４台並列に用いるなどして、８Ｋ４Ｋ画像のコーデックシステムを実現する場合、各ＬＳＩに入力されるビデオデータのライン数は、標準規格に準拠した1080ラインとなる。

一方、各ＬＳＩが行うコーデック処理のライン数は、例えば1088ラインや1056ラインなど、16または64の整数倍である必要がある。標準規格に準拠したライン数のビデオデータをコーデック処理する場合、接続系統数が多くなるため、装置規模や消費電力が大きくなり、コストが高くなってしまう。

本開示は、このような状況に鑑みてなされたものであり、コストを抑えたコーデックシステムを実現することができるようにするものである。

本開示の第１の側面の画像処理装置は、８Ｋ４Ｋ画像を分割した標準規格ライン数のビデオデータを並列にコーデック処理する複数の画像処理部を備え、前記画像処理部それぞれには、前記標準規格ライン数の前記ビデオデータを入力するための４本または８本の接続線が接続され、１の前記画像処理部は、前記標準規格ライン数のうちの所定ライン数の前記ビデオデータの、他の前記画像処理部への出力、さらに他の前記画像処理部からの入力、並びに、前記出力および前記入力の両方のいずれかによって、前記コーデック処理が可能なライン数の前記ビデオデータを生成するデータ生成部を有し、隣接する前記画像処理部同士が有する前記データ生成部の間には、前記所定ライン数の前記ビデオデータを伝送するための伝送路として１本の前記接続線が設けられる画像処理装置である。

本開示の第１の側面においては、画像処理部それぞれに、標準規格ライン数のビデオデータを入力するための４本または８本の接続線が接続され、標準規格ライン数のうちの所定ライン数のビデオデータの、他の画像処理部への出力、さらに他の画像処理部からの入力、並びに、前記出力および前記入力の両方のいずれかによって、コーデック処理が可能なライン数のビデオデータが生成され、隣接する前記画像処理部同士が有するデータ生成部の間には、前記所定ライン数の前記ビデオデータを伝送するための伝送路として１本の前記接続線が設けられる。

本開示の第２の側面の画像処理装置は、８Ｋ４Ｋ画像を分割した標準規格ライン数のビデオデータを並列にコーデック処理する複数の画像処理部を備え、前記画像処理部それぞれには、前記標準規格ライン数の前記ビデオデータを出力するための４本または８本の接続線が接続され、１の前記画像処理部は、前記コーデック処理が可能なライン数のうちの所定ライン数の前記ビデオデータの、他の前記画像処理部への出力、さらに他の前記画像処理部からの入力、並びに、前記出力および前記入力の両方のいずれかによって、前記標準規格ライン数の前記ビデオデータを生成するデータ生成部を有し、隣接する前記画像処理部同士が有する前記データ生成部の間には、前記所定ライン数の前記ビデオデータを伝送するための伝送路として１本の前記接続線が設けられる画像処理装置である。

本開示の第２の側面においては、画像処理部それぞれに、標準規格ライン数のビデオデータを出力するための４本または８本の接続線が接続され、コーデック処理が可能なライン数のうちの所定ライン数のビデオデータの、他の画像処理部への出力、さらに他の画像処理部からの入力、並びに、前記出力および前記入力の両方のいずれかによって、標準規格ライン数のビデオデータが生成され、隣接する前記画像処理部同士が有するデータ生成部の間には、前記所定ライン数の前記ビデオデータを伝送するための伝送路として１本の前記接続線が設けられる。

本開示の第３の側面の画像処理装置は、８Ｋ４Ｋ画像を分割した標準規格ライン数のビデオデータを並列にコーデック処理する２の画像処理部を備え、前記画像処理部それぞれの入力側には、前記標準規格ライン数の前記ビデオデータを入力するための１６本の接続線が接続され、前記画像処理部それぞれの出力側には、前記標準規格ライン数の前記ビデオデータを出力するための１６本の前記接続線が接続され、１の前記画像処理部は、前記標準規格ライン数のうちの所定ライン数の前記ビデオデータの、他の前記画像処理部への出力、さらに他の前記画像処理部からの入力、並びに、前記出力および前記入力の両方のいずれかによって、前記コーデック処理が可能なライン数の前記ビデオデータを生成する第１のデータ生成部と、前記コーデック処理が可能なライン数のうちの所定ライン数の前記ビデオデータの、他の前記画像処理部への出力、さらに他の前記画像処理部からの入力、並びに、前記出力および前記入力の両方のいずれかによって、前記標準規格ライン数の前記ビデオデータを生成する第２のデータ生成部とを有し、前記画像処理部それぞれが有する前記第１のデータ生成部の間には、前記所定ライン数の前記ビデオデータを伝送するための伝送路として１本の前記接続線が設けられ、前記画像処理部それぞれが有する前記第２のデータ生成部の間には、前記所定ライン数の前記ビデオデータを伝送するための伝送路として１本の前記接続線が設けられる画像処理装置である。

本開示の第３の側面においては、画像処理部それぞれの入力側には、標準規格ライン数のビデオデータを入力するための１６本の接続線が接続され、前記画像処理部それぞれの出力側には、前記標準規格ライン数の前記ビデオデータを出力するための１６本の前記接続線が接続され、標準規格ライン数のうちの所定ライン数のビデオデータの、他の画像処理部への出力、さらに他の画像処理部からの入力、並びに、前記出力および前記入力の両方のいずれかによって、コーデック処理が可能なライン数のビデオデータが生成され、前記コーデック処理が可能なライン数のうちの所定ライン数の前記ビデオデータの、他の前記画像処理部への出力、さらに他の前記画像処理部からの入力、並びに、前記出力および前記入力の両方のいずれかによって、前記標準規格ライン数の前記ビデオデータが生成され、前記画像処理部それぞれが有する前記第１のデータ生成部の間には、前記所定ライン数の前記ビデオデータを伝送するための伝送路として１本の前記接続線が設けられ、前記画像処理部それぞれが有する前記第２のデータ生成部の間には、前記所定ライン数の前記ビデオデータを伝送するための伝送路として１本の前記接続線が設けられる。

本開示によれば、コストを抑えたコーデックシステムを実現することが可能となる。

なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

ビデオレコーダと画像処理部との接続について説明する図である。 ビデオデータの入力に必要な接続線について説明する図である。 ビデオデータの入力について説明する図である。 ビデオデータの入力について説明する図である。 ８Ｋ４Ｋ画像を処理する画像処理装置の構成例を示すブロック図である。 ８Ｋ４Ｋ画像を処理する画像処理装置の構成例を示すブロック図である。 本開示の技術を適用したエンコード装置の構成例を示すブロック図である。 ビデオデータ生成処理について説明するフローチャートである。 本開示の技術を適用したデコード装置の構成例を示すブロック図である。 ビデオデータ生成処理について説明するフローチャートである。 ビデオデータの流れについて説明する図である。 エンコード装置におけるデータの流れの詳細について説明する図である。 伝送されるデータの量について例示する図である。 デコード装置におけるデータの流れの詳細について説明する図である。 エンコード装置の他の構成例を示すブロック図である。 エンコード装置の他の構成例を示すブロック図である。 デコード装置の他の構成例を示すブロック図である。 データの流れについて説明する図である。 ６０ｐ／３０ｐ変換について説明する図である。 エンコード装置の他の構成例を示すブロック図である。 コーデック装置の第１の構成例を示すブロック図である。 コーデック装置の第２の構成例を示すブロック図である。 ビデオデータの流れについて説明する図である。 ビデオデータの流れについて説明する図である。

以下、本開示を実施するための形態（以下、実施の形態とする）について説明する。なお、説明は以下の順序で行う。

１．従来技術とその課題
２．第１の実施の形態（４並列処理の構成）
３．第２の実施の形態（２並列処理の構成）
４．第３の実施の形態（エンコード装置とデコード装置を組み合わせた構成）
５．変形例

＜１．従来技術とその課題＞
現在、８Ｋ解像度（８Ｋ４Ｋ（7680×4320画素））の超高精細画像を伝送するために、ＨＥＶＣ方式のコーデックを採用したスーパーハイビジョンのデジタル放送の実用化が進められている。

その中で、８Ｋ４Ｋ画像を６０ｐまたは１２０ｐでＨＥＶＣ方式のコーデック処理を行う１チップＬＳＩの開発が検討されているが、現時点では、処理負荷や実装上の困難さから現実的ではない。

そこで、４Ｋ２Ｋ（3840×2160画素）画像またはこれと同じ処理量となる８Ｋ１Ｋ（7680×1080画素）画像を６０ｐまたは１２０ｐでコーデック処理可能なチップ（画像処理部）を、例えば４並列で用いて、８Ｋ４Ｋ画像のコーデックシステムを実現することが検討されている。

以下においては、このようなコーデックシステムにおけるチップの並列方式として考え得る例について説明する。なお、８Ｋ４Ｋ画像の画素数は、デジタル放送用途の7680×4320画素であるものとするが、デジタルシネマ用途の8192×4320画素であってもよい。また、４Ｋ２Ｋ画像の画素数は、デジタル放送やＵＨＤ ＢＤ（Ultra HD Blu-ray（登録商標））などの記録メディアでは3840×2160画素であるが、デジタルシネマ用途の4096×2160画素であってもよい。

（並列方式１）
並列方式１は、４Ｋ２Ｋ画像を６０ｐまたは１２０ｐでコーデック処理可能なチップを、単純に４並列同期運転させ、それぞれのチップから生成されるビットストリームを有線または無線の回線などを用いて伝送する方式である。受信側では、同期した４つのビデオデータが復元され、同期再生される。この方式は、標準的なビデオデータ入出力ＩＦを備える既存の機器を用いて、比較的簡単に実現可能である。

しかしながら、この方式では、ビットストリームが１系統ではなく、４系統分に分かれている。そのため、この方式は、限られた用途や伝送に関するデモンストレーションには採用できるものの、８Ｋ４Ｋの規格には準拠しない点から、並列方式１は採用できない。

（並列方式２）
並列方式２は、４Ｋ２Ｋ画像と同じ処理量となる８Ｋ１Ｋ（7680×1080画素）画像のコーデック処理を行うチップを４並列で用いる方式である。並列方式２では、１系統のビットストリームを生成することが念頭とされ、４つのチップそれぞれのビデオデータ入出力ＩＦにおいては、標準規格のライン数である1080ラインのビデオデータが入出力される。

ところで、各チップが行うコーデック処理のライン数は、16の整数倍である必要があるという制約があるが、1080ラインはその制約を満たさない。1080ラインに近い1088ラインがその制約を満たすことから、例えば1080ラインのビデオデータの最下部に８ラインの黒画素（画像）を加えた1088ラインのビデオデータをエンコード処理し、ビットストリームを生成するものとする。４つのチップからのビットストリームは合成され、１つのビットストリームが生成される。再生側では、１つのビットストリームが４分割され、デコード処理された各画像の最下部８ラインを除いた、標準規格の1080ラインのビデオデータが出力される。

並列方式２においては、各チップに入出力されるのは、標準規格の1080ラインのビデオデータであるので、並列方式１と同様の入出力ＩＦを適用することができる。しかしながら、最下部８ラインについての処理は、８Ｋ４Ｋの規格には準拠しない点から、並列方式２は採用できない。

（並列方式３）
並列方式３は、並列方式２と同様に、４並列の各チップのコーデック処理のライン数についての制約を満たしつつ、最下部８ラインについての処理を行わない方式である。

具体的には、４並列の各チップは、８Ｋ４Ｋのビデオデータを上から４つに分割した８Ｋ１Ｋサイズのビデオデータを処理する。

このとき、４並列の各チップ＃００，＃０１，＃０２，＃０３のうち、チップ＃０１，＃０２，＃０３が処理する上から３つの領域のビデオデータを7680×1088画素とし、チップ＃０４が処理する最下部の領域のビデオデータを7680×1056画素とする。

また、２並列の各チップが、８Ｋ４Ｋのビデオデータを上から２つに分割した８Ｋ２Ｋサイズのビデオデータを処理するようにしてもよい。

このとき、２並列の各チップ＃１０，＃１１のうち、チップ＃１０が処理する上側の領域のビデオデータを7680×2176画素とし、チップ＃１１が処理する下側の領域のビデオデータを7680×2144画素とする。

並列方式３は、各チップと外部機器との入出力ＩＦの規格として、標準規格に準拠しない1088，1054，2176，2144ラインを新たな規格として標準化し、新規格対応の機器を用いる手法である。

並列方式３においても、各チップが生成するビットストリームを合成した１つのビットストリームを生成することができる。再生時においては、各チップが、規定ライン数のデコード処理を行い、新規格対応の入出力ＩＦから出力するようにする。

既存の入出力ＩＦの規格にないライン数を追加する必要がある並列方式３は、技術的には適用可能であり、処理内容などにも問題のない方式である。しかしながら、新規格の導入・普及に要するコストや時間などの観点から、事実上実現困難であり、並列方式３は採用できない。

（並列方式４）
並列方式４は、並列方式３と同様、標準規格に準拠しないライン数のビデオデータを処理する方式である。並列方式４においても、並列方式３と同様、８Ｋ１Ｋ（7680×1088，7680×1054画素）ビデオデータや８Ｋ２Ｋ（7680×2176，7680×2144画素）ビデオデータを各チップに入力してエンコード処理を行い、ビットストリームを作成するものとする。

並列方式４においては、標準規格に準拠しないライン数のビデオデータを入力するための入力処理を行う必要がある。

一般的に、４Ｋ２Ｋ（3840×2160画素）ビデオレコーダは、フルＨＤ（1920×1080画素）ビデオＩＦを４系統用いてビデオデータの入力を行う。画像を上下左右に４分割したビデオデータそれぞれが、４系統分のビデオデータとなる。ここでは、４Ｋ２Ｋビデオレコーダを、フルＨＤ領域を水平に４つ並べた８Ｋ１Ｋ（7680×1080画素）対応機器として用いる。

図１は、上述したビデオレコーダと、そのビデオレコーダからのビデオデータを処理する画像処理部（チップ）との接続について説明する図である。図中左側のブロックが４台のビデオレコーダを示し、図中右側のブロックが４つの画像処理部＃００，＃０１，＃０２，＃０３を示している。

図１に示されるように、画像処理部＃００，＃０１，＃０２それぞれには、４台のビデオレコーダから２本の矢印が接続され、画像処理部＃０３には１本の矢印が接続されている。１本の矢印は、８Ｋ１Ｋ（7680×1080画素）相当のビデオデータを転送するための接続線を表している。実際の接続線としては、３Ｇ－ＳＤＩ（Serial Digital Interface）やＨＤＭＩ（登録商標）（High-Definition Multimedia Interface）などのケーブルを複数用いることが想定される。業務用機器の場合、３Ｇ－ＳＤＩケーブルの利用が一般的とされる。従来、業務用機器の場合、３Ｇ－ＳＤＩケーブルの利用が一般的とされてきたが、ＨＤＭＩケーブルが利用されることもある。

例えば、フレームレートが５０ｐまたは６０ｐ（５９．９４ｐ）の場合、図２に示されるように、画像処理部＃００，＃０１，＃０２それぞれには、３Ｇ－ＳＤＩケーブルまたはＨＤＭＩ１．４ａケーブルの８本の接続線が必要となる。また、図示はしないが、画像処理部＃０３には４本の接続線が必要となる。以下では、接続線として３Ｇ－ＳＤＩケーブルが用いられるものとする。

画像処理部＃００，＃０１，＃０２それぞれに、64の整数倍であって16の整数倍の1088ラインのビデオデータ（６０ｐ）を入力する場合、標準規格で定義されている８Ｋ１Ｋ（7680×1080画素）分のビデオデータを、３Ｇ－ＳＤＩケーブルを４本用いて、フルＨＤ（1920×1080画素）４系統分のビデオデータとして入力する。このとき、下部８ライン分のビデオデータが入力されないので、さらに４本の３Ｇ－ＳＤＩケーブルを用いて、８ライン分のビデオデータを、フルＨＤ４系統分のビデオデータとして入力する。

図３および図４を参照して、上述したビデオデータの入力について説明する。

図３に示されるように、標準規格の1080ラインのビデオデータを入力する場合、４本の３Ｇ－ＳＤＩケーブルを用いればよい。したがって、８Ｋ４Ｋのビデオデータを伝送するには、１６本の３Ｇ－ＳＤＩケーブルが用いられる。

一方、標準規格に準拠しない1088ラインのビデオデータを入力する場合、1080ラインのビデオデータに加えて、８ライン分のビデオデータを入力する必要がある。この場合、図４に示されるように、2160ライン分のビデオデータを入力可能な８本の３Ｇ－ＳＤＩケーブルを用いる。入力されたビデオデータのうち必要な1088ライン分のビデオデータが処理される。

また、標準規格に準拠しない1056ラインのビデオデータを入力する場合には、４本の３Ｇ－ＳＤＩケーブルを用いればよい。入力されたビデオデータのうち必要な1056ライン分のビデオデータが処理される。

以上のことから、上述した標準規格に準拠しないライン数のビデオデータを入力するためには、２８本の３Ｇ－ＳＤＩケーブルが用いられることになる。

図５は、上述した８Ｋ４Ｋ画像を処理する画像処理装置の構成例を示すブロック図を示している。図５に示される４系統のブロック群は、上から画像処理部＃００，＃０１，＃０２，＃０３（図１）に対応する。

図５において、ビデオＩＯ部に入力される破線矢印は、標準規格に準拠した外部機器との接続線であり、例えば３Ｇ－ＳＤＩケーブルなどとされる。

画像処理部＃００，＃０１，＃０２においては、ビデオＩＯ部は、入力された2160ライン分のビデオデータをシリアル／パラレル変換し、後段のデータ処理部に出力する。データ処理部は、2160ライン分のビデオデータのライン数を削減することで、1088ライン分のビデオデータを生成し、後段のコーデック処理部に出力する。

一方、画像処理部＃０３においては、ビデオＩＯ部は、入力された1080ライン分のビデオデータをシリアル／パラレル変換し、後段のデータ処理部に出力する。データ処理部は、1080ライン分のビデオデータのライン数を削減することで、1056ライン分のビデオデータを生成し、後段のコーデック処理部に出力する。

各画像処理部のコーデック処理部は、データ処理部からのビデオデータをコーデック処理（エンコード処理）し、得られたビデオビットストリームデータをストリーム処理部に出力する。ストリーム処理部は、４系統のビデオビットストリームデータを１系統のビデオビットストリームデータに変換して出力する。

以上においては、６０ｐの８Ｋ４Ｋ画像を入力する例について説明したが、１２０ｐの８Ｋ４Ｋ画像を入力する場合、６０ｐ画像を２並列で入力する構成を適用することができる。

図６は、１２０ｐの８Ｋ４Ｋ画像を処理する画像処理装置の構成例を示すブロック図を示している。

詳細な説明は省略するが、図６の構成においては、図５の構成と比較して２倍の数の接続線が必要となり、装置規模も２倍となる。具体的には、５６本の３Ｇ－ＳＤＩケーブルが用いられることになる。

上述した構成によれば、標準規格に準拠しないライン数のビデオデータの入力に対応することができるが、接続線の数が多くなり、装置規模、部品コスト、消費電力が大きくなってしまう。デコード処理を行う出力系統側についても同様である。

このように、並列方式４は、原理試作や技術検討の段階であれば採用可能であるが、装置の製品化の段階では採用できない。

また、上述した構成においては、ビデオレコーダなどの外部機器からの入力に、ＳＱＤ（Square Division）方式が用いられる一方、コーデック処理部がラスタ方式でコーデック処理を行う場合がある。この場合、各画像処理部のビデオＩＯ部やデータ処理部において、データの処理方式を変換するＳＱＤ／ラスタ変換機能を設ける必要がある。

さらに、上述した構成において、４台のビデオレコーダは、互いに同期運転を行うことでビデオデータを入力する。ビデオレコーダにより得られた画像の主な用途は画面表示であることから、ビデオレコーダ（装置）間の同期を完全に維持する能力には限界がある。装置間の同期が一時的に乱れることにより、複数の画像処理部が並列動作を行う上で、フレーム同期外れが発生するおそれがある。

以下においては、画像処理部同士の間で、所定ライン数のビデオデータを入出力する構成を設けることで、装置全体の接続線の数を削減し、上述した並列方式４の課題を改善する構成について説明する。

＜２．第１の実施の形態＞
まず、８Ｋ４Ｋ画像を分割した８Ｋ１Ｋのビデオデータを並列にコーデック処理する４並列の画像処理部を備える構成について説明する。

（エンコード装置の構成）
図７は、本開示の技術を適用したエンコード装置の構成例を示すブロック図である。

エンコード装置１０は、図示せぬビデオレコーダなどの外部機器から入力される８Ｋ４Ｋ画像のエンコード処理を行い、ビデオビットストリームデータを出力する。

エンコード装置１０は、画像処理部１１－１乃至１１－４を備えている。画像処理部１１－１乃至１１－４はそれぞれ、例えば、独立した装置や基板により構成される。

画像処理部１１－１乃至１１－４はそれぞれ、８Ｋ４Ｋのビデオデータを上から４つに分割した８Ｋ１Ｋサイズのビデオデータ、すなわち標準規格の1080ラインのビデオデータを入力し処理する。画像処理部１１－１乃至１１－４それぞれには、４本の３Ｇ－ＳＤＩケーブルが接続線として接続され、８Ｋ１Ｋサイズのビデオデータが入力される。すなわち、画像処理部１１－１乃至１１－４は、標準規格ライン数に対応した機器間入力ＩＦを備えている。

画像処理部１１－１は、データ生成部２０－１、コーデック処理部３０－１、およびストリーム処理部４０を有しており、画像処理部１１－２は、データ生成部２０－２とコーデック処理部３０－２を有している。画像処理部１１－３は、データ生成部２０－３とコーデック処理部３０－３を有しており、画像処理部１１－４は、データ生成部２０－４とコーデック処理部３０－４を有している。

データ生成部２０－１乃至２０－４はそれぞれ、ビデオＩＯ部２１－１乃至２１－４と、データ取得部２２－１乃至２２－４を有している。データ生成部２０－１乃至２０－４はそれぞれ、例えばＦＰＧＡ（Field-Programmable Gate Array）などの１つのチップで構成されてもよい。

以下においては、画像処理部１１－１乃至１１－４を互いに区別しない場合には、単に画像処理部１１という。また、データ生成部２０－１乃至２０－４を互いに区別しない場合には、単にデータ生成部２０といい、コーデック処理部３０－１乃至３０－４を互いに区別しない場合には、単にコーデック処理部３０という。

データ生成部２０は、入力された８Ｋ１Ｋ（1080ライン）のビデオデータのうちの所定ライン数のビデオデータの、他の画像処理部１１への出力、さらに他の画像処理部１１からの入力、並びに、その出力と入力の両方のいずれかによって、コーデック処理が可能なライン数のビデオデータを生成する。

具体的には、データ生成部２０－１は、入力された８Ｋ１Ｋ（1080ライン）のビデオデータと、画像処理部１１－２（データ生成部２０－２）から入力される８ラインのビデオデータとに基づいて、7680×1088画素（1088ライン）のビデオデータを生成する。このビデオデータは、エンコード装置１０内部の独自フォーマットデータとなる。

データ生成部２０－１においては、ビデオＩＯ部２１－１が、入力された1080ラインのビデオデータをシリアル／パラレル変換し、データ取得部２２－１に出力する。データ取得部２２－１は、ビデオＩＯ部２１－１からの1080ラインのビデオデータと、データ生成部２０－２（ビデオＩＯ部２１－２）からの８ラインのビデオデータとを合成することで、1088ラインのビデオデータを生成する。

データ生成部２０－１（データ取得部２２－１）とデータ生成部２０－２（ビデオＩＯ部２１－２）との間には、所定ライン数のビデオデータを伝送する伝送路５１が設けられている。伝送路５１は、例えば、１本の３Ｇ－ＳＤＩケーブルなど、１系統の接続線で構成される。

データ生成部２０－２は、入力された８Ｋ１Ｋ（1080ライン）のビデオデータから画像処理部１１－１に出力した８ラインのビデオデータを除いた1072ラインのビデオデータと、画像処理部１１－３（データ生成部２０－３）から入力される16ラインのビデオデータとに基づいて、7680×1088画素（1088ライン）のビデオデータを生成する。このビデオデータは、エンコード装置１０内部の独自フォーマットデータとなる。

データ生成部２０－２においては、ビデオＩＯ部２１－２が、入力された1080ラインのビデオデータを一度シリアル／パラレル変換し、このうちの画像上部８ラインのビデオデータを分離後、再びパラレル／シリアル変換して、画像処理部１１－１（データ取得部２２－１）に出力する。また、ビデオＩＯ部２１－２は、上記1080ラインの残りの画像下部1072ラインのビデオデータを分離後、データ取得部２２－２に出力する。データ取得部２２－２は、ビデオＩＯ部２１－２からの1072ラインのビデオデータと、データ生成部２０－３（ビデオＩＯ部２１－３）から受け取る16ラインのビデオデータとを合成することで、1088ラインのビデオデータを生成する。

データ生成部２０－２（データ取得部２２－２）とデータ生成部２０－３（ビデオＩＯ部２１－３）との間には、所定ライン数のビデオデータを伝送する伝送路５２が設けられている。伝送路５２は、例えば、１本の３Ｇ－ＳＤＩケーブルなど、１系統の接続線で構成される。

データ生成部２０－３は、入力された８Ｋ１Ｋ（1080ライン）のビデオデータから画像処理部１１－２に出力した16ラインのビデオデータを除いた1064ラインのビデオデータと、画像処理部１１－４（データ生成部２０－４）から入力される24ラインのビデオデータとに基づいて、7680×1088画素（1088ライン）のビデオデータを生成する。このビデオデータは、エンコード装置１０内部の独自フォーマットデータとなる。

データ生成部２０－３においては、ビデオＩＯ部２１－３が、入力された1080ラインのビデオデータを一度シリアル／パラレル変換し、このうちの画像上部16ラインのビデオデータを分離後、再びパラレル／シリアル変換して、画像処理部１１－２（データ取得部２２－２）に出力する。また、ビデオＩＯ部２１－３は、上記1080ラインの残りの画像下部1064ラインのビデオデータを分離後、データ取得部２２－３に出力する。データ取得部２２－３は、ビデオＩＯ部２１－３からの1064ラインのビデオデータと、データ生成部２０－４（ビデオＩＯ部２１－４）から受け取る24ラインのビデオデータとを合成することで、1088ラインのビデオデータを生成する。

データ生成部２０－３（データ取得部２２－３）とデータ生成部２０－４（ビデオＩＯ部２１－４）との間には、所定ライン数のビデオデータを伝送する伝送路５３が設けられている。伝送路５３は、例えば、１本の３Ｇ－ＳＤＩケーブルなど、１系統の接続線で構成される。

データ生成部２０－４は、入力された８Ｋ１Ｋ（1080ライン）のビデオデータから画像処理部１１－３に出力した24ラインのビデオデータを除いた7680×1056画素（1056ライン）のビデオデータを生成する。このビデオデータは、エンコード装置１０内部の独自フォーマットデータとなる。

データ生成部２０－４においては、ビデオＩＯ部２１－４が、入力された1080ラインのビデオデータを一度シリアル／パラレル変換し、このうちの画像上部24ラインのビデオデータを分離後、再びパラレル／シリアル変換して、画像処理部１１－３（データ取得部２２－３）に出力する。また、ビデオＩＯ部２１－４は、上記1080ラインの残りの画像下部1056ラインのビデオデータを分離後、データ取得部２２－４に出力する。データ取得部２２－４は、データ生成部２０－４からの1056ラインのビデオデータを取得する。

各コーデック処理部３０は、データ生成部２０により生成された、コーデック処理が可能なライン数（1088ラインまたは1056ライン）のビデオデータをコーデック処理（エンコード処理）し、得られたビデオビットストリームデータを、画像処理部１１－１のストリーム処理部４０に出力する。各コーデック処理部３０はそれぞれ、１つのＬＳＩにより構成される。

画像処理部１１－１のストリーム処理部４０は、各画像処理部１１の４系統のビデオビットストリームデータを１系統のビデオビットストリームデータに変換して出力する。ストリーム処理部４０は、１つのＬＳＩにより構成される。画像処理部１１－１においては、コーデック処理部３０－１とストリーム処理部４０とが、１つのＬＳＩにより構成されてもよい。

以上においては、伝送路５１，５２，５３は、３Ｇ－ＳＤＩケーブルなどの１系統の接続線で構成されるものとしたが、ＨＤＭＩケーブルなどのフルＨＤ相当以下のビデオデータ量を伝送可能な接続ＩＦや独自ＩＦを利用した伝送路で構成されてもよい。

（エンコード装置の動作）
図８は、エンコード装置１０におけるビデオデータ生成処理について説明するフローチャートである。図８の処理は、ハードウェアにより実行することもできるし、ソフトウエアにより実行することもできる。この処理をソフトウエアにより実行する場合には、そのソフトウエアを構成するプログラムが、データ生成部２０を構成するＦＰＧＡにインストールされてもよい。

ステップＳ１１において、各画像処理部１１のデータ生成部２０は、外部機器から入力される８Ｋ１Ｋ（1080ライン）のビデオデータを受け取る。

ステップＳ１２において、各データ生成部２０は、８Ｋ１Ｋのビデオデータのうちの所定ライン数のビデオデータを、他の画像処理部１１から受け取るか、さらに他の画像処理部１１へ送るか、または、その両方を行う。

ステップＳ１３において、各データ生成部２０は、他の画像処理部１１から受け取るか、さらに他の画像処理部１１へ送るか、または、その両方を行うことで得られたビデオデータに基づいて、エンコード処理可能な1088ラインまたは1056ラインのビデオデータを生成する。

以上の構成および処理によれば、画像処理部同士の間で、所定ライン数のビデオデータが伝送されるので、標準規格に準拠しないライン数のビデオデータを入力しなくとも、コーデック処理のライン数の制約を満たすことができる。その結果、図５の構成における28本から19本へと、装置全体の接続線の数を削減することができ、装置規模、部品コスト、消費電力を抑えることができ、コストを抑えたコーデックシステムを実現することが可能となる。

特に、画像処理部同士の間で伝送されるビデオデータの量は、最大でも24ライン分であるので、フルＨＤ相当のビデオデータを伝送可能な伝送路が１本、画像処理部同士の間にあればよい。この場合、高々24ラインの４倍となる96ライン分が伝送に消費されるにすぎない。

（デコード装置の構成）
図９は、本開示の技術を適用したデコード装置の構成例を示すブロック図である。

デコード装置６０は、上述したエンコード装置１０などにより出力されたビデオビットストリームデータを、各画像処理部用のビデオビットストリームデータに分割し、各画像処理部に供給することで、デコード処理を行う。さらに、デコード装置６０は、各画像処理部において復元されたビデオデータを再構築し、８Ｋ４Ｋ画像を出力する。

デコード装置６０は、画像処理部６１－１乃至６１－４を備えている。画像処理部６１－１乃至６１－４はそれぞれ、例えば、独立した装置や基板により構成される。

画像処理部６１－１乃至６１－４はそれぞれ、８Ｋ４Ｋのビデオデータを上から４つに分割した８Ｋ１Ｋサイズのビデオデータ、すなわち標準規格の1080ラインのビデオデータを出力する。画像処理部６１－１乃至６１－４それぞれには、４本の３Ｇ－ＳＤＩケーブルなどが接続線として接続され、８Ｋ１Ｋサイズのビデオデータが出力される。すなわち、画像処理部６１－１乃至６１－４は、標準規格ライン数に対応した機器間出力ＩＦを備えている。

画像処理部６１－１は、ビデオビットストリームデータを処理するストリーム処理部７０、コーデック処理部８０－１、およびデータ生成部９０－１を有しており、画像処理部６１－２は、コーデック処理部８０－２とデータ生成部９０－２を有している。画像処理部６１－３は、コーデック処理部８０－３とデータ生成部９０－３を有しており、画像処理部６１－４は、コーデック処理部８０－４とデータ生成部９０－４を有している。

データ生成部９０－１乃至９０－４はそれぞれ、データ取得部９１－１乃至９１－４と、ビデオＩＯ部９２－１乃至９２－４を有している。データ生成部９０－１乃至９０－４はそれぞれ、例えばＦＰＧＡなどの１つのチップで構成されてもよい。

以下においては、画像処理部６１－１乃至６１－４を互いに区別しない場合には、単に画像処理部６１という。また、コーデック処理部８０－１乃至８０－４を互いに区別しない場合には、単にコーデック処理部８０といい、データ生成部９０－１乃至９０－４を互いに区別しない場合には、単にデータ生成部９０という。

画像処理部６１－１のストリーム処理部７０は、１系統のビデオビットストリームデータを各画像処理部６１の４系統のビデオビットストリームデータに分割して出力する。ストリーム処理部７０は、１つのＬＳＩにより構成されてもよい。

各コーデック処理部８０は、ストリーム処理部７０により分割されたビデオビットストリームデータをコーデック処理（デコード処理）し、コーデック処理が可能なライン数（1088ラインまたは1056ライン）のビデオデータをデータ生成部９０に出力する。このビデオデータは、デコード装置６０内部の独自フォーマットデータとなる。各コーデック処理部８０はそれぞれ、１つのＬＳＩにより構成される。画像処理部６１－１においては、ストリーム処理部７０とコーデック処理部８０－１とが、１つのＬＳＩにより構成されてもよい。

データ生成部９０は、コーデック処理部８０からのコーデック処理が可能なライン数のビデオデータの、他の画像処理部６１への出力、さらに他の画像処理部６１からの入力、並びに、その出力と入力の両方のいずれかによって、標準規格ライン数（1080ライン）のビデオデータを生成する。

具体的には、データ生成部９０－１は、コーデック処理（デコード処理）された1088ラインのビデオデータから、画像処理部６１－２（ビデオＩＯ部９２－２）に出力する８ラインのビデオデータを除いた1080ラインのビデオデータに基づいて、８Ｋ１Ｋのビデオデータを生成する。

データ生成部９０－１においては、データ取得部９１－１が、コーデック処理部８０－１からの1088ラインのビデオデータのうちの1080ラインのビデオデータをビデオＩＯ部９２－１に出力するとともに、画像上部となる残りの８ラインのビデオデータをパラレル／シリアル変換し、データ生成部９０－２（ビデオＩＯ部９２－２）に出力する。ビデオＩＯ部９２－１は、データ取得部９１－１からの1080ラインのビデオデータをパラレル／シリアル変換し、８Ｋ１Ｋのビデオデータを出力する。

データ生成部９０－１（データ取得部９１－１）とデータ生成部９０－２（ビデオＩＯ部９２－２）との間には、所定ライン数のビデオデータを伝送する伝送路１０１が設けられている。伝送路１０１は、例えば、１本の３Ｇ－ＳＤＩケーブルなど、１系統の接続線で構成される。

データ生成部９０－２は、画像処理部６１－１（データ生成部９０－１）から入力された８ラインのビデオデータと、コーデック処理（デコード処理）された1088ラインのビデオデータから画像処理部６１－３（ビデオＩＯ部９２－３）に出力する16ラインのビデオデータを除いた1072ラインのビデオデータとに基づいて、８Ｋ１Ｋのビデオデータを生成する。

データ生成部９０－２においては、データ取得部９１－２が、コーデック処理部８０－２から1088ラインのビデオデータを受け取る。データ取得部９１－２は、このうちの画像下部となる1072ラインのビデオデータをビデオＩＯ部９２－２に出力するとともに、画像上部となる残りの16ラインのビデオデータをパラレル／シリアル変換し、データ生成部９０－３（ビデオＩＯ部９２－３）に出力する。ビデオＩＯ部９２－２は、データ取得部９１－２からの画像下部となる1072ラインのビデオデータと、画像処理部６１－１（データ生成部９０－１）からの画像上部となる８ラインのビデオデータとを合成することで、標準規格ライン数（1080ライン）のビデオデータを復元し、さらにパラレル／シリアル変換することで、８Ｋ１Ｋのビデオデータを出力する。

データ生成部９０－２（データ取得部９１－２）とデータ生成部９０－３（ビデオＩＯ部９２－３）との間には、所定ライン数のビデオデータを伝送する伝送路１０２が設けられている。伝送路１０２は、例えば、１本の３Ｇ－ＳＤＩケーブルなど、１系統の接続線で構成される。

データ生成部９０－３は、画像処理部６１－２（データ生成部９０－１）から入力された16ラインのビデオデータと、コーデック処理（デコード処理）された1088ラインのビデオデータから画像処理部６１－４（ビデオＩＯ部９２－４）に出力する24ラインのビデオデータを除いた1064ラインのビデオデータとに基づいて、８Ｋ１Ｋのビデオデータを生成する。

データ生成部９０－３においては、データ取得部９１－３が、コーデック処理部８０－３から1088ラインのビデオデータを受け取る。データ取得部９１－３は、このうちの画像下部となる1064ラインのビデオデータをビデオＩＯ部９２－３に出力するとともに、画像上部となる残りの24ラインのビデオデータをパラレル／シリアル変換し、データ生成部９０－４（ビデオＩＯ部９２－４）に出力する。ビデオＩＯ部９２－３は、データ取得部９１－３からの画像下部となる1064ラインのビデオデータと、画像処理部６１－２（データ生成部９０－２）からの画像上部となる16ラインのビデオデータとを合成することで、標準規格ライン数（1080ライン）のビデオデータを復元し、さらにパラレル／シリアル変換することで、８Ｋ１Ｋのビデオデータを出力する。

データ生成部９０－３（データ取得部９１－３）とデータ生成部９０－４（ビデオＩＯ部９２－４）との間には、所定ライン数のビデオデータを伝送する伝送路１０３が設けられている。伝送路１０４は、例えば、１本の３Ｇ－ＳＤＩケーブルなど、１系統の接続線で構成される。

データ生成部９０－４は、画像処理部６１－３（データ生成部９０－３）から入力された24ラインのビデオデータと、コーデック処理（デコード処理）された1056ラインのビデオデータに基づいて、８Ｋ１Ｋのビデオデータを生成する。

データ生成部９０－４においては、データ取得部９１－４が、コーデック処理部８０－４から1056ラインのビデオデータを受け取り、画像下部となるビデオデータとして、ビデオＩＯ部９２－４に出力する。ビデオＩＯ部９２－４は、データ取得部９１－４からの画像下部となる1056ラインのビデオデータと、画像処理部６１－３（データ生成部９０－３）からの画像上部となる24ラインのビデオデータとを合成することで、標準規格ライン数（1080ライン）のビデオデータを復元し、さらにパラレル／シリアル変換することで、８Ｋ１Ｋサイズのビデオデータを出力する。

以上においては、伝送路１０１，１０２，１０３は、３Ｇ－ＳＤＩケーブルで構成されるものとしたが、ＨＤＭＩケーブルなどのフルＨＤ相当のビデオデータを伝送可能な伝送路で構成されてもよい。

（デコード装置の動作）
図１０は、デコード装置６０におけるビデオデータ生成処理について説明するフローチャートである。図１０の処理は、ハードウェアにより実行することもできるし、ソフトウエアにより実行することもできる。この処理をソフトウエアにより実行する場合には、そのソフトウエアを構成するプログラムが、データ生成部９０を構成するＦＰＧＡにインストールされてもよい。

ステップＳ２１において、各画像処理部６１のデータ生成部９０は、コーデック処理部８０によりデコード処理された1088ラインまたは1056ラインのビデオデータを受け取る。

ステップＳ２２において、各データ生成部９０は、デコード処理されたビデオデータのうちの所定ライン数のビデオデータを、他の画像処理部６１から受け取るか、さらに他の画像処理部６１へ送るか、または、その両方を行う。

ステップＳ２３において、各データ生成部９０は、他の画像処理部６１から受け取るか、さらに他の画像処理部６１へ送るか、または、その両方を行うことで得られたビデオデータに基づいて、標準規格に準拠したライン数の８Ｋ１Ｋのビデオデータを生成する。

以上の構成および処理によれば、画像処理部同士の間で、所定ライン数のビデオデータが伝送されるので、コーデック処理のライン数の制約を満たしつつ、標準規格に準拠したライン数のビデオデータを出力することができる。その結果、装置全体の接続線の数を削減することができ、装置規模、部品コスト、消費電力を抑えることができ、コストを抑えたコーデックシステムを実現することが可能となる。

（ビデオデータの流れ）
図１１は、上述したエンコード装置１０とデコード装置６０の間のビデオデータの流れについて説明する図である。

図中左側には、４台の４Ｋ２Ｋビデオレコーダ（Ｒｅｃ＃０乃至＃３）から入力される、標準規格ライン数の８Ｋ１Ｋ（7680×1080画素）ビデオデータが示されている。

Ｒｅｃ＃０からの1080ラインのビデオデータは、エンコード装置１０（画像処理部１１－１）によって、Ｒｅｃ＃１からの８ライン分のビデオデータと合成され、1088ラインのビデオデータを元にコーデック処理が行われ、ビデオビットストリームデータとして出力される。

Ｒｅｃ＃１からの、上部８ライン分のビデオデータを除いた1072ラインのビデオデータは、エンコード装置１０（画像処理部１１－２）によって、Ｒｅｃ＃２からの16ライン分のビデオデータと合成され、1088ラインのビデオデータを元にコーデック処理が行われ、ビデオビットストリームデータとして出力される。

Ｒｅｃ＃２からの、上部16ライン分のビデオデータを除いた1064ラインのビデオデータは、エンコード装置１０（画像処理部１１－３）によって、Ｒｅｃ＃３からの24ライン分のビデオデータと合成され、1088ラインのビデオデータを元にコーデック処理が行われ、ビデオビットストリームデータとして出力される。

Ｒｅｃ＃３からの、上部24ライン分のビデオデータを除いた1056ラインのビデオデータは、エンコード装置１０（画像処理部１１－４）によって、コーデック処理が行われ、ビデオビットストリームデータとして出力される。

以上のようにして、標準規格ライン数のビデオデータから、コーデック処理が可能なライン数のビデオデータが生成される。

一方、画像処理部１１－１からの1088ラインのビデオビットストリームデータは、デコード装置６０（画像処理部６１－１）によって、1080ラインのビデオデータと下部８ラインのビデオデータに分割される。そのうち1080ラインのビデオデータは、コーデック処理の後、標準規格ライン数（1080ライン）の復元されたビデオデータとして出力される。

画像処理部１１－２からの1088ラインのビデオビットストリームデータは、デコード装置６０（画像処理部６１－２）によって、1072ラインのビデオデータと下部16ラインのビデオデータに分割される。そのうち1072ラインのビデオデータは、画像処理部６１－１からの８ラインのビデオデータと合成され、コーデック処理の後、標準規格ライン数（1080ライン）の復元されたビデオデータとして出力される。

画像処理部１１－３からの1088ラインのビデオビットストリームデータは、デコード装置６０（画像処理部６１－３）によって、1064ラインのビデオデータと下部24ラインのビデオデータに分割される。そのうち1064ラインのビデオデータは、画像処理部６１－２からの16ラインのビデオデータと合成され、コーデック処理の後、標準規格ライン数（1080ライン）の復元されたビデオデータとして出力される。

画像処理部１１－４からの1056ラインのビデオビットストリームデータは、デコード装置６０（画像処理部６１－４）によって、画像処理部６１－３からの24ラインのビデオデータと合成され、コーデック処理の後、標準規格ライン数（1080ライン）の復元されたビデオデータとして出力される。

以上のようにして、コーデック処理が可能なライン数のビデオビットストリームデータから、標準規格ライン数のビデオデータが再生成される。

（エンコード装置におけるデータの流れの詳細）
図１２は、エンコード装置１０におけるデータの流れの詳細について説明する図である。

図１２において、最上段の“Ｗｒｉｔｅ ＃ｎ”，“Ｒｅａｄ ＃ｎ”はそれぞれ、ｎフレーム目のビデオデータの、エンコード装置１０内部のメモリに対する書き込み・読み出しのタイミングを示している。

また、図１２において、Ｓｙｓ－０乃至Ｓｙｓ－３はそれぞれ、上述した画像処理部１１－１乃至１１－４を示している。

さらに、Ｓｙｓ－０乃至Ｓｙｓ－３それぞれにおける“Ｉｎｐｕｔ ８Ｋ／1080”は、各画像処理部１１によってメモリに書き込まれるビデオデータを示している。“Ｍｅｍ ｒｅａｄ”は、各画像処理部１１によってメモリから読み出されるビデオデータを示しており、“Ｃｏｄｅｃ ＩＮ ＃ｘ”（ｘは０乃至３）は、コーデック処理（エンコード処理）が行われるコーデック処理部３０へと入力されるビデオデータを示している。

Ｓｙｓ－０乃至Ｓｙｓ－３それぞれにおいては、各フレームの書き込みのタイミングで、８Ｋ／1080ラインのビデオデータが順次書き込まれる。

一方で、各フレームのビデオデータの読み出しは、例えばＳｙｓ－３において最初に行われてもよい。

具体的には、Ｒｅａｄ ＃０のタイミングで０フレーム目の読み出しが開始されると、Ｓｙｓ－３においては、読み出された８Ｋ／1080ラインのビデオデータから24ラインのビデオデータが分割される。分割された24ラインのビデオデータは、矢印ｃ３２で示されるように、フレーム番号０を示すデータとともに、Ｓｙｓ－２に伝送される。また、８Ｋ／1080ラインから24ラインを除いた８Ｋ／1056ラインのビデオデータは、後段のエンコード処理部３０－４へ入力されて、エンコード処理が行われる。

次いで、Ｓｙｓ－２においては、Ｓｙｓ－３からデータが伝送されると、読み出された８Ｋ／1080ラインのビデオデータから16ラインのビデオデータが分割される。分割された16ラインのビデオデータは、矢印ｃ２１で示されるように、フレーム番号０を示すデータとともに、Ｓｙｓ－１に伝送される。また、８Ｋ／1080ラインから16ラインを除いた８Ｋ／1064ラインのビデオデータは、Ｓｙｓ－３からの24ラインのビデオデータと合成され、後段のエンコード処理部３０－３へ入力されて、エンコード処理が行われる。

さらに、Ｓｙｓ－１においては、Ｓｙｓ－２からデータが伝送されると、読み出された８Ｋ／1080ラインのビデオデータから８ラインのビデオデータが分割される。分割された８ラインのビデオデータは、矢印ｃ１０で示されるように、フレーム番号０を示すデータとともに、Ｓｙｓ－０に伝送される。また、８Ｋ／1080ラインから８ラインを除いた８Ｋ／1072ラインのビデオデータは、Ｓｙｓ－２からの16ラインのビデオデータと合成され、後段のエンコード処理部３０－２へ入力されて、エンコード処理が行われる。

そして、Ｓｙｓ－０においては、Ｓｙｓ－１からデータが伝送されると、読み出された８Ｋ／1080ラインのビデオデータが、Ｓｙｓ－１からの８ラインのビデオデータと合成され、後段のエンコード処理部３０－１へ入力され、エンコード処理が行われる。

このようにして、０フレーム目のエンコード処理が行われる。１フレーム目以降についても同様にしてエンコード処理が行われる。

以上においては、各画像処理部１１（Ｓｙｓ－０乃至Ｓｙｓ－３）の中で、伝送するデータが、24ラインのビデオデータとフレーム番号を示すデータで、最もデータ量の多いＳｙｓ－３から読み出しが開始される。

図１３は、Ｓｙｓ－３からＳｙｓ－２に伝送されるデータの量について例示する図である。

上述したように、Ｓｙｓ－３とＳｙｓ－２との間には、フルＨＤ相当のビデオデータを伝送可能な伝送路が設けられる。

図１３左側は、例えば２９．９７ｐ，３０ｐ，５９．９４ｐ、または６０ｐなどのＨＤフォーマットで伝送されるデータの水平画素数を例示しており、図１３右側は、ライン数（垂直走査線数）を例示している。水平画素数は、有効画素数1920画素に、ブランキング領域の280画素を加えた2200画素となり、ライン数は、有効ライン数1080ラインに、ブランキング領域の上側40ラインと下側５ラインを加えた1125ラインとなる。

上記フォーマットで８Ｋ／24ラインのビデオデータを伝送する場合、水平方向に４分割する必要があるので、24ラインの４倍となる96ライン分が消費される。また、フレーム番号を示すデータの伝送には、１ライン分が消費される。

すなわち、Ｓｙｓ－３からＳｙｓ－２に伝送されるデータとしては、図１３右側に示されるように、ブランキング領域45ライン分のデータに、97ライン分のデータを加えた142ライン分のデータが伝送されるに過ぎない。

したがって、各画像処理部１１（Ｓｙｓ－０乃至Ｓｙｓ－３）の間には、フルＨＤ相当のビデオデータを伝送可能な伝送路が１本あれば、ビデオデータの伝送は十分に可能となる。

また、各画像処理部１１（Ｓｙｓ－０乃至Ｓｙｓ－３）のデータ生成部２０においては、ＳＱＤ方式で入力された各フレームの1080ラインのビデオデータを書き込んだ後、そのビデオデータを読み出す際、ラスタ方式のコーデック処理が可能なアドレスが生成される。これにより、ＳＱＤ／ラスタ変換機能を設けるなど、構成を追加することなく、時間差のないコーデック処理を行うことができる。

さらに、上述したように、各画像処理部１１（Ｓｙｓ－０乃至Ｓｙｓ－３）のデータ生成部２０それぞれの間では、所定ライン数のビデオデータとともに、各フレームのフレーム番号が伝送される。これにより、ビデオレコーダなどの外部機器間の同期が一時的に乱れた場合であっても、各画像処理部１１が並列動作を行う上で、フレーム同期外れが発生することを防ぐことができる。

（デコード装置におけるデータの流れの詳細）
図１４は、デコード装置６０におけるデータの流れの詳細について説明する図である。

図１４において、最上段の“Ｗｒｉｔｅ ＃ｎ”，“Ｒｅａｄ ＃ｎ”はそれぞれ、ｎフレーム目のビデオデータの、デコード装置６０内部のメモリに対する書き込み・読み出しのタイミングを示している。

また、図１４において、Ｓｙｓ－０乃至Ｓｙｓ－３はそれぞれ、上述した画像処理部６１－１乃至６１－４を示している。

さらに、Ｓｙｓ－０乃至Ｓｙｓ－３それぞれにおける“Ｃｏｄｅｃ ＯＵＴ”は、コーデック処理（デコード処理）されたビデオデータを示している。“Ｍｅｍ ｒｅａｄ”は、各画像処理部６１によってメモリから読み出されるビデオデータを示しており、“Ｏｕｔｐｕｔ－ｘ”（ｘは０乃至３）は、各画像処理部６１から出力されるビデオデータを示している。

Ｓｙｓ－０乃至Ｓｙｓ－３それぞれにおいては、各フレームの書き込みのタイミングで、デコード処理されたビデオデータが順次書き込まれる。

一方で、各フレームのビデオデータの読み出しは、例えばＳｙｓ－０から順次行われる。

具体的には、Ｒｅａｄ ＃０のタイミングで０フレーム目の読み出しが開始されると、Ｓｙｓ－０においては、デコード処理された1088ラインのビデオデータから８ラインのビデオデータが分割される。分割された８ラインのビデオデータは、矢印ｄ０１で示されるように、フレーム番号０を示すデータとともに、Ｓｙｓ－１に伝送される。また、1088ラインから８ラインを除いた1080ラインのビデオデータは、標準規格ライン数のビデオデータとして出力される。

次いで、Ｓｙｓ－１においては、Ｓｙｓ－０からデータが伝送されると、読み出された1088ラインのビデオデータから16ラインのビデオデータが分割される。分割された16ラインのビデオデータは、矢印ｄ１２で示されるように、フレーム番号０を示すデータとともに、Ｓｙｓ－２に伝送される。また、1088ラインから16ラインを除いた1072ラインのビデオデータは、Ｓｙｓ－０からの８ラインのビデオデータと合成され、標準規格ライン数（1080ライン）のビデオデータとして出力される。

さらに、Ｓｙｓ－２においては、Ｓｙｓ－１からデータが伝送されると、読み出された1088ラインのビデオデータから24ラインのビデオデータが分割される。分割された24ラインのビデオデータは、矢印ｄ２３で示されるように、フレーム番号０を示すデータとともに、Ｓｙｓ－３に伝送される。また、1088ラインから24ラインを除いた1064ラインのビデオデータは、Ｓｙｓ－１からの16ラインのビデオデータと合成され、標準規格ライン数のビデオデータ（1080ライン）として出力される。

そして、Ｓｙｓ－３においては、Ｓｙｓ－２からデータが伝送されると、読み出された1056ラインのビデオデータが、Ｓｙｓ－２からの24ラインのビデオデータと合成され、標準規格ライン数のビデオデータ（1080ライン）として出力される。

このようにして、０フレーム目のデコード処理が行われる。１フレーム目以降についても同様にしてデコード処理が行われる。

図１４においても、各画像処理部６１（Ｓｙｓ－０乃至Ｓｙｓ－３）のデータ生成部９０においては、ラスタ方式でコーデック処理されたビデオデータを書き込んだ後、そのビデオデータを読み出す際、１フレーム分の1080ラインのビデオデータをＳＱＤ方式で出力可能なアドレスが生成される。これにより、ＳＱＤ／ラスタ変換機能を設けるなど、構成を追加することなく、時間差のないコーデック処理を行うことができる。さらに、各画像処理部６１（Ｓｙｓ－０乃至Ｓｙｓ－３）のデータ生成部９０それぞれの間では、所定ライン数のビデオデータとともに、各フレームのフレーム番号が伝送される。これにより、各画像処理部６１が並列動作を行う上で、フレーム同期外れが発生することを防ぐことができる。

（１２０ｐの８Ｋ４Ｋ画像を処理する構成）
以上においては、６０ｐの８Ｋ４Ｋ画像を処理する構成について説明したが、１２０ｐの８Ｋ４Ｋ画像を処理する場合、６０ｐ画像を２並列で処理する構成を適用することができる。

図１５は、１２０ｐの８Ｋ４Ｋ画像を処理するエンコード装置の構成例を示すブロック図である。

エンコード装置１０’は、画像処理部１１’－１乃至１１’－４を備えている。

図１５のエンコード装置１０’において、図７のエンコード装置１０の各構成に対応するブロックは、同一の数字に「’」を付した符号で示されるものとし、同様の機能についての説明は省略する。

画像処理部１１’－１乃至１１’－４は、それぞれ、８Ｋ４Ｋのビデオデータを上から４つに分割した８Ｋ１Ｋサイズのビデオデータ、すなわち標準規格の1080ラインのビデオデータを処理する。ただし、図７のエンコード装置１０と比較して、単位時間あたり２倍のビデオデータが入力されるため、画像処理部１１’－１乃至１１’－４それぞれには、８本の３Ｇ－ＳＤＩケーブルが接続線として接続され、８Ｋ１Ｋサイズのビデオデータが２並列で入力される。

各画像処理部１１’が有するデータ生成部２０’（ビデオＩＯ部２１’およびデータ取得部２２’）は、図７のデータ生成部２０（ビデオＩＯ部２１およびデータ取得部２２）が２並列で動作する構成をなす。

各画像処理部１１’が有するデータ生成部２０’それぞれの間を接続する伝送路５１’，５２’，５３’はそれぞれ、図７の伝送路５１，５２，５３（例えば３Ｇ－ＳＤＩケーブル）を２並列で接続することで構成されてもよい。また、伝送路５１’，５２’，５３’はそれぞれ、図７の伝送路５１，５２，５３と同様、各１本の伝送路で構成され、時分割多重してデータ伝送されるようにしてもよい。

図１５の構成においても、画像処理部同士の間で、所定ライン数のビデオデータが伝送されるので、標準規格に準拠しないライン数のビデオデータを入力しなくとも、コーデック処理のライン数の制約を満たすことができる。その結果、図６の構成における56本から35本へと、装置全体の接続線の数を削減することができ、装置規模、部品コスト、消費電力を抑えることが可能となる。

また、図１５の構成において、画像処理部同士の間で伝送されるビデオデータの量は、最大でも24ライン分である。図１５の構成では、ＨＤフォーマットで24ラインのビデオデータを伝送する場合、図１３の例で説明した96ライン分の２倍の192ライン分が消費される。また、フレーム番号を示すデータの伝送には、２ライン分が消費される。

この場合、ブランキング領域45ライン分のデータに、194ライン分のデータを加えた239ライン分のデータが伝送されるに過ぎない。

したがって、図１５の構成においても、各画像処理部１１’の間には、フルＨＤ相当のビデオデータを伝送可能な伝送路が１系統分あれば、ビデオデータの伝送は十分に可能となる。

また、上述したように、各画像処理部１１’のデータ生成部２０’それぞれの間で、各フレームのフレーム番号が伝送されることで、各画像処理部１１’が並列動作を行う上で、フレーム同期外れが発生することを防ぐことができる。

＜３．第２の実施の形態＞
以下では、８Ｋ４Ｋ画像を分割した８Ｋ２Ｋのビデオデータを並列にコーデック処理する２並列の画像処理部を備える構成について説明する。

（エンコード装置の構成）
図１６は、２並列の入力ＩＦを備えるエンコード装置の構成例を示すブロック図である。

エンコード装置１１０は、図示せぬビデオレコーダなどの外部機器から入力される８Ｋ４Ｋ画像のエンコード処理を行い、ビデオビットストリームデータを出力する。

エンコード装置１１０は、画像処理部１１１－１，１１１－２を備えている。画像処理部１１１－１，１１１－２はそれぞれ、例えば、独立した装置や基板により構成される。

画像処理部１１１－１，１１１－２はそれぞれ、８Ｋ４Ｋのビデオデータを上から２つに分割した８Ｋ２Ｋサイズのビデオデータ、すなわち標準規格の1080ラインの２倍の2160ラインのビデオデータを処理する。画像処理部１１１－１，１１１－２それぞれには、８本の３Ｇ－ＳＤＩケーブルなどが接続線として接続され、８Ｋ２Ｋサイズのビデオデータが入力される。すなわち、画像処理部１１１－１，１１１－２は、標準規格ライン数に対応した機器間入力ＩＦを備えている。

画像処理部１１１－１は、データ生成部１２０－１、コーデック処理部１３０－１、およびストリーム処理部１４０を有しており、画像処理部１１１－２は、データ生成部１２０－２とコーデック処理部１３０－２を有している。

データ生成部１２０－１は、ビデオＩＯ部１２１－１と、データ取得部１２２－１０，１２２－１１を有しており、データ生成部１２０－２は、ビデオＩＯ部１２１－２と、データ取得部１２２－２０，１２２－２１を有している。データ生成部１２０－１，１２０－２はそれぞれ、例えばＦＰＧＡなどの１つのチップで構成されてもよい。

以下においては、画像処理部１１１－１，１１１－２を互いに区別しない場合には、単に画像処理部１１１という。また、データ生成部１２０－１，１２０－２を互いに区別しない場合には、単にデータ生成部１２０といい、コーデック処理部１３０－１，１３０－２を互いに区別しない場合には、単にコーデック処理部１３０という。

データ生成部１２０は、入力された８Ｋ２Ｋ（2160ライン）のビデオデータのうちの所定ライン数のビデオデータの、他の画像処理部１１１への出力、および、他の画像処理部１１１からの入力のいずれかによって、コーデック処理が可能なライン数のビデオデータを生成する。

具体的には、データ生成部１２０－１は、入力された８Ｋ２Ｋ（2160ライン）のビデオデータと、画像処理部１１１－２（データ生成部１２０－２）から入力される16ラインのビデオデータとに基づいて、7680×2176画素（2176ライン）のビデオデータを生成する。このビデオデータは、エンコード装置１１０内部の独自フォーマットデータとなる。

データ生成部１２０－１においては、ビデオＩＯ部１２１－１が、入力された2160ラインのビデオデータをシリアル／パラレル変換し、データ取得部１２２－１０，１２２－１１に出力する。データ取得部１２２－１０，１２２－１１は、ビデオＩＯ部１２１－１からの2160ラインのビデオデータと、データ生成部１２０－２（ビデオＩＯ部１２１－２）からの16ラインのビデオデータとを合成することで、2176ラインのビデオデータを生成する。

データ生成部１２０－１（データ取得部１２２－１）とデータ生成部１２０－２（ビデオＩＯ部１２１－２）との間には、所定ライン数のビデオデータを伝送する伝送路１５１が設けられている。伝送路１５１は、例えば、１本の３Ｇ－ＳＤＩケーブルなど、１系統の接続線で構成される。

データ生成部１２０－２は、入力された８Ｋ２Ｋ（2160ライン）のビデオデータから画像処理部１１１－１に出力した16ラインのビデオデータを除いた2144ラインのビデオデータに基づいて、7680×2144画素（2144ライン）のビデオデータを生成する。このビデオデータは、エンコード装置１１０内部の独自フォーマットデータとなる。

データ生成部１２０－２においては、ビデオＩＯ部１２１－２が、入力された2160ラインのビデオデータを一度シリアル／パラレル変換し、このうちの上部16ラインのビデオデータを分離後、再びパラレル／シリアル変換して、画像処理部１１１－１（データ取得部１２２－１０，１２２－１１）に出力する。また、ビデオＩＯ部２１－２は、上記1080ラインの残りの下部2144ラインのビデオデータを分離後、シリアル／パラレル変換し、データ取得部１２２－２０，１２２－２１に出力する。データ取得部１２２－２０，１２２－２１は、ビデオＩＯ部１２１－１からの2144ラインのビデオデータを取得する。

各コーデック処理部１３０は、データ生成部１２０により生成された、コーデック処理が可能なライン数（2176ラインまたは2144ライン）のビデオデータをコーデック処理（エンコード処理）し、得られたビデオビットストリームデータを、画像処理部１１１－１のストリーム処理部１４０に出力する。各コーデック処理部１３０はそれぞれ、１つのＬＳＩにより構成される。

画像処理部１１１－１のストリーム処理部１４０は、各画像処理部１１１の２系統のビデオビットストリームデータを１系統のビデオビットストリームデータに変換して出力する。ストリーム処理部１４０は、１つのＬＳＩにより構成される。画像処理部１１１－１においては、コーデック処理部１３０－１とストリーム処理部１４０とが、１つのＬＳＩにより構成されてもよい。

詳細は後述するが、データ取得部１２２－１０，１２２－１１と、データ取得部１２２－２０，１２２－２１はそれぞれ、６０ｐの８Ｋ２Ｋビデオデータを３０ｐの８Ｋ２Ｋビデオデータに変換する６０ｐ／３０ｐ変換を行い２並列で処理する。なお、データ取得部１２２－１０，１２２－１１と、データ取得部１２２－２０，１２２－２１がそれぞれ、３０ｐの８Ｋ２Ｋビデオデータを６０ｐの８Ｋ１Ｋビデオデータとして２並列で処理するようにしてもよい。

図１６の構成においても、画像処理部同士の間で、所定ライン数のビデオデータが伝送されるので、標準規格に準拠しないライン数のビデオデータを入力しなくとも、コーデック処理のライン数の制約を満たすことができる。その結果、装置全体の接続線の数を削減することができ、装置規模、部品コスト、消費電力を抑えることが可能となる。

また、図１６の構成においては、画像処理部同士の間で伝送されるビデオデータの量は、最大でも16ライン分であるので、フルＨＤ相当のビデオデータを伝送可能な伝送路が１系統分、画像処理部同士の間にあればよい。この場合、16ラインの４倍となる64ライン分が伝送に消費されるにすぎない。

（デコード装置の構成）
図１７は、２並列の画像処理部を備えるデコード装置の構成例を示すブロック図である。

デコード装置１６０は、上述したエンコード装置１１０などにより出力されたビデオビットストリームデータを分割し、そのビデオビットストリームデータのデコード処理を行い、８Ｋ４Ｋ画像を出力する。

デコード装置１６０は、画像処理部１６１－１，１６１－２を備えている。画像処理部１６１－１，１６１－２はそれぞれ、例えば、独立した装置や基板により構成される。

画像処理部１６１－１，１６１－２はそれぞれ、８Ｋ４Ｋのビデオビットストリームデータを上から２つに分割した８Ｋ２Ｋサイズのビデオビットストリームデータのデコード処理を行う。さらに、画像処理部１６１－１，１６１－２は、２つに分割した８Ｋ２Ｋサイズのビデオデータを復元し、標準規格の1080ラインの２倍の2160ラインのビデオデータを処理する。画像処理部１６１－１，１６１－２それぞれには、８本の３Ｇ－ＳＤＩケーブルなどが接続線として接続され、８Ｋ２Ｋサイズのビデオデータが出力される。すなわち、画像処理部１６１－１，１６１－２は、標準規格ライン数に対応した機器間出力ＩＦを備えている。

画像処理部１６１－１は、ストリーム処理部１７０、コーデック処理部１８０－１、およびデータ生成部１９０－１を有しており、画像処理部１６１－２は、コーデック処理部１８０－２とデータ生成部１９０－２を有している。

データ生成部１９０－１は、データ取得部１９１－１０，１９１－１１と、ビデオＩＯ部１９２－１を有しており、データ生成部１９０－２は、データ取得部１９１－２０，１９１－２１と、ビデオＩＯ部１９２－２を有している。

以下においては、画像処理部１６１－１，１６１－２を互いに区別しない場合には、単に画像処理部１６１という。また、コーデック処理部１８０－１，１８０－２を互いに区別しない場合には、単にコーデック処理部１８０といい、データ生成部１９０－１，１９０－２を互いに区別しない場合には、単にデータ生成部１９０という。

画像処理部１６１－１のストリーム処理部１７０は、１系統のビデオビットストリームデータを各画像処理部１６１の２系統のビデオビットストリームデータに分割して出力する。ストリーム処理部１７０は、１つのＬＳＩにより構成される。

各コーデック処理部１８０は、ストリーム処理部１７０により分割されたビデオビットストリームデータのコーデック処理（デコード処理）を行い、コーデック処理が可能なライン数（2176ラインまたは2144ライン）のビデオデータを復元し、データ生成部１９０に出力する。このビデオデータは、デコード装置１６０内部の独自フォーマットデータとなる。各コーデック処理部１８０はそれぞれ、１つのＬＳＩにより構成される。画像処理部１６１－１においては、ストリーム処理部１７０とコーデック処理部１８０－１とが、１つのＬＳＩにより構成されてもよい。

データ生成部１９０は、コーデック処理部１８０からのコーデック処理が可能なライン数のビデオデータの、他の画像処理部１６１への出力、および、他の画像処理部１６１からの入力のいずれかによって、標準規格ライン数（2160ライン）のビデオデータを生成する。

具体的には、データ生成部１９０－１は、コーデック処理（デコード処理）された2176ラインのビデオデータから、画像処理部１６１－２（ビデオＩＯ部１９２－２）に出力する16ラインのビデオデータを除いた2160ラインのビデオデータに基づいて、８Ｋ２Ｋのビデオデータを生成する。

データ生成部１９０－１においては、データ取得部１９１－１０，１９１－１１が、コーデック処理部８０－１からの2176ラインのビデオデータのうちの2160ラインのビデオデータをビデオＩＯ部１９２－１に出力するとともに、画像上部となる残りの16ラインのビデオデータをパラレル／シリアル変換し、データ生成部１９０－２（ビデオＩＯ部１９２－２）に出力する。ビデオＩＯ部１９２－１は、データ取得部９１－１からの2160ラインのビデオデータをパラレル／シリアル変換することで、８Ｋ２Ｋのビデオデータを出力する。

データ生成部１９０－１（データ取得部１９１－１０，１９１－１１）とデータ生成部１９０－２（ビデオＩＯ部１９２－２）との間には、所定ライン数のビデオデータを伝送する伝送路２０１が設けられている。伝送路２０１は、例えば、１本の３Ｇ－ＳＤＩケーブルなど、１系統の接続線で構成される。

データ生成部１９０－２は、画像処理部１６１－１（データ生成部１９０－１）から入力された画像上部となる16ラインのビデオデータと、コーデック処理（デコード処理）された画像下部となる2144ラインのビデオデータに基づいて、８Ｋ２Ｋのビデオデータを生成する。

データ生成部１９０－２においては、データ取得部１９１－２０，１９１－２１が、コーデック処理部１８０－２からの2144ラインのビデオデータをビデオＩＯ部１９２－２に出力する。ビデオＩＯ部１９２－２は、データ取得部１９１－２からの2144ラインのビデオデータをパラレル／シリアル変換し、画像処理部１６１－１（データ生成部１９０－１）からの16ラインのビデオデータと合成することで、８Ｋ２Ｋのビデオデータを出力する。

なお、データ取得部１９１－１０，１９１－１１と、データ取得部１９１－２０，１９１－２１においては、３０ｐのビデオデータを６０ｐのビデオデータに変換する３０ｐ／６０ｐ変換が行われる。

図１７の構成においても、画像処理部同士の間で、所定ライン数のビデオデータが伝送されるので、コーデック処理のライン数の制約を満たしつつ、標準規格に準拠したライン数のビデオデータを出力することができる。その結果、装置全体の接続線の数を削減することができ、装置規模、部品コスト、消費電力を抑えることが可能となる。

（ビデオデータの流れ）
図１８は、上述したエンコード装置１１０とデコード装置１６０の間のビデオデータの流れについて説明する図である。

図中左側には、４台の４Ｋ２Ｋビデオレコーダ（Ｒｅｃ＃０乃至＃３）から入力される、標準規格ライン数の８Ｋ１Ｋ（7680×1080画素）ビデオデータが示されている。

Ｒｅｃ＃０からの画像上部となる1080ラインのビデオデータと、Ｒｅｃ＃１からの画像下部となる1080ラインのビデオデータは、エンコード装置１１０（画像処理部１１１－１）によって、Ｒｅｃ＃２からの画像最下部となる16ライン分のビデオデータと合成される。合成された2176ラインのビデオデータが、エンコード装置１１０（コーデック処理部１３０－１）によってエンコード処理されることによって、2176ラインのビデオビットストリームデータが生成され、出力される。

Ｒｅｃ＃２からの、上部16ライン分のビデオデータを除いた下部1064ラインのビデオデータと、Ｒｅｃ＃３からの1080ラインのビデオデータは、エンコード装置１１０（画像処理部１１１－２）によって合成される。合成された2144ラインのビデオデータが、エンコード装置１１０（コーデック処理部１３０－２）によってエンコード処理されることによって、2144ラインのビデオビットストリームデータが生成され、出力される。

以上のようにして、標準規格ライン数のビデオデータから、コーデック処理が可能なライン数のビデオデータが生成され、さらに、コーデック処理部によってビデオビットストリームデータが生成される。

一方、画像処理部１１１－１からの2176ライン分のビデオビットストリームデータは、デコード装置１６０（画像処理部１６１－１）によってデコード処理され、2176ラインのビデオデータが復元される。2176ラインのビデオデータは、上部2160ラインのビデオデータと下部16ラインのビデオデータに分割される。そのうち2160ラインのビデオデータは、標準規格ライン数（2160ラインまたは1080ライン２段）のビデオデータとして出力される。

画像処理部１１１－２からの2144ライン分のビデオビットストリームデータは、デコード装置１６０（画像処理部１６１－２）によって、デコード処理され、2144ラインのビデオデータが復元される。2144ラインのビデオデータは、画像処理部１６１－１からの16ラインのビデオデータと合成され、標準規格ライン数（2160ラインまたは1080ライン２段）のビデオデータとして出力される。

以上のようにして、コーデック処理が可能なライン数のビデオビットストリームデータから、標準規格ライン数のビデオデータが再生成される。

（６０ｐ／３０ｐ変換）
ここで、図１９を参照して、エンコード装置１１０における、６０ｐの８Ｋ２Ｋビデオデータを３０ｐの８Ｋ２Ｋビデオデータに変換する６０ｐ／３０ｐ変換について説明する。

図１９の例では、４台の外部機器それぞれが、８Ｋ１Ｋビデオデータではなく、８Ｋ４Ｋ画像を上下左右に４分割した４Ｋ２Ｋビデオデータを入力するものとする。

図１９において、最上段に示される外部機器＃０からは、８Ｋ４Ｋ画像の左上の４Ｋ２Ｋビデオデータが入力され、２段目に示される外部機器＃１からは、８Ｋ４Ｋ画像の右上の４Ｋ２Ｋビデオデータが入力される。すなわち、外部機器＃０，＃１からは、６０ｐの８Ｋ２Ｋビデオデータが入力される。

また、図１９において、３段目に示される外部機器＃２からは、８Ｋ４Ｋ画像の左下の上部16ラインのビデオデータが入力され、４段目に示される外部機器＃３からは、８Ｋ４Ｋ画像の右下の上部16ラインのビデオデータが入力される。

すなわち、図１９は、画像処理部１１１－１のデータ取得部１２２－１０，１２２－１１による６０ｐ／３０ｐ変換の例を示している。

６０ｐ／３０ｐ変換においては、図中、中央に示されるように、各フレームのデータが偶数フレームと奇数フレームとに分かれて並列に処理される。具体的には、各フレームのデータは、図１９に図示される画像上部の８Ｋ２Ｋデータ（7680画素×2176ライン）と、図示せぬ画像下部の８Ｋ２Ｋデータ（7680画素×2144ライン）に分かれて処理される。このうち、画像上部のデータは、上部２つの3840画素×2160ラインの４Ｋ２Ｋデータと、下部２つの3840画素×16ラインのデータの４つのデータから構成される。なお、画像下部のデータは、上述の16ライン分のデータが除かれた２つの3840画素×2144ラインの４Ｋ２Ｋデータから構成される。

図１９において、０フレーム目の８Ｋ２Ｋデータ（Frame-0）は、上部２つの４Ｋ２ＫデータL0-0，L1-0と、下部16ラインのデータL2-0，L3-0から構成される。データL0-0は、外部機器＃０から供給され、画像上部の左上部となる。データL0-0は、ビデオデータCh0-0，Ch1-0，Ch2-0，Ch3-0の４つの２ＫフルＨＤのデータから構成されてもよい。データL1-0は、外部機器＃１から供給され、画像上部の右上部となる。データL1-0は、ビデオデータCh0-0，Ch1-0，Ch2-0，Ch3-0の４つの２ＫフルＨＤのデータから構成されてもよい。下部16ラインのデータL2-0，L3-0は、外部機器＃２，＃３からの２系統のデータから構成されてもよい。データL2-0は、外部機器＃２からの、０フレーム目の８Ｋ２Ｋデータ左下のビデオデータCh0-0，Ch1-0の上部16ライン分であり、２系統の２Ｋ１Ｋデータまたは１系統の４Ｋ１Ｋデータであってもよい。データL3-0は、外部機器＃３からの、０フレーム目の８Ｋ２Ｋデータ右下のビデオデータCh0-0，Ch1-0の上部16ライン分であり、２系統の２Ｋ１Ｋデータまたは１系統の４Ｋ１Ｋデータであってもよい。また、図示はしないが、外部機器＃２，＃３からのデータL2-0，L3-0には、フレーム番号０を示すデータも含まれる。０フレーム目は、６０ｐで動作している以上、４台の外部機器＃０，＃１，＃２，＃３からの偶数フレームを発生源として生成される。

図１９において、１フレーム目の８Ｋ２Ｋデータ（Frame-1）は、上部２つの４Ｋ２ＫデータL0-1，L1-1と、下部16ラインのデータL2-1，L3-1から構成される。データL0-1は、外部機器＃０から供給され、画像上部の左上部となる。データL0-1は、ビデオデータCh0-1，Ch1-1，Ch2-1，Ch3-1の４つの２ＫフルＨＤのデータから構成されてもよい。データL1-1は、外部機器＃１から供給され、画像上部の右上部となる。データL1-1は、ビデオデータCh0-1，Ch1-1，Ch2-1，Ch3-1の４つの２ＫフルＨＤのデータから構成されてもよい。下部16ラインのデータL2-1，L3-1は、外部機器＃２，＃３からの２系統のデータから構成されてもよい。データL2-1は、外部機器＃２からの、０フレーム目の８Ｋ２Ｋデータ左下のビデオデータCh0-1，Ch1-1の上部16ライン分であり、２系統の２Ｋ１Ｋデータまたは１系統の４Ｋ１Ｋデータであってもよい。データL3-1は、外部機器＃３からの右下のビデオデータCh0-1，Ch1-1の上部16ライン分であり、２系統の２Ｋ１Ｋデータまたは１系統の４Ｋ１Ｋデータであってもよい。また、図示はしないが、外部機器＃２，＃３からのデータL2-1，L3-1には、フレーム番号１を示すデータも含まれる。１フレーム目は、６０ｐで動作している以上、４台の外部機器＃０，＃１，＃２，＃３からの奇数フレームを発生源として生成される。

２フレーム目のデータ（Frame-2）、３フレーム目のデータ（Frame-3）も同様にして構成される。

このようにして、図１９においては、2176ラインの偶数フレームと奇数フレームとが並列に処理されることで、６０ｐの８Ｋ２Ｋビデオデータが、３０ｐの８Ｋ２Ｋビデオデータに変換される。

図１９においては、画像処理部１１１－１のデータ取得部１２２－１０，１２２－１１による６０ｐ／３０ｐ変換の例を示した。同様にして、画像処理部１１１－２のデータ取得部１２２－２０，１２２－２１による、外部機器＃２，＃３からのビデオデータに対する６０ｐ／３０ｐ変換も、図１９の流れに従って行われる。このとき、画像処理部１１１－１と画像処理部１１１－２との間では、各フレームのフレーム番号が伝送されるので、フレーム同期外れが発生することを防ぐとともに、６０ｐ／３０ｐ変換の開始タイミングを揃えることができる。

以上においては、エンコード装置１１０における６０ｐ／３０ｐ変換について説明したが、デコード装置１６０においては、図１９の例とは逆の流れで３０ｐ／６０ｐ変換が行われる。

（１２０ｐの８Ｋ４Ｋ画像を処理する構成）
以上においては、６０ｐの８Ｋ４Ｋ画像を処理する構成について説明したが、１２０ｐの８Ｋ４Ｋ画像を処理する場合、６０ｐ画像を２並列で処理する構成を適用することができる。

図２０は、１２０ｐの８Ｋ４Ｋ画像を処理するエンコード装置の構成例を示すブロック図である。

エンコード装置１１０’は、画像処理部１１１’－１，１１１’－２を備えている。

図２０のエンコード装置１１０’において、図１６のエンコード装置１１０の各構成に対応するブロックは、同一の数字に「’」を付した符号で示されるものとし、同様の機能についての説明は省略する。

画像処理部１１１’－１，１１１’－２はそれぞれ、８Ｋ４Ｋのビデオデータを上から２つに分割した８Ｋ２Ｋサイズのビデオデータ、すなわち標準規格の1080ラインの２倍のビデオデータを処理する。ただし、図１６のエンコード装置１１０と比較して、単位時間あたり２倍のビデオデータが入力されるため、画像処理部１１１’－１，１１１’－２それぞれには、16本の３Ｇ－ＳＤＩケーブルが接続線として接続され、８Ｋ２Ｋサイズのビデオデータが２並列で入力される。

各画像処理部１１１’が有するデータ生成部１２０’においては、それぞれ、ビデオＩＯ部１２１’およびデータ取得部１２２’が２つずつ設けられている。これに対応して、各画像処理部１１１’においては、コーデック処理部１３０’も２つずつ設けられている。

すなわち、図２０のエンコード装置１１０’のビデオＩＯ部１２１’、データ取得部１２２’、コーデック処理部１３０’、およびストリーム処理部１４０’は、図１５のエンコード装置１０’のビデオＩＯ部２１’、データ取得部２２’、コーデック処理部３０’、およびストリーム処理部４０’のそれぞれと対応した構成を採る。

ただし、図１５のエンコード装置１０’における伝送路５１’，５３’に対応する接続線は、それぞれ画像処理部１１１’－１，１１１’－２内部での接続線となる。内部での接続には、標準規格の入出力ＩＦを用いる必要はなく、接続線として、３Ｇ－ＳＤＩケーブルが用いられてもよいし、消費電力のより低い独自の入出力ＩＦが用いられてもよい。この場合、１２０ｐの８Ｋ４Ｋ画像を同様に処理する図１５のエンコード装置１０’よりも、部品コストと消費電力を抑えることができる。

各画像処理部１１１’が有するデータ生成部１２０’それぞれの間を接続する伝送路１５１’は、図１６の伝送路１５１（例えば３Ｇ－ＳＤＩケーブル）を２並列で接続することで構成されてもよい。また、伝送路１５１’は、図１６の伝送路１５１と同様、各１本の伝送路で構成され、時分割多重してデータ伝送されるようにしてもよい。

図２０の構成において、画像処理部同士の間で伝送されるビデオデータの量は、最大で16ライン分である。図２０の構成では、ＨＤ－ＳＤＩフォーマットで16ラインのビデオデータを伝送する場合、16ライン分の４倍の64ライン分の２系統分である128ライン分が消費される。フレーム番号を示すデータの伝送に２ライン分が消費されるとしても、画像処理部同士の間で伝送されるデータ量を、130ライン分のデータで収めることができる。

＜４．第３の実施の形態＞
以上においては、８Ｋ４Ｋ画像のエンコード処理とデコード処理のいずれかを行う構成について説明した。以下においては、８Ｋ４Ｋ画像のエンコード処理とデコード処理の両方を行う構成について説明する。

（第１の構成例）
図２１は、１２０ｐの８Ｋ４Ｋ画像のエンコード処理とデコード処理の両方を行うコーデック装置の第１の構成例を示すブロック図である。

コーデック装置３００は、画像処理部３１０，３２０を備えている。画像処理部３１０，３２０はそれぞれ、例えば、独立した装置や基板により構成される。

画像処理部３１０，３２０それぞれの入力側には、16本の３Ｇ－ＳＤＩケーブルが接続線として接続され、８Ｋ２Ｋサイズのビデオデータが２並列で入力される。同様に、画像処理部３１０，３２０それぞれの出力側にも、16本の３Ｇ－ＳＤＩケーブルなどが接続線として接続され、８Ｋ２Ｋサイズのビデオデータが２並列で出力される。

詳細な説明は省略するが、画像処理部３１０，３２０においては、それぞれの入力側からストリーム処理部３１１までの構成がエンコード処理を行い、ストリーム処理部３１２からそれぞれの出力側までの構成がデコード処理を行う。エンコード処理側の構成は、図２０のエンコード装置１１０’と同様に構成される。

このような構成により、コーデック装置３００は、エンコード処理とデコード処理を同時に行うことができる。

図２１の例では、画像処理部３２０に、ホストＣＰＵ／メモリシステム３２１が設けられている。ストリーム処理部３１１から出力されたビデオビットストリームデータは、ホストＣＰＵ／メモリシステム３２１に保存され、ストリーム処理部３１２によって読み出される。

また、画像処理部３１０，３２０それぞれには、経路切替部３１３，３２２が設けられている。経路切替部３１３，３２２は、デコード処理側のデータ生成部に、ビデオデータとして、エンコード処理前のビデオデータを入力するか、エンコード・デコード処理後のビデオデータを入力するかを切り替える。なお、経路切替部３１３，３２２は、切り替え対象の２系統の信号のタイミングを調整し、２系統の信号間の信号比較回路および／または信号統計量の計測回路を有していてもよい。

このような構成において、それぞれのビデオデータを基にした画像の比較などを行うことにより、画像処理部３１０，３２０それぞれが有するコーデック処理部のパラメータやコーデック処理の効果を調整・確認することができる。この場合、ストリーム処理部３１１とストリーム処理部３１２とが直接接続されるようにしてもよい。

（第２の構成例）
図２２は、１２０ｐの８Ｋ４Ｋ画像のエンコード処理とデコード処理の両方を行うコーデック装置の第２の構成例を示すブロック図である。

コーデック装置４００は、画像処理部４１０，４２０を備えている。画像処理部４１０，４２０はそれぞれ、例えば、独立した装置や基板により構成される。

図２２の画像処理部４１０，４２０は、コーデック処理側とデコード処理側の構成それぞれのコーデック処理部が１つのコーデック処理部になっている点で、図２１の画像処理部３１０，３２０と異なる。

したがって、コーデック装置４００は、エンコード処理とデコード処理を同時に行うことはできない。

図２２の例では、画像処理部４２０に、ホストＣＰＵ／メモリシステム４２１が設けられている。ストリーム処理部４１１から出力されたビデオビットストリームデータは、ホストＣＰＵ／メモリシステム４２１に保存され、ストリーム処理部４１１によって読み出される。

また、画像処理部４１０，４２０それぞれには、経路切替部４１２，４２２が設けられている。経路切替部４１２，４２２は、デコード処理側のデータ生成部に、ビデオデータとして、エンコード処理前のビデオデータを入力するか、エンコード・デコード処理後のビデオデータを入力するかを切り替える。なお、経路切替部４１２，４２２は、切り替え対象の２系統の信号のタイミングを調整し、２系統の信号間の信号比較回路および／または信号統計量の計測回路を有していてもよい。

このような構成においても、それぞれのビデオデータを基にした画像の比較などを行うことにより、画像処理部４１０，４２０それぞれが有するコーデック処理部のパラメータやコーデック処理の効果を調整・確認することができる。

以上においては、エンコード装置とデコード装置を組み合わせた構成として、図２０のエンコード装置１１０’に対応する構成を採用したが、上述した実施の形態における他のエンコード装置やデコード装置に対応する構成が採用されてもよい。

＜５．変形例＞
以下においては、上述した実施の形態の変形例について説明する。

（１）並列数
以上においては、ビデオデータを４並列または２並列に処理する構成について説明したが、処理の並列数はこれに限られず、５並列や６並列に処理する構成を実現することもできる。

図２３は、５並列処理を行うエンコード装置とデコード装置の間のビデオデータの流れについて説明する図である。

図中左側には、４台の４Ｋ２Ｋビデオレコーダ（Ｒｅｃ＃０乃至＃３）から入力される、標準規格ライン数の８Ｋ１Ｋ（7680×1080画素）ビデオデータが示されている。

Ｒｅｃ＃０からの、下部216ライン分のビデオデータを除いた864ラインのビデオデータが生成され、コーデック装置（エンコード装置）＃０に入力される。さらに、エンコード装置＃０によって、864ラインのビデオビットストリームデータが生成され、出力される。

Ｒｅｃ＃０からの下部216ライン分のビデオデータと、Ｒｅｃ＃１からの、下部432ライン分のビデオデータを除いた648ラインのビデオデータが合成され、864ラインのビデオデータが生成され、コーデック装置（エンコード装置）＃１に入力される。さらに、エンコード装置＃１によって、864ラインのビデオビットストリームデータが生成され、出力される。

Ｒｅｃ＃１からの下部432ライン分のビデオデータと、Ｒｅｃ＃２からの上部432ライン分のビデオデータが合成され、864ラインのビデオデータが生成され、コーデック装置（エンコード装置）＃２に入力される。さらに、エンコード装置＃２によって、864ラインのビデオビットストリームデータが生成され、として出力される。

Ｒｅｃ＃２からの、上部432ライン分のビデオデータを除いた648ラインのビデオデータと、Ｒｅｃ＃３からの上部216ライン分のビデオデータが合成され、864ラインのビデオデータが生成され、コーデック装置（エンコード装置）＃３に入力される。さらに、エンコード装置＃３によって、864ラインのビデオビットストリームデータが生成され、出力される。

Ｒｅｃ＃３からの、上部216ライン分のビデオデータを除いた864ラインのビデオデータが生成され、コーデック装置（エンコード装置）＃４に入力される。さらに、エンコード装置＃４によって、864ラインのビデオビットストリームデータが生成され、出力される。

以上のようにして、標準規格ライン数のビデオデータから、コーデック処理が可能な846ラインのビデオデータが生成され、エンコード装置によってビデオビットストリームデータが生成され、出力される。

一方、図中１段目の864ラインのビデオビットストリームデータは、コーデック装置（デコード装置）＃０によってデコード処理され、864ラインのビデオデータが復元される。復元された864ラインのビデオデータは、コーデック装置（デコード装置）＃１によって復元された２段目の864ラインのビデオデータから分割された上部216ラインのビデオデータと合成され、標準規格ライン数（1080ライン）のビデオデータとして出力される。

２段目の864ラインのビデオビットストリームデータは、デコード装置＃１によってデコード処理され、864ラインのビデオデータが復元される。復元された864ラインのビデオデータから分割された下部648ラインのビデオデータは、コーデック装置（デコード装置）＃２によって復元された３段目の864ラインのビデオデータから分割された上部432ラインのビデオデータと合成され、標準規格ライン数（1080ライン）のビデオデータとして出力される。

３段目の864ラインのビデオビットストリームデータは、デコード装置＃２によってデコード処理され、864ラインのビデオデータが復元される。復元された864ラインのビデオデータから分割された下部432ラインのビデオデータは、コーデック装置（デコード装置）＃３によって復元された４段目の864ラインのビデオデータから分割された上部648ラインのビデオデータと合成され、標準規格ライン数（1080ライン）のビデオデータとして出力される。

４段目の864ラインのビデオビットストリームデータは、デコード装置＃３によってデコード処理され、864ラインのビデオデータが復元される。復元された864ラインのビデオデータから分割された下部216ラインのビデオデータは、コーデック装置（デコード装置）＃４によってビデオビットストリームデータから復元された５段目の864ラインのビデオデータと合成され、標準規格ライン数（1080ライン）のビデオデータとして出力される。

以上のようにして、コーデック処理が可能な846ラインのビデオビットストリームデータから、複数のコーデック装置からのビデオデータを合成することにより、標準規格ライン数のビデオデータが再生成される。

図２４は、６並列処理を行うエンコード装置とデコード装置の間のビデオデータの流れについて説明する図である。

図中左側には、４台の４Ｋ２Ｋビデオレコーダ（Ｒｅｃ＃０乃至＃３）から入力される、標準規格ライン数の８Ｋ１Ｋ（7680×1080画素）ビデオデータが示されている。

Ｒｅｃ＃０からの、下部360ライン分のビデオデータを除いた720ラインのビデオデータが生成され、コーデック装置（エンコード装置）＃０に入力される。さらに、エンコード装置＃０によって、720ラインのビデオビットストリームデータが生成され、出力される。

Ｒｅｃ＃０からの下部360ラインのビデオデータと、Ｒｅｃ＃１からの360ライン分のビデオデータが合成され、720ラインのビデオデータが生成され、コーデック装置（エンコード装置）＃１に入力される。さらに、エンコード装置＃１によって、720ラインのビデオビットストリームデータが生成され、出力される。

Ｒｅｃ＃１からの、上部360ライン分のビデオデータを除いた720ラインのビデオデータが生成され、コーデック装置（エンコード装置）＃２に入力される。さらに、エンコード装置＃２によって、720ラインのビデオビットストリームデータが生成され、出力される。

Ｒｅｃ＃２からの、下部360ライン分のビデオデータを除いた720ラインのビデオデータが生成され、コーデック装置（エンコード装置）＃３に入力される。さらに、エンコード装置＃３によって、720ラインのビデオビットストリームデータが生成され、出力される。

Ｒｅｃ＃２からの下部360ライン分のビデオデータと、Ｒｅｃ＃３からの360ライン分のビデオデータが合成され、720ラインのビデオデータが生成され、コーデック装置（エンコード装置）＃４に入力される。さらに、エンコード装置＃４によって、720ラインのビデオビットストリームデータが生成され、出力される。

Ｒｅｃ＃３からの、上部360ライン分のビデオデータを除いた720ラインのビデオデータが生成され、コーデック装置（エンコード装置）＃５に入力される。さらに、エンコード装置＃５によって、720ラインのビデオビットストリームデータが生成され、出力される。

以上のようにして、標準規格ライン数のビデオデータから、コーデック処理が可能な720ラインのビデオデータが生成され、エンコード装置によってビデオビットストリームデータが生成され、出力される。

一方、図中１段目の720ラインのビデオビットストリームデータは、コーデック装置（デコード装置）＃０によってデコード処理され、720ラインのビデオデータが復元される。復元された720ラインのビデオデータは、コーデック装置（デコード装置）＃１によって復元された２段目の720ラインのビデオデータから分割された上部360ラインのビデオデータと合成され、標準規格ライン数（1080ライン）のビデオデータとして出力される。

２段目の720ラインのビデオビットストリームデータは、デコード装置＃１によってデコード処理され、720ラインのビデオデータが復元される。復元された720ラインのビデオデータから分割された下部360ラインのビデオデータは、コーデック装置（デコード装置）＃２によってビデオビットストリームデータから復元された３段目の720ラインのビデオデータと合成され、標準規格ライン数（1080ライン）のビデオデータとして出力される。

４段目の720ラインのビデオビットストリームデータは、コーデック装置（デコード装置）＃３によってデコード処理され、720ラインのビデオデータが復元される。復元された720ラインのビデオデータは、コーデック装置（デコード装置）＃４によって復元された５段目の720ラインのビデオデータから分割された上部360ラインのビデオデータと合成され、標準規格ライン数（1080ライン）のビデオデータとして出力される。

５段目の720ラインのビデオビットストリームデータは、デコード装置＃４によってデコード処理され、720ラインのビデオデータが復元される。復元された720ラインのビデオデータから分割された下部360ラインのビデオデータは、コーデック装置（デコード装置）＃５によってビデオビットストリームデータから復元された６段目の720ラインのビデオデータと合成され、標準規格ライン数（1080ライン）のビデオデータとして出力される。

以上のようにして、コーデック処理が可能な720ラインのビデオビットストリームデータから、複数のコーデック装置からのビデオデータを合成することにより、標準規格ライン数のビデオデータが再生成される。

（２）ＨＦＲ（ハイフレームレート）対応
上述したように、１２０ｐの８Ｋ４Ｋ画像を処理する場合、６０ｐ画像を２並列で処理する構成を適用するものとした。例えば１８０ｐ以上などの、よりフレームレートの高い画像の処理は、並列数を増加することで実現することができる。

（３）同期動作
画像処理部同士の間に設けられる伝送路として、３Ｇ－ＳＤＩケーブルなどの、伝送距離が１００ｍ以上である外部機器接続入出力ＩＦを適用することで、離れた場所での同期動作が可能となる。

また、画像処理部同士の間の伝送路によって、所定ライン数のビデオデータと、フレーム番号を示すデータに加えて、オーディオデータや、各画像処理部を制御するためのメタデータなどが伝送されるようにしてもよい。

さらに、上述した伝送路を、音源、機械、乗り物などの他の機器と接続することにより、これら他の機器との同期動作を行えるようにしてもよい。

本開示に係る技術の実施の形態は、上述した実施の形態に限定されるものではなく、本開示に係る技術の要旨を逸脱しない範囲において種々の変更が可能である。

また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。

さらに、本開示に係る技術は以下のような構成をとることができる。
（１）
所定の解像度の画像を分割した標準規格ライン数のビデオデータを並列にコーデック処理する複数の画像処理部を備え、
１の前記画像処理部は、前記標準規格ライン数のうちの所定ライン数の前記ビデオデータの、他の前記画像処理部への出力、さらに他の前記画像処理部からの入力、並びに、前記出力および前記入力の両方のいずれかによって、前記コーデック処理が可能なライン数の前記ビデオデータを生成するデータ生成部を有する
画像処理装置。
（２）
前記画像は、８Ｋ４Ｋ画像である
（１）に記載の画像処理装置。
（３）
前記複数の画像処理部が有する前記データ生成部それぞれの間に、前記所定ライン数の前記ビデオデータを伝送する１系統の伝送路を備える
（１）または（２）に記載の画像処理装置。
（４）
前記伝送路は、フルＨＤ相当のビデオデータを伝送可能な伝送路で構成される
（３）に記載の画像処理装置。
（５）
前記伝送路は、前記所定ライン数の前記ビデオデータとともに、前記ビデオデータを構成する各フレームのフレーム番号を伝送する
（３）または（４）に記載の画像処理装置。
（６）
前記データ生成部は、ＳＱＤ方式で入力された１フレーム分の前記標準規格ライン数の前記ビデオデータを書き込んだ後、前記ビデオデータを読み出す際に、ラスタ方式の前記コーデック処理が可能なアドレスを生成する
（２）乃至（５）のいずれかに記載の画像処理装置。
（７）
前記画像を垂直方向に４分割した８Ｋ１Ｋビデオデータを並列にコーデック処理する第１乃至第４の画像処理部を備え、
前記第１の画像処理部の前記データ生成部は、前記８Ｋ１Ｋビデオデータと、前記第２の画像処理部から入力された８ラインのビデオデータとに基づいて、1088ラインのビデオデータを生成し、
前記第２の画像処理部の前記データ生成部は、前記８Ｋ１Ｋビデオデータから前記第１の画像処理部に出力した前記８ラインのビデオデータを除いた1072ラインのビデオデータと、前記第３の画像処理部から入力された16ラインのビデオデータとに基づいて、1088ラインのビデオデータを生成し、
前記第３の画像処理部の前記データ生成部は、前記８Ｋ１Ｋビデオデータから前記第２の画像処理部に出力した前記16ラインのビデオデータを除いた1064ラインのビデオデータと、前記第４の画像処理部から入力された24ラインのビデオデータとに基づいて、1088ラインのビデオデータを生成し、
前記第４の画像処理部の前記データ生成部は、前記８Ｋ１Ｋビデオデータから前記第３の画像処理部に出力した前記24ラインのビデオデータを除いた1056ラインのビデオデータを生成する
（２）乃至（６）のいずれかに記載の画像処理装置。
（８）
前記画像を垂直方向に２分割した８Ｋ２Ｋビデオデータを並列にコーデック処理する第１および第２の画像処理部を備え、
前記第１の画像処理部の前記データ生成部は、前記８Ｋ２Ｋビデオデータと、前記第２の画像処理部から入力された16ラインのビデオデータとに基づいて、2176ラインのビデオデータを生成し、
前記第２の画像処理部の前記データ生成部は、前記８Ｋ２Ｋビデオデータから前記第１の画像処理部に出力した前記16ラインのビデオデータを除いた2144ラインのビデオデータを生成する
（２）乃至（６）のいずれかに記載の画像処理装置。
（９）
所定の解像度の画像を分割した標準規格ライン数のビデオデータを並列にコーデック処理する複数の画像処理部を備える画像処理装置において、
１の前記画像処理部が、
前記標準規格ライン数のうちの所定ライン数の前記ビデオデータの、他の前記画像処理部への出力、さらに他の前記画像処理部からの入力、並びに、前記出力および前記入力の両方のいずれかによって、前記コーデック処理が可能なライン数の前記ビデオデータを生成するデータ生成部を有する
画像処理方法。
（１０）
所定の解像度の画像を分割した標準規格ライン数のビデオデータを並列にコーデック処理する複数の画像処理部を備え、
１の前記画像処理部は、前記コーデック処理が可能なライン数のうちの所定ライン数の前記ビデオデータの、他の前記画像処理部への出力、さらに他の前記画像処理部からの入力、並びに、前記出力および前記入力の両方のいずれかによって、前記標準規格ライン数の前記ビデオデータを生成するデータ生成部を有する
画像処理装置。
（１１）
前記画像は、８Ｋ４Ｋ画像である
（１０）に記載の画像処理装置。
（１２）
前記複数の画像処理部が有する前記データ生成部それぞれの間に、前記所定ライン数の前記ビデオデータを伝送する１系統の伝送路を備える
（１０）または（１１）に記載の画像処理装置。
（１３）
前記伝送路は、フルＨＤ相当のビデオデータを伝送可能な伝送路で構成される
（１２）に記載の画像処理装置。
（１４）
前記伝送路は、前記所定ライン数の前記ビデオデータとともに、前記ビデオデータを構成する各フレームのフレーム番号を伝送する
（１２）または（１３）に記載の画像処理装置。
（１５）
前記データ生成部は、ラスタ方式で前記コーデック処理された前記ビデオデータを書き込んだ後、前記ビデオデータを読み出す際に、１フレーム分の前記標準規格ライン数の前記ビデオデータをＳＱＤ方式で出力可能なアドレスを生成する
（１１）乃至（１４）のいずれかに記載の画像処理装置。
（１６）
前記画像を垂直方向に４分割した８Ｋ１Ｋビデオデータを並列にコーデック処理する第１乃至第４の画像処理部を備え、
前記第１の画像処理部の前記データ生成部は、前記コーデック処理された1088ラインのビデオデータから前記第２の画像処理部に出力した８ラインのビデオデータを除いた1080ラインのビデオデータに基づいて、前記８Ｋ１Ｋビデオデータを生成し、
前記第２の画像処理部の前記データ生成部は、前記第１の画像処理部から入力された前記８ラインのビデオデータと、前記コーデック処理された1088ラインのビデオデータから前記第３の画像処理部に出力した16ラインのビデオデータを除いた1072ラインのビデオデータとに基づいて、前記８Ｋ１Ｋビデオデータを生成し、
前記第３の画像処理部の前記データ生成部は、前記第２の画像処理部から入力された前記16ラインのビデオデータと、前記コーデック処理された1088ラインのビデオデータから前記第４の画像処理部に出力した24ラインのビデオデータを除いた1064ラインのビデオデータとに基づいて、前記８Ｋ１Ｋビデオデータを生成し、
前記第４の画像処理部の前記データ生成部は、前記第３の画像処理部から入力された前記24ラインのビデオデータと、前記コーデック処理された1056ラインのビデオデータとに基づいて、前記８Ｋ１Ｋビデオデータを生成する
（１１）乃至（１５）のいずれかに記載の画像処理装置。
（１７）
前記画像を垂直方向に２分割した８Ｋ２Ｋビデオデータを並列にコーデック処理する第１および第２の画像処理部を備え、
前記第１の画像処理部の前記データ生成部は、前記コーデック処理された2176ラインのビデオデータから前記第２の画像処理部に出力した16ラインのビデオデータを除いた2160ラインのビデオデータに基づいて、前記８Ｋ２Ｋビデオデータを生成し、
前記第２の画像処理部の前記データ生成部は、前記第１の画像処理部から入力された前記16ラインのビデオデータと、前記コーデック処理された2144ラインのビデオデータとに基づいて、前記８Ｋ２Ｋビデオデータを生成する
（１１）乃至（１５）のいずれかに記載の画像処理装置。
（１８）
所定の解像度の画像を分割した標準規格ライン数のビデオデータを並列にコーデック処理する複数の画像処理部を備える画像処理装置において、
１の前記画像処理部が、
前記コーデック処理が可能なライン数のうちの所定ライン数の前記ビデオデータの、他の前記画像処理部への出力、さらに他の前記画像処理部からの入力、並びに、前記出力および前記入力の両方のいずれかによって、前記標準規格ライン数の前記ビデオデータを生成する
画像処理方法。
（１９）
所定の解像度の画像を分割した標準規格ライン数のビデオデータを並列にコーデック処理する複数の画像処理部を備え、
１の前記画像処理部は、
前記標準規格ライン数のうちの所定ライン数の前記ビデオデータの、他の前記画像処理部への出力、さらに他の前記画像処理部からの入力、並びに、前記出力および前記入力の両方のいずれかによって、前記コーデック処理が可能なライン数の前記ビデオデータを生成する第１のデータ生成部と、
前記コーデック処理が可能なライン数のうちの所定ライン数の前記ビデオデータの、他の前記画像処理部への出力、さらに他の前記画像処理部からの入力、並びに、前記出力および前記入力の両方のいずれかによって、前記標準規格ライン数の前記ビデオデータを生成する第２のデータ生成部と
を有する
画像処理装置。
（２０）
前記画像処理部は、前記第１のデータ生成部により生成された前記コーデック処理前の前記ビデオデータと、前記コーデック処理後の前記ビデオデータのいずれかを、前記第２のデータ生成部に入力する経路切替部をさらに有する
（１９）に記載の画像処理装置。
（２１）
前記経路切替部は、切り替え対象の２系統の信号間の信号比較および／または信号統計量の計測のための回路を有する
（２０）に記載の画像処理装置。
（２２）
所定の解像度の画像を分割した標準規格ライン数のビデオデータを並列にコーデック処理する複数の画像処理部を備える画像処理装置において、
１の前記画像処理部が、
前記標準規格ライン数のうちの所定ライン数の前記ビデオデータの、他の前記画像処理部への出力、さらに他の前記画像処理部からの入力、並びに、前記出力および前記入力の両方のいずれかによって、前記コーデック処理が可能なライン数の前記ビデオデータを生成し、
前記コーデック処理が可能なライン数のうちの所定ライン数の前記ビデオデータの、他の前記画像処理部への出力、さらに他の前記画像処理部からの入力、並びに、前記出力および前記入力の両方のいずれかによって、前記標準規格ライン数の前記ビデオデータを生成する
画像処理方法。

１０ エンコード装置， １１－１乃至１１－４ 画像処理部， ２０－１乃至２０－４ データ生成部， ２１－１乃至２１－４ ビデオＩＯ部， ２２－１乃至２２－４ データ取得部， ３０－１乃至３０－４ コーデック処理部， ４０ ストリーム処理部， ６０ デコード装置， ６１－１乃至６１－４ 画像処理部， ７０ ストリーム処理部， ８０－１乃至８０－４ コーデック処理部， ９０－１乃至９０－４ データ生成部， ９１－１乃至９１－４ データ取得部， ９２－１乃至９２－４ ビデオＩＯ部

Claims (15)

1. ８Ｋ４Ｋ画像を分割した標準規格ライン数のビデオデータを並列にコーデック処理する複数の画像処理部を備え、
   前記画像処理部それぞれには、前記標準規格ライン数の前記ビデオデータを入力するための４本または８本の接続線が接続され、
   １の前記画像処理部は、前記標準規格ライン数のうちの所定ライン数の前記ビデオデータの、他の前記画像処理部への出力、さらに他の前記画像処理部からの入力、並びに、前記出力および前記入力の両方のいずれかによって、前記コーデック処理が可能なライン数の前記ビデオデータを生成するデータ生成部を有し、
   隣接する前記画像処理部同士が有する前記データ生成部の間には、前記所定ライン数の前記ビデオデータを伝送するための伝送路として１本の前記接続線が設けられる
   画像処理装置。
2. 前記伝送路は、フルＨＤ相当のビデオデータを伝送可能な伝送路で構成される
   請求項１に記載の画像処理装置。
3. 前記伝送路は、前記所定ライン数の前記ビデオデータとともに、前記ビデオデータを構成する各フレームのフレーム番号を伝送する
   請求項１に記載の画像処理装置。
4. 前記データ生成部は、ＳＱＤ方式で入力された１フレーム分の前記標準規格ライン数の前記ビデオデータを書き込んだ後、前記ビデオデータを読み出す際に、ラスタ方式の前記コーデック処理が可能なアドレスを生成する
   請求項１に記載の画像処理装置。
5. 前記８Ｋ４Ｋ画像を垂直方向に４分割した８Ｋ１Ｋビデオデータを並列にコーデック処理する第１乃至第４の画像処理部を備え、
   前記第１の画像処理部の前記データ生成部は、前記８Ｋ１Ｋビデオデータと、前記第２の画像処理部から入力された８ラインのビデオデータとに基づいて、1088ラインのビデオデータを生成し、
   前記第２の画像処理部の前記データ生成部は、前記８Ｋ１Ｋビデオデータから前記第１の画像処理部に出力した前記８ラインのビデオデータを除いた1072ラインのビデオデータと、前記第３の画像処理部から入力された16ラインのビデオデータとに基づいて、1088ラインのビデオデータを生成し、
   前記第３の画像処理部の前記データ生成部は、前記８Ｋ１Ｋビデオデータから前記第２の画像処理部に出力した前記16ラインのビデオデータを除いた1064ラインのビデオデータと、前記第４の画像処理部から入力された24ラインのビデオデータとに基づいて、1088ラインのビデオデータを生成し、
   前記第４の画像処理部の前記データ生成部は、前記８Ｋ１Ｋビデオデータから前記第３の画像処理部に出力した前記24ラインのビデオデータを除いた1056ラインのビデオデータを生成する
   請求項１に記載の画像処理装置。
6. 前記８Ｋ４Ｋ画像を垂直方向に２分割した８Ｋ２Ｋビデオデータを並列にコーデック処理する第１および第２の画像処理部を備え、
   前記第１の画像処理部の前記データ生成部は、前記８Ｋ２Ｋビデオデータと、前記第２の画像処理部から入力された16ラインのビデオデータとに基づいて、2176ラインのビデオデータを生成し、
   前記第２の画像処理部の前記データ生成部は、前記８Ｋ２Ｋビデオデータから前記第１の画像処理部に出力した前記16ラインのビデオデータを除いた2144ラインのビデオデータを生成する
   請求項１に記載の画像処理装置。
7. ８Ｋ４Ｋ画像を分割した標準規格ライン数のビデオデータを並列にコーデック処理する複数の画像処理部を備え、
   前記画像処理部それぞれには、前記標準規格ライン数の前記ビデオデータを出力するための４本または８本の接続線が接続され、
   １の前記画像処理部は、前記コーデック処理が可能なライン数のうちの所定ライン数の前記ビデオデータの、他の前記画像処理部への出力、さらに他の前記画像処理部からの入力、並びに、前記出力および前記入力の両方のいずれかによって、前記標準規格ライン数の前記ビデオデータを生成するデータ生成部を有し、
   隣接する前記画像処理部同士が有する前記データ生成部の間には、前記所定ライン数の前記ビデオデータを伝送するための伝送路として１本の前記接続線が設けられる
   画像処理装置。
8. 前記伝送路は、フルＨＤ相当のビデオデータを伝送可能な伝送路で構成される
   請求項７に記載の画像処理装置。
9. 前記伝送路は、前記所定ライン数の前記ビデオデータとともに、前記ビデオデータを構成する各フレームのフレーム番号を伝送する
   請求項７に記載の画像処理装置。
10. 前記データ生成部は、ラスタ方式で前記コーデック処理された前記ビデオデータを書き込んだ後、前記ビデオデータを読み出す際に、１フレーム分の前記標準規格ライン数の前記ビデオデータをＳＱＤ方式で出力可能なアドレスを生成する
    請求項７に記載の画像処理装置。
11. 前記８Ｋ４Ｋ画像を垂直方向に４分割した８Ｋ１Ｋビデオデータを並列にコーデック処理する第１乃至第４の画像処理部を備え、
    前記第１の画像処理部の前記データ生成部は、前記コーデック処理された1088ラインのビデオデータから前記第２の画像処理部に出力した８ラインのビデオデータを除いた1080ラインのビデオデータに基づいて、前記８Ｋ１Ｋビデオデータを生成し、
    前記第２の画像処理部の前記データ生成部は、前記第１の画像処理部から入力された前記８ラインのビデオデータと、前記コーデック処理された1088ラインのビデオデータから前記第３の画像処理部に出力した16ラインのビデオデータを除いた1072ラインのビデオデータとに基づいて、前記８Ｋ１Ｋビデオデータを生成し、
    前記第３の画像処理部の前記データ生成部は、前記第２の画像処理部から入力された前記１６ラインのビデオデータと、前記コーデック処理された1088ラインのビデオデータから前記第４の画像処理部に出力した24ラインのビデオデータを除いた1064ラインのビデオデータとに基づいて、前記８Ｋ１Ｋビデオデータを生成し、
    前記第４の画像処理部の前記データ生成部は、前記第３の画像処理部から入力された前記24ラインのビデオデータと、前記コーデック処理された1056ラインのビデオデータとに基づいて、前記８Ｋ１Ｋビデオデータを生成する
    請求項７に記載の画像処理装置。
12. 前記８Ｋ４Ｋ画像を垂直方向に２分割した８Ｋ２Ｋビデオデータを並列にコーデック処理する第１および第２の画像処理部を備え、
    前記第１の画像処理部の前記データ生成部は、前記コーデック処理された2176ラインのビデオデータから前記第２の画像処理部に出力した16ラインのビデオデータを除いた2160ラインのビデオデータに基づいて、前記８Ｋ２Ｋビデオデータを生成し、
    前記第２の画像処理部の前記データ生成部は、前記第１の画像処理部から入力された前記16ラインのビデオデータと、前記コーデック処理された2144ラインのビデオデータとに基づいて、前記８Ｋ２Ｋビデオデータを生成する
    請求項７に記載の画像処理装置。
13. ８Ｋ４Ｋ画像を分割した標準規格ライン数のビデオデータを並列にコーデック処理する２の画像処理部を備え、
    前記画像処理部それぞれの入力側には、前記標準規格ライン数の前記ビデオデータを入力するための１６本の接続線が接続され、
    前記画像処理部それぞれの出力側には、前記標準規格ライン数の前記ビデオデータを出力するための１６本の前記接続線が接続され、
    １の前記画像処理部は、
    前記標準規格ライン数のうちの所定ライン数の前記ビデオデータの、他の前記画像処理部への出力、さらに他の前記画像処理部からの入力、並びに、前記出力および前記入力の両方のいずれかによって、前記コーデック処理が可能なライン数の前記ビデオデータを生成する第１のデータ生成部と、
    前記コーデック処理が可能なライン数のうちの所定ライン数の前記ビデオデータの、他の前記画像処理部への出力、さらに他の前記画像処理部からの入力、並びに、前記出力および前記入力の両方のいずれかによって、前記標準規格ライン数の前記ビデオデータを生成する第２のデータ生成部と
    を有し、
    前記画像処理部それぞれが有する前記第１のデータ生成部の間には、前記所定ライン数の前記ビデオデータを伝送するための伝送路として１本の前記接続線が設けられ、
    前記画像処理部それぞれが有する前記第２のデータ生成部の間には、前記所定ライン数の前記ビデオデータを伝送するための伝送路として１本の前記接続線が設けられる
    画像処理装置。
14. 前記画像処理部は、前記第１のデータ生成部により生成された前記コーデック処理前の前記ビデオデータと、前記コーデック処理後の前記ビデオデータのいずれかを、前記第２のデータ生成部に入力する経路切替部をさらに有する
    請求項１３に記載の画像処理装置。
15. 前記経路切替部は、切り替え対象の２系統の信号間の信号比較および／または信号統計量の計測のための回路を有する
    請求項１４に記載の画像処理装置。

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