JP7335376B2 - 三進インバータ及びその製造方法 - Google Patents

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Description

本発明は、三進インバータ及びその製造方法に係り、さらに詳細には、占める面積が狭く、エネルギー効率が高い三進インバータ及びその製造方法に関する。
従来、二進数論理基盤のデジタルシステムは、多量のデータを迅速に処理するために、ＣＭＯＳ素子の小型化を介する情報密度（bit density）を高めることに力を注いでいる。しかしながら、最近、３０ｎｍ以下に集積されながら、量子的トンネリング効果による漏れ電流と電力消費増加とにより、情報密度を高めるのに限界があった。そのような情報密度の限界を克服するために、多重値論理（multi-valued logic）のうち一つである三進数論理素子及びその回路への関心が急増しており、特に、三進数論理具現のための基本単位として、標準三進数インバータ（ＳＴＩ）への開発が活発に進められている。しかしながら、１つの電圧源に、２つのＣＭＯＳを使用する既存の二進数インバータと異なり、標準三進数インバータに係わる従来技術は、さらに多くの電圧源必要としたり、複雑な回路構成が要求されたり、占める面積が広かったりするという問題点がある。
本発明は、前述のような問題点を含み、さまざまな問題点を解決するためのものであり、占める面積が狭く、エネルギー効率が高い三進インバータ及びその製造方法を提供することを目的とする。しかしながら、そのような課題は、例示的なものであり、それにより、本発明の範囲が限定されるものではない。
本発明の一観点によれば、相互離隔されて位置する第１ソース及び第１ドレイン；前記第１ソース上に位置する層間絶縁膜；前記層間絶縁層上に位置する第２ソースと、前記第１ドレイン上に位置する第２ドレイン；前記第１ソースと前記第１ドレインとの間に介在され、前記第１ソース方向の第１－１端部面が、前記第１ソースにコンタクトし、前記第１ドレイン方向の第１－２端部面が、前記第１ドレインにコンタクトする第１チャネル；前記第１チャネルから離隔され、前記第１チャネル上部に位置し、前記第２ソースと前記第２ドレインとの間に介在され、前記第２ソース方向の第２－１端部面が、前記第２ソースにコンタクトし、前記第２ドレイン方向の第２－２端部面が、前記第２ドレインにコンタクトする第２チャネル；前記第１チャネルの外側面と、前記第２チャネルの外側面と、前記第１ソースの前記第１ドレイン方向の面とのうち、前記第１チャネルとコンタクトする部分以外の部分と、前記第２ソースの前記第２ドレイン方向の面のうち、前記第２チャネルとコンタクトする部分以外の部分と、前記第１ドレインの前記第１ソース方向の面のうち、前記第１チャネルとコンタクトする部分以外の部分と、前記第２ドレインの前記第２ソース方向の面のうち、前記第２チャネルとコンタクトする部分以外の部分と、を覆うゲート絶縁膜；及び前記第１ソースと前記第１ドレインとの間、及び前記第２ソースと前記第２ドレインとの間に介在されるゲート電極；を具備する三進インバータが提供される。
前記第１ソースと前記第２ソースは、異なる導電型にもドーピングされる。
前記第１ドレインと前記第１ソースは、異なる導電型にもドーピングされる。
前記第１ドレインと前記第２ドレインは、異なる導電型にもドーピングされる。
前記ゲート電極は、前記第１チャネルと前記第２チャネルとの間を充填することができる。
前記ゲート電極は、前記ゲート絶縁膜の前記第１チャネルを取り囲む部分と、前記ゲート絶縁膜の前記第２チャネルを取り囲む部分と、を取り囲むことができる。
定電流形成層をさらに具備し、前記第１ソースと前記第１ドレインは、前記定電流形成層上にも位置する。
本発明の他の一観点によれば、基板上の第１犠牲層と、第１犠牲層上の第１チャネルと、第１チャネル上の第２犠牲層と、第２犠牲層上の第２チャネルと、第２チャネル上の第３犠牲層と、を含み、第１方向に延長されたゲート構造体を形成する段階と、第１方向と交差する第２方向に延長され、ゲート構造体と交差するダミーゲートを形成する段階と、該ダミーゲートの一側に、第１チャネルの第１－１端部面にコンタクトする第１ソースを形成し、該ダミーゲートの他側に、第１チャネルの第１－２端部面にコンタクトする第１ドレインを形成する段階と、第１ソース上に、層間絶縁層を形成する段階と、層間絶縁層上に、第２チャネルの第２－１端部面にコンタクトする第２ソースを形成し、第１ドレイン上に、第２チャネルの第２－２端部面にコンタクトする第２ドレインを形成する段階と、該ダミーゲートを除去する段階と、第１犠牲層、第２犠牲層及び第３犠牲層を除去する段階と、第１チャネルの外側面と、第２チャネルの外側面と、第１ソースの第１ドレイン方向の面とのうち、第１チャネルとコンタクトする部分以外の部分と、第２ソースの第２ドレイン方向の面のうち、第２チャネルとコンタクトする部分以外の部分と、第１ドレインの第１ソース方向の面のうち、第１チャネルとコンタクトする部分以外の部分と、第２ドレインの第２ソース方向の面のうち、第２チャネルとコンタクトする部分以外の部分と、を覆うゲート絶縁膜を形成する段階と、第１ソース及び第１ドレインと、第２ソースと第２ドレインとの間に介在されるゲート電極を形成する段階と、を含む三進インバータ製造方法が提供される。
第１ソース及び第１ドレインを異なる導電型にドーピングする段階をさらに含んでもよい。
第２ソースを第１ソースと異なる導電型にドーピングし、第２ドレインを第１ドレインと異なる導電型にドーピングする段階をさらに含んでもよい。
前記ゲート電極を形成する段階は、第１ソースと第１ドレインとの間と、第２ソースと第２ドレインとの間とのダミーゲートが除去された空間を充填するように、ゲート電極を形成する段階でもある。
前記ゲート電極を形成する段階は、ゲート絶縁膜の第１チャネルを取り囲む部分と、ゲート絶縁膜の第２チャネルを取り囲む部分とを取り囲むように、ゲート電極を形成する段階でもある。
前述のところ以外の他の側面、特徴、利点は、以下の発明を実施するための具体的な内容、請求範囲及び図面から明確になるであろう。
前述のようになる本発明の一実施形態によれば、占める面積が狭く、エネルギー効率が高い三進インバータ及びその製造方法を具現することができる。ことで、そのような効果により、本発明の範囲が限定されるものではないということは、言うまでもない。
本発明の一実施形態による三進インバータを概略的に図示する斜視図である。 図１のＡ－Ａ’線に沿って切り取った断面を概略的に図示する断面図である。 図１のＢ－Ｂ’線に沿って切り取った断面を概略的に図示する断面図である。 図１の三進インバータの等価回路図である。 図１の三進インバータと、従来の二進インバータとのゲート電圧・ドレイン電流グラフである。 図１の三進インバータと、従来の二進インバータとの入力電圧（ＶＩＮ）・出力電圧（ＶＯＵＴ）グラフである。 本発明の一実施形態による三進インバータの電圧の入出力特性を示したグラフである。 図１の三進インバータの製造方法について説明するための斜視図である。 図１の三進インバータの製造方法について説明するための斜視図である。 図１の三進インバータの製造方法について説明するための斜視図である。 図１の三進インバータの製造方法について説明するための斜視図である。 図１の三進インバータの製造方法について説明するための斜視図である。 図１の三進インバータの製造方法について説明するための断面図である。 図１の三進インバータの製造方法について説明するための断面図である。 図１の三進インバータの製造方法について説明するための斜視図である。 図１の三進インバータの製造方法について説明するための断面図である。 図１の三進インバータの製造方法について説明するための断面図である。 図１の三進インバータの製造方法について説明するための斜視図である。 図１の三進インバータの製造方法について説明するための断面図である。 図１の三進インバータの製造方法について説明するための断面図である。 図１の三進インバータの製造方法について説明するための斜視図である。 図１の三進インバータの製造方法について説明するための断面図である。 図１の三進インバータの製造方法について説明するための断面図である。
本発明は、多様な変換を加えることができ、さまざまな実施形態を有することができるが、特定実施形態を図面に例示して詳細な説明によって詳細に説明する。本発明の効果、特徴、及びそれらを達成する方法は、図面と共に詳細に後述されている実施形態を参照すれば、明確になるであろう。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、多様な形態によっても具現される。
以下、添付された図面を参照し、本発明の実施形態について詳細に説明するが、図面を参照して説明するとき、同一であるか、あるいは対応する構成要素は、同一図面符号を付し、それに係わる重複説明は、省略する。
以下の実施形態において、層、膜、領域、板のような各種構成要素が、他の構成要素の「上」にあるとするとき、それは、他の構成要素の「真上」にある場合だけではなく、その間に、他の構成要素が介在された場合も含む。また、説明の便宜のために、図面においては、構成要素が、その大きさが、誇張されてもあり、縮小されてもいる。例えば、図面に示された各構成の大きさ及び厚みは、説明の便宜のために任意に示されているので、本発明は、必ずしも図示されたところに限定されるものではない。
以下の実施形態において、ｘ軸、ｙ軸及びｚ軸は、直交座標係上の三軸に限定されるものではなく、それを含む広い意味にも解釈される。例えば、ｘ軸、ｙ軸及びｚ軸は、互いに直交してもよく、互いに直交せずに、互いに異なる方向を称してもよい。
図１は、本発明の一実施形態による三進インバータ１０を概略的に図示する斜視図であり、図２は、図１のＡ－Ａ’線に沿って切り取った断面を概略的に図示する断面図であり、図３は、図１のＢ－Ｂ’線に沿って切り取った断面を概略的に図示する断面図である。
本実施形態による三進インバータは、基板１００上にも形成される。基板１００は、半導体基板でもある。例えば、基板１００は、シリコン（Ｓｉ）、Ｇｅ、ＳｉＧｅ、ＩｎＧａＡｓまたはＩｎＡｓを含んでもよい。ここで、本発明は、それらに限定されるものではなく、基板１００は、他の多様な半導体物質を含んでもよいということは、言うまでもない。基板１００は、第１導電型を有することができる。該第１導電型は、ｎ型またはｐ型でもある。基板１００の導電型がｎ型である場合、基板１００は、Ｖ族元素（例えば、ＰまたはＡｓ）を不純物として含んでもよい。基板１００の導電型がｐ型である場合、基板１００は、ＩＩＩ族元素（例えば、ＢまたはＩｎ）を不純物として含んでもよい。
必要によっては、基板１００上には、定電流形成層２００が形成されうる。定電流形成層２００は、エピタキシャル成長（epitaxy growth）工程によって形成されたエピタキシャル層（epitaxial layer）でもある。そのような定電流形成層２００は、シリコン（Ｓｉ）を含んでもよい。定電流形成層２００は、第１導電型を有することができる。定電流形成層２００の導電型がｎ型である場合、定電流形成層２００は、Ｖ族元素（例えば、ＰまたはＡｓ）を不純物として含んでもよい。定電流形成層２００の導電型がｐ型である場合、定電流形成層２００は、ＩＩＩ族元素（例えば、ＢまたはＩｎ）を不純物として含んでもよい。定電流形成層２００のドーピング濃度は、基板１００のドーピング濃度よりも高い。例えば、定電流形成層２００のドーピング濃度は、３Ｘ１０１８ｃｍ－３以上でもある。
定電流形成層２００上に、第１ソースＳ１と第１ドレインＤ１とが相互離隔されて位置しうる。図１においては、第１ソースＳ１と第１ドレインＤ１とが基板１００の上面に平行な第１方向ＤＲ１に沿って相互離隔されて位置するように図示されている。第１ソースＳ１と第１ドレインＤ１は、ドーピングされた半導体物質を含んでもよい。例えば、第１ソースＳ１と第１ドレインＤ１は、ドーピングされたポリシリコン（doped-poly Ｓｉ）を含んでもよい。第１ソースＳ１と第１ドレインＤ１は、エピタキシャル層でもある。
第１ソースＳ１と第１ドレインＤ１は、異なる導電型にドーピングされ、互いに異なる導電型を有しうる。例えば、第１ソースＳ１は、第１導電型を有し、第１ドレインＤ１は、第２導電型を有しうる。第１導電型がｐ型である場合、第２導電型は、ｎ型でもある。例えば、第１ソースＳ１は、ＩＩＩ族元素（例えば、ＢまたはＩｎ）を不純物として含み、第１ドレインＤ１は、Ｖ族元素（例えば、ＰまたはＡｓ）を不純物として含んでもよい。
第１ソースＳ１と第１ドレインＤ１と定電流形成層２００は、互いに電気的に連結されうる。例えば、第１ソースＳ１と第１ドレインＤ１とのそれぞれは、定電流形成層２００と互いに直接接することができる。第１ソースＳ１と第１ドレインＤ１と定電流形成層２００との間に電場が形成されうる。該電場の強度は、例えば、１０６Ｖ／ｃｍ以上でもある。
定電流形成層２００は、第１ソースＳ１と第１ドレインＤ１とのうちいずれか一つと、基板１００との間に定電流を生成することができる。該定電流は、第１ドレインＤ１と基板１００との間を流れるＢＴＢＴ（band-to-band tunneling）電流でもある。そのような定電流は、ゲート電極Ｇに印加されるゲート電圧から独立してもいる。すなわち、定電流は、ゲート電圧と係わりなく流れうる。第１ソースＳ１がｐ型であり、第１ドレインＤ１がｎ型であるので、第１ソースＳ１、第１ドレインＤ１及びゲート電極ＧがＮＭＯＳトランジスタを構成するとき、該定電流は、第１ドレインＤから、定電流形成層２００を経由し、基板１００に流れうる。もし第１ソースＳ１、第１ドレインＤ１及びゲート電極ＧがＰＭＯＳトランジスタを構成するならば、該定電流は、基板１００から定電流形成層２００を経由し、第１ドレインＤ１にも流れる。
第１ソースＳ１上には、層間絶縁膜３４０が位置しうる。層間絶縁膜３４０は、多様な絶縁物質を含んでもよいが、例えば、シリコンオキサイド、シリコンナイトライドまたはシリコンオキシナイトライドでもあり、アルミニウムオキサイドのような金属酸化物でもある。層間絶縁膜３４０は、単一層構造を有するか、あるいは多層構造を有しうる。
層間絶縁膜３４０上には、第２ソースＳ２が位置し、第１ドレインＤ１上には、第２ドレインＤ２が位置する。このような第２ソースＳ２と第２ドレインＤ２は、相互離隔されても配される。
第２ソースＳ２と第２ドレインＤ２は、異なる導電型にドーピングされ、互いに異なる導電型を有しうる。また、第２ソースＳ２は、第１ソースＳ１と異なる導電型にドーピングされ、互いに異なる導電型を有しうる。第２ドレインＤ２は、第１ドレインＤ１と異なる導電型にドーピングされ、互いに異なる導電型を有しうる。例えば、第２ソースＳ２は、第２導電型を有し、第２ドレインＤ２は、第１導電型を有しうる。第１導電型がｐ型である場合、第２導電型は、ｎ型でもある。例えば、第２ソースＳ２は、Ｖ族元素（例えば、ＰまたはＡｓ）を不純物として含み、第２ドレインＤ２は、ＩＩＩ族元素（例えば、ＢまたはＩｎ）を不純物として含んでもよい。
前述のように、基板１００上には、定電流形成層２００が形成されうる。その場合、第２ドレインＤ２上にも、定電流形成層２００と異なる導電型の追加定電流形成層が形成されうる。
定電流形成層２００上に、ゲート電極Ｇが位置しうる。ゲート電極Ｇは、定電流形成層２００の上面２００ｕに平行な第２方向ＤＲ２に沿って延長された形状を有しうる。また、ゲート電極Ｇは、定電流形成層２００の上面２００ｕに垂直である第３方向ＤＲ３に沿っても延長される。ゲート電極Ｇは、第１ソースＳ１と第１ドレインＤ１との間、及び第２ソースＳ２と第２ドレインＤ２との間にも介在される。このとき、ゲート電極Ｇは、第１方向ＤＲ１において、第１ソースＳ１、第２ソースＳ２、第１ドレインＤ１及び第２ドレインＤ２から離隔されうる。ゲート電極Ｇは、電気伝導性物質を含んでもよい。例えば、ゲート電極Ｇは、ドーピングされた半導体物質、金属、合金、またはそれらの組み合わせを含んでもよい。例えば、ゲート電極Ｇは、ドーピングされたポリシリコン、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、またはそれらの組み合わせを含んでもよい。
ゲート電極Ｇを、第１方向ＤＲ１において、第１ソースＳ１、第２ソースＳ２、第１ドレインＤ１及び第２ドレインＤ２から離隔させるために、第１ソースＳ１及び第２ソースＳ２と、ゲート電極Ｇとの間に、ゲートスペーサ３３０が介在され、第１ドレインＤ１及び第２ドレインＤ２と、ゲート電極Ｇとの間にも、ゲートスペーサ３３０が介在されうる。そのような１対のゲートスペーサ３３０は、第１方向ＤＲ１において、ゲート電極Ｇの両側に位置しうる。
ゲート電極Ｇの第１方向ＤＲ１の反対方向一側のゲートスペーサ３３０は、第１ソースＳ１及び第２ソースＳ２とコンタクトすることができる。そして、ゲート電極Ｇの第１方向ＤＲ１他側のゲートスペーサ３３０は、第１ドレインＤ１及び第２ドレインＤ２とコンタクトすることができる。１対のゲートスペーサ３３０それぞれは、定電流形成層２００の上面２００ｕに垂直である第３方向ＤＲ３に沿っても延長される。例えば、定電流形成層２００の上面２００ｕから、１対のゲートスペーサ３３０それぞれの第３方向ＤＲ３への上面までの距離は、定電流形成層２００の上面２００ｕから、ゲート電極Ｇの第３方向ＤＲ３への上面までの距離と同じでもある。
そのようなゲートスペーサ３３０は、多様な絶縁物質を含んでもよい。ゲートスペーサ３３０は、例えば、シリコンオキサイド、シリコンナイトライドまたはシリコンオキシナイトライドを含んでもよく、アルミニウムオキサイドのような金属酸化物を含んでもよい。
ここで、場合によっては、そのようなゲートスペーサ３３０は、省略されうるということは、言うまでもない。
第１ソースＳ１と第１ドレインＤ１との間には、第１チャネルＣ１が介在されうる。第１チャネルＣ１は、第１方向ＤＲ１に延長され、ゲート電極Ｇを貫通する形状を有しうる。第１チャネルＣ１の第１ソースＳ１方向（－ＤＲ１）の第１－１端部面は、第１ソースＳ１にコンタクトし、第１チャネルＣ１の第１ドレインＤ１方向（＋ＤＲ１）の第１－２端部面は、第１ドレインＤ１にコンタクトする。図１においては、第１ソースＳ１と第１ドレインＤ１との間に、１つの第１チャネルＣ１が介在されるように図示されているが、本発明は、それに限定されるものではない。例えば、第１ソースＳ１と第１ドレインＤ１との間には、定電流形成層２００の上面２００ｕに垂直である第３方向ＤＲ３に相互離隔された複数個の第１チャネルＣ１が配されうる。
第２ソースＳ２と第２ドレインＤ２との間には、第２チャネルＣ２が介在されうる。第２チャネルＣ２は、第１方向ＤＲ１に延長され、ゲート電極Ｇを貫通する形状を有しうる。第２チャネルＣ２の第２ソースＳ２方向（－ＤＲ１）の第２－１端部面は、第２ソースＳ２にコンタクトし、第２チャネルＣ２の第２ドレインＤ２方向（＋ＤＲ１）の第２－２端部面は、第２ドレインＤ２にコンタクトする。そのような第２チャネルＣ２は、第１チャネルＣ１から離隔され、第１チャネルＣ１上部に位置しうる。図１においては、第２ソースＳ２と第２ドレインＤ２との間に、１つの第２チャネルＣ２が介在されるように図示されているが、本発明は、それに限定されるものではない。例えば、第２ソースＳ２と第２ドレインＤ２との間には、定電流形成層２００の上面２００ｕに垂直である第３方向ＤＲ３に相互離隔された複数個の第２チャネルＣ２が配されうる。
第１チャネルＣ１と第２チャネルＣ２とが第１方向ＤＲ１に延長され、ゲート電極Ｇを貫通する形状を有するというのは、ゲート電極Ｇが、第１チャネルＣ１と第２チャネルＣ２との間を充填するとも理解される。また、ゲート電極Ｇが、後述するゲート絶縁膜３２０の第１チャネルＣ１を取り囲む部分と、第２チャネルＣ２を取り囲む部分と、を取り囲むとも理解される。
第１チャネルＣ１と第２チャネルＣ２は、半導体物質を含んでもよい。例えば、第１チャネルＣ１と第２チャネルＣ２は、シリコン（Ｓｉ）を含んでもよい。第１チャネルＣ１は、第１導電型を有し、第２チャネルＣ２は、第２導電型を有しうる。例えば、第１導電型は、ｐ型であり、第２導電型は、ｎ型でもある。その場合、第１チャネルＣ１は、ＩＩＩ族元素（例えば、Ｂ、Ｉｎ）を不純物として含み、第２チャネルＣ２は、Ｖ族元素（例えば、Ｐ、Ａｓ）を不純物として含んでもよい。
ゲート電極Ｇの表面上には、ゲート絶縁膜３２０が位置しうる。ゲート絶縁膜３２０は、ゲート電極Ｇと第１チャネルＣ１との間、ゲート電極Ｇと第２チャネルＣ２の間、ゲート電極Ｇと、ゲート電極Ｇの一側に位置したゲートスペーサ３３０との間、ゲート電極Ｇと、ゲート電極Ｇの他側に位置したゲートスペーサ３３０との間、ゲート電極Ｇと第１ソースＳ１の間、ゲート電極Ｇと第２ソースＳ２の間、ゲート電極Ｇと第１ドレインＤ１との間、ゲート電極Ｇと第２ドレインＤ２との間、及びゲート電極Ｇと定電流形成層２００との間にも介在される。
もしゲートスペーサ３３０が存在しないのであるならば、ゲート絶縁膜３２０は、第１チャネルＣ１の外側面と、第２チャネルＣ２の外側面と、第１ソースＳ１の第１ドレインＤ１方向ＤＲ１の面のうち、第１チャネルＣ１とコンタクトする部分以外の部分と、第２ソースＳ２の第２ドレインＤ２方向ＤＲ１の面のうち、第２チャネルＣ２とコンタクトする部分以外の部分と、第１ドレインＤ１の第１ソースＳ１方向（－ＤＲ１）の面のうち、第１チャネルＣ１とコンタクトする部分以外の部分と、第２ドレインＤ２の第２ソースＳ２方向（－ＤＲ１）の面のうち、第２チャネルＣ２とコンタクトする部分以外の部分と、定電流形成層２００の上面のうち、ゲート電極Ｇに対応する部分と、を覆うことができる。
そのようにゲート絶縁膜３２０は、第１チャネルＣ１の外側面と、第２チャネルＣ２の外側面とを取り囲み、ゲート電極Ｇを、第１チャネルＣ１と第２チャネルＣ２とから電気的に絶縁させることができる。そして、ゲート絶縁膜３２０は、ゲート電極Ｇを、ゲートスペーサ３３０、第１ソースＳ１、第２ソースＳ２、第１ドレインＤ１、第２ドレインＤ２及び定電流形成層２００から電気的に絶縁させることができる。そのために、ゲート絶縁膜３２０は、絶縁物質を含んでもよい。例えば、ゲート絶縁膜３２０は、シリコンオキサイド、シリコンナイトライド、シリコンオキシナイトライドなどを含んでもよい。
そのようなゲート絶縁膜３２０は、高誘電率（high－ｋ dielectric）を有する絶縁物質を含んでもよい。例えば、ゲート絶縁膜３２０は、約１０ないし２５の誘電定数を有する物質を含んでもよい。例えば、ゲート絶縁膜３２０は、ハフニウムオキサイド（ＨｆＯ）、ハフニウムシリコンオキサイド（ＨｆＳｉＯ）、ハフニウムオキシナイトライド（ＨｆＯＮ）、ハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）、ランタンオキサイド（ＬａＯ）、ランタンアルミニウムオキサイド（ＬａＡｌＯ）、ジルコニウムオキサイド（ＺｒＯ）、ジルコニウムシリコンオキサイド（ＺｒＳｉＯ）、ジルコニウムオキシナイトライド（ＺｒＯＮ）、ジルコニウムシリコンオキシナイトライド（ＺｒＳｉＯＮ）、タンタルオキサイド（ＴａＯ）、チタンオキサイド（ＴｉＯ）、バリウムストロンチウムチタンオキサイド（ＢａＳｒＴｉＯ）、バリウムチタンオキサイド（ＢａＴｉＯ）、ストロンチウムチタンオキサイド（ＳｒＴｉＯ）、イットリウムオキサイド（ＹＯ）、アルミニウムオキサイド（ＡｌＯ）及び鉛スカンジウムタンタルオキサイド（ＰｂＳｃＴａＯ）のうちから選択される少なくとも１つの物質を含んでもよい。
そのような本実施形態による三進インバータの場合、第１ソースＳ１、第１ドレインＤ１、第１チャネルＣ１及びゲート電極Ｇが形成するＴＦＥＴと、第２ソースＳ２、第２ドレインＤ２、第２チャネルＣ２及びゲート電極Ｇの形成するＴＦＥＴとが垂直に配されるために、狭い面積を占めながらも、エネルギー効率性が高い三進インバータを具現することができる。また、出力端子とも言える第１ドレインＤ１と第２ドレインＤ２とが直接コンタクトすることにより、製造工程を単純化させながらも、それら間の電気的連結が確実になされうる。このとき、第１ソースＳ１、第１ドレインＤ１、第１チャネルＣ１及びゲート電極Ｇが形成するＴＦＥＴは、ｎ型ＴＦＥＴであり、第２ソースＳ２、第２ドレインＤ２、第２チャネルＣ２及びゲート電極Ｇが形成するＴＦＥＴは、ｐ型ＴＦＥＴでもある。
図４は、図１の三進インバータ１０の等価回路図である。図４に図示されているように、本実施形態による三進インバータ１０は、ＮＭＯＳトランジスタ（以下、「ｎ型ＴＦＥＴ」とする）及びＰＭＯＳトランジスタ（以下、「Ｐ型ＴＦＥＴ」とする）を含んでもよい。該ｎ型ＴＦＥＴは、図１を参照して説明した第１ソースＳ１、第１ドレインＤ１、第１チャネルＣ１及びゲート電極Ｇに対応し、ｐ型ＴＦＥＴは、図１を参照して説明した第２ソースＳ２、第２ドレインＤ２、第２チャネルＣ２及びゲート電極Ｇに対応しうる。
そのような三進インバータ１０が具備するｎ型ＴＦＥＴのソース及び基板に、接地電圧が印加されうる。すなわち、図１の第１ソースＳ１には、接地電圧が印加されうる。説明の簡潔さのために、以下において、接地電圧は、０ボルト（Ｖ）であると仮定する。ｐ型ＴＦＥＴのソースに、駆動電圧ＶＤＤが印加されうる。すなわち、図１の第２ソースＳ２には、駆動電圧ＶＤＤが印加されうる。ｎ型ＴＦＥＴのゲート電極とｐ型ＴＦＥＴのゲート電極とのそれぞれには、入力電圧ＶＩＮが印加されうる。すなわち、図１のゲート電極Ｇには、入力電圧ＶＩＮが印加されうる。
ｎ型ＴＦＥＴのドレインは、ｐ型ＴＦＥＴのドレインと電気的に連結され、同一電圧を有しうる。図１においては、上下に積層された第１ドレインＤ１と第２ドレインＤ２とが互いにコンタクトしているように図示されている。図１において、下部に位置する第１ドレインＤ１と、それにコンタクトし、その上部に位置する第２ドレインＤ２との電圧は、三進インバータ１０の出力電圧ＶＯＵＴでもある。
ｎ型ＴＦＥＴのドレイン、すなわち、第１ドレインＤ１から基板１００に、定電流が流れうる。該定電流は、入力電圧ＶＩＮから独立したものでもある。前述のように、第２ドレインＤ２上にも、定電流形成層２００と異なる導電型の追加定電流形成層が形成されるならば、ｐ型ＴＦＴのドレイン、すなわち、第２ドレインＤ２から追加定電流形成層に定電流が流れうる。該定電流も、入力電圧ＶＩＮから独立したものでもある。
一例として、ｎ型ＴＦＴのチャネル電流が、ｐ型ＴＦＥＴのチャネル電流より優勢になるように、ゲート電極Ｇに、第１入力電圧が印加されうる。このとき、三進インバータ１０の出力電圧ＶＯＵＴは、第１電圧でもある。
他の例として、ｐ型ＴＦＴのチャネル電流が、ｎ型ＴＦＥＴのチャネル電流より優勢になるように、ゲート電極Ｇに、第２入力電圧が印加されうる。このとき、三進インバータ１０の出力電圧ＶＯＵＴは、第１電圧より高い第２電圧でもある。
さらに他の例において、ｎ型ＴＦＥＴのチャネル電流、及びｐ型ＴＦＥＴのチャネル電流より優勢な定電流を有するように、ゲート電極Ｇに、第３入力電圧が印加されうる。このとき、三進インバータ１０の出力電圧ＶＯＵＴは、第１電圧と第２電圧との間の第３電圧でもある。
第１ソースＳ１、第１ドレインＤ１、第１チャネルＣ１及びゲート電極Ｇに形成されるｎ型ＴＦＥＴのドレイン、すなわち、第１ドレインＤ１から基板１００に流れる定電流は、ゲート電極Ｇに印加されるゲート電圧と係わりなく流れうる。三進インバータ１０内の電流は、第２ドレインＤ２と第１ドレインＤ１とを経て、基板１００に流れうる。第２ソースＳ２に印加される駆動電圧ＶＤＤは、第２ソースＳ２と第２ドレインＤ２との抵抗、及び第１ソースＳ１と第１ドレインＤ１との抵抗にも分配される。出力電圧ＶＯＵＴは、第１ソースＳ１と第１ドレインＤ１との抵抗に印加された電圧でもある。出力電圧ＶＯＵＴは、駆動電圧ＶＤＤと０Ｖとの間の値を有しうる。
出力電圧ＶＯＵＴは、入力電圧ＶＩＮにより、０Ｖ（「０」状態）、駆動電圧ＶＤＤと０Ｖとの間の電圧（「１」状態）、または駆動電圧ＶＤＤ（「２」状態）を有しうる。すなわち、本実施形態による三進インバータ１０は、入力電圧ＶＩＮにより、三種の状態を有しうる。
図５は、図１の三進インバータと、従来の二進インバータとのゲート電圧・ドレイン電流グラフである。具体的には、図５は、二進インバータのゲート電圧・ドレイン電流グラフＩＧＲ１，ＩＧＲ２、及び本実施形態による三進インバータのゲート電圧・ドレイン電流グラフＩＧＲ３，ＩＧＲ４，ＩＧＲ５を示している。二進インバータのドレイン電流は、ゲート電圧と係わりなく流れる定電流成分を有していない。本実施形態による三進インバータのドレイン電流は、ゲート電圧と係わりなく流れる定電流成分を有する。例えば、本実施形態による三進インバータの場合、オフ（OFF）状態であるときにも、定電流が流れるということを確認することができる。
図６は、図１の三進インバータと、従来の二進インバータとの入力電圧ＶＩＮ・出力電圧ＶＯＵＴグラフである。図６から確認することができるように、本実施形態による三進インバータ及び二進インバータの駆動電圧ＶＤＤは、１．０Ｖ、接地電圧ＧＮＤは、０Ｖである。三進インバータ及び二進インバータの入力電圧ＶＩＮは、０Ｖないし１．０Ｖである。
二進インバータの場合、入力電圧が０Ｖから１Ｖに変わるとき、０．５Ｖの入力電圧近辺において、出力電圧ＶＯＵＴが、１Ｖから０Ｖに急激に低下する。すなわち、二進インバータは、２つの状態（例えば、「０」状態及び「１」状態）を有する。
本実施形態による三進インバータの場合、入力電圧が０Ｖから１Ｖに変わるとき、出力電圧ＶＯＵＴは、１Ｖから０．５Ｖに急激に低下し、０．５Ｖを維持していて、０．５Ｖから０Ｖにもう１回急激に低下した。すなわち、本実施形態による三進インバータは、三種類状態（例えば、「０」状態、「１」状態及び「２」状態）を有することを確認することができる。
図７は、本発明の一実施形態による三進インバータの電圧の入出力特性を示したグラフである。図７は、前述の図６と同一脈絡のグラフであるので、図６で説明したところと重複する内容は、説明を省略し、特徴になる点を主として説明する。
本実施形態による三進インバータは、入力電圧ＶＩＮが０Ｖから０．３Ｖに変わるとき、出力電圧ＶＯＵＴは、０．３Ｖから０．１５Ｖに急激に低下し、０．１５Ｖを維持していて、０．１５Ｖから０Ｖにもう１回急激に低下した。すなわち、本実施形態による三進インバータは、三種類状態（例えば、「０」状態、「１」状態、及び「２」状態）を有することを確認することができる。ただし、図６を参照して説明した実施形態の三進インバータと異なる点は、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの範囲が、０Ｖないし１Ｖから、０Ｖないし０．３Ｖに狭くなり、それにより、三進インバータの動作電圧スケーリング能力が向上したことを確認することができる。
図８ないし図２３は、図１の三進インバータの製造方法について説明するための斜視図または断面図である。
まず、図８に図示されているように、基板１００上に、定電流形成層２００を形成し、定電流形成層２００上に、ゲート構造体ＧＳ’を形成することができる。定電流形成層２００は、エピタキシャル成長工程を介しても形成される。すなわち、定電流形成層２００は、エピタキシャル層でもある。定電流形成層２００は、第１導電型を有する半導体層でもある。例えば、定電流形成層２００の導電型がｐ型である場合、定電流形成層２００は、ＩＩＩ族元素（例えば、ＢまたはＩｎ）を不純物として含むシリコン層でもある。もし定電流形成層２００の導電型がｎ型である場合、定電流形成層２００は、Ｖ族元素（例えば、ＰまたはＡｓ）を不純物として含むシリコン層でもある。定電流形成層２００のドーピング濃度は、基板１００のドーピング濃度よりも高い。例えば、定電流形成層２００のドーピング濃度は、３Ｘ１０１８ｃｍ－３以上でもある。
定電流形成層２００上に、ゲート構造体ＧＳ’を形成することができる。ゲート構造体ＧＳ’は、犠牲膜とチャネル膜とを相互に積層して形成することができる。図８においては、定電流形成層２００上に、第１犠牲膜ＳＣ１’が位置し、第１犠牲膜ＳＣ１’上に、第１チャネル用層Ｃ１’が位置し、第１チャネル用層Ｃ１’上に、第２犠牲膜ＳＣ２’が位置し、第２犠牲膜ＳＣ２’上に、第２チャネル用層Ｃ２’が位置し、第２チャネル用層Ｃ２’上に、第３犠牲膜ＳＣ３’が位置するように図示されている。
犠牲膜ＳＣ１’，ＳＣ２’，ＳＣ３’とチャネル用層Ｃ１’，Ｃ２’は、互いに異なるエッチング選択比を有する物質を含んでもよい。例えば、犠牲膜ＳＣ１’，ＳＣ２’，ＳＣ３’は、シリコンゲルマニウム（ＳｉＧｅ）を含んでもよく、チャネル用層Ｃ１’，Ｃ２’は、シリコン（Ｓｉ）を含んでもよい。そのようなゲート構造体ＧＳ’は、化学気相蒸着（ＣＶＤ：chemical vapor deposition）工程、物理気相蒸着（ＰＶＤ：physical vapor deposition）工程または原子層蒸着（ＡＬＤ：atomic layer deposition）工程を介しても形成される。
そのようなゲート構造体ＧＳ’を形成した後、図９に図示されているように、それをパターニングすることができる。例えば、マスクを利用し、図８のゲート構造体ＧＳ’の事前設定された部分を除いた残り部分をエッチングすることができる。ゲート構造体ＧＳ’の一部分を除去するとき、当該部分において、定電流形成層２００の上面２００ｕが露出されるまでエッチングが進められうる。それにより、図９に図示されているように、ゲート構造体ＧＳ’’は、第１方向ＤＲ１に延長された形状を有しうる。そのようなゲート構造体ＧＳ’’は、犠牲膜ＳＣ１’’，ＳＣ２’’，ＳＣ３’’とチャネル用層Ｃ１’’，Ｃ２’’とを含んでもよい。犠牲膜ＳＣ１’’，ＳＣ２’’，ＳＣ３’’は、犠牲膜ＳＣ１’，ＳＣ２’，ＳＣ３’をエッチングすることによっても形成される。チャネル用層Ｃ１’’，Ｃ２’’は、チャネル用層Ｃ１’，Ｃ２’をエッチングすることによっても形成される。
その後、図１０に図示されているように、定電流形成層２００上に、ダミーゲート３０２と、ダミーゲート３０２両側に位置するゲートスペーサ３３０と、を形成することができる。ダミーゲート３０２は、第２方向ＤＲ２に沿って延長された形状を有しうる。ダミーゲート３０２の両側外側には、ゲート構造体ＧＳ’’の一部が露出されうる。
ダミーゲート３０２は、その両側のゲートスペーサ３３０に対し、高いエッチング選択比を有しうる。例えば、ダミーゲート３０２は、エッチング選択比が高いシリコンナイトライドを含み、ゲートスペーサ３３０は、エッチング選択比が低いシリコンオキサイドを含むものでもある。
ダミーゲート３０２は、ゲート構造体ＧＳ’’を覆うダミーゲート膜を形成し、それをパターニングして形成することができる。ダミーゲート膜のパターニングは、定電流形成層２００の上面が露出されるまで遂行されうる。
ダミーゲート３０２両側に位置するゲートスペーサ３３０は、ダミーゲート３０２の両側面を覆うことができる。ゲートスペーサ３３０外側には、ゲート構造体ＧＳ’’の一部が露出されうる。
ゲートスペーサ３３０は、ダミーゲート３０２、ゲート構造体ＧＳ’’及び定電流形成層２００上に、ゲートスペーサ３３０用物質層を形成し、それをエッチングする過程を経ても形成される。ゲートスペーサ３３０用物質層のエッチングは、異方性乾式エッチング工程を介しても進められる。
次に、ダミーゲート３０２及びゲートスペーサ３３０の外側に露出されたゲート構造体ＧＳ’’の部分を除去し、図１１に図示されているようなゲート構造体ＧＳを形成することができる。ゲート構造体ＧＳ’’一部分の除去は、マスクを利用した異方性エッチング工程を介しても進められる。それにより、ゲート構造体ＧＳは、第１犠牲膜ＳＣ１、第１犠牲膜ＳＣ１上の第１チャネルＣ１、第１チャネルＣ１上の第２犠牲膜ＳＣ２、第２犠牲膜ＳＣ２上の第２チャネルＣ２、及び第２チャネルＣ２上の第３犠牲膜ＳＣ３を含むものでもある。
その後、図１２ないし図１４に図示されているように、第１ソースＳ１と第１ドレインＤ１とを形成し、第１ソースＳ１上に、層間絶縁膜３４０を形成し、層間絶縁膜３４０上の第２ソースＳ２と、第１ドレインＤ１上の第２ドレインＤ２と、を形成する。第１ソースＳ１は、ダミーゲート３０２の第１方向の反対方向（－ＤＲ１）一側に形成され、第１ドレインＤ１は、ダミーゲート３０２の他側方向（ＤＲ１）に形成される。
第１ソースＳ１と第１ドレインＤ１との形成は、エピタキシャル成長工程を含んでもよい。第１ソースＳ１と第１ドレインＤ１とを形成した後、それらをドーピングする工程を経るのである。例えば、第１ソースＳ１を、ＩＩＩ族元素（例えば、ＢまたはＩｎ）でドーピングしてｐ型を有させ、第１ドレインＤ１を、Ｖ族元素（例えば、ＰまたはＡｓ）でドーピングしてｎ型を有させる。
同様に、第２ソースＳ２と第２ドレインＤ２とを形成した後、それらをドーピングする工程を経るのである。例えば、第２ソースＳ２を、Ｖ族元素（例えば、ＰまたはＡｓ）でドーピングしてｎ型を有させ、第２ドレインＤ２を、ＩＩＩ族元素（例えば、ＢまたはＩｎ）でドーピングしてｐ型を有させる。
その後、図１５ないし図１７に図示されているように、ダミーゲート３０２を除去するのである。ダミーゲート３０２の除去は、湿式エッチング工程を介しても進められる。このとき、エッチング液としては、フッ酸系の物質を使用することができる。
ダミーゲート３０２が除去されれば、ゲート構造体ＧＳの一部が、ゲートスペーサ３３０間に露出される。それにより、図１８ないし図２０に図示されているように、ゲート構造体ＧＳが含む第１犠牲膜ＳＣ１、第２犠牲膜ＳＣ２及び第３犠牲膜ＳＣ３を除去する。第１犠牲膜ＳＣ１、第２犠牲膜ＳＣ２及び第３犠牲膜ＳＣ３の除去は、化学的乾式エッチング工程または化学的湿式エッチング工程を介しても行われる。例えば、該化学的乾式エッチング工程は、ラジカル生成器で生成されたプラズマを利用するものでもあり、該湿式エッチング工程は、アンモニア・過酸化物混合物を利用することでもある。後者の場合、混合物において、Ｈ２Ｏ２は、酸化剤の役割を行い、ＮＨ４ＯＨは、酸化物エッチャントの役割を行うことができる。
第１犠牲膜ＳＣ１、第２犠牲膜ＳＣ２及び第３犠牲膜ＳＣ３を除去することにより、第１ソースＳ１の第１ドレインＤ１方向（ＤＲ１）の面のうち一部、第２ソースＳ２の第２ドレインＤ２方向（ＤＲ１）の面のうち一部、第１ドレインＤ１の第１ソースＳ１方向（－ＤＲ１）の面のうち一部、第２ドレインＤ２の第２ソースＳ２方向（－ＤＲ１）の面のうち一部、第１チャネルＣ１の外側面、そして第２チャネルＣ２の外側面が露出されうる。
次に、図２１ないし図２３に図示されているように、ゲート絶縁膜３２０を形成する。具体的には、第１チャネルＣ１の外側面と、第２チャネルＣ２の外側面と、第１ソースＳ１の第１ドレインＤ１方向の面とのうち、第１チャネルＣ１とコンタクトする部分以外の部分；第２ソースＳ２の第２ドレインＤ２方向の面のうち、第２チャネルＣ２とコンタクトする部分以外の部分；第１ドレインＤ１の第１ソースＳ１方向の面のうち、第１チャネルＣ１とコンタクトする部分以外の部分；第２ドレインＤ２の第２ソースＳ２方向の面のうち、第２チャネルＣ２とコンタクトする部分以外の部分；及び定電流形成層２００を覆うゲート絶縁膜３２０を形成する。
ゲート絶縁膜３２０を形成する工程は、電気絶縁物質を蒸着することを含んでもよい。例えば、電気絶縁物質の蒸着は、熱酸化工程、化学気相蒸着工程、物理気相蒸着工程または原子層蒸着工程を遂行することを含んでもよい。
そのように形成されるゲート絶縁膜３２０は、シリコンオキサイド、シリコンナイトライド、シリコンオキシナイトライドなどを含んでもよい。または、ゲート絶縁膜３２０は、高誘電率を有する絶縁物質を含んでもよい。例えば、ゲート絶縁膜３２０は、約１０ないし２５の誘電定数を有する物質を含んでもよい。例えば、ゲート絶縁膜３２０は、ハフニウムオキサイド（ＨｆＯ）、ハフニウムシリコンオキサイド（ＨｆＳｉＯ）、ハフニウムオキシナイトライド（ＨｆＯＮ）、ハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）、ランタンオキサイド（ＬａＯ）、ランタンアルミニウムオキサイド（ＬａＡｌＯ）、ジルコニウムオキサイド（ＺｒＯ）、ジルコニウムシリコンオキサイド（ＺｒＳｉＯ）、ジルコニウムオキシナイトライド（ＺｒＯＮ）、ジルコニウムシリコンオキシナイトライド（ＺｒＳｉＯＮ）、タンタルオキサイド（ＴａＯ）、チタンオキサイド（ＴｉＯ）、バリウムストロンチウムチタンオキサイド（ＢａＳｒＴｉＯ）、バリウムチタンオキサイド（ＢａＴｉＯ）、ストロンチウムチタンオキサイド（ＳｒＴｉＯ）、イットリウムオキサイド（ＹＯ）、アルミニウムオキサイド（ＡｌＯ）及び鉛スカンジウムタンタルオキサイド（ＰｂＳｃＴａＯ）のうちから選択される少なくとも１つの物質を含んでもよい。
次に、ゲート電極Ｇを形成することにより、図１ないし図３を参照して説明した三進インバータを製造することができる。ゲート電極Ｇは、ゲートスペーサ３３０間にも形成される。ゲート電極Ｇは、ゲート電極形成用物質により、ゲートスペーサ３３０間の空間を充填することによっても形成される。具体的には、ゲート電極Ｇは、ゲート絶縁膜３２０によって取り囲まれた領域を、導電物質で充填することによっても形成される。ゲート電極Ｇは、電気伝導性物質を含んでもよい。例えば、ゲート電極Ｇは、金属またはポリシリコンを含んでもよい。ゲート電極Ｇを形成する工程は、化学気相蒸着（ＣＶＤ）工程、物理気相蒸着（ＰＶＤ）工程または原子層蒸着（ＡＬＤ）工程を利用することができる。
以上のように本発明は、図面に図示された実施形態を参照して説明されたが、それらは、例示的なものに過ぎず、当該技術分野において当業者であるならば、それらから多様な変形、及び均等な他の実施形態が可能であるという点を理解するであろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって定められるものである。
１００ 基板
２００ 定電流形成層
３２０ ゲート絶縁膜
３３０ ゲートスペーサ
３４０ 層間絶縁膜

Claims (9)

  1. シリコン（Ｓｉ）を含み、ドーピングされて第１導電型を有する、定電流形成層と、
    前記定電流形成層上に位置して前記定電流形成層にコンタクトし、相互離隔されて位置し、ドーピングされて前記第１導電型を有する第１ソース及びドーピングされて前記第１導電型と異なる第２導電型を有する第１ドレインと、
    前記第１ソース上に位置する層間絶縁膜と、
    前記層間絶縁膜上に位置する第２ソース、及び前記第１ドレイン上に位置する第２ドレインと、
    前記第１ソースと前記第１ドレインとの間に介在され、前記第１ソース方向の第１－１端部面が、前記第１ソースにコンタクトし、前記第１ドレイン方向の第１－２端部面が、 前記第１ドレインにコンタクトする、第１チャネルと、
    前記第１チャネルから離隔され、前記第１チャネル上部に位置し、前記第２ソースと前記第２ドレインとの間に介在され、前記第２ソース方向の第２－１端部面が、前記第２ソースにコンタクトし、前記第２ドレイン方向の第２－２端部面が、前記第２ドレインにコンタクトする、第２チャネルと、
    前記第１チャネルの外側面と、前記第２チャネルの外側面と、前記第１ソースの前記第１ドレイン方向の面とのうち、前記第１チャネルとコンタクトする部分以外の部分；前記第２ソースの前記第２ドレイン方向の面のうち、前記第２チャネルとコンタクトする部分以外の部分；前記第１ドレインの前記第１ソース方向の面のうち、前記第１チャネルとコンタクトする部分以外の部分；及び前記第２ドレインの前記第２ソース方向の面のうち、前記第２チャネルとコンタクトする部分以外の部分を覆うゲート絶縁膜と、
    前記第１ソースと前記第１ドレインとの間、及び前記第２ソースと前記第２ドレインとの間に介在されるゲート電極と、を具備する、三進インバータ。
  2. 前記第１ソースと前記第２ソースは、異なる導電型にドーピングされた、請求項１に記載の三進インバータ。
  3. 前記第１ドレインと前記第２ドレインは、異なる導電型にドーピングされた、請求項２に記載の三進インバータ。
  4. 前記ゲート電極は、前記第１チャネルと前記第２チャネルとの間を充填する、請求項１に記載の三進インバータ。
  5. 前記ゲート電極は、前記ゲート絶縁膜の前記第１チャネルを取り囲む部分と、前記ゲート絶縁膜の前記第２チャネルを取り囲む部分と、を取り囲む、請求項４に記載の三進インバータ。
  6. 基板上に、ドーピングされて第１導電型を有する定電流形成層を形成する段階と、
    定電流形成層上に、第１犠牲層、第１犠牲層上の第１チャネル、第１チャネル上の第２犠牲層、第２犠牲層上の第２チャネル、及び第２チャネル上の第３犠牲層を含み、第１方向に延長された、ゲート構造体を形成する段階と、
    第１方向と交差する第２方向に延長され、ゲート構造体と交差するダミーゲートを形成する段階と、
    定電流形成層上に位置して定電流形成層にコンタクトするように、該ダミーゲートの一側に、第１チャネルの第１－１端部面にコンタクトする第１ソースを形成し、定電流形成層上に位置して定電流形成層にコンタクトするように、該ダミーゲートの他側に、第１チャネルの第１－２端部面にコンタクトする第１ドレインを形成する段階と、
    第１ソースが第１導電型を有するようにドーピングし、第１ドレインが第１導電型と異なる第２導電型を有するようにドーピングする段階と、
    該第１ソース上に、層間絶縁層を形成する段階と、
    該層間絶縁層上に、第２チャネルの第２－１端部面にコンタクトする第２ソースを形成し、第１ドレイン上に、第２チャネルの第２－２端部面にコンタクトする第２ドレインを形成する段階と、
    該ダミーゲートを除去する段階と、
    該第１犠牲層、該第２犠牲層及び該第３犠牲層を除去する段階と、
    該第１チャネルの外側面と、該第２チャネルの外側面と、該第１ソースの第１ドレイン方向の面とのうち、該第１チャネルとコンタクトする部分以外の部分；該第２ソースの第２ドレイン方向の面のうち、該第２チャネルとコンタクトする部分以外の部分；該第１ドレインの第１ソース方向の面のうち、該第１チャネルとコンタクトする部分以外の部分；及び該第２ドレインの第２ソース方向の面のうち、該第２チャネルとコンタクトする部分以外の部分と、を覆うゲート絶縁膜を形成する段階と、
    該第１ソース及び該第１ドレインと、該第２ソースと該第２ドレインとの間に介在されるゲート電極を形成する段階と、を含む、三進インバータ製造方法。
  7. 第２ソースを第１ソースと異なる導電型にドーピングし、第２ドレインを第１ドレインと異なる導電型にドーピングする段階をさらに含む、請求項６に記載の三進インバータ製造方法。
  8. 前記ゲート電極を形成する段階は、第１ソースと第１ドレインとの間と、第２ソースと第２ドレインとの間とのダミーゲートが除去された空間を充填するように、該ゲート電極を形成する段階である、請求項６に記載の三進インバータ製造方法。
  9. 前記ゲート電極を形成する段階は、ゲート絶縁膜の第１チャネルを取り囲む部分と、該ゲート絶縁膜の第２チャネルを取り囲む部分とを取り囲むように、該ゲート電極を形成する段階である、請求項６に記載の三進インバータ製造方法。
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