JP7329876B2 - ポリマーに記憶されたデータの書込みおよび読出しのための改善されたシステムおよび方法 - Google Patents

ポリマーに記憶されたデータの書込みおよび読出しのための改善されたシステムおよび方法 Download PDF

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Description

関連出願の相互参照
本出願は、２０１８年９月７日に出願した米国仮特許出願第６２／７２８，６５６号の利益を主張するとともに、２０１９年５月２日に出願した米国仮特許出願第６２／８４２，３７３号の利益も主張する。上記出願の各々の内容全体は、法により認められる最大限に、参照により本明細書に組み込まれる。
本発明は、ナノポアデバイスを用いた情報の記憶および検索のための新規な方法およびシステムに関する。
記憶デバイスの容量がより大きくなるとともに記憶デバイスがさらに小さくなる状況において、さらにより多くのデータを物理媒体上または物理媒体内に記憶する継続的な要求がある。伝えられるところによれば、記憶されるデータの量は、２年ごとにサイズが２倍になる。また、ハードドライブ、光学媒体、および磁気テープなどの既存のデータ記憶媒体は、比較的不安定であり、長期間の保管の後では破損してしまう。
長期間、例えば、数十年間または数百年間、大量のデータを記憶する代替の手法が差し迫って必要とされている。
本発明は、以下の詳細な説明および添付図面からより十分に理解されよう。
図１は、本開示の実施形態による、ナノポアメモリセルのアレイの回路ブロック図である。 図２は、本開示の実施形態による、透明上部および電極を有する一群の接続された３チャンバセルナノポアデバイスの部分斜視図である。 図３は、本開示の実施形態による、透明上部および電極を有する一群の接続された３チャンバセルナノポアデバイスの一代替実施形態の部分斜視図である。 図４は、本開示の実施形態による、読出し／書込みメモリコントローラおよびナノポアメモリチップのブロック図である。 図５は、本開示の実施形態による、コンピュータシステムのブロック図である。 図６は、本開示の実施形態による、読出し／書込みメモリコントローラ、およびフルイディクス（ｆｌｕｉｄｉｃｓ）／試薬のための計器を示すナノポアメモリシステムを示すブロック図である。 図７は、本開示の実施形態による、メモリストリング上のビットの３つの異なるデータ形式リストを示す。 図８は、本開示の実施形態による、行内のセルごとのメモリストリング上のビットのデータ形式リストを示す。 図９は、本開示の実施形態による、行内のセルごとのメモリストリング上のビットの代替のデータ形式リストを示す。 図１０は、本開示の実施形態による、行内のメモリセルに対するメモリストリング上のビットの代替の並列データ記憶形式リストを示す。 図１１は、本開示の実施形態による、４つのａｄｄチャンバ（ａｄｄ ｃｈａｍｂｅｒ）メモリセル、および代替の正方形形状の平面図、ならびに対応する２ビットの二進コードまたはＤＮＡ塩基コードを示す。 図１２は、本開示の実施形態による、複数（Ｍ個）のメモリセルを示し、各セルは、Ｍ桁を有するベースＮのワードを生成するように構成されたＮ個の付加チャンバを有する。 図１３は、本開示の実施形態による、ビットレート制御ロジックのブロック図である。 図１４は、本開示の実施形態による、ナノポアポリマーメモリシステムのコンポーネントの最上位のブロック図である。 図１５は、本開示の実施形態による、セルのアレイの斜視図、および単一セルの半分の拡大図である。 図１６は、本開示の実施形態による、アレイの下方に配設された装填チャンバ（ｌｏａｄｉｎｇ ｃｈａｍｂｅｒ）を有するとともに、セルのデブロックチャンバに流体的に接続されている図１５の図を示す。 図１７は、本開示の実施形態による、デブロックチャンバの底部に３つの微細穴を有するとともに、デブロックチャンバの下方に配設（取り外し可能、または固定可能）された装填チャンバを有するメモリセルの斜視図である。 図１８は、本開示の実施形態による、デブロックチャンバの底部に複数の微細穴を有するとともに、デブロックチャンバの下方に配設された装填チャンバを有するメモリセルのアレイの斜視図である。
好ましい実施形態の以下の説明は、本質的に例示にすぎず、本発明、その用途、または使用を少しも限定する意図はない。
以下の共同所有された係属中の特許出願は、本明細書に記載されたものに関連した主題を含み、そのそれぞれは、本明細書により、適用可能な法律によって許容される最大限まで全体として参照により組み込まれる：２０１７年８月２９日に出願された米国特許出願第１５／６９０，１８９号、および２０１８年５月２日に出願された米国特許出願第１５／９６９，７４５号。
特に、いくつかの態様または実施形態では、本開示は、ナノポアベースのデバイス内のポリマー上にデータを記憶するシステムおよび方法において、少なくとも２つのａｄｄチャンバおよび「デブロック」／「デプロテクト（ｄｅ－ｐｒｏｔｅｃｔ）」チャンバを含む少なくとも３つのチャンバを有する「メモリセル」を用意することであって、各ａｄｄチャンバは、ポリマーがａｄｄチャンバに出入りすることを可能にするように配置されたナノポアを有し、各ａｄｄチャンバは、ポリマーがそれぞれのａｄｄチャンバに入るときにポリマーに固有コードを付加するように配置され、「デブロック」チャンバは、ポリマーがそれぞれのａｄｄチャンバに入るときにポリマーがコードを受け取ることを可能にするように配置されている、「メモリセル」を用意することと、ポリマー上にデジタルデータパターンを生成するように所定のデジタルデータパターンに基づいてコードをポリマーに付加するようにポリマーを「デブロック」チャンバからナノポアを通ってａｄｄチャンバへ連続的に誘導することとを含む、システムおよび方法を提供する。
図１を参照すると、本開示の実施形態に対するナノポアベースの「メモリチップ」６７００の概略回路ブロック図が示されている。特に、メモリチップ６７００は、複数のナノポアベースの「メモリセル」６７０２（または「ストレージセル」または「データ記憶セル」）を有してよく、それぞれは、データを記憶する能力を有する。各「メモリセル」６７０２は、前述の特許出願において説明されたもの（これは、参照により組み込まれる）に類似しているセル構造を備えたマルチチャンバのナノポアベースの流体セル６７０４を有する［例えば、ナノポアを備えた膜、および「メモリストリング」６５５０（前述の特許出願において説明されたように、例えば、ＤＮＡまたは他のポリマー）を有する。「メモリセル」６７０２は、本明細書に記載されたデータ記憶（または書込みまたは付加）および／またはデータ検索（または読出しかまたはシークエンシング）機能を与えるために、流体セル部分６７０４とインターフェースをとる任意の固体状態または半導体の受動回路もしくは能動回路、またはチップ層もしくはコンポーネントを含むことができる。
図２および図３を参照すると、図２に示され、前述の特許出願に記載されたような、メモリセル６７０２は、（電気的および流体的に）共に接続されてよく、３チャンバメモリセルが、共通の流体「Ａｄｄ」チャネルおよび共通の「Ａｄｄ」電極、ならびに独立した「デブロック」チャンバを有するようになっている。必要に応じて、本明細書に記載された任意の個数のチャンバおよび任意のセル構成が、使用されてよい。いくつかの実施形態では、メモリセルは、図３に示されたように構成されてよく、これは、その図６５に関して前述の特許出願に記載されている。
特に、例えば、図２を参照すると、本開示のいくつかの実施形態に対するナノポアメモリチップの３チャンバのナノポアベースのセル６５００（各セルは、本明細書に上述されたものに類似している）からなるグルーピングの選択的な透明表面を有する部分斜視図が示されている。特に、４つの３チャンバセル６５０６、６５０８、６５１０、６５１２からなる群は、共に接続されており、それによって各接続されたセル６５０６～６５１２の左上側（または上部）のチャンバ６５０２（Ａｄｄ「０」チャンバ）は、共に流体的に接続されて、Ａｄｄ「０」流れチャネルまたはＡｄｄ「０」チャンバ６５０２を形成する。加えて、各接続されたセル６５０６～６５１２の右上側（または上部）のチャンバ６５０４（Ａｄｄ「１」チャンバ）も、共に流体的に接続されて、別個のＡｄｄ「１」流れチャネルまたはＡｄｄ「１」チャンバ６５０４を形成する。加えて、Ａｄｄ「０」チャンバ（またはチャネル）６５０２は、共通の電極６５２０を有し、Ａｄｄ「１」チャンバ（またはチャネル）６５０４は、異なる共通の電極６５２２を有する。いくつかの実施形態では、ａｄｄチャネルごとに共通の電極を与える単一の金属性または伝導性ストリップがあってよく、いくつかの実施形態では、チップ内の配線によって接続される別個の電極があってよい。
また、本明細書に開示された実施形態およびセル設計のいずれかは、分子構造またはデータを測定するかまたは読み出すために、前述の特許出願において詳細に記載された縦方向共振器設計（ＬＮＰＲ：ｌｏｎｇｉｔｕｄｉｎａｌ ｒｅｓｏｎａｔｏｒ ｄｅｓｉｇｎ）および／または横方向共振器設計（ＴＮＰＲ：ｔｒａｎｓｖｅｒｓｅ ｒｅｓｏｎａｔｏｒ ｄｅｓｉｇｎ）を用いて使用されてよい。特に、横方向共振器設計（ＴＮＰＲ）、横方向電極６５９０は、ナノポア６５２８のうちの１つまたは複数のまわりに配設されてよい。また、ハードウェアおよびソフトウェアロジックならびに制御ロジックと、本明細書に示された実施形態とは、ＬＮＰＲおよび／またはＴＮＰＲ構成と共に使用することもできる。
集合的なＡｄｄチャネル６５０２、６５０４の下方に、本明細書に上述されたものに類似する個々の「デブロック」チャンバ６５３０～６５３６があり、これらは他のチャンバから流体的かつ電気的に隔離されている。各デブロックチャンバ６５３０～６５３６の底部には、対応する個々に制御可能な「デブロック」電極があり、例えば、図６５において見られるデブロック電極６５１４、６５１６は、それぞれ、デブロックチャンバ６５３４、６５３６に対応する。また、セル６５０６～６５１２のための上側のチャンバは、膜６５２９を貫く対応するナノポア６５２８をそれぞれ有する。また、この例では、流体セル６５１２は、左上のＡｄｄ「０」チャンバ６５３７、および右上のＡｄｄ「１」チャンバ６５３９を有する。流体セル６５０２～６５１２のためのＡｄｄ「０」チャンバは、流体チャネル６５０２を介して流体的に接続されるが、流体セル６５０２～６５１２のためのＡｄｄ「１」チャンバは、流体チャネル６５０４を介して流体的に接続され、各流体セル６５０６～６５１２は、独立したメモリストレージストリング（例えば、ＤＮＡまたはポリマー）６５５０を有し、これは、ナノポア６５５０を通り抜けてＡｄｄ「１」またはＡｄｄ「０」チャンバに入り、その対応するデブロックチャンバ６５３０～６５３６に戻る一端を有し、これは、他のチャンバ（この例では）から流体的および電気的に隔離されている。したがって、各３チャンバ流体セル６５０６～６５１２は、独立したメモリストレージセル、またはメモリセル（以下にさらに説明される）を表す。
図６５の構成は、全てのＡｄｄ「０」電極が共に接続され、全てのＡｄｄ「１」電極が別々に共に接続され、デブロック電極が個々に制御されるので、読出し（または付加）は、「０」を書き込む必要がある全てのセルが同時に書き込まれ得るＡｄｄ「０」周期と、それに続く「１」を書き込む必要がある全てのセルが同時に全て書き込まれ得るＡｄｄ「１」周期などの書込み（または付加）「周期」時に行われ得る。必要に応じて、他のデータ書込み周期または手法が使用されてよい。
加えて、Ａｄｄ「０」およびＡｄｄ「１」チャネル６５０２、６５０４は、それぞれ、矢印６５０３～６５０５によって示されるように、前または後ろから流体が充填され（またはフラッシュされるもしくは洗浄され、または空にされ）てよく、デブロックチャンバ６５３０～６５３６は、それぞれ、矢印６５４０～６５４６によって示されるように、側面から流体が充填され（またはフラッシュされるもしくは洗浄され、または空にされ）てよい。あらゆるＡｄｄ「１」チャンバが流体的および電気的に接続される必要はなく、またはあらゆるＡｄｄ「０」チャンバが流体的および電気的に接続される必要はない。多数のそれらがそのように接続される場合、そのことは、効率をもたらし、一般に、セルがより多く接続されるほど、より良い効率が実現され得る。
また、ポリマー（またはＤＮＡ）または「ストリング」もしくはメモリストリング６５５０全体は、例えば、デブロックチャンバ６５３６に点６５５２として示される中央のデブロックチャンバ６５３６の表面にポリマー６５５０の一端を結合する（または繋ぐかもしくは取り付ける）ことによって、中央のデブロックチャンバから完全に出て行くのを防ぐことができる。デブロックチャンバ６５３６内の他の位置が、それが所望の機能要件および性能要件を満たすという条件で、ポリマーを繋ぐために使用されてよい。いくつかの実施形態では、構造６５５４、例えば、ビード、粒子、もしくはオリガミ、または他の構造が、ポリマー６５５０の一端に取り付けられてよく、ポリマーがナノポア６５５０を通ってデブロックチャンバ６５３６から去るのを防ぐ。同様の基準は、他のデブロックチャンバ６５３０～６５３４内のポリマーメモリストリング６５５０について当てはまる。
データを記憶するために使用されるポリマー６５５０は、本明細書に説明されるようにＤＮＡであってよく、またはそれは、本明細書に記載された特性を有する任意の他のポリマーまたは他の材料であってよい。データを記憶するために使用されるポリマー６５５０は、は、本明細書において「メモリポリマー」または「メモリストリング」とも呼ばれ得る（そのストリングのような外観による）。
図３を参照すると、本開示のいくつかの実施形態に対するナノポアメモリチップの３チャンバのナノポアベースのセル６６００（各セルは本明細書に上述されたものに類似している）からなるグルーピングの選択的な透明表面を有する部分斜視図が示されている。特に、図６５に類似して、４つの３チャンバセル６６０６、６６０８、６６１０、６６１２からなる群は、共に接続されて、それによって各接続されたセル６６０６～６６１２の左上側（または上部）のチャンバ６６０２（Ａｄｄ「０」チャンバ）は、共に流体的に接続されて、Ａｄｄ「０」流れチャネル６６０２を形成する。加えて、各接続されたセル６６０６～６６１２の右上側（または上部）のチャンバ６６０４（Ａｄｄ「１」チャンバ）も、共に流体的に接続されて、別個のＡｄｄ「１」流れチャネル６６０４を形成する。しかしながら、本実施形態では、セル６６０６～６６１２に関連したＡｄｄ「０」チャンバは、別個の電極６６２０～６６２６を有し、セル６６０６～６６１２に関連したＡｄｄ「１」チャンバは、別個の電極６６３０～６６３６も有する。この流体および電極配置は、図２７と共に上で本明細書に記載および図示されたものに類似している。いくつかの実施形態では、上側のチャンバ（Ａｄｄ「０」およびＡｄｄ「１」）は、ＤＮＡの経路を制御しようとするときに隣接したＡｄｄチャンバ（Ａｄｄ ｃｈａｍｂｅｒ）間の潜在的な電気的なクロストークを避けるために、互いから流体的に分離または隔離され得る。
また、図２について、デブロックチャンバは、電極は別個に制御されるが、流体的に接続され得る。その場合には、チャネル間のクロストークが存在する可能性があり、例えば、近くのＤＮＡは、隣接したセルのそばで見られる電場および／または電流の流れによって引き付けられる。
いくつかの実施形態では、電極は、セルの底部から立ち上がるまたはセルの中に下に突出する三角形または角錐などの３Ｄ形状を有してよい。その場合には、電極は、より的を狙った、焦点が合った、またはより近い電場をそのセルについてのナノポアに発生させるように構築されてよく、これは、流体的に接続されているが、電気的に分離されている隣接したセル間のクロストークを減少させることができる。
メモリストリング（またはＤＮＡもしくはポリマー）がとても長くなる場合、それは、一方のａｄｄチャンバから他方の上部を通って巻き付く可能性がある。この問題を避けるために、流れチャネルに沿って隣接したセル間に配設された部分的な壁があってよく、それによって、長いＤＮＡのために、隣接したナノポア間の距離をずっと長くさせる。
Ａｄｄチャンバの下方には、共通の「デブロック」チャンバ６６４０があり、これは、本明細書に上述されたものに類似している全ての上側のＡｄｄチャンバに共通である。共通のデブロックチャンバ６５４０の底部には、共通のデブロック電極６６４２がある。また、セル６６０６～６６１２のための上側のチャンバは、膜６５２９を通る本明細書に上述されたものに類似しているナノポア６５２８をそれぞれ有し得る。
加えて、デブロックチャンバ６５４０は、（セルの構造的構成に応じて）側面から流体を充填することができる。いくつかの実施形態では、デブロックチャンバ６５４０は、矢印６６５０によって示されるように、左（または右側）から充填することができる。他の実施形態では、デブロックチャンバ６５４０は、矢印６６５２によって示されるように、前（または後ろ）側から充填することができる。
また、ＤＮＡまたはポリマー「ストリング」（またはメモリストリング）６５５０全体は、中央のデブロックチャンバ６６４０の表面にポリマー６５５０の一端を結合する（または繋ぐか）ことによって、例えば、セル６６１２について点６５５２として示される中央のデブロックチャンバから完全に出て行かせないことができる。同様の配置は、他のセル６６０６～６６１０について当てはまる。他の位置が、それが所望の機能要件および性能要件を満たすという条件で、ポリマーを繋ぐために使用されてよい。
図１を参照すると、「メモリセル」６７０２は、Ｍ行およびＮ列を有するメモリセルのＭｘＮアレイとして構成されてよく、各セル６７０２は、ＣＭ，Ｎと名付けられる。より具体的には、第１の行におけるセル６７０２は、Ｃ１，１～Ｃ１，Ｎと名付けられ、最後の行におけるセル６７０２は、ＣＭ，１～ＣＭ，Ｎと名付けられる。ＭおよびＮは、所望の機能および性能を与える任意の値であってよく、Ｍ、Ｎは、メモリチップの所望の実装面積サイズおよび各メモリセルのサイズに応じて、それぞれ１程度の小ささ、および１００万、１０００万、１億、１０億、または１兆以上ほどの大きさであり得る。
メモリチップ６７００は、ライン６７１０上においてＡｄｄ「０」入力ＤＣ電圧を有し、これは、各Ａｄｄ「０」電極に電気的に接続される（本明細書に記載されたように、直接、またはオンチップ回路またはコンポーネントを介して）。ライン６７１０上のＡｄｄ「０」入力ＤＣ電圧は、Ａｄｄ「０」電極を所望の電圧状態（本明細書に説明されているよう）に駆動して、メモリストリング６５５０（本明細書に説明されるように、ＤＮＡまたは他のポリマー）を流体セル６７０４の所望のチャンバに位置付ける（または移動させるかもしくは誘導する）のを助ける。この構成では、メモリセルごとの全てのＡｄｄ「０」電極は、図２に示されるように、共有もしくは共通であり、または電気的に接続されている。
メモリチップ６７００は、各Ａｄｄ「１」電極に電気的に接続されている（本明細書に記載されたように、直接、またはオンチップ回路またはコンポーネントを介して）、ライン６７１２上のＡｄｄ「１」入力ＤＣ電圧も有する。ライン６７１０上のＡｄｄ「１」入力ＤＣ電圧は、Ａｄｄ「１」電極を所望の電圧状態（本明細書に説明されている）に駆動して、メモリストリング６５５０（本明細書に説明されるように、ＤＮＡまたは他のポリマー）を流体セル６７０４の所望のチャンバに位置付ける（または移動させるかもしくは誘導する）のを助ける。この構成では、メモリセルごとの全てのＡｄｄ「１」電極６５２２は、図２に示されるように、共有もしくは共通である。
メモリチップ６７００は、複数のライン（またはバス）６７１４上に「デブロック」入力ＤＣ電圧も有し、そのそれぞれは、各セル６７０２内の対応する「デブロック」電極に電気的に接続されている（本明細書に記載されたように、直接、またはオンチップ回路またはコンポーネントを介して）。デブロック入力ＤＣ電圧は、所与のセルについての対応するデブロック電極を所望の電圧状態（本明細書に説明されている）に駆動して、メモリストリング６５５０（本明細書に説明されるように、ＤＮＡまたは他のポリマー）を流体セル６７０４の所望のチャンバに位置付ける（または移動させるかもしくは誘導する）のを助ける。この構成では、各デブロック電極は、図２に示されるように、独立して駆動され、したがって、デブロックに複数の電気接続またはバス（またはデブロックバス）６７１４を必要とする。メモリセル６７０２の各行には、対応する本数のデブロック入力ＤＣ電圧ラインが設けられる。例えば、第１の行には、その行内のＮ個のセル６７０２に給電するＮ個のデブロックライン６７１６のセットがあり、最後の行Ｍ内には、行Ｍ内のＮ個のセル６７０２に給電するＮ個のデブロックライン６７１８の別個のセットがある。
それぞれ、ライン６７１０、６７１２、６７１４上のＤＣ入力電圧Ａｄｄ「０」、Ａｄｄ「１」、およびデブロックは、本明細書においてＤＣ「誘導」電圧ＶＳＴ（あるいはポリマーもしくはＤＮＡ誘導電圧またはメモリストリング誘導電圧）と呼ばれ得るが、これは、それらが適切な時間にポリマーメモリストリングを流体セル６７０４の適切なチャンバに「誘導」して、所望の結果を実現する、例えば、「０」または「１」をメモリストリング上へ書き込むもしくは付加するか、または何もしないか、あるいはメモリストリングを特定のチャンバに移動させて、データを書き込むもしくは読み出すこと、または検証試験を実行することなどを可能にするために使用されるためである。それぞれライン６７１０、６７１２、６７１４上のＤＣ入力電圧Ａｄｄ「０」、Ａｄｄ「１」、およびデブロックは、本明細書に記載されたように、本明細書に記載された機能を実行するための適切なロジックを有するコンピュータベースのコントローラ回路もしくはロジックまたはデバイスから与えられてよい。
メモリチップ６７００は、それぞれ、ライン６７２０、６７２２上のＡＣ入力電圧Ｖｉｎ、およびＡＣ出力電圧Ｖｏｕｔも有する。ライン６７２０上のＡＣ入力電圧Ｖｉｎは、本明細書に記載されたように、並列に各メモリセル６７０２に電気的に接続されている。ＡＣ Ｖｉｎは、ライン６７２０上のＡＣ信号、例えば、ｒｆまたは無線周波数信号を各メモリセル６７０２に与え、メモリセルは、共振器またはナノポアポリマー共振器（ＮＰＲ：Ｎａｎｏｐｏｒｅ Ｐｏｌｙｍｅｒ Ｒｅｓｏｎａｔｏｒ）であるように構成され、前述の特許出願に説明されたように、それぞれは、入力ＡＣ Ｖｉｎに対して異なる周波数応答を有する。ライン６７２０は、本明細書に記載されたように、ナノポアポリマー共振器（ＮＰＲ）、流体セル構成、電極構成、または他の要因のために使用される回路構成に応じて、図１に示されたものとは異なるチップ上のメモリセル６７０２および／または電子コンポーネント、電極、および流体セル６７０４を内部において接続することができる。ライン６７２０上のＡＣ入力電圧Ｖｉｎは、本明細書に記載されたように、コンピュータベースのコントローラ回路もしくはロジックまたはデバイスから与えられてよく、これは、適切なＡＣ入力電圧Ｖｉｎを与えるとともに、前述の特許出願に記載された機能を実行するために適切なロジックを有する。
各メモリセル６７０２からの合わさった周波数応答は、オンチップ増幅器（またはプリアンプ）５３２０へ与えられてよく（前述の特許出願においてその中で図５３に関して記載されるように）、これは、合わさった周波数応答を示すライン６７２２上のＡＣ出力電圧Ｖｏｕｔを与える。ライン６７２２上のＡＣ出力電圧Ｖｏｕｔは、コンピュータベースの処理回路もしくはロジックまたはデバイスに与えられてよく、これは、本明細書に記載されたように、適切なロジック、例えば、アナログ／デジタル（Ａ／Ｄ）変換、およびデジタル信号処理（ＤＳＰ）ロジックを有し、これによりメモリストリング６５５０上に記憶されたデータを読み出し、前述の特許出願に記載されたように他の機能を実行することができる。前述の特許出願に記載されたように、ｄｃバイアス電流測定などの他の読出し技法が、必要に応じて使用されてよい。
いくつかの実施形態では、ナノチップは、例えば、前述の特許出願において図２３～図２９に示されるように製造することができる。例えば、一形式において、各ポリマー鎖は、２つまたは４つの付加チャンバに関連しており、２つの付加チャンバ形式は、二進コードをポリマーに符号化するのに役立ち、４つの付加チャンバ形式は、カスタムのＤＮＡ配列を行うのに特に役立つ。各付加チャンバは、別個に制御可能な電極を含む。付加チャンバは、緩衝剤中のポリマーにモノマーを付加するために試薬を収容する。付加チャンバは、付加チャンバ内に付加された保護されたモノマーまたはオリゴマーを脱保護するために、複数の付加チャンバに共通であり得るとともに脱保護試薬および緩衝剤を収容するリザーブチャンバから１つまたは複数のナノポアを備える膜によって分離される。ナノチップは、多くのポリマーの並列の合成を可能にするために付加チャンバセットの多様性を含む。
いくつかの実施形態では、本開示は、ナノポアベースのチップ内で、インサイチュでポリマー上のデータを記憶するおよび読み出す方法であって、「１」ビットをポリマーに付加するように配置されたＡｄｄ「１」チャンバ、「０」ビットをポリマーに付加するように配置されたＡｄｄ「０」チャンバ、ならびにポリマーがそれぞれＡｄｄ「１」またはＡｄｄ「０」チャンバに入るときにポリマーが「１」ビットおよび「０」ビットを受け取ることを可能にするように配置された「デブロック」チャンバとを含む少なくとも３つのチャンバを有するセルを用意することと、ポリマー上にデジタルデータパターンを生成するように所定のデジタルデータパターンに基づいて「デブロック」チャンバからナノポアを通ってＡｄｄ「１」チャンバまたはＡｄｄ「０」チャンバへポリマーを連続的に誘導することと、チップ上のナノポアポリマー共振器（ＮＰＲ）の共振周波数応答、またはｄｃバイアス電流の変化、あるいは前述の特許出願に記載されている他の検出技法、または任意の他の検出技法を用いて、ポリマー上に記憶されたデジタルデータをそれがナノポアを通過するときに読み出すこととを含む方法を提供する。
図４を参照すると、本開示の実施形態による、および前述の特許出願に記載されたような、ナノポアベースのメモリチップ６７００（図１）と、メモリ読出し／書込みコントローラ６８０２とを有する読出し／書込みメモリ記憶システム６８００の最上位のハードウェアブロック図が示されている。特に、メモリ読出し／書込みコントローラ６８０２は、ライン上にメモリチップ６７００に書き込まれる入力データを受け取る書込みコントローラロジック６８０４と、ライン６８０８上にデータを記憶するためのアドレス（またはラベルまたはポインタなど）とを有してよく、ナノポアメモリチップ６７００へのライン６７１０、６７１２、６７１４上で、それぞれＤＣ誘導電圧Ａｄｄ「０」、Ａｄｄ「１」およびデブロックを与える。書込みコントローラ６８０４は、Ｐｒｏｃ．／Ｍｅｍ．ボックス６８１０によって示されるように、本明細書に記載された機能を与える必要に応じて、適切なハードウェア、ソフトウェア、およびファームウェアを有する（任意のマイクロプロセッサもしくはマイクロコンピュータベースのプロセッサチップもしくはデバイス、および／またはメモリストレージを含む）。
加えて、書込みコントローラ６８０４は、書込み（または付加）周期クロック６８１２（または発振器）を与えることもでき、これは、メモリチップ６７００が「０」または「１」ビットを書き込む（または付加するかまたは記憶する）ときを決定する。特に、書込みコントローラチップ６８０４は、メモリチップ６７００に「１」または「０」をメモリセルへ書き込ませるために、書込み周期クロック６８１２に基づいてＤＣ誘導電圧（Ａｄｄ「０」、Ａｄｄ「１」、デブロック）を与える。図２を用いて本明細書において上述されたように、いくらかのセル構成では、全てのＡｄｄ「０」電極が共に接続され、別々に全てのＡｄｄ「１」電極が共に接続され、デブロック電極が個々に制御されるとき（図２におけるように）など、データビットの書込み（または付加）は、「０」を書き込む必要がある全てのセルを同時に書き込むことができるＡｄｄ「０」周期などの書込み（または付加）「周期」と、これに続く「１」を書き込む必要がある全てのセルを同時に全て書き込むことができるＡｄｄ「１」周期に行われてよい。書込み周期クロックは、書込みを要求するデバイスまたはプラットフォームまたはコンピュータバスがメモリチップの書込みステータスを決定することを可能にするためにライン６８１４上に書込み周期信号を与える。他のデータ書込み周期、タイミング、または手法が、必要に応じて使用されてよい。
いくつかの実施形態では、書込みコントローラ６８０４は、ある一定のデータがメモリチップ６７００に書き込まれることを要求する書込み要求（Ｗ－ＲＥＱ）信号など、システムまたはコンピュータバスからの制御信号をライン６８２０上で受け取ることもでき、書込みコントローラ６８０４は、要求されたデータがメモリチップ６７００に書き込まれたときを示す書込み（または付加）完了（Ｗ－ＣＯＭ）信号をライン６８２２に与えることもできる。
メモリ読出し／書込みコントローラ６８０２は、メモリ読出しコントローラロジック６８５０を有することもでき、これは、メモリチップ６７００から読み込まれることが望まれるデータの記憶位置に対応するライン６８５２上で読出しアドレス（またはラベルまたはポインタなど）を受け取ることができ、メモリチップ６７００から読み出される要求されたデータをライン６８５４上に与える。読出しコントローラ６８５０は、ＡＣ入力電圧信号Ｖｉｎをライン６７２０上でメモリチップ６７００に与えるために必要なロジックおよびコンポーネントを有することもできる。ＡＣ入力電圧Ｖｉｎは、本明細書に記載されたように、メモリチップ６７００におけるナノポア共振器（ＮＰＲ）の帯域幅に対応する周波数成分を有するＡＣ ｒｆ（無線周波数）信号である。Ｖｉｎ信号を与えるために、読出しコントローラ６８５０は、周波数発振器ロジック６８５８（プログラム可能またはプログラム不可能）を有することができ、これは読出しコントローラロジックがナノポアメモリチップ６７００から要求されたデータを読み込むことを可能にするために、必要な周波数成分（本明細書に説明されている）を与える。本明細書に説明されるように、ＡＣ Ｖｉｎ信号は、直接合成され、複数のプローブ周波数を組み合わせることができるとともに、単一の広帯域信号、または時間掃引されたまたは時間ステップの周波数信号、あるいは前述の特許出願に記載されたような本明細書に記載された機能を与える任意の他のＡＣ信号であり得る。
読出しコントローラ６８５０も、ライン６８５４からデータを読み出すと、ライン６７２２上のメモリチップ６７００から出力ＡＣ Ｖｏｕｔ電圧を受け取り、本明細書または前述の特許出願に説明されるように、Ｖｏｕｔ信号にＡ／Ｄ変換およびデジタル信号処理を（例えば、オンボードＡ／Ｄ変換ロジック６８６２、およびＦＦＴ（高速フーリエ変換）ロジック６８６４を使用して）実行して、特定の読出しアドレスにおける所望のデータの値を決定し、出力データを与える。
読出しコントローラ６８５０は、Ｐｒｏｃ．／Ｍｅｍ．ボックス６８５６によって示されるように、本明細書に記載された機能を与える必要に応じて、または前述の特許出願に記載されたように、適切なハードウェア、ソフトウェア、およびファームウェア（任意のマイクロプロセッサまたはマイクロコンピュータベースのプロセッサチップもしくはデバイス、および／またはメモリストレージを含む）を有する。
加えて、読出しコントローラ６８５０は、書込み周期クロック６８１２（または発振器）からライン６８１４上で書込み（または付加）周期クロック信号を受け取ることもでき、これは、上述したように、メモリチップ６７００が「０」または「１」ビットを書き込む（または付加するもしくは記憶する）ときを決定する。特に、コントローラチップ６８０４は、メモリチップ６７００に「１」または「０」をメモリセルに書き込ませるために書込み周期クロック６８１２に基づいてＤＣ誘導電圧（Ａｄｄ「０」、Ａｄｄ「１」、デブロック）を与える。本開示を用いた書込みの行為は、ＤＮＡ（またはポリマーもしくはメモリストリング）がナノポアを通過して、Ａｄｄビットへ至る所望のチャンバに入り、デブロックチャンバへ出戻るときにナノポアをまた通過することを要求するので、書込み周期クロック信号は、前述の特許出願における図６９と共に説明されるように、データを読み込む最良の時間であるときを決定するために、読出しコントローラ６８５０によって使用することもできる。
いくつかの実施形態では、読出しコントローラは、コントローラ６８０４がライン６７１０～６７１４上に必要な誘導電圧（Ａｄｄ「０」、Ａｄｄ「１」、デブロック）を与えることを要求するように読出し信号６８６０を書込みコントローラ６８０４に与えて、メモリストリング６５５０（図１）にナノポアを通過させてメモリストリングの読み込みを可能にすることができる。
いくつかの実施形態では、読出しコントローラ６８５０は、ある一定のデータがメモリチップ６７００から読み込まれることを要求する読出し要求（ＲＤ－ＲＥＱ）信号をライン６８７０上で受け取ることもでき、読出しコントローラ６８５０は、要求されたデータがメモリチップ６７００から読み込まれたときを示すための読出し完了（ＲＤ－ＣＯＭ）信号をライン６８２２上に与えることもできる。メモリコントローラ６８０２は、必要に応じて、たった１つの機能、例えば、ナノポアチップへの読出しまたは書込みを実行することができ、あるいはそれは、必要に応じて、これらの機能（読出しおよび書込み）の両方を実行することができる。
図５を参照すると、ナノポアメモリシステム６８００は、アドレス／データ／制御バス６８７０と交信することができるとともに、別個のメモリコントローラ６８７６と交信することもできるより大きいコンピュータシステムの一部であってよく、その全ては、１つまたは複数のＣＰＵ／プロセッサ６８７４と交信する。例えば、図４に示された番号６８２０、６８２２、６８０６、６８０８、６８１４、６８５２、６８５４、６８７２、６８７０などの読出し／書込みアドレス、ならびに／あるいはデータ入力ライン、出力ライン、および／または制御ラインのうちの１つまたは複数は、バス６８７２もしくはメモリコントローラ６８７６から受け取ることができ、またはそれに与えることができる。コンピュータシステム６８７０は、ユーザ６８７８およびディスプレイ画面６８８０とインターフェースをとることができる。
図６を参照すると、ナノポアチップ６７００（図１）は、図４と共に本明細書に上述されたように、記憶システム７５００全体の一部として、読出し／書込みメモリコントローラ６８０２と交信することができ、これは、ライン７５０４によって集合的に示されるように、電圧（ＡＣおよびＤＣ）を制御して、ポリマーをＡｄｄビットに誘導および制御し、ならびに／またはメモリストリング上でビットを読み込むことができる。メモリチップ６７００は、ライン７５０６上で計器７５０２とインターフェースをとることもでき、これは、本明細書に説明されるように、緩衝剤、酵素、および／またはポリマーもしくはＤＮＡ（または他のメモリストリング）でチップを充填するようにフルイディクスをメモリチップに与えることができる。計器７５０２およびメモリコントローラ６８０２は、ユーザ６８７８と交信することできるとともに、ディスプレイ６８８０を有することができる図５と共に記載および図示されるものなどのコンピュータシステム６８７０から制御され、または命令を受け取ることができる。コンピュータシステム６８７０は、コンピュータバス６８７２（図４）を介して読出し／書込みメモリコントローラ６８０２、および計器７５０２と交信することができる。計器７５０２は、必要な電子装置、コンピュータ処理パワー、インターフェース、メモリ、ハードウェア、ソフトウェア、ファームウェア、ロジック／状態機械、データベース、マイクロプロセッサ、通信リンク、ディスプレイ、または他の視覚もしくは音声ユーザインターフェース、印刷デバイス、および任意の他の入出力インターフェースを有し、本明細書に記載された機能を与えるまたは結果を実現するのに十分な流体および／または空気制御、供給および測定能力を含む。
特に、計器は、メモリチップとの以下の流体作用を実行することができる、すなわち、毛管作用＆またはマイクロポンピングによってチップに必要な流体、酵素、試薬、ＤＮＡなどを最初に充填する。Ａｄｄ１およびＡｄｄ０が隔離されたチャンバとしてフロースルーチャネルおよびデブロックを有する本実施形態の場合、デブロックチャンバは、まず（毛管作用によって）一斉に充填されてよく、次いで封止され、水および緩衝剤がａｄｄチャンバの中に移動し、これは、次いで、それらの酵素／緩衝剤で充填することができ、またはデブロックチャンバは、的を狙った付加（例えば、インクジェット）を介して個々に充填され、乾燥および封止することができる。その場合には、Ａｄｄチャンバは、デブロックチャンバ内に泡がトラップされないことを確実にするために真空下で充填されてよく、あるいはデブロックチャンバは、材料で封止されてよく、これは、水ではなく気体が通過することを可能にする（ＰＤＭＳなど）。また、デブロックチャンバは、アセンブリー中にセルの底部を開いたままにさせ、セル底部を所望の流体中に配置することによって充填することができ、流体は、毛管作用によってデブロックチャンバの中に吸い上げられる。
流体の充填およびフラッシングのための所望の結果を実現する様々なフルイディクス設計がある。例えば、Ａｄｄ「０」チャネルおよびＡｄｄ「１」チャネルは、それぞれ、連続する蛇行した（後ろおよび前の）パターンにおいて、（一緒にしたチャネルのように）共に接続され、チャネルの上方の層からバイアを介して流体を供給することができる。バイアは、所望の流体をチャネルに供給するのに十分な標準的な流体インターフェースを介して計器に接続することができる。いくつかの実施形態では、Ａｄｄチャネルは、チャネルの上方の層に設けられたＡｄｄ「０」チャネルの場合には共通のリザーバから、およびＡｄｄ「１」チャネルの場合には別個の共通のリザーバから、別個のバイアを通ってそれぞれ供給することができる。任意の他の流体設計が、必要に応じて使用されてよい。Ａｄｄチャネルのサンプル寸法は、チップの一方の側から他方まで、幅が約１００ｎｍから約１０ミクロン、高さが約１ミクロンから約５０ミクロン、および長さが約１００ｍｍ（１ｃｍまたは１０００ミクロン）である。曲がりくねって接続されたチャネルは、どのくらい多くのチャネルが直列に接続されているかに応じてこの倍数である。ナノポアは、約２～２０ｎｍ、例えば約２から約１０ｎｍ、例えば約２から約５ｎｍの直径を有してよい。他の直径は、それが所望の機能および性能を与えるのであれば、必要に応じて使用されてよい。
計器７５０２は、必要に応じて、初期化およびセル試験中に使用することもできる。例えば、予期される電流が観察される（孔径に比例する電流）ことを確実にするためのセル初期化＆ナノポア品質についてのセル試験品質管理（ＱＣ）のためである。また、ＤＮＡの存在についてのＱＣは、予期される電流（または本明細書に説明されるように、キャパシタンスもしくはインピーダンス、または共振の大きさもしくは位相のシフト）が、ナノポア（例えば、本明細書に説明されるように、電流の予期される減少、または共振の大きさもしくは位相のシフト）を通って移動するＤＮＡ（またはポリマーなど）の特性を変化させることを確実にする。加えて、それは、ナノポア品質について実行されるものに類似している回路形成についてのＱＣに使用されてよい。
計器７５０２は、本明細書に前述されたように、ＤＮＡの付加に使用することもでき、オリガミを有するＤＮＡが、ａｄｄチャンバ（またはチャネル）の１つを介して導入され、挿入が検出されるまで電流がセルに印加されてよく、デブロックチャンバ内の修飾ＤＮＡ端が拡散し、次いで表面に取り付けられ、制限酵素がａｄｄチャンバに導入されてオリガミを切断し、次いでこれは、緩衝剤の流れを介して除去される。例えば、本開示は、ＤＮＡが一本鎖または二本鎖であり、少なくとも１０００ヌクレオチド、例えば、１０００～１，０００，０００ヌクレオチドの長さ、または例えば、５，０００から２０，０００ヌクレオチドの長さであるＤＮＡ合成を与え、ヌクレオチドの配列は、二進コードに対応する。他のＤＮＡ長さが、必要に応じて使用されてよい。
また、本開示は、一本鎖におけるヌクレオチドまたはコード鎖におけるヌクレオチドが、アデニン、チミン、およびシトシンのヌクレオチドから選択される、例えばアデニンとシトシンのヌクレオチド、またはチミンとシトシンのヌクレオチドから選択されるＤＮＡ（またはポリマー）を与える。また、ＤＮＡは、ハイブリダイズしていないヌクレオチドから主になってよく、それによってそれは、一本鎖の形態にあるときにかなり大きい二次構造を形成しない。また、それは、ヌクレオチドが少なくとも９５％、例えば、９９％、例えば、１００％のアデニンおよびシトシンのヌクレオチドであるＤＮＡを与える。また、本開示は、二進コードを含むヌクレオチドを分離するかまたは区切るために、例えば、１および０または１および０の群を分離するために付加されるヌクレオチドまたはヌクレオチドの配列を含むＤＮＡを提供し、したがって連続した１または０は、より容易に読み出すことができる。本開示は、（ａ）二進コード中の各ビットが単一のヌクレオチドに対応し、例えば、１および０の各々がＡまたはＣに対応する、あるいは（ｂ）二進コード中の各ビットが一連の２つ以上のヌクレオチド、例えば２、３、または４つのヌクレオチド、例えば、ＡＡＡまたはＣＣＣに対応するＤＮＡも提供する。加えて、ＤＮＡは、参照により本明細書に組み込まれる米国特許第８２８３１６５（Ｂ２）号に記載されるように、例えば、緩衝塩（例えば、ホウ酸塩緩衝剤）、酸化防止剤、湿潤剤、例えばポリオール、および適宜、キレート剤のうちの１つまたは複数と共に乾燥した形態において、ならびに／あるいは核酸とポリマーの間のマトリックス、例えば、ポリ（エチレングリコール）－ポリ（l－リシン）（ＰＥＧ－ＰＬＬ）ＡＢタイプブロックのコポリマーにおいて、ならびに／あるいはＤＮＡを結合する相補的核酸鎖またはタンパク質と共に、結晶化または提供されてよい。
また、ＤＮＡ（またはポリマー）は、識別配列、またはＰＣＲ増幅配列を含むＤＮＡを含んでよく、あるいはＤＮＡは、１つまたは複数の較正シーケンス、例えば、ナノポアベースのシークエンシングデバイスを較正するために、例えば、ナノポアを通るＤＮＡの通過速度、またはナノポアを通過する異なるヌクレオチドに起因するキャパシタンスまたは電流に対する相対的影響を測定するために使用できる、知られているヌクレオチドの配列を含んでよい。また、ＤＮＡは、ナノポアベースのデバイスにおいてナノポアの近くの表面にそれが固定されることを可能にする末端リンカー基（ｔｅｒｍｉｎａｌ ｌｉｎｋｅｒ ｇｒｏｕｐ）、表面に固定されるときにＤＮＡ鎖がナノポアに到達することを可能にするのに十分長いスペース配列、配列がデータ、コドン、または他の情報を符号化するデータ記憶配列、および適宜、合成されるとＤＮＡが切断および検索されることを可能にする制限配列を含んでよい。
図７を参照すると、どのようにデータが記憶されるかという形式は、様々な要因および設計基準に基づいて変更されてよい。特に、「メモリストリング」（またはＤＮＡもしくはポリマー）６５５０は、ライン７１０２として示すことができ、この上に、所与のメモリセル内のメモリストリング６５５０上へ書き込まれた（または付加された）個々の「ビット」を示す一連の楕円形７１０４がある。いくつかの実施形態では、ビット７１０４は、「記憶ワード」７１１２を構築するために交互に書き込まれてよい。第１の例のデータ形式７１１０は、アドレスセクション７１０６、データセクション７１０８、および誤りチェックセクション７１１０という記憶ワード７１１２へ至る３つのコンポーネントを示す。アドレスセクション７１０６は、所望のデータを位置付けるためにメモリシステムによって使用されるラベルまたはポインタである。コンピュータメモリバス上のハードウェアアドレスラインが固有のメモリ位置をアドレス指定する従来の半導体メモリストレージとは異なり、本開示のメモリチップおよびシステムは、記憶されるデータの一部であり、検索されることが望まれるデータが位置付けられる場所を示すアドレス（またはラベル）を必要とする。図７に示された例では、アドレスは、データのすぐ近くにまたはデータと連続して位置するとともに、誤りチェックデータ、例えば、パリティ、チェックサム、エラー訂正コード（ＥＣＣ：ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｃｏｄｅ）、巡回冗長検査（ＣＲＣ：ｃｙｃｌｉｃ ｒｅｄｕｎｄａｎｃｙ ｃｈｅｃｋ）、または暗号化情報を含む誤りチェックおよび／またはセキュリティ情報の任意の他の形態のすぐ近くにまたはこれと連続して位置する。記憶ワード７１１２、コンポーネントアドレス７１０６、データ７１０８、誤りチェッキング７１１０の各々は、メモリストリングにおいて互いに後に位置する。各コンポーネントは、知られている長さ（ビット数）、例えば、アドレス＝３２ビット、データ＝１６ビット、誤りチェック＝８ビットを有するので、各記憶ワード７１１２およびそのコンポーネントは、ビット数をカウントすることによって決定することができる。
他の一例のデータ形式７１２０は、アドレスセクション７１０６、データセクション７１０８、および誤りチェックセクション７１１０という同じ３つのコンポーネントを示す。しかしながら、各セクションの中間に、それぞれ番号７１２２、７１２４、７１２６として示された「特別のビットまたは配列」セクションＳ１、Ｓ２、Ｓ３がある。これらの特別のビットＳ１、Ｓ２、Ｓ３は、何のセクションが次に来るのかを示す所定の一連のビットまたはコードであってよく、例えば、１００１００１００１は、このアドレスが次に来ることを示すことができるのに対して、１０１０１０１０は、このデータが次に来ることを示すことができ、１１００１１００１１は、次における誤りチェックセクションを示すことができる。いくつかの実施形態では、特別のビットは、それがナノポアを通過するときに容易に定義可能であるダンベル、花、または他の「大きい」分子構造のような、ストリングに取り付けられる異なる分子のビットまたはビット構造であってよい。それが大きい代わりに、それは、本明細書に上述されたように、固有の変化に１ビットおよび０ビットとは異なるキャパシタンスまたは共振を与える他の分子の特性を有してよい。
別の例のデータ形式７１３０は、アドレスコンポーネントがないたった１つのデータコンポーネント７１４０、および誤りチェックコンポーネント７１１０を示す。この構造では、ストリングは、たった１つの「データ」コンポーネントを保持し、アドレスコンポーネントを保持せず、アドレスコンポーネントは、以下に説明されるように、他のストリングに記憶され得る。この例には、それぞれ番号７１３２、７１３４、７１３６として示される特別のビットＳ１、Ｓ２、Ｓ３がある。例７１２０と同様に、本明細書で上述したように、これらの特別のビットＳ１、Ｓ２、Ｓ３は、データセクション間の分離（例えば、データストリングまたはデータセクションの始めまたは終わり）を示すとともに誤りチェックセクションが次であるときを示す所定の一連のビットまたはコードであってよく、あるいはそれがナノポアを通過するときに容易に定義可能（または特定可能）であるストリングに取り付けられた異なる分子のビットまたはビット構造であり得る。
図８を参照すると、メモリセル７２０２～７２０８（セル１からセルＮ）の単一行が示されており、サンプルのメモリストリング７２１０～７２１６は、それぞれ各セルに関連している。情報の単一ビット（１または０）を記憶する各メモリセルに代わって、本開示の各メモリセルは、かなりの量のデータ（すなわち、データの「ストリング」、または「データストリング」もしくは「メモリストリング」）を記憶することができるので、本開示のメモリシステムは、従来の半導体メモリとはかなり異なる。したがって、従来の半導体メモリが２Ｄアレイとして見られる場合、本メモリシステムは、３Ｄアレイとして見ることができ、メモリセルアレイ内の各メモリセル位置は、かなり大きい記憶深さを有する。これは、データを記憶する仕方およびデータを検索する仕方についての広範囲のオプションを与える。
図８に示された例の場合、各セルは、図７の例７１１０に説明されるものに類似して、線形の自己完結した情報ストリング（記憶ワード）を記憶することができる。その場合には、各記憶ワードは、メモリストリングに沿って他の記憶ワードの上に続けて（またはそれと順次的に）記憶される。そして、行におけるセル７２０２～７２０８の各々は、この構造を複製し、これは、複数の行（図示せず）について繰り返され得る。
図９を参照すると、いくつかの実施形態では、いくつかのセルはアドレス情報だけ記憶することができ、いくつかのセルはデータ情報だけである。その場合には、各行は、セル、例えば、アドレスまたはポインタのメモリストリング７３０２を有するセル１，７３１０を有することができ、行の残り、例えば、それぞれセル２～セルＮ，７３１０～７３１６は、それぞれ、データ７３０４～７３０８の対応するストリングを有する。その場合には、アドレスまたはポインタは、行、列、およびエントリー数、例えば、行３、列８、エントリー５０などのデータが、メモリチップ上に記憶される場所を示す値を有し、このアドレスに対応するデータが行３および列８に位置するメモリストリング上の５０番目のデータブロックにあることを意味する。これにより、アドレスをデータの隣に物理的に位置することから有効に切り離し、これにより記憶の柔軟性を与えることができる。また、各ストリングは、ストリング上に記憶された情報を検査するために１つまたは複数の誤りチェックコンポーネントまたはセキュリティコンポーネントを有してよい。これは、アレイ内の行ごとに繰り返されてよい。
図１０を参照すると、所与のメモリストリング上に情報を連続して（またはシリアルに）記憶する代わりに、データをメモリセルアレイ内に並列に記憶することができる（例えば、複数のメモリストリングにわたって）。例えば、記憶ワードが記憶されるとき、従来の半導体メモリが働くやり方と同様に、データを単一の記憶動作において迅速に記憶し、アレイにわたってデータを記憶することができるが、所定のメモリストリングの群の上へ別の記憶ワードを並列に「押し込む」（記憶する）度に、それが３Ｄ深さによりそれを何度も繰り返し行うことを可能にする。そのような形式は、所与の記憶ワードの迅速な並列検索も可能にする（位置付けられると）。その場合には、いくらかのセル７４０２は、アドレス／ポインタを並列に記憶することに割り当てられてよく、いくらかのセル７２０４は、データを並列に記憶することに割り当てられてよく、いくらかのセル７４０６は、誤りチェックおよびセキュリティデータを並列に記憶することに割り当てられてよい。例えば、図８に示されたメモリストリング７２１０に記憶された記憶ワード（「アドレス、データ、誤りチェッキング」）（これは、１つのストリング７２１０上に直列に記憶されている）は、アドレス１、データ１、および誤りチェック１を有する記憶ワード７４１０として示されるように記憶することができ、これは、複数のセル（１－Ｎ、Ｎ＋１からＭ、およびＭ＋１からＰ）にわたって並列に記憶されている。同様に、記憶ワード７４１２の場合、これは、同じストリングにわたって記憶ワード７４１０と並列に（ストリングの記憶方向に応じてその下または上のどちらかに）積み重ねられる。いくつかの実施形態では、データは、２次元に並列に（例えば、所与の層または深さレベルにおける２Ｄアレイまたは行および列のマトリックスにわたって）記憶することができ、それによって記憶された情報の層状の２Ｄアレイを生成し、例えば、多層状の２Ｄ画像キャプチャデータは、２Ｄ画像のそれが一度に同時に記憶されることを可能にすることを除いて、リアルタイムに記憶することができ、各２Ｄスナップショットは、アレイ内の先のスナップショット画像の上の単一層内のセルアレイに記憶される。
前述の特許出願にも説明されるように、読み込まれるデータを表す２および４ビットを用いるＤＮＡ（または塩基）を本明細書に記載してきたが、任意の個数の「ビット」（またはモノマーまたは塩基）が、データ記憶ポリマー（またはメモリストリング）の望まれる場合、セルキャパシタンスまたはインピーダンス（および対応する共振周波数、または周波数応答）の変化が、他のビットのそれぞれにわたって区別可能である出力の大きさおよび／または位相をビットごとに発生させるのに十分であるのであれば、使用されてよい。そのようなキャパシタンス（またはインピーダンス）の変化は、塩基の物理的な分子のサイズ（例えば、直径）を変化させることによって達成することができるが、セルの固有キャパシタンス（またはインピーダンス）値を生成する塩基の任意の特性が、ナノポアを通過するとき、必要に応じて使用されてよい。例えば、異なる誘電特性、異なるイオン（または電荷）特性、および／または異なる量子力学的／電気特性を有する塩基が、それらが所望の機能要件および性能要件を満たすのであれば、使用されてよい。
前述の特許出願にも説明されるように、ビットは、バイナリビットであり得るが、それらは、本明細書に記載されたように、本開示によりメモリ（またはポリマー）ストリング（または鎖もしくはスティック）が３つ以上の異なる値を書き込む（または付加する）ことを可能にするような任意の塩基ナンバリングシステム（ｂａｓｅ ｎｕｍｂｅｒｉｎｇ ｓｙｓｔｅｍ）に限定されない。その場合には、セル設計は、それに応じて調整される。例えば、塩基－４システム（例えば、ＤＮＡ塩基システムについて、ＧＣＡＴ）の場合、本明細書に記載されたように、４つのａｄｄチャンバ、および単一のデブロックチャンバがある。これは、３以上、例えば、３、４、５、６、７、８、９、１０（１０進数）以上、Ｎまでの任意の塩基価システムに拡張されてよい。そこには、Ｎ個のａｄｄチャンバ、および１個のデブロックチャンバがある。唯一の制限は、図１１～図１２と共に本明細書にさらに説明されるように、メモリストリング（またはＤＮＡもしくはポリマー）が全てのａｄｄチャンバに到達することができるようにチャンバが向けられることであろう。
前述の特許出願にも説明されるように、前述の特許出願の図２６も、共通のリザーブまたはデブロックチャンバを共有する４つの付加チャンバを示している平面図を示し、ポリマーは、４つのチャンバの各々にアクセスできるポジション（９）に繋がれる。このレイアウトの断面図（側面図）は、前述の特許出願において図２４および図２５に示されるようなものであり、荷電ポリマーは、電気制御層中の電極（前述の特許出願における図２４中の１）を動作させることによって４つの付加チャンバの各々に移動させることができる。
より具体的には、図１１を参照すると、２つの４ａｄｄチャンバメモリセルが、チャンバの行の側面図、およびチャンバの正方形形状構成の平面図で示されている。両構成において、メモリストリング６５５０は、デブロック（ＤＢ）チャンバ内にあり、４つの付加または「ａｄｄ」チャンバに入ることができる。４つのａｄｄチャンバの各々は、ポリマーメモリストリング６５５０に付加される固有の化学的コンストラクト（またはモノマー）またはコードを有する。これは、２進法において００、０１、１０、１１（または１０進数において０から３）である４つ（４）の固有コードとして見ることができる。本明細書および前述の特許出願に説明されるように、４つのコードは、ＤＮＡにおける４つの塩基、すなわち、ＧＣＡＴとすることもできる。そのような構成は、単一のチャンバの付加反応を用いて情報またはデータの一括書込み（複数ビットの書込み）を可能にし、これにより、各書込み周期（または付加反応）中の単一ビットの書込みにわたってデータの記憶密度、およびデータを記憶することができる速度を増大させる。これは、所与のメモリセルにおける固有コード（または化学アイテムもしくはコンストラクト）を与える任意の個数の固有付加チャンバについて行われてよく、本明細書により記載されるように、唯一の制限は、メモリストリング（またはポリマー）に付加することができるかまたは書き込むことができるとともに、特定（または読み込み）することができる固有化学アイテムまたはコンストラクトの個数である。
特に、図１１は、メモリセル内の４つのａｄｄチャンバ、２ビットバイナリ書込み（００から１１）、あるいは４つの異なる（固有）コードまたは化学アイテム［例えば、Ｇ、Ｃ、Ａ、Ｔ（ＤＮＡ塩基）、または花、星、ダンベルなど］の任意のセットを示す。いくつかの他の特徴は、ビードもしくはオリガミに、またはデブロック（ＤＢ）チャンバ（十分長い場合）の底部（または壁）に取り付けられるＤＮＡ（または他のポリマー「メモリストリング」）を含み、単一のａｄｄチャンバ反応を用いた情報／データの一括書込み、例えば、コードまたは複数ビットの書込みを可能にし、所与のメモリセルにおける任意の個数の固有ａｄｄチャンバについて行われてよく、メモリストリングに付加することができるかまたは書き込むことができるとともに、特定（読み込み）することができる固有化学アイテムまたはコンストラクト（またはモノマー）の個数によってのみ制限される。
図１２を参照すると、いくつかの実施形態では、前述の特許出願に図示および記載されたものなどの様々なマルチビット書込み構成（または同じ結果を達成する任意の他の構成）を用いることは、アレイまたは複数のＮ個のチャンバメモリセルを作り出してさらに強化されたデータ記憶密度を与えるために使用され得る。特に、セルあたりＮ個のａｄｄチャンバを有するＭ個のメモリセルは、Ｍ桁を有し、セルごとにメモリストリングにわたって並列に書き込まれ、「ワード」が０から（Ｎ＾Ｍ）－１の値を有するベースＮの記憶「ワード」の生成を可能にする。また、単一メモリセルまたはストリングは、メモリストリングの長さに沿ったＭ桁またはコードを有し、単一メモリセルまたはストリングに書き込まれるベースＮの「ワード」［０から（Ｎ＾Ｍ）－１のワード値］を生成する。
また、その場合には、セル（セル１～セルＭ）は、いくつかの実施形態では、全て同一であってよく、各セルは、同じＮ固有コードを有する。図１２は、いくつかの異なるＮ値（セルあたり固有数のａｄｄチャンバ）についての例を示す。特に、Ｎ＝４の場合、各セルは、対応するメモリストリングごとに記憶できる４つの固有値または状態を有する（各セルは、図１１に示されたものに類似している）。同様に、Ｎ＝８の場合、各セルは、対応するメモリストリングごとに記憶できる８つの固有値または状態を有する。同様に、Ｎ＝１０の場合、各セルは、対応するメモリストリングごとに記憶できる１０個の固有値または状態（または１０進数）を有する。同様に、Ｎ＝１６の場合、各セルは、対応するメモリストリングごとに記憶できる１６個の固有値または状態（または１６進数）を有する。また、図７～図１０と共に本明細書に説明されたビットの書込み構成および手法の各々は、単一「ビット」セルの代わりにマルチビットメモリセル（３つ以上のａｄｄチャンバ）を使用して行われてよい。その場合には、メモリストリング７１０２に沿った各「ビット」楕円形７１０４（図７）は、使用されるメモリセル内に固有の化学的コンストラクトを有するａｄｄチャンバの個数に対応する複数のビットまたは固有コードを表すことができる。結果として、高密度データ記憶は、本開示のそのようなマルチビット書込み手法を使用して実現される。
また、図１２は、セルあたりＮ個のａｄｄチャンバを備えたＭ個のメモリセル（およびセルあたり１つのデブロックチャンバ（ＤＢ））を示しており、Ｎ個のａｄｄチャンバは、Ｎ個の異なる（または固有の）付加状態または化学的コンストラクトに対応し、各セル（または対応するメモリストリング）は、ベースＮの「桁」（またはビットもしくはバイト）を生成するために使用することができ、Ｍ個のセルの一群は、複数のメモリセルまたはストリングにわたって並列に書き込まれるＭ桁を有するベースＮの「ワード」［０から（Ｎ＾Ｍ）－１のワード値］を生成する。また、単一メモリセルまたはストリングは、単一メモリセルまたはストリングに書き込まれたメモリストリングの長さに沿ったＭ桁またはコードを有するベースＮの「ワード」（０から（Ｎ＾Ｍ）－１のワード値）を生成する。
いくつかの態様または実施形態では、本発明は、ナノポアベースのデバイス内のポリマー上にデータを記憶する方法であって、少なくとも２つのａｄｄチャンバ、および「デブロック」／「デプロテクト」チャンバ含む少なくとも３つのチャンバを有するメモリセルを用意することであって、各ａｄｄチャンバは、ポリマーがａｄｄチャンバに出入りすることを可能にするように配置されたナノポアを有し、各ａｄｄチャンバは、ポリマーがそれぞれのａｄｄチャンバに入るときにポリマーに固有コードを付加するように配置され、「デブロック」チャンバは、ポリマーがそれぞれのａｄｄチャンバに入るときにポリマーがコードを受け取ることを可能にするように配置されている、メモリセルを用意することと、ポリマー上にデジタルデータパターンを生成するように所定のデジタルデータパターンに基づいてコードをポリマーへ付加するように「デブロック」チャンバからナノポアを通ってａｄｄチャンバへポリマーを連続的に誘導することとを含む方法を提供する。
いくつかの態様または実施形態では、本発明は、ポリマーを用いてデータを記憶する方法であって、ノポアポリマーメモリデバイスを用意することであって、デバイスは、少なくとも２つの付加チャンバを備える少なくとも１つのメモリセルを有し、各付加チャンバは、ポリマーがそれぞれの付加チャンバに入るときにポリマーに固有コードを付加するように配置され、データは、固有コードの数字に対応するいくつかのデータ状態を有する一連のコードを含む、用意することと、ポリマー上にデジタルデータパターンを生成するように所定のデジタルデータパターンに基づいてコードをポリマーに付加するために、ナノポアを通って付加チャンバの中にポリマーを連続的に誘導することとを含む方法を提供する。
いくつかの実施形態では、メモリセルごとの固有コードの数字は、３以上の任意の整数であってよい。いくつかの実施形態では、メモリセルごとの固有コードの数字は、二進数であってよい。いくつかの実施形態では、メモリセルごとの固有コードの数字は、４、８、１６、３２、６４、１２８、２５６、５１２、１０２４、２０４８、４０９６、８１９２、１６３８４、３２７６８、または６５５３６以上などの３以上の二進数であってよい。いくつかの実施形態では、各コードは、ワード内の桁を示すことができ、桁は、固有コードの数字に基づいてベースＮを有し、ワードは、桁数に基づいて長さＭを有する。いくつかの実施形態では、コードは、マルチビット二進デジタルコードを示す。
また、いくつかの実施形態では、各コードは、ワードの桁を示すことができ、桁は固有コードの数字に基づくベースＮを有し、ワードは桁数に基づく長さＭを有する。いくつかの実施形態では、本開示のナノポアメモリデバイスは、デバイス内に１つまたは複数のメモリセルを含むことができる。また、メモリストリング（またはポリマー）に書き込まれた固有コードを読み込む任意の技法が、必要に応じて使用されてよい。
３個以上のａｄｄチャンバがメモリセルに使用される場合には、図１に示されたセルは、３つ以上のａｄｄチャンバを有するセルと置き換えられる。その場合には、対応する入力および出力電圧制御ラインは、必要に応じて追加のａｄｄチャンバに対応するように変化する。その場合には、当業者によって理解されるように、使用される共振器設計構成に応じて、必要に応じて、共振器または共鳴周波数の数が増加することができる。対応する変更は、当業者によって理解されるように、２つより多くのａｄｄチャンバの個数を増加させるとき、必要に応じて、本明細書に（または前述の特許出願に）説明された実施形態のいずれかになされる。
用語「データ」は、本明細書に使用されるとき、メモリに記憶することができるアドレス（または物理的または視覚的を含むラベルもしくはポインタ）を表すデータを含むデータの全ての形態、任意のタイプの機械コード（限定するものではないが、オブジェクトコード、実行可能コードなどを含む）誤りチェッキング、暗号化、ライブラリ、データベース、スタックなどを含む。いくつかの例では、図７～図１０など（または内容が示唆する他の場所）において、用語「データ」は、「アドレス」、または「誤りチェッキング」から分離しているものとして図示または記載され得る。それらの場合には、これらの用語は、例示のためだけにデータの異なる形態を示すために使用され得る。
上述されるように、ＤＮＡ（またはポリマー）メモリストリングがナノポアを通過しているとき、ＤＮＡトランスロケーションレート（ｔｒａｎｓｌｏｃａｔｉｏｎ ｒａｔｅ）（または転移速度、または速度）は、数多くの要因に基づいて変化することができ、印加電場、ナノポアに近づくＤＮＡストリングの角度、ナノポアの形状（円錐形、円筒形など）、ストリングの直径に対してのナノポアの直径（これは、その長さに沿って変化し得る）、ストリングにおけるからまりもしくは巻き付きまたはコイルの量、ストリングの長さに沿った速度の変化の仕方、流体の動的作用、チャンバの壁との摩擦／引力／結合、粘性作用、流体内の音波、および他の要因を含むが、これらに限定されない。したがって、ＤＮＡ（またはポリマー）メモリストリングに記憶されたデータを正確に、繰返し可能に、および確実に読み込む能力を与えるために、データビットレート対応する首尾一貫した所定のトランスロケーションレートを有することが望ましい。
本明細書にやはり説明されるように、ＤＣ誘導電圧Ｖｓｔ（またはＶｉｎ）は、一方の流体充填チャンバからナノポアを通ってもう一方にＤＮＡを移動または誘導するために、上部電極および下部電極に印加されてよい。やはり説明されるように、ナノポアを通るＤＮＡのＤＮＡトランスロケーション時間（またはレートもしくはスピードもしくは速度）は、ＡＣ測定または感度に影響させない一方で、ＶｓｔのＤＣ成分の大きさおよび極性を調整することによって任意の時間に調整または停止することができる。
図１３を参照すると、ビットレート制御（ＢＲＣ）ロジック９７００は、本開示の実施形態による、所望の首尾一貫したデータビットレートを得るためにＤＮＡ誘導電圧Ｖｓｔ（およびしたがって、ＤＮＡのトランスロケーションレート）を調整または駆動するように閉ループフィードバック制御システムまたはサーボコントローラを与えるように使用されてよい。いくつかの実施形態では、ＢＲＣロジック９７００は、読出し／書込みメモリコントローラ６８０２の一部であり得（図４）、および／または書込み／Ｖｓｔ制御ロジック６８０４の一部であり得る。
特に、データビットＤＴｒｅｆ間の所定の所望の（または参照もしくは設定点）最小平均時間（または平均ビットギャップ時間、もしくは平均ビットギャップ、もしくは平均ビット間隔、もしくは平均ビットレート）、例えば、１マイクロ秒／ビットが、ＢＲＣロジック９７００に与えられる。ＤＴｒｅｆデータ値は、コントローラ６８０２（図４）のメモリに記憶されるか、または別の源、例えば、遠隔サーバから受け取られるかもしくは検索されるデフォルトパラメータ、あるいは別のコントローラまたはコンピュータからの命令であってよく、静的な値であってよく、または経時的に変化してよい。ＤＴｒｅｆについて他の値が、必要に応じて使用されてよい。
ＢＲＣロジック９７００は、ライン６８６０上で読出し制御ロジック６８５０（図４）から与えられ得るナノポアを通過するＤＮＡ（またはポリマー）メモリストリングに記憶されたデータを示すリアルタイムに読み出されるデータビットも受け取る。リアルタイムのデータビットは、ＤＴ計算ロジック９７０８へ与えられ、これは、読出しＣＮＴＲＬロジックから受けられるデータビット間の実際のリアルタイムアベレージ（または平均）時間ＤＴａｃｔを決定する。書き込まれたビットは、連続した１の最小および最大数、知られている「ランレングス限定」（またはＲＬＬ）符号化、例えば、連続した１の最小数が２であり、最大が７であることを意味するＲＬＬ２，７があるように、コード化されて（または符号化されて）よい。他のビットのコード化手法および値が、必要に応じて使用されてよい。
ＤＴｒｅｆおよびＤＴａｃｔの値は、比較器９７０４（または加算器もしくは加算接合）に与えられ、比較器９７０４は、２つのデータ信号間の差（ＤＴｒｅｆ－ＤＴａｃｔ）を計算し、参照ビットギャップ時間ＤＴｒｅｆと実際のビットギャップ時間ＤＴａｃｔとの間の誤差（または差）を示すビットギャップ誤差（またはビットレート誤差または差）信号ＤＴｅｒｒを与える。次いで、ビットギャップ誤差ＤＴｅｒｒは、動的制御ロジック９７１０、例えば、比例－積分（またはＰ－Ｉ）コントローラ（Ｋ／Ｓ）に与えられ、ただし、１／Ｓがラプラス変換または周波数空間内の積分器を表し、これは、ＤＮＡのスピードを変化させて平均ビットギャップ誤差信号ＤＴｅｒｒをゼロに（または方へ）駆動するために必要とされるＤＮＡ誘導電圧信号Ｖｓｔを示すデジタル信号Ｖｓｔ－ｏｕｔを与える。誘導電圧は、所望の平均ギャップ時間（またはビットレート）が満たされていることを意味する誤差信号ＤＴｅｒｒがゼロとなるまで上下に増分し続け、その点において、それは、誤差ＤＴｅｒｒがゼロでなくなる（すなわち、ＤＮＡトランスロケーション速度が変化する）まで誘導電圧をそのレベルに保持し、それによってリアルタイム閉ループサーボ制御を行う。
本明細書に記載されたように、それぞれ名付けられた流体チャンバに対応する適切なＡｄｄ「０」、Ａｄｄ「１」、および「デブロック」（または「デプロテクト」）ラインに印加される電圧を決定するために、出力信号Ｖｓｔ－ｏｕｔが、プロセッサ８６１０（図４）へ与えられてよく、それによってナノポアを通る所望のＤＮＡ（またはポリマー）速度を与えるか、または本明細書に記載された機能および性能を与える。いくつかの実施形態では、Ｖｓｔ－ｏｕｔは、所与の方向にＤＣ誘導電圧を調整するために、電流Ｖｓｔ誘導電圧に付加される（または差し引かれる）増分誘導電圧信号であってもよい。
任意の他のタイプの制御移行機能が、必要に応じて、動的制御ロジック９７１０に使用されてよく、例えば、比例、比例－積分－微分（Ｐ－Ｉ－Ｄ）、ローパス（ＬＰ）、ハイパス（ＨＰ）、バンドパス（ＢＰ）、二次（２次）、線形、非線形、リード／ラグ、高次、または所望の機能および性能を与える制御ロジックの任意の他の形態である。また、いくつかの実施形態では、所望の全体的な動的制御システム性能および安定性応答を与えるために、動的制御ロジックの一部は、ループのフィードバック部分に、すなわち、ＤＴａｃｔの計算ロジック９７０８の経路に（比較器９７０４の「－」側）、および／またはすなわち、比較器９７０４の前でＤＴｒｅｆが比較器（比較器９７０４の「＋」側）に入る参照経路に配置されてよい。また、動的制御ロジック９７１０および／またはＤＴａｃｔ計算ロジック９７０８は、ソフトウェア、ハードウェア、またはファームウェアにおいてデジタルで実施されてよく、および／あるいはアナログコンポーネントを使用して（部分的にまたは完全に）実施されてよい。
また、ＢＲＣロジック９７００は、ナノポア（またはナノチャネル）を通るＤＮＡ（またはポリマー）メモリストリングの速度を制御することができるとともに、メモリストリングから対応するビットのデータをリアルタイムで読み出すことができる任意のタイプの書込み／読出しメモリコントローラと共に使用することができる。また、縦（ナノポアの長さに沿っている）、または横（ナノポアの直径にわたっている）、ＡＣベースまたはＤＣベース、イオン電流ベース、インピーダンスベース、キャパシタンスベース、またはメモリストリングビットを読み出す任意の他の技法などの任意のタイプの読出し技術が使用されてよい。
動的制御ロジック９７１０および／またはＤＴａｃｔ計算ロジック９７０８のためのパラメータおよび係数は、リアルタイムに最適化されてよく、および／または知られている制御最適化ロジックおよび／または機械学習技法および分類器、例えば、サポートベクターマシン（ＳＶＭ）、ニューラルネットワーク、決定木分類器、ロジスティック回帰、ランダムフォレスト、または本開示の機能を実行する任意の他の機械学習もしくは分類技法などを使用して経時的に学習させられる。同様に、ＤＴｒｅｆの値は、ビットレート制御ロジックおよび／または読出し／書込みメモリコントローラ６８０２（図４）の一部として実行することができる同様の機械学習技法を用いて経時的に最適化または学習することもできる。
また、平均ビットレートの参照値または設定点（または目標ビットレートまたはＤＴｒｅｆ）は、様々な要因に基づいて時間および条件によって変化し得る。例えば、ビットレートの参照は、システムがデータをポリマー上へ書き込んでいるときの第１のレート（「書込み」ビットレート）、およびシステムがポリマー上で記憶するデータ／コードを読んでいるときの第２のレート（「読出し」ビットレート）であってよい。また、所望のビットレートの参照は、本明細書に説明されるように、何のデータがメモリストリングまたはポリマーまたはＤＮＡに書き込まれるのかのように様々なシステムの要因に基づいて、またはストリングに沿ってデータがナノポアに対してどこに位置するのかに基づいて、または様々な要因に基づいて変化し得るナノポアに関する力動性に基づいて、変化してよい（線形または非線形に）。また、デバイスが、図１５および図１６に示されるもののように、複数のメモリセルまたはメモリアレイを含むとき、サーボコントローラは、所望の性能およびセル特徴に応じて、メモリセル、アレイ、チップ、またはデバイスごとに、独立して、またはセル、アレイ、チップ、またはデバイスの群または集団において、ビットレートを同時に制御することができる。
また、ナノポアメモリチップ６７００（図１）またはナノポアポリマーメモリ（ＮＰＭ）チップに書き込む、および／またはそこから読み出すのに必要な流体は、製造時にチップに予め装填されてもよく、流体または試薬がチップ６７００に付加またはそこから除去される必要なく、チップ内のままでもよい。したがって、チップは、チップの内部にある流体を有してよいが、チップは、自己完結した「ドライユース（ｄｒｙ－ｕｓｅ）」メモリストレージ、および／または検索チップまたはデバイスであってよい。その場合には、フルイディクスおよび／または試薬をチップ６７００へ与え、またはチップ６７００から受け取る計器７５０２（図１）は、必要とされ得ない。また、読出し／書込みメモリコントローラ６８０２（図４）は、ナノポアメモリチップ６７００の一部であってよい。加えて、ナノポアポリマーメモリ（ＮＰＭ）チップ６７００および読出し／書込みコントローラ６８０２（図４）の上または複数は、通信（データの書込みおよび／または読出し）のためにネットワーク（有線または無線）に接続されてよいコンピュータシステム６８７０、もしくはメモリサーバコンピュータ、または他のコンピュータシステムもしくはデバイスに組み込まれてよく、そのいずれも、以下にさらに説明されるナノポアポリマーメモリ（ＮＰＭ）システム、またはサーバ７５００（図１）と本明細書において呼ばれてよい。
また、メモリチップ６７００またはＮＰＭサーバ７５００は、データ書込みおよび／または読出しデバイスまたはシステムとして使用され得る。いくつかの実施形態では、それは、ライトワンスリードメニータイムズ（ＷＯＲＭ：Ｗｒｉｔｅ－Ｏｎｃｅ－Ｒｅａｄ－Ｍａｎｙ ｔｉｍｅｓ）メモリなど、データの長期間記憶（またはアーカイブまたはバックアップまたは「コールドストレージ」）に使用されてよく、データは、本開示の技法および／またはデバイスを使用して、ＮＰＭチップまたはサーバ７５００上でとても効率的に記憶され得（チップあたり高いデータ密度）、次いで、必要なときに、検索される（または抽出または読み出される）。メモリチップ６７００またはサーバ７５００は、リアルタイム読出し／書込みメモリとして使用することもでき、これは、ランダムアクセスメモリ（ＲＡＭ）に類似して、リアルタイムにまたはいつでも、任意のメモリセルまたは位置に書き込まれてよく、任意のメモリセルまたは位置から読み出されてよいが、（典型的なＲＡＭと異なり）電力がＮＰＭチップ６７００またはサーバ７５００から除去されるときに、メモリセル６７０２に記憶されるデータは、失われない（または消去されない）。
図１４を参照すると、本開示のＮＰＭチップまたはサーバ７５０は、スタンドアローンデバイス（またはシステムもしくはサーバ）として使用されてよく、またはデータメモリストレージおよび／または検索システム９８００もしくはナノポアポリマーメモリ（ＮＰＭ）システムの一部としてネットワーク構成または環境に使用されてよい。特に、１つまたは複数のＮＰＭサーバ７５００（これは、複数のＮＰＭチップ６７００を含むことができる）は、ライン９８６１によって示されるように、通信ネットワーク９８６０によりデジタルデータを送受信することによって、通信ネットワーク９８６０、例えば、ローカルエリアネットワーク（ＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）、バーチャルプライベートネットワーク（ＶＰＮ）、ピアツーピアネットワーク、もしくはインターネット、またはワールドワイドウェブ、有線もしくは無線を介して、様々なデバイス、コンピュータ、および／またはサーバ、例えば、ユーザコンピュータ９８３４、ＮＰＭポータルコンピュータ９８３６、記憶データサーバ９８４２、ＮＰＭデータ処理ロジックサーバ９８４４、ＮＰＭ検索式データサーバ９８４６と通信することができる。
データまたはロジックサーバ９８４２、９８４４、９８４６は、本明細書に記載された機能を実行する（ストレージ能力）を含む必要なソフトウェアまたはハードウェアを有する任意のタイプのコンピュータサーバであり得る。また、サーバ９８４２、９８４４、９８４６（またはそれによって実行される機能）は、ネットワーク９８６０上の別個のサーバに個々にまたは集合的に設けられてよく、またはネットワーク９８６０上のＮＰＭサーバ７５００のうちの１つ（または複数）の内に全体または一部として設けられてよい。加えて、ＮＰＭサーバ７５００は、ネットワーク９８６０を介して互いにまたは本明細書に記載された機能を実行するのに必要な任意のネットワークイネーブルデバイスもしくはロジックとそれぞれ通信することもできる。ＮＰＭサーバ７５００は、大量のデジタルデータを記憶するおよび／または検索するためにネットワークベース（またはクラウドベース）のサーバ「ファーム」を集合的に形成することができる。
いくつかの実施形態では、ユーザ９８４０は、ＮＰＭサーバ７５００に所望のユーザデータを記憶するために、ユーザコンピュータ９８３４と交信することができる。特に、ユーザコンピュータ９８３４は、本明細書にさらに説明されるように、本明細書に記載された機能を実行することができるディスプレイ（ＤＳＰＬＹ）、ネットワークまたはウェブブラウザ、ローカルメモリストレージ（Ｍｅｍ）、およびＮＰＭ処理用ソフトウェアアプリケーション（ＮＰＭ Ｐｒｏｃ．Ａｐｐ）を有する汎用コンピュータであり得る。ユーザコンピュータ９８３４自体に設けられたローカルデジタルメモリストレージに加えて、ユーザコンピュータ９８３４は、ＵＳＢポートまたは他のポートを介して接続される、フラッシュドライブ、サムドライブ、ハードディスクドライブ、ＣＤ ＲＯＭドライブ、サーバ、または任意の他の外部記憶デバイスもしくはコンポーネントなどの別個の外部記憶デバイスとインターフェースをとってもよく、または接続されてもよい。
ユーザコンピュータ（またはユーザデバイス）９８３４は、ラップトップ、デスクトップ、タブレット、モバイルデバイス、スマートフォン、電子書籍リーダ、または任意の他のコンピュータベースのデバイスなどの本明細書に記載された機能を実施することができる任意のコンピュータベースのデバイスであってよい。いくつかの実施形態では、ＮＰＭサーバ７５００は、ユーザ９８４０のデータを記憶するおよび／または検索するために、ネットワーク９８６０を介してユーザコンピュータ９８３４と直接通信することができる。デジタルユーザデータは、ユーザコンピュータ／デバイス９８３４がアクセスすることができる、限定するものではないが、画像、テキスト、音声、映像、ドキュメント、スプレッドシート、メタデータ、アドレス情報などを含む全ての種類のデータを含み得る。
また、ユーザコンピュータ／デバイス９８３４は、ユーザコンピュータ／デバイス９８３４上で実行するＮＰＭ処理アプリによってアクセスすることができる、データ、画像、音声／映像、ドキュメントなどを記憶するためのデバイス自体に設けられたローカルデジタルストレージ（またはそこに直接接続される、外部のＵＳＢ接続されたハードドライブ、サムドライブ等など）を有することもできる。
いくつかの実施形態では、ＮＰＭサーバ７５００は、ユーザデータの記憶および／または検索を容易にするために、ネットワーク９８６０を介してＮＰＭポータルコンピュータ９８３６と通信することができる。ＮＰＭポータル９８３６は、ユーザ９８４０などの複数のユーザがログインし、ユーザのデジタルデータの一部または全部を記憶、検索、使用および／または調査することを可能にするウェブサイト（Ｗｅｂ Ｓｉｔｅ）を実行するサーバ（Ｓｅｒｖｅｒ）を含んでよい。ユーザ９８４０は、それらの個々のデータのプライバシーを確実にするために予め設定されたユーザ名およびパスワード情報によって安全にログインすることができる。いくつかの実施形態では、ユーザの記憶されたデータは、ユーザコンピュータ／デバイス９８３４を介してアクセスすることができるウェブサイト上に複数の形式において表示することができる。
いくつかの実施形態では、ユーザ９８４０は、ユーザコンピュータ９８３４上のユーザのウェブブラウザを介してＮＰＭポータルウェブサイトにログインすることができ、例えば、バックアップ記憶のためまたは他の目的のために、ＮＰＭサーバ７５００においてユーザコンピュータ９８３４上のローカルメモリ（Ｍｅｍ）に現在記憶（または保存）され得るある一定のユーザデータをユーザコンピュータ９８３４に要求させる。その場合には、要求されたユーザデータは、ＮＰＭポータルウェブサイトを介してＮＰＭポータルコンピュータ９８３６上のＮＰＭサーバへアップロードすることができ、またはＮＰＭサーバ７５００にデータが記憶される一時的な保管場所として、記憶データサーバ９８４２へアップロードすることができる。記憶されるデータがＮＰＭサーバまたは記憶データサーバ９８４２へアップロードされると、本開示に記載されるように、ＮＰＭポータルコンピュータ９８３６は、所望のユーザデータをＮＰＭサーバ７５００に記憶する（またはその記憶を開始する）ために、ＮＰＭサーバ７５００と通信することができる。ＮＰＭポータル９８３６は、データが一時的に記憶される場所のサーバ位置／アドレスおよびフォルダ名（例えば、記憶データサーバ）をＮＰＭサーバ７５００に与えることでき、次いで、ＮＰＭサーバ７５００は、記憶プロセスを開始することができる。いくつかの実施形態では、記憶データサーバ９８４２は、ユーザがデータを保存するために使用する遠隔ストレージサーバまたはメモリデバイスであってよい。その場合には、ユーザは、ユーザの記憶データサーバ９８４２のサーバ位置／アドレス、およびフォルダ名を与える。
記憶されるデータの量に応じて、全ての所望のデータをＮＰＭサーバ７５００に記憶する時間は、即時でなくてもよい。ＮＰＭサーバ７５００にデータがうまく記憶されると、ユーザは、データが記憶されたことを示す通知またはメッセージ（例えば、テキストまたは電子メールのメッセージ）を受け取ることができる。ユーザは、ＮＰＭポータル９８３６および／またはＮＰＭサーバ７５００を使用するために、データ記憶サービスに関する電子請求書または請求書を受け取ることもでき、あるいは毎月、毎四半期、もしくは毎年の購読料、またはオンデマンド使用料（使用ベース）を払うことができる。ユーザは、ポータルまたはウェブサイト、あるいは別の方法を介してどんなデータが検索されるべきかについての様々なユーザ選択可能な属性を設定することもできる。
後になって、記憶が完了した後、ユーザ９８４０がＮＰＭサーバ７５００に記憶されたデータを検索する（または読み出す）ことを望むとき、ユーザ９８４０は、ＮＰＭポータルにログインし、データがＮＰＭサーバ７５００から検索されることを要求することができる。その場合には、ＮＰＭポータル９８３６は、データがＮＰＭサーバ７５００から検索されることを要求するためにＮＰＭサーバ７５００を通信することができる。記憶されたデータは、所望のデータをユーザに与える任意のやり方においてＮＰＭサーバ７５００から読み出されるまたは検索されるまたは抽出されてよい。いくつかの実施形態では、ＮＰＭ処理ロジック９８４４は、ＮＰＭサーバ７５００に記憶された「生」デジタルデータを検索し、生デジタルデータを処理する、例えば、エラー訂正を実行する、書込み中にデータに配置されたコード化されたデータまたは特別のビットを除去し、記憶された生データ上で実行されるのに必要な復号化、暗号化、解凍、および任意の他のデータ処理を実行して、検索されたデータがユーザ９８４０またはユーザデバイス／コンピュータ９８３４によってアクセスされ、読み出され、記憶され、および／または使用されることを可能にするために使用されてよい。記憶された生データおよび処理されたまたは「クリーン」データは、ＮＰＭポータルによりアクセスされるまたはユーザデバイス／コンピュータ９８３４によって直接アクセスされるためのＮＰＭ検索式データサーバ９８４６に記憶されてよい。いくつかの実施形態では、ＮＰＭデータ処理ロジック９８４４は、ＮＰＭ処理ロジック９８４４の機能の一部または全部を実行するＮＰＭ Ｐｒｏｃ．Ａｐｐ.を用いてＮＰＭポータルコンピュータ９８３６上でまたはユーザコンピュータ９８３４上で実行されてよい。その場合には、生データおよび／またはクリーンデータは、必要に応じて、ＮＰＭポータル９８３６のサーバ、ユーザコンピュータ９８３４のメモリ（オンボードまたは外部）、ＮＰＭ検索式データサーバ９８４６、または任意の他のサーバもしくは記憶デバイス上に記憶されてよい。
ユーザコンピュータ／デバイス９８３４が、ユーザデータを記憶するおよび／または検索する（ＮＰＭポータル９８３６は使用しない）ために、ネットワーク９８６０を介してＮＰＭサーバ７５００と直接通信する場合には、コンピュータ９８３４は、ＮＰＭポータル９８３６を使用することなく、本明細書に記載された機能を実行することが必要なときまたは必要に応じて、本明細書に説明されたデバイス、ロジック、および／またはサーバ、例えば、９８４２、９８４４、９８４６と直接通信することもできる。
ＮＰＭサーバ７５００の外側で実施されるような本明細書に示された本開示の部分は、ソフトウェアまたはロジックをＮＰＭサーバ７５００に付与することによって、例えば、本明細書に記載された機能の一部、例えば、ＮＰＭデータ処理ロジック９８４４、または本明細書に記載された他の機能、ロジック、もしくはプロセスの一部または全部を実行する新しい／さらなるアプリケーションソフトウェア、ファームウェア、またはハードウェアをインストールすることによって、ＮＰＭサーバ７５００内で実施されてよい。同様に、本開示のＮＰＭデータ処理ロジック９８４４の一部または全部は、本明細書に記載された機能を実行するために、サーバ９８４２、９８４６などのネットワーク上の他のサーバのうちの１つまたは複数におけるソフトウェアによって実施されてよい。
図１５を参照すると、本明細書における図１にメモリセル６７０２としても図示および記載された（例示のために半分のセルの断面として示された）単一セル１５００と、セルのアレイ１５０２との一実施形態を示しており、ただし、図２と共に本明細書において前述されたように、「１」ａｄｄチャネル６５０５（図２）は共通の電極（図示せず）を有し、「０」ａｄｄチャネル６５０３（図２）は共通の電極（図示せず）を有する。本実施形態では、メモリセルごとの「デブロック」（または「デプロテクト」）チャンバは、互いから流体的に隔離されているが、底部行の各々（この場合には、１行に４つのデブロックチャンバ）は、共通のデブロック／デプロテクト電極１５０４を有し、各デブロック行の各々は、隣接した行から電気的に（および流体的に）隔離されている。デブロック電極１５０４の長さに沿って配設された電気絶縁体１５０５は、デブロック電極１５０４の行を互いから電気的に絶縁するために使用され得る。その場合には、所与の行における各デブロックチャンバ１５０６は、その行について共通のデブロック電極１５０４を使用して一緒にアドレス指定される。そのような構成は、所与の行（デブロックの行）および所与の列（ａｄｄチャネル）を選択することによって、個々のメモリセル１５００が固有的にアドレス指定される（およびしたがってデータを読み出すまたは書き込むためにＤＮＡ／ポリマーを制御する）ことを可能にする。メモリセル１５００は、表示のためにのみ、「半分のセル」の断面図として図１５および図１６に示されるが、本明細書において参照されるとき、個々のメモリセル全体を参照することが意図される。
ＤＮＡ（またはポリマー）の初期鎖がデブロックチャンバ１５０６に挿入されることを可能にするために、各デプロテクト／デブロックチャンバの底部（底部チャンバ）には、メモリストリング（またはＤＮＡもしくはポリマー）装填穴１５０８,例えば、約０．２ミクロンの直径を有する微小サイズの穴も存在する。穴１５０８は、ＤＮＡオリガミまたはビード１５１０（ＤＮＡのスタータ鎖１５１１の一端における）が通過することを可能にもするのに十分大きく作製されてよく、次いでエントリー後に栓がされてよい。装填穴１５０８について他のサイズが、それが所望の機能および性能を与えるのであれば、必要に応じて使用されてよい。
いくつかの実施形態では、スタータＤＮＡ鎖６５５０に取り付けられるオリガミまたはビード１５１０は、大きいビード１５１２によって示されるように、底部デブロックチャンバ穴１５０８に栓をするのに十分大きくすることができ、それによってＤＮＡのためのテザー（ｔｅｔｈｅｒ）（または取り付け点）とデブロックチャンバ１５０６内の液体を保持するための栓との両方をもたらす。いくつかの実施形態では、大きいビード１５１２は、磁性を帯びていてよく、大きいビード１５１２が上向き方向の磁場の存在下で穴１５０８を満たす（または栓をする）ようになっている。磁性ビードは、下向き方向の磁場の存在下で、チップによる書込みが完了した後に、穴１５０８からＤＮＡメモリストリングを除去するために使用されてもよく、ビードおよび取り付けられたＤＮＡメモリ鎖またはストリングは、別個の記憶のためにチップから流出されてよい。
図１６を参照すると、いくつかの実施形態では、図１５のセルのアレイ１５０２は、デブロック／デプロテクトチャンバ１５０６の下に配設されたＤＮＡ（またはポリマー）装填チャンバ１６００を有し得る。いくつかの実施形態では、ＤＮＡ装填チャンバ１６００は、液体チャネルまたは行であり得る（流体的に互いから隔離されており、その行においてセルに流体的に接続されている）。装填チャンバ１６００は、メモリセルがデータをＤＮＡ（またはポリマー）メモリストリング上へ記憶する（または書き込む）ときに付加される、適切な濃度の初期またはスタータＤＮＡ（またはポリマー）ストリングまたは鎖（またはメモリストリング）１５１１（およびそこに取り付けることができる任意の対応するオリガミまたはビード１５１１）を含む装填流体（または溶液）を受け取る。ＤＮＡ装填流体は、少なくとも１つのスタートＤＮＡ（またはポリマー）鎖を有する行に沿って全ての動作可能なメモリセル１５００を装填するのに十分なある濃度のＤＮＡ（またはポリマー）メモリストリングを有するとともに、本明細書に記載された所望の機能および性能を与えるために溶液に必要に応じて十分な追加の鎖を有する。いくつかの実施形態では、装填流体は、所望の装填条件（以下に説明される）を実現するために、一方の側（例えば、右側）から入り、矢印１６０６によって示された他の側（例えば、左側）から出ることができ、適切な時間に所望の流体を供給するために必要とされる必要な流体供給ラインがあり得る。
また、（１６０２として個々に示された）ＤＮＡ装填チャンバ行は、共通の装填電極１６０４をそれぞれ有し、各装填チャンバ行１６０２は、隣接した装填チャンバ行から隔離されている電気的に（および流体的に）。また、装填電極１６０４を駆動することができる個々の電線（またはリード線または導線）の集団は、１６０７として示される。装填電極１６０４の長さに沿って配設された電気絶縁体１６０５は、互いから装填電極１５０４の行を電気的に隔離するように使用されてよい。その場合には、所与の行におけるデブロックチャンバ１５０６の全部は、装填チャンバ行について共通の装填電極１６０４を使用してＤＮＡ装填のために同時にアドレス指定される。そのような構成は、所与の行（装填チャネルまたは行）および所与の列（ａｄｄチャネル）を選択することによって個々のメモリセル１５００が固有的にアドレス指定される（およびしたがってスタータＤＮＡが装填される）ことを可能にする。
いくつかの実施形態では、装填チャンバ１６００は、単一の流体チャンバ（別個のチャネルまたは行ではない）であってよく、これは、セルアレイ１５０２内のメモリセルのデブロックチャンバ１５０６の底部において装填穴１５０８を通って各デブロックチャンバ１５０６に流体的に接続されている。単一の共通の装填チャンバの場合には、装填流体は、単一の流体フィード（流体イン）ライン、および単一の流体出口（流体アウト）ラインによって与えられてよく、アレイ内の全てのセルのための単一の共通の装填電極１６０４がある（行間の電気絶縁１６０５がない）。その場合には、全てのセルが、装填流体の変化および共通の装填電極の印加される電圧の変化によって影響を受ける。
いくつかの実施形態では、装填チャンバ１６００は、半分のセルの図面に示された個々のセル１５００のような個々のセル、または所定の群のメモリセルに流体的に接続されている流体チャンバであり得る。
いくつかの実施形態では、ＤＮＡ装填チャンバ１６００は、メモリセルアレイ１５０２が一時的にまたは取り外し可能に（製品装填のために）、または永久に取り付けられる別個の層または設備として構成されてよい。装填チャンバ１６００が一時的に取り外し可能な設備である場合、設備は、必要な流体接続およびインターフェースを有することができて、ＤＮＡ装填流体を装填チャンバに与えるとともに、必要に応じて、装填チャンバから装填流体（例えば、ＤＮＡ／ポリマーのない緩衝剤溶液と共に）を除去するまたは流し出す。取り外し可能な設備として使用されるとき、メモリセルアレイ１５０２がＤＮＡ装填チャンバ設備１６００から除去されるとき、アレイの底部は、例えば、装填穴１５０８に栓をするまたは封止するように、シリコーンコーティングもしくは他のコーティング、または粘着性カバーまたは他のカバーによって封止されてよく、それによってデブロックチャンバ内の流体の漏れまたは乾燥を防ぐことができる。いくつかの実施形態では、別の記憶容器および／または別の記憶流体／溶液におけるメモリストリングの記憶のために、底部装填穴カバーは、装填穴１５０８を介してセルからメモリストリングを抽出することを可能にするために除去可能であり得る。
図１７および図１８を参照すると、いくつかの実施形態では、図１５および図１６のメモリセル１５００は、デブロックチャンバ１５０６と装填チャンバ１６００との間のデブロックチャンバ１５０６の底部には複数の装填穴１５０８を有してよい。例えば、図１７には、３つの装填穴１５０８が示されており、図１８には、１３個（１３）の装填穴が示されている。他の装填穴の個数が、必要に応じて使用されてよい。図１７には、丸い破線１７０２は、より長いデブロックチャンバ１５０６を作り出すために使用されるエッチングプロセスの結果のあり得る３Ｄ図の１つを示す。装填穴１５０８が多くなるほど、スタータＤＮＡストリングが装填チャンバからデブロックチャンバに到達するために利用可能である入口通路が多くなり、これは、ＤＮＡがデブロックチャンバに装填するのにかかる時間を減少させ得る。
いくつかの実施形態では、例えば、より大きい装填穴を通過することによって製造することができる透過型電子顕微鏡（ＴＥＭ）の電子ビーム穿孔、または他のナノポア穿孔技法を用いて、ナノポアが、より大きい（例えば、約０．２ミクロンまたは２００ｎｍ）装填穴１５０８を通って製造されるので、上側のＡｄｄチャンバ内の装填穴１５０８のうちの少なくとも２つをナノポア６５２８の所望の位置の真下に配置することが望ましいものであり得る。
スタータＤＮＡ（またはポリマー）１５１１、およびそこに取り付けられる任意の付随のオリガミまたはビード１５１０が、ＤＮＡをデブロックチャンバ１５０６に移動させる任意のプロセスによって装填されてよい。例えば、スタータＤＮＡ（またはポリマー）１５１１、およびそこに取り付けられた任意の付随のオリガミまたはビード１５１０は、電場力（能動的装填）を用いて、またはデブロックと装填チャンバの間の流体のイオン性塩勾配（受動的装填）を用いて、あるいは能動的装填と受動的装填の組合せ、または任意の他の技法によって装填されてよい。
図１６を参照すると、図１６に示されたメモリセルのマトリックスアレイを使用して一度に単一セルを装填するために、能動的電場力（能動的装填）を用いた一技法が、以下に示される。
１） ＤＮＡ装填チャンバ行１６００の全部（または少なくとも装填されるデブロックチャンバの行）にＤＮＡ（またはポリマー）装填流体を装填する。
２） 正の電圧を第１のＡｄｄ「１」チャネル（または列）に印加し、負の電圧をＤＮＡ装填行チャンバ１６０２の第１の行に印加する。
３） 工程（２）と同時に、ＤＮＡ装填チャンバの第１の行に印加したものよりも負の電圧を全ての他のＡｄｄ「１」およびＡｄｄ「０」チャネル（または列）に印加し、第１のＡｄｄ「１」チャネル（または列）に印加されたものよりも大きい正の電圧を全ての他の装填行電極１６０２に印加する（他の行および列におけるＤＮＡがそれらの行／列内のアドレス指定されていないセルのいずれかに移動しないようにするために）。
４） 行１／列１のセルのＡｄｄ「１」チャネル内のナノポアを通ってＤＮＡが測定されるとき、全ての印加電圧を０ボルトへ変更させる（印加された電圧をオフにする）。
５） 装填チャネル行内のデブロックチャンバの個数について、Ａｄｄ「１」チャネル（または列）ごとに工程（１）から（４）を繰り返す。
６） 全てのセルが装填されるまで、ＤＮＡ装填行チャンバの行ごとに、工程（１）から（５）を繰り返す。
適宜、アレイ内のメモリセルを装填するために使用される任意のプロセスについて、装填チャンバが行を流体的に隔離したとき（図１６に示されるように）、所与の行内の全てのセル（デブロックチャンバ）が装填されるとき、装填流体は、装填チャンバ行から除去されてよく（すなわち、流体的にすすがれ）、ＤＮＡのない緩衝剤と置き換えられ（または乾燥のまま）、それによってストレイＤＮＡのキャプチャまたは装填されたＤＮＡの退出のリスクを下げる。
また、本明細書に記載されたメモリセルを使用した装填プロセスのいずれかの場合、スタータＤＮＡがデブロックチャンバの中へ移動するのをそれが容易にするのであれば、デブロックチャンバの底部にあるデブロック電極は、開いた回路のままであってよく、または接地されてよく、または能動的な印加電圧と共に使用されてよい。
各セルを個々に装填する代わりに、セルは、群にて、例えば、一度に１つの装填チャンバ行または一度に１つのＡｄｄチャネルにて装填されてよい。その場合には、行／列についての共通の電極は、ナノポアを通るＤＮＡトランスロケーションについて能動的なままであり、反対の列／行についての非共通の電極は、ＤＮＡトランスロケーションがそのセルについて検出されるときに停止（「オフ」にされる）させられる。
特に、例えば、所与の行における全てのメモリセルを装填するために、以下のプロセスが使用されてよい。
１） ＤＮＡ（またはポリマー）装填流体をＤＮＡ装填行チャンバチャネル１６００の全てに装填する（または少なくともデブロックチャンバの行が装填される）
２） 正の電圧を全てのＡｄｄ「１」チャネル（または列）に印加し、負の電圧をＤＮＡ装填チャンバ行１６０２の第１の行に印加する。
３） 工程（２）と同時に、ＤＮＡ装填チャンバの第１の行に印加されたものよりも負の電圧を全てのＡｄｄ「０」チャネル（または列）に印加し、Ａｄｄ「１」チャネル（または列）に印加されたものよりも大きい正の電圧を全ての他の装填する行電極１６０２に印加する（他の行および列のＤＮＡがそれらの行／列内のアドレス指定されていないセルのいずれかに移動しないようにするために）。
４） ＤＮＡが、行１におけるメモリセルに関連したＡｄｄ「１」チャネルのいずれかにおけるナノポアを通って測定されるとき、そのＡｄｄ「１」チャネルだけに印加された電圧を、ＤＮＡ装填チャンバ行の第１の行に印加されたものよりも負の電圧に変化させる（ＤＮＡがこのデブロックチャンバ内の装填穴を通って移動するのを停止するために）。
５） 装填チャネル行内の全てのデブロックチャンバについて、全てのＡｄｄ「１」チャネル（または列）がナノポアを通ったＤＮＡを測定完了するまで、工程（１）から（４）を繰り返す（行内の全てのセルが装填される）。
６） 全ての行が装填されるまでＤＮＡ装填チャンバ行の行ごとに、工程（１）から（５）を繰り返す。
同様に、所与のＡｄｄチャネル（列）に全てのメモリセルを装填するために、以下のプロセスが使用されてよい。
１） ＤＮＡ（またはポリマー）装填流体をＤＮＡ装填行チャンバチャネル１６００の全てに装填する。
２） 第１のＡｄｄ「１」チャネル（または列）に正の電圧を印加し、全ての装填チャンバ行１６００に負の電圧を印加する。
３） 工程（２）と同時に、装填チャンバ行の全部に印加されたものより大きい負の電圧を全てのＡｄｄ「０」チャネル（または列）、および全ての他のＡｄｄ「１」チャネル（または列）に印加する（他の行および列のＤＮＡがそれらの行／列内のアドレス指定されていないセルのいずれかに移動しないようにするために）。
４） ＤＮＡが、Ａｄｄ「１」チャネルに関連したセルのいずれかにおけるナノポアを通って測定されるとき、このセルに関連した行だけに印加された電圧を、ＤＮＡ装填チャンバ行の第１の行に印加されるより負の電圧に変化させる（ＤＮＡがこのデブロックチャンバ内の装填穴を通って移動するのを停止するために）。
５） Ａｄｄチャネル内のデブロックチャンバの全部について（Ａｄｄ列内の全てのセルが装填される）、Ａｄｄ「１」チャネル（または列）に関連したセルの全部が、ナノポアを通るＤＮＡを測定完了するまで、工程（１）から（４）を繰り返す。
６） 全てのＡｄｄチャネルが装填されるまで、メモリセルアレイ内のＡｄｄチャネルごとに、工程（１）から（５）を繰り返す。
能動的な電場ベースの装填に代えて、スタータＤＮＡ（またはポリマー）およびオリガミまたはビードは、デブロックと装填チャンバの間の流体のイオン性塩勾配を使用するイオン拡散プロセスなどの受動的装填手法を使用してメモリセルの中に装填されてよく、それによってＤＮＡをデブロックチャンバの中に経時的に移動させる。その場合には、デブロックチャンバは、装填流体のイオン濃度よりも高いイオン濃度を有する流体を備える。経時的に、デブロックチャンバ内のイオンは、より低い濃度の装填流体の中に移動し、それによって負に変化したＤＮＡ（またはポリマー）をデブロックチャンバの中に移動させる。必要に応じて、この手法は、セルおよび／または装填チャンバまたは装填流体の適用された温度または圧力の変化と結び付けられてもよく、これは、上記の（イオン／塩）手法と結び付けられることなく、または任意の他の手法（能動的または受動的）と組み合わされることなく、単独で使用されてもよい。
各セルを個々に（一度に１つ）アドレス指定するおよび装填する代わりに、セルは、「バルク」または「バッチ」または「ショットガン」の能動的装填手法によって装填されてよく、所定の期間、例えば、３秒にわたって、またはいずれかのメモリセルのＡｄｄチャネル内のナノポアのうちの１つ（または所定の個数）がＤＮＡトランスロケーションを記録し、またはナノポアを通過し、次いで全ての電極電圧をオフにするまたは０ボルトにするまで、正の電圧が、全てのａｄｄ電極に同時に印加され、またはたった１つのＡｄｄ「１」電極に印加され、負の電圧をＡｄｄ「０」電極に印加し、負の電圧を装填チャンバ電極に印加する。その場合には、負の電圧は、同じ所定の期間にわたって装填電極に印加されてよく、次いでオフにされ、０ボルトになる。所定の時間は、メモリセルおよび装填チャンバおよび流体およびＤＮＡ濃度をモデル化することによって決定されてよく、ＤＮＡがデブロックチャンバに入る（または装填穴１５０８に近づく）統計的な平均活性拡散時間を決定することによって決定されてよく、および／または電極に印加される電圧によって引き起こされる電場の存在下で平均拡散時間を測定することによって実験的に測定されてよい。例えば、３秒後、メモリセルにわたって所与の印加された電圧差、Ａｄｄチャンバおよび装填チャンバ内の所与の流体、および装填流体内のＤＮＡ（またはポリマー）の所与の濃度について、メモリセルの約７５％は単一のスタータＤＮＡストリングが装填され、セルの１０％は２つ以上のＤＮＡストリングを有し、セルの１５％はＤＮＡストリングを有さないことが決定され得る。その場合には、装填のスピードは、１０％の不良セルおよび、セルの残りの１５％を選択的に装填する能力を有する価値があり得る。
いくつかの実施形態では、セルは、電圧がいずれの電極にも印加されない経時的な拡散（例えば、全ての電極電圧をオフにするまたは０ボルトにする）を用いて「バルク」または「バッチ」または「ショットガン」の受動的装填手法によって装填されてよく、システムは、所定の期間、例えば、３秒にわたって、またはいずれかのメモリセルのＡｄｄチャネル内のナノポアのうちの１つがＤＮＡトランスロケーションを記録し、またはナノポアを通過するまで、観察される。所定の時間は、メモリセルおよび装填チャンバおよび流体およびＤＮＡ濃度をモデル化することによって決定されてよく、ＤＮＡがデブロックチャンバに入る（または、装填穴１５０８に近づく）統計的な平均受動拡散時間を決定することによって決定されてよく、および／または電圧が電極に印加されることなく（純粋に受動拡散）、平均拡散時間を測定することによって実験的に測定されてよい。本開示を理解するのに必要な程度まで参照により本明細書に組み込まれるA. Basu, "Digital Assays Part I: Partitioning Statistics and Digital PCR", SLAS Technology 2017, Vol. 22(4) pp. 369-386の記事に説明されるように、純粋な受動的装填の場合、装填効率は、ポアソン分布によってモデル化され得る。その場合には、それは、メモリセルの約３７％は単一ＤＮＡ鎖が装填され、メモリセルの約３７％はＤＮＡ鎖を有さず、メモリセルの残りの割合（約２６％）は３つ以上の鎖を有する可能性を示す。
いくつかの場合には、受動拡散は、ＤＮＡをデブロックチャンバの装填穴１５０８の近くに移動させることができるが、ＤＮＡが装填穴１５０８を通ってチャンバに入るのを助けるために、電場（すなわち、電気泳動）、または塩勾配（上述）、または圧力差、または温度差、または温度サイクルまたは別の手法などを用いて、さらなる力が必要とされてよい。特に、圧力（または空気圧）差、および／または温度差、または温度サイクルが、ＤＮＡがチャンバ／メモリセルに入るために、ＤＮＡ鎖に作用するさらなる力を与えるために使用されてよい。
いくつかの実施形態では、能動的と受動的の両方の組合せ（ハイブリッド）装填（バッチまたは個々のセルまたは行／列ベースまたは他の装填）が、必要に応じて、使用されてもよい。その場合には、電圧は、ＤＮＡの移動を得るように印加されてよいが、そこで、何らかのトランスロケーションが起こる前に（または、少しだけトランスロケーションが起こったときに）シャットオフし、受動拡散が残りのセルを充填することを可能にする。スタータＤＮＡ鎖をメモリセルの中に装填するために、能動的装填と受動的装填の任意の他の組合せが、必要に応じて使用されてよい。
上記のバッチ装填手法のいずれかの場合、所定の時間の後、装填チャンバは、装填チャンバ内の流体からＤＮＡを取り除くためにすすぎ洗いされてよく、メモリセルは、どのメモリセルが１つのスタータＤＮＡストリングを有するのか、どのセルが２つ以上のスタータＤＮＡストリングか、およびどのセルが空であるか、を決定するために、Ａｄｄチャネル電極およびデブロック電極に印加される能動的誘導電圧を使用して試験される。これが決定されると、装填流体は、装填チャンバに再び導入されてよく、空のセルは、適切に装填されたセルを乱すことなく、本明細書において上述されたように、個々に（または群として）装填されてよい。従来のメモリデバイスまたはチップの不良セクタまたは領域と同様に、２つ以上のＤＮＡ（ポリマー）ストリングを有するものとして特定されるメモリセルは、動作不能と考えられ、メモリストレージに使用され得ない。
加えて、デブロックチャンバは、Liu, et al., "Entropic cages for trapping DNA near a nanopore", Nature Communications, Feb. 4, 2015という記事に説明されるもののような「エントロピーキャプチャチャンバ」のように見ることができ、これは、本開示を理解するのに必要な程度まで、参照により本明細書に組み込まれる。その場合には、スタータＤＮＡ（ポリマー）鎖は、本明細書に説明された手法またはプロセスを使用して装填チャンバからデブロックチャンバに入ることができる。
所望の機能および性能要件を与えるのであれば、任意の他の装填プロセスが、スタータＤＮＡストリング、および任意の付随のオリガミまたはビードを本開示のデブロックチャンバの中に装填するために使用されてよい。
上述されるように、いくつかの実施形態では、本開示は、本明細書に説明される共振器設計のうちのいくらかを実施するために同一平面上の導波路を使用してよい。その場合には、ＡＣ周波数源の励振およびＡＣ応答（または反射または帰還）信号が、本開示を理解するために必要な程度まで参照により本明細書に組み込まれるBhat, et al, "Tank Circuit for Ultrafast Single-Particle Detection in Micropores", Phys.Rev.Ltrs 121, 78102 (2018)の記事に説明されるようなバラクタベースの調節可能なマッチングネットワークならびにサーキュレータおよび周波数ミキサを使用したインピーダンス整合手法を用いて構成されてよい。
本明細書に記載されたシステム、コンピュータ、サーバ、デバイスなどは、本明細書に記載された機能を与えまたは結果を実現するために、必要な電子装置、コンピュータ処理パワー、インターフェース、メモリ、ハードウェア、ソフトウェア、ファームウェア、ロジック／状態機械、データベース、マイクロプロセッサ、通信リンク（有線または無線）、ディスプレイまたは他の視覚的またまたは音声ユーザインターフェース、印刷デバイス、および任意の他の入出力インターフェースを有する。明示的であれ黙示的であれ本明細書に別段示される場合を除いて、本明細書に記載されたプロセスまたは方法の工程は、１つまたは複数の汎用コンピュータ上で実行されるソフトウェアモジュール（またはコンピュータプログラム）内で実施されてよい。代替として、特別に設計されたハードウェアが、いくらかの動作を実行するために使用されてもよい。したがって、本明細書に記載された方法のいずれかは、ハードウェア、ソフトウェア、またはこれらの手法の任意の組合せによって実行されてよい。加えて、コンピュータ可読記憶媒体は、機械（例えば、コンピュータ）によって実行されるときに、本明細書に記載された実施形態のいずれかによる性能がもたらされる指令をそこに記憶することができる。
加えて、本明細書に記載されたコンピュータ、またはコンピュータベースのデバイスは、限定するものではないが、タブレット、ラップトップコンピュータ、デスクトップコンピュータ、スマートフォン、モバイル通信デバイス、スマートＴＶ、セットトップボックス、電子書籍リーダ／プレイヤなどを含む本明細書に記載された機能を実行することができる任意の個数のコンピューティングデバイスを含んでよい。
本開示について、本開示を実施する例示的な技法、アルゴリズム、またはプロセスを使用して本開示を本明細書に説明したが、本明細書に記載された同じ機能および結果を実現する他の技法、アルゴリズム、およびプロセス、または本明細書に記載された技法、アルゴリズム、およびプロセスの他の組合せおよび順序が、使用または実行されてよく、これらは本開示の範囲内に含まれることを当業者は理解されたい。
本明細書に与えられるプロセスまたはロジックの流れ図における任意のプロセス説明、工程、またはブロックは、潜在的な一実施を示すものであり、一定の順序を示唆せず、代替実装形態は、本明細書に記載されたシステムおよび方法の好ましい実施形態の範囲内に含まれ、当業者には理解されるように、含まれる機能性に応じて、機能または工程は削除することができ、またはほぼ同時もしくは逆の順序で含む、図示もしくは説明された順序以外で実行することができる。
本明細書に他の方法で明示的または暗示的に示されない限り、本明細書中の特定の実施形態に関して記載された特徴、機能、特性、代替例、または修正形態のいずれは、本明細書に記載された任意の他の実施形態と共に適用され、使用され、または組み込まれることもできることを理解されたい。また本明細書の図面は、他に示されない限り、原寸に比例して描かれていない。
条件付きの文言（ｃｏｎｄｉｔｉｏｎａｌ ｌａｎｇｕａｇｅ）、例えば、数ある中でも、「できる（ｃａｎ）」、「し得る（ｃｏｕｌｄ）」、「場合がある（ｍｉｇｈｔ）」、または「してよい（ｍａｙ）」は、別段明示されない限り、または用いられる文脈内で別段の理解がされない限り、概して、一定の実施形態が、必要とするものではないが、一定の特徴、要素、または工程を含み得ることを示すことが意図される。したがって、そのような条件付きの文言は、概して、特徴、要素、または工程が１つまたは複数の実施形態に何らかの形で必要とされることを示唆することが意図されているのではなく、またはこれらの特徴、要素、または工程が任意の特定の実施形態に含まれるまたは実行されるべきであるか、使用者の入力または指示の有無にかかわらず判断するための論理を１つまたは複数の実施形態が必ず含むことを示唆することが意図されているのではない。
本発明をその例示的な実施形態に関して説明およぶ図示してきたが、前述したおよび様々な他の追加および省略が、本開示の要旨および範囲から逸脱することなく本明細書においておよび本明細書に対して行われてよい。

Claims (35)

  1. ナノポアベースのメモリデバイス内のナノポアを通過するポリマー上に記憶されるデータのデータビットレートを制御する方法であって、
    参照平均ビットレートを受け取ることと、
    前記ポリマー上に記憶された前記データから読み出されたデータビットを受け取り、リアルタイムの瞬間ビットレートを決定することと、
    前記瞬間ビットレートに基づいて実際の平均ビットレートを計算することと、
    前記参照平均ビットレートと前記実際の平均ビットレートの間のビットレート差を計算することと、
    前記実際の平均ビットレートが前記参照平均ビットレートにほぼ維持されるように、前記ナノポアを通過する前記ポリマー上に記憶されたデータの前記データビットレートを制御する誘導電圧を動的に制御することと、を含む方法。
  2. 前記誘導電圧を前記制御することは、動的制御ロジックによって実行される、請求項１に記載の方法。
  3. 動的制御ロジックは、比例－積分（Ｐ－Ｉ）、比例、比例－積分－微分（Ｐ－Ｉ－Ｄ）、ローパス（ＬＰ）、ハイパス（ＨＰ）、バンドパス（ＢＰ）、二次（２次）、線形、非線形、リード／ラグ、および高次制御のうちの少なくとも１つを含む、請求項１または２に記載の方法。
  4. 前記誘導電圧は、前記ナノポアを通過する前記ポリマーの速度に比例する電場を生成する、請求項１から３のいずれかに記載の方法。
  5. データは、ナノポアポリマーメモリデバイスに記憶され、前記デバイスは、Ａｄｄ「０」チャンバ、Ａｄｄ「１」チャンバ、および「デブロック」チャンバを有する、請求項１から４のいずれかに記載の方法。
  6. 前記参照平均ビットレートは、前記デバイスがデータを読み出しているときに第１の値に設定され、前記デバイスがデータを書き込んでいるときに第２の値に設定される、請求項１から５のいずれかに記載の方法。
  7. データを読み出すまたはデータを書き込むための参照ビットレートは、読み出すまたは書き込まれるときに、ポリマーメモリストリングに沿って前記データが位置する場所に基づいて変化する、請求項１から６のいずれかに記載の方法。
  8. データを読み出すまたはデータを書き込むための参照ビットレートは、それが前記ナノポアを通過するときに、前記ポリマー上に記憶されたデジタルデータパターンに基づいて変化する、請求項１から７のいずれかに記載の方法。
  9. デジタルデータを記憶するおよび読み出す方法であって、
    少なくとも２つの付加チャンバを備えた少なくとも１つのメモリセルを有するナノポアポリマーメモリデバイスを用意することであって、ポリマーがそれぞれの前記付加チャンバに入るときに、前記少なくとも２つの付加チャンバは、固有の化学的コンストラクト（またはコード）をポリマー（またはＤＮＡ）ストリングに付加するようにそれぞれが配置され、前記データは一連のコードを含む、用意することと、
    あるビットレートでナノポアを通って前記付加チャンバの中に前記ポリマーを連続的に誘導して前記コードを前記ポリマーに付加することにより、前記ポリマー上にデジタルデータパターンを生成することと、
    サーボコントローラを使用して前記ポリマーの前記ビットレートを正確に制御することと、を含む方法。
  10. ある読出しビットレートで前記ナノポアを通って前記ポリマーを誘導して前記ポリマー上の前記コードを読み出すことをさらに含み、前記ポリマー上に記憶された前記コードを読み出すときに、前記コントローラは、前記ポリマーの前記読出しビットレートを制御する、請求項９に記載の方法。
  11. 前記コントローラは、比例－積分（Ｐ－Ｉ）、比例、比例－積分－微分（Ｐ－Ｉ－Ｄ）、ローパス（ＬＰ）、ハイパス（ＨＰ）、バンドパス（ＢＰ）、二次（２次）、線形、非線形、リード／ラグ、および高次制御のうちの少なくとも１つを含む動的制御ロジックを備える、請求項９または１０に記載の方法。
  12. 前記デバイスは、複数のメモリセルを備え、前記サーボコントローラは、前記メモリセルごとに独立して前記ビットレートを制御する、請求項９から１１のいずれかに記載の方法。
  13. ポリマーを使用してデータを記憶および検索する方法であって、
    ナノポアポリマーメモリデバイスにデータを記憶することであって、前記デバイスは、Ａｄｄ「０」チャンバ、Ａｄｄ「１」チャンバ、および「デブロック」チャンバを有し、前記データは、記憶された生データとして、記憶プロセスの一部として符号化される、記憶することと、
    ナノポアメモリセルから前記記憶された生データを検索することと、
    ユーザデバイスによって使用するためのクリーンデータを与えるように前記生データを処理することと、を含む方法。
  14. 前記ユーザデバイスによって前記クリーンデータを受け取ることをさらに含む、請求項１３に記載の方法。
  15. 前記使用は、前記クリーンデータにアクセスすること、前記クリーンデータを読み出すこと、前記クリーンデータを使用すること、および前記クリーンデータを記憶することのうちの少なくとも１つを含む、請求項１３または１４に記載の方法。
  16. 前記デバイスは、前記チャンバ間で前記ポリマーを移動させるための電極を備える、請求項１３、１４、または１５に記載の方法。
  17. 前記生データを前記処理することは、エラー訂正、特別のビット除去、復号化、暗号化、および解凍のうちの少なくとも１つを実行することを含む、請求項１３から１６のいずれかに記載の方法。
  18. 前記生データまたはクリーンデータが検索されることを要求することをさらに含む、請求項１３から１７のいずれかに記載の方法。
  19. ポリマーをナノポアベースのデバイスの中に装填する方法であって、
    少なくとも１つのメモリセルを用意することであって、各セルは少なくとも２つのａｄｄチャンバを有し、各前記ａｄｄチャンバは前記ポリマーが前記ａｄｄチャンバに入り隣接したデブロックチャンバから出ることを可能にするように配置されたナノポアを有し、各前記ａｄｄチャンバは、前記ポリマーがそれぞれの前記ａｄｄチャンバに入るときに、固有コードを前記ポリマーに付加するように配置され、前記デブロックチャンバは、前記ポリマーがそれぞれの前記ａｄｄチャンバに入るときに、前記ポリマーが前記コードを受け取ることを可能にするように配置され、前記デブロックチャンバは前記ナノポアとは反対の側に少なくとも１つの装填穴を有する、用意することと、
    前記少なくとも１つの装填穴を介して前記デブロックチャンバに流体的に接続された装填チャンバを用意することと、
    前記ポリマーを有する装填流体で前記装填チャンバを装填することと、
    前記装填チャンバから前記装填穴を通って前記デブロックチャンバの中に前記ポリマーを装填することと、
    前記装填穴を封止することと、を含む方法。
  20. 前記装填チャンバから前記装填流体を除去することをさらに含む、請求項１９に記載の方法。
  21. 前記装填することの後に、前記デブロックチャンバから前記装填チャンバを取り外すことをさらに含む、請求項１９または２０に記載の方法。
  22. 前記取り外すことの後に、前記封止することが実行される、請求項２１に記載の方法。
  23. 前記ポリマー上にデータを記憶するために使用される前に、前記メモリセルから前記装填チャンバを取り除くことをさらに含む、請求項１９から２２のいずれかに記載の方法。
  24. 前記装填穴を通って前記ナノポアを穿孔することをさらに含む、請求項１９から２３のいずれかに記載の方法。
  25. 前記穿孔することは、ＴＥＭ電子穿孔を使用して実行される、請求項２４に記載の方法。
  26. 前記メモリセルおよび前記装填チャンバは、前記ポリマーを前記デブロックチャンバに前記装填することを実行するための電極を備える、請求項１９から２５のいずれかに記載の方法。
  27. 前記装填チャンバは、複数の装填チャンバ行を備え、各装填チャンバ行は、デブロックチャンバの行に流体的に接続されている、請求項１９から２６のいずれかに記載の方法。
  28. 前記装填チャンバは、複数のメモリセルにおける前記デブロックチャンバのそれぞれに流体的に接続された単一の装填チャンバを含む、請求項１９から２７のいずれかに記載の方法。
  29. 前記装填することは、能動的装填および受動的装填のうちの少なくとも１つを含む、請求項１９から２８のいずれかに記載の方法。
  30. 前記装填することは、電場力を使用して、前記装填穴を通って前記デブロックチャンバの中に前記ポリマーを誘導することを含む、請求項１９から２９のいずれかに記載の方法。
  31. 前記デバイスは、複数のメモリセルを備える、請求項１９から３０のいずれかに記載の方法。
  32. 前記装填することの後に、どのメモリセルが１つのポリマーを有し、どのメモリセルが２つ以上のポリマーを有し、どのメモリセルがポリマーを有さないのか決定することをさらに含む、請求項３１に記載の方法。
  33. 前記決定することの後に、ポリマーがない前記メモリセルの中にメモリストリングを装填することをさらに含む、請求項３２に記載の方法。
  34. 受動的装填は、前記装填チャンバ内の流体と前記デブロックチャンバ内の流体との間のイオン性塩勾配が存在するときに、前記装填チャンバ内の前記ポリマーが前記メモリセルの前記デブロックチャンバの中に受動的に装填されることを可能にすることを含む、請求項１９から３３のいずれかに記載の方法。
  35. 前記装填することは、一度に１行、一度に１つのＡｄｄチャネル、または一度に１つのメモリセルのうちの少なくとも１つによって、メモリセルのアレイの中に前記ポリマーを装填することを含む、請求項１９から３４のいずれかに記載の方法。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA3043887A1 (en) 2016-11-16 2018-05-24 Catalog Technologies, Inc. Nucleic acid-based data storage
JP7364604B2 (ja) 2018-03-16 2023-10-18 カタログ テクノロジーズ， インコーポレイテッド 核酸ベースのデータ記憶のための化学的方法
AU2019270160B2 (en) 2018-05-16 2024-09-19 Catalog Technologies, Inc. Printer-finisher system for data storage in DNA
CN113302700B (zh) 2018-09-07 2024-10-08 艾瑞迪亚公司 用于写入和读取存储在聚合物中的数据的改进的系统和方法
US11837302B1 (en) 2020-08-07 2023-12-05 Iridia, Inc. Systems and methods for writing and reading data stored in a polymer using nano-channels
US11545213B1 (en) 2020-08-07 2023-01-03 Iridia, Inc. Systems and methods for writing and reading data stored in a polymer using nano-channels
WO2022046877A1 (en) * 2020-08-25 2022-03-03 Molecular Assemblies, Inc. Layered coding architectures for nucleic acid memory
CN113687976B (zh) * 2021-08-27 2022-04-12 中国人民解放军军事科学院军事医学研究院 面向dna信息存储的编码和解码方法与装置
CN116451780B (zh) * 2022-01-05 2024-07-05 密码子（杭州）科技有限公司 用于在分子中存储信息的方法和设备
AU2023228860A1 (en) * 2022-03-04 2024-09-19 Catalog Technologies, Inc. Dna microarrays and component level sequencing for nucleic acid-based data storage and processing
WO2023232749A1 (en) * 2022-05-31 2023-12-07 Imec Vzw Electrochemical synthesis system
WO2024048422A1 (ja) * 2022-08-29 2024-03-07 国立大学法人大阪大学 分子メモリ、分子メモリの製造方法、分子メモリのデコード方法および分子メモリをデコードするためのデバイス

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015139420A (ja) 2014-01-30 2015-08-03 パナソニック株式会社 化学物質検出方法
WO2017151680A2 (en) 2016-02-29 2017-09-08 Dodo Omnidata, Inc. Methods, compositions, and devices for information storage
WO2018081745A1 (en) 2016-10-31 2018-05-03 Dodo Omnidata, Inc. Methods, compositions, and devices for information storage

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE518977C2 (sv) * 1999-11-22 2002-12-17 Transmode Systems Ab Arrangemang för övervakning och/eller styrning av bithastigheten av datapulser
JP3478228B2 (ja) * 2000-03-07 2003-12-15 日本電気株式会社 速度変換回路及びその制御方法
JP2002196797A (ja) * 2000-12-27 2002-07-12 Toshiba Corp 記録再生装置及びその記録再生方法
US6646912B2 (en) * 2001-06-05 2003-11-11 Hewlett-Packard Development Company, Lp. Non-volatile memory
EP1326357A1 (de) * 2002-01-08 2003-07-09 Siemens Aktiengesellschaft Verfahren zur Prüfung und Aufrechterhaltung einer vorbestimmten physikalischen Bitrate einer Leitungsverbindung
US20070004047A1 (en) 2002-04-19 2007-01-04 Lee Jeremy S Methods and apparatus for molecular data storage, retrieval and analysis
US7616551B2 (en) * 2003-11-25 2009-11-10 Samsung Electronics Co., Ltd. Molecular optoelectronic memory device
US20050283218A1 (en) * 2004-06-22 2005-12-22 Williams Michael S Implantable chamber for biological induction or enhancement of muscle contraction
US7390540B2 (en) * 2004-07-21 2008-06-24 Hewlett-Packard Development Company, L.P. Method for preparation of anisotropic materials
JP4251650B2 (ja) * 2005-03-28 2009-04-08 株式会社カシオ日立モバイルコミュニケーションズ 画像処理装置及びプログラム
US20080149832A1 (en) * 2006-12-20 2008-06-26 Miguel Zorn Scanning Probe Microscope, Nanomanipulator with Nanospool, Motor, nucleotide cassette and Gaming application
GB2473333B (en) 2008-02-28 2011-08-24 Electronic Bio Sciences Llc System and method to improve sequencing accuracy of a polymer
US8283165B2 (en) 2008-09-12 2012-10-09 Genvault Corporation Matrices and media for storage and stabilization of biomolecules
US20110287414A1 (en) 2010-02-08 2011-11-24 Genia Technologies, Inc. Systems and methods for identifying a portion of a molecule
US8039250B2 (en) * 2010-03-15 2011-10-18 International Business Machines Corporation Piezoelectric-based nanopore device for the active control of the motion of polymers through the same
TWI462104B (zh) * 2010-08-04 2014-11-21 Silicon Motion Inc 資料寫入方法及資料儲存裝置
WO2013003058A1 (en) * 2011-06-28 2013-01-03 H.B. Fuller Company Automatic delivery of adhesive to an adhesive supply unit and systems therefore
WO2013147797A1 (en) * 2012-03-29 2013-10-03 Intel Corporation Method and apparatus for treatment of state confidence data retrieved from a non-volatile memory array
JP2014020837A (ja) * 2012-07-13 2014-02-03 Panasonic Corp ポリヌクレオチド配列決定方法
US9759711B2 (en) 2013-02-05 2017-09-12 Genia Technologies, Inc. Nanopore arrays
US9164834B2 (en) * 2013-05-06 2015-10-20 Samsung Electronics Co., Ltd. Semiconductor memory devices, memory systems including the same and method of writing data in the same
DE102013215055B4 (de) * 2013-07-31 2021-01-28 Infineon Technologies Ag Schaltungsanordnung, Vorrichtung, Verfahren und Computerprogramm mit modifiziertem Fehlersyndrom zur Fehlererkennung von permanenten Fehlern in Speichern
EP3049944B1 (en) * 2013-09-26 2022-01-12 Intel Corporation Block storage apertures to persistent memory
US9123424B2 (en) * 2013-12-17 2015-09-01 Sandisk Technologies Inc. Optimizing pass voltage and initial program voltage based on performance of non-volatile memory
WO2016164779A1 (en) 2015-04-10 2016-10-13 University Of Washington Integrated system for nucleic acid-based storage of digital data
US10640822B2 (en) * 2016-02-29 2020-05-05 Iridia, Inc. Systems and methods for writing, reading, and controlling data stored in a polymer
US10859562B2 (en) * 2016-02-29 2020-12-08 Iridia, Inc. Methods, compositions, and devices for information storage
US9852800B2 (en) * 2016-03-07 2017-12-26 Sandisk Technologies Llc Adaptive determination of program parameter using program of erase rate
EP3223515A1 (en) * 2016-03-21 2017-09-27 Thomson Licensing Method for testing performance of a storage device and corresponding device
JP6725375B2 (ja) * 2016-09-14 2020-07-15 キオクシア株式会社 メモリシステムおよび方法
CA3043887A1 (en) 2016-11-16 2018-05-24 Catalog Technologies, Inc. Nucleic acid-based data storage
WO2018148260A1 (en) 2017-02-13 2018-08-16 Thomson Licensing Apparatus, method and system for digital information storage in deoxyribonucleic acid (dna)
TWI827559B (zh) 2017-10-30 2024-01-01 美商艾瑞迪亞公司 用於寫入、讀出以及控制儲存在聚合物中之數據之系統及方法
CN113302700B (zh) * 2018-09-07 2024-10-08 艾瑞迪亚公司 用于写入和读取存储在聚合物中的数据的改进的系统和方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015139420A (ja) 2014-01-30 2015-08-03 パナソニック株式会社 化学物質検出方法
WO2017151680A2 (en) 2016-02-29 2017-09-08 Dodo Omnidata, Inc. Methods, compositions, and devices for information storage
JP2019512480A (ja) 2016-02-29 2019-05-16 イリディア・インコーポレイテッドＩｒｉｄｉａ， Ｉｎｃ． 情報保存のための方法、組成物およびデバイス
WO2018081745A1 (en) 2016-10-31 2018-05-03 Dodo Omnidata, Inc. Methods, compositions, and devices for information storage
JP2020502494A (ja) 2016-10-31 2020-01-23 イリディア・インコーポレイテッドＩｒｉｄｉａ， Ｉｎｃ． 情報の記憶のための方法、組成物、およびデバイス

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