JP7325624B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本開示は、半導体装置および半導体装置の製造方法に関する。
特許文献１には、サファイア基板上に成長させた窒化ガリウム（ＧａＮ）層に対してレーザーを入射させて、サファイア基板からＧａＮ層を分離させる技術が開示されている。このような分離工程はレーザーリフトオフ工程とも呼ばれる。レーザーには、ＧａＮに吸収される波長のレーザーが採用される。当該レーザーがサファイア基板を透過してＧａＮ層に入射することにより、ＧａＮ層のうちサファイア基板側の境界部において、ＧａＮがガリウム（Ｇａ：液体または固体)と窒素（Ｎ２）ガスに分離する。これにより、サファイア基板からＧａＮ層を分離することができる。特許文献１では、分離後のＧａＮ層の分離面を研磨した後に、サファイア基板とは別の基板にＧａＮ層を接合している。
また、特許文献２にもレーザーリフトオフ工程が記載されている。特許文献２でも、レーザーリフトオフ工程によりサファイア基板から半絶縁性ＧａＮ層を分離している。その後、ＡｕとＳｎからなる接合層により、ＧａＮ層を熱伝導性基板に接合させている。
また、特許文献３にも、レーザーリフトオフ工程が記載されている。特許文献３では、成長用基板の上にＧａＮ系の半導体層を積層させて半導体積層体を形成した後に、レーザーリフトオフ工程により成長用基板から半導体積層体を分離している。そして、別途準備した基板を、例えば、接着剤等により、半導体積層体に貼り合わせている。
特許第４６５０２２４号公報 特開２０１４－２２７４２号公報 特開２００８－２２８６６号公報
しかしながら、特許文献１から特許文献３では、レーザーリフトオフ工程後のＧａＮ表面には凹凸が形成される。この凹凸を除去する場合には、研磨工程が必要であり生産性が低いという課題がある。また、レーザーリフトオフ工程後に基板を貼り合わせる場合、これらを接合させるための接合層として、接着剤などの半導体層とは別の材料を採用している。この点も生産性の低下を招き得る。
そこで、本開示は、上記のような問題点を鑑みてなされたものであり、生産性の高い半導体装置を実現できる技術を提供することを目的とする。
本開示に係る半導体装置は、第１基板と、窒化物系化合物半導体からなる半導体層と、前記第１基板と前記半導体層との間において、前記第１基板および前記半導体層に接合し、前記窒化物系化合物半導体の構成元素の少なくとも一つを含む接合層とを備え、前記接合層が多孔質状の物質を含み、前記半導体層の前記構成元素が前記物質内の孔に存在する。

本開示に係る半導体装置の製造方法は、第１基板と、窒化物系化合物半導体からなる半導体層と、前記第１基板と前記半導体層との間に設けられ、前記第１基板および前記半導体層を接合する接合層とを備える半導体装置の製造方法であって、第２基板上に形成された前記半導体層に対してレーザーを入射させ、前記第２基板を前記半導体層から分離する第１工程と、前記第１基板および前記半導体層を重ね合わせる第２工程と、前記レーザーの照射によって前記半導体層の接合面に形成された生成物を反応させることで、前記第１基板および前記半導体層を接合させる前記接合層を形成する第３工程とを備える。
生産性を向上させることができる。
本開示の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１に係る半導体装置の構造の一例を概略的に示す断面図である。 実施の形態１に係る半導体装置の製造方法の一例を示すフローチャートである。 半導体装置の製造途中の構成の一例を概略的に示す断面図である。 半導体装置の製造途中の構成の一例を概略的に示す断面図である。 半導体装置の製造途中の構成の一例を概略的に示す断面図である。 半導体装置の製造途中の構成の一例を概略的に示す断面図である。 半導体装置の製造途中の構成の一例を概略的に示す断面図である。 実施の形態１に係る半導体装置の製造方法の他の一例を示すフローチャートである。 実施の形態１に係る半導体装置の製造方法の他の一例を示すフローチャートである。 半導体装置の製造途中の構成の一例を概略的に示す断面図である。 実施の形態２に係る半導体装置の構成の一例を概略的に示す断面図である。 実施の形態２に係る半導体装置の製造方法の一例を示すフローチャートである。 半導体装置の製造途中の構成の一例を概略的に示す断面図である。 半導体装置の製造途中の構成の一例を概略的に示す断面図である。 シード層の内部に液体の低融点層の一部が入り込んでいる状態の一例を概略的に示す断面図である。 実施の形態３に係る半導体装置の構造の一例を概略的に示す断面図である。 実施の形態３に係る半導体装置の製造方法の一例を示すフローチャートである。 半導体装置の製造途中の構成の一例を概略的に示す断面図である。 半導体装置の製造途中の構成の一例を概略的に示す断面図である。 実施の形態３に係る半導体装置の構造の他の一例を概略的に示す断面図である。
以下に本開示に係る半導体装置の実施の形態及び製造方法を図面に基づいて詳細に説明する。なお、この実施の形態によりこの説明が限定されるものではなく、その趣旨を逸脱しない範囲において適宜変更可能である。また、以下に示す図面においては、理解の容易のため各層あるいは各部材の縮尺が現実と異なる場合があり、各図面間においても同様である。
＜実施の形態１＞
図１は、実施の形態１に係る半導体装置１００の構成の一例を概略的に示す断面図である。半導体装置１００は、第１基板１と、半導体層２と、接合層３とを備えている。図１に例示された半導体装置１００は、例えば、電界効果トランジスタ（ＦＥＴ）であり、複数の電極４をさらに備えている。
第１基板（以下、接合基板と呼ぶ）１は上面１ａおよび下面１ｂを有している。接合基板１は、例えば、半絶縁性基板であって、より具体的な一例として、シリコン（Ｓｉ）基板または炭化ケイ素（ＳｉＣ）基板である。
半導体層２は上面２ａおよび下面２ｂを有している。半導体層２の下面２ｂは接合基板１の上面１ａと向かい合っており、半導体層２の下面２ｂと接合基板１の上面１ａとの間には、接合層３が設けられている。接合層３は上面１ａおよび下面２ｂと接合している。つまり、接合層３は半導体層２および接合基板１を互いに固定する。以下では、上面１ａを接合面１ａとも呼び、下面２ｂを接合面２ｂとも呼ぶ。
半導体層２は、例えば、窒化物系化合物半導体を含む。窒化物系化合物半導体は、例えば、窒素および第３族元素を含む化合物であり、より具体的な一例として、窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）および窒化アルミニウム（ＡｌＮ）の少なくともいずれか一つを含む。半導体層２は、後述するように、半導体からなる複数の機能層が積層された積層体であってもよい。あるいは、半導体層２は単一の半導体層によって構成されてもよい。
半導体装置１００が電界効果トランジスタである場合には、例えば、バッファ層、バリア層、チャネル層およびキャップ層が接合基板１側からこの順で積層されて半導体層２を構成する。バッファ層、バリア層、チャネル層およびキャップ層の各々は窒化物系化合物半導体を含んでおり、例えば、ＧａＮ、ＡｌＧａＮまたはＡｌＮで構成される。
なお、半導体層２を構成する機能層には、上記機能層とは別の種々の層が適用されてもよく、あるいは、上記機能層のいくつかが省略されてもよい。また、各機能層は、単一の半導体層によって構成されてもよく、あるいは、複数種の半導体層によって構成されてもよい。
図１の例では、半導体層２の上面２ａの上には、電極４が部分的に形成されている。図１の例では、複数の電極４として、３つの電極４ａ～４ｃが半導体層２の上面２ａの上に形成されている。電極４ｂは、例えば、ゲート電極である。電極４ａおよび電極４ｃは電極４ｂに対して互いに反対側に設けられている。電極４ａは、例えば、ソース電極であり、電極４ｃは、例えば、ドレイン電極である。電極４は金属等の導電体によって形成される。
半導体層２の上面２ａおよび複数の電極４の上には、絶縁保護膜（不図示）が形成されてもよい。絶縁保護膜は、例えば、窒化シリコン（ＳｉＮ）および酸化アルミニウム（Ａｌ２Ｏ３）の少なくともいずれか一方を含む。当該絶縁保護膜は、半導体層２の上面２ａおよび電極４を覆うように形成される。ただし、電極４が外部の配線と電気的に接続する必要があれば、電極４の一部は絶縁保護膜によって覆われず、当該一部において電極４が外部の配線に接続される。つまり、絶縁保護膜には、ビアホールが形成され、当該ビアホールを介して電極４が外部の配線に接続される。例えば、電極４ｂおよび電極４ｃがそれぞれ外部の配線に接続されてもよい。
図１の例では、半導体装置１００は、例えば、引き出し電極５および電極６をさらに備えている。また、図１の例では、半導体装置１００は、接合基板１、接合層３および半導体層２を貫通するビアホール５１を有している。ビアホール５１の底面では電極４ａが露出している。引き出し電極５は、ビアホール５１の内壁および電極４ａの露出面を覆っている。電極６は、接合基板１の下面１ｂおよび引き出し電極５の上に形成されている。この電極６は裏面電極とも呼ばれる。電極６は引き出し電極５を介して電極４ａに電気的に接続される。引き出し電極５および電極６も金属等の導電体によって構成される。
なお、引き出し電極５および電極６は必ずしも必要ではなく、電極４ｂおよび電極４ｃと同様の構造で外部の配線に接続されてもよい。また、半導体装置１００は必ずしも電界効果トランジスタである必要はなく、例えば、半導体ダイオードまたは半導体レーザーなどの種々の半導体装置であってもよい。
接合層３は、半導体層２の構成元素の少なくとも一つを含んでいる。例えば、接合層３は、半導体層２の構成元素の一つであるガリウム（Ｇａ）を含む。より具体的な一例として、接合層３は、当該構成元素（例えばガリウム）および当該構成元素とは別の物質の化合物（例えばガリウム化合物）を含む。例えば、接合層３は、半導体層２の構成元素を酸素またはハロゲン物質と反応させることにより形成された酸化物またはハロゲン化物を含む。より具体的な一例として、接合層３は、当該構成元素と酸素との反応により生成される酸化物としての酸化ガリウムを含む。
半導体層２の接合面２ｂは、例えば、後に詳述するように、レーザー照射痕である凹凸形状（不図示）を有している。このレーザー照射は、半導体装置１００の製造工程（後述）において行われる。該凹凸形状は接合面２ｂの全面において２次元的に形成される。接合層３は接合面２ｂの凹凸を埋めて、接合面２ｂに密着する。
次に、半導体装置１００の製造方法の一例について説明する。図２は、半導体装置１００の製造方法の一例を示すフローチャートであり、図３から図７は、半導体装置１００の製造途中の構成の一例を概略的に示す断面図である。まず、ステップＳ１にて、第２基板１０の上に半導体層２が形成される。第２基板１０は、半導体層２を結晶成長させるための基板であり、例えば、サファイア基板を含む。半導体層２は、例えば、有機金属気相成長法等の成長法により、第２基板１０の上面１０ａの上に形成される。例えば、第２基板１０の上面１０ａの上に、いずれも窒化物系化合物半導体からなるバッファ層、バリア層、チャネル層およびキャップ層をこの順に形成して、半導体層２が形成される。前述のように、半導体層２はＧａＮ、ＡｌＧａＮおよびＡｌＮ等によって構成され、いずれの機能層も単相である必要はなく、複数の層から成ってもよい。また、一部の層を省略しても良い。また各機能層には、必要に応じて、鉄（Ｆｅ）またはＣ（炭素）などの不純物が添加されてもよい。このステップＳ１により、第２基板１０の上での半導体層２のエピタキシャル成長によって、第２基板１０および半導体層２が一体となった積層構造物が作製される。
次に、ステップＳ２にて、フォトリソグラフィ工程、成膜工程、イオン注入工程、金属蒸着およびメッキ工程等の諸工程により、半導体層２の活性領域および不活性領域の作り分け、電極４の形成、ならびに、絶縁保護膜の形成が行われる。これにより、第２基板１０の上に、半導体層２および電極４を含むトランジスタ構造が形成される（図３参照）。
なお、図１の例では、半導体装置１００が電界効果トランジスタであるので、ステップＳ１およびステップＳ２において、トランジスタ構造を第２基板１０の上に形成した。しかるに、半導体装置１００が他の半導体装置であれば、その半導体装置に応じた構造が第２基板１０の上に形成される。
次に、ステップＳ３にて、レーザー照射を用いて、半導体層２および第２基板１０を互いに分離する（レーザーリフトオフ工程）。具体的には、まず、第２基板１０の下面１０ｂ側からレーザー光が照射される。レーザー光には、第２基板１０での吸収率が低く、透過率が高い波長のレーザー光が採用される。例えば、波長が４μｍ以下のレーザー光を採用する。これにより、レーザー光は第２基板１０を透過して半導体層２に入射する。また、このレーザー光には、半導体層２での吸収率が高いレーザー光を採用する。例えば、波長が３７０ｎｍ以下のレーザー光が望ましく、より好ましくは、波長が３６０ｎｍ以下である。例えば、ＹＡＧ（Yttrium Aluminum Garnet）レーザーの４倍波である波長２６６ｎｍのレーザー光を採用する。
レーザー光が照射されることにより、半導体層２のうち第２基板１０側の境界部分において、例えば、窒化物系化合物半導体がレーザー光のエネルギーを吸収する。窒化物系化合物半導体は、当該エネルギーにより各構成元素の単物質に分離する。言い換えれば、この分離が行われる程度の光量でレーザー光が照射される。より具体的な一例として、窒化ガリウムがガリウムと窒素とに分離する。窒素は常温で気体である。この化学反応を式で示すと、以下の通りとなる。
２ＧａＮ→２Ｇａ＋Ｎ２・・・（１）
つまり、半導体層２のうち第２基板１０側の境界部分において、窒化ガリウムは、ガリウムと、気体である窒素とに分離する。このガリウムの融点は窒化ガリウムの融点よりも低く、３０度程度である。このように、半導体層２は境界部分において、自身の融点よりも低い融点を有する単物質（ガリウム）と、気体である単物質（窒素）とに分離する。
式（１）によれば、レーザー照射により窒素ガスが生じるので、レーザー光は第２基板１０の外周から連続した線を描くように照射される。これにより、窒素ガスが第２基板１０と半導体層２との間から外側に移動することができる。レーザー照射が終了すると、冷却によりガリウムが凝固する。これにより、半導体層２と第２基板１０との間には、ガリウムからなる低融点層３０が形成される（図４参照）。この低融点層３０の融点は、他の層の融点、具体的には、絶縁保護膜、電極４、半導体層２および第２基板１０の融点の全てよりも低い。また、半導体層２と低融点層３０との間の境界面が接合面２ｂとなり、接合面２ｂは、レーザーの照射により、凹凸（不図示）を有することになる。この凹凸の形状は、レーザー照射を反映した形状を有する。よって、この凹凸はレーザー照射痕であるともいえる。
次に、絶縁保護膜、電極４、半導体層２、低融点層３０および第２基板１０からなる積層構造物１００ａを加熱する。例えば、積層構造物１００ａを不図示のホットプレート等のヒータによって加熱する。ヒータは、低融点層３０の融点よりも高く他の層の融点よりも低い温度まで、積層構造物１００ａを昇温させる。これにより、低融点層３０が溶融する。次に、半導体層２および第２基板１０を互いに離すことにより、半導体層２および第２基板１０を互いに分離する（図５参照）。以下では、積層構造物１００ａから第２基板１０を分離した積層構造物を積層構造物１００ｂと呼ぶ。分離後に低融点層３０の一部は凝固し、積層構造物１００ｂの構成要素の一つとなる。具体的には、低融点層３０は積層構造物１００ｂの最下層を構成する。
なお、ステップＳ３においてヒータによる加熱工程は必ずしも必要ではない。レーザー照射により積層構造物１００ａの温度を高めることができるので、レーザー照射中に半導体層２を第２基板１０から分離させても構わない。
次に、ステップＳ４にて、接合基板１および半導体層２を重ね合わせる（図６参照）。具体的には、積層構造物１００ｂの低融点層３０が接合基板１の接合面１ａと接触するように、積層構造物１００ｂを接合基板１の接合面１ａの上に載置する。これにより、半導体層２の接合面２ｂが低融点層３０を介して接合基板１の接合面１ａと向かい合う。
次に、ステップＳ５にて、ステップＳ３のレーザー照射によって半導体層２の接合面２ｂに形成された生成物（つまり低融点層３０）を他の物質と反応させることにより、低融点層３０の融点よりも高い物質に変化させつつ、当該物質を接合基板１および半導体層２と接合させる。当該物質は接合層３として機能する（図７参照）。より具体的な一例として、接合基板１および積層構造物１００ｂが載置された所定の空間を酸素雰囲気とし、接合基板１および積層構造物１００ｂを加熱する。例えば、ホットプレート等のヒータを用いて、低融点層３０の融点よりも高く、他の層の融点よりも低い温度に、接合基板１および積層構造物１００ｂを加熱する。
これにより、低融点層３０のガリウムが液化しつつ、接合基板１の接合面１ａの全面に密着する。また、低融点層３０が液体となるので、低融点層３０は半導体層２の接合面２ｂの凹凸を埋めて密着することもできる。そして、当該ガリウムが周囲の酸素により酸化して、接合基板１の接合面１ａおよび半導体層２の接合面２ｂに接合した状態で、酸化ガリウム（つまり、接合層３）に変化する（図７参照）。この接合層３の融点は低融点層３０の融点よりも高い。要するに、ガリウムからなる低融点層３０が、酸化ガリウムを含む高融点の接合層３に変化する。また、この酸化ガリウムは絶縁性を有する。
次に、ステップＳ６にて、ビアホール５１を形成する。例えば、反応性イオンエッチング法、ウェットエッチング法またはレーザー加工法等の加工法により、接合基板１、接合層３および半導体層２を貫通して電極４ａに通じるビアホール５１を形成する。ビアホール５１の壁面に生じるバリを除去するために、上記の加工法を組み合わせてビアホール５１を形成してもよい。
次に、ステップＳ７にて、引き出し電極５および電極６を形成する。例えば、蒸着またはスパッタリング法等の方法により、引き出し電極５および電極６を形成する。これにより、電極６が引き出し電極５を介して電極４ａと電気的に接続される。
以上の製造方法により、半導体装置１００を製造することができる（図１参照）。しかも、この製造方法によれば、レーザー照射により生成される半導体層２の反応物（低融点層３０：ガリウム）を利用して接合層３を形成している。
比較のために、従来の製造方法についても考察する。従来の製造方法では、第２基板１０から積層構造物１００ｂを分離した後に、低融点層３０（ガリウム）を全て除去し、研磨等により半導体層２の接合面２ｂを平坦化する。次に例えば、接着剤等により、接合基板１を半導体層２と接合させる。この場合、低融点層３０の除去工程および接合面２ｂの平坦化工程を必要とするので、工程数が多くなる。また、接合基板１と半導体層２とを接合する接合層として、接着剤などの半導体層２とは別の材料を採用しているので、製造コストが高くなる。
これに対して、本実施の形態１によれば、接合基板１と半導体層２との接合工程（ステップＳ５）において、低融点層３０を利用して接合層３を形成している。よって、低融点層３０の除去工程および接合面２ｂの平坦化工程を不要にできる。また、半導体層２から生成される低融点層３０を利用して接合層３を形成するので、接合層３は半導体層２の構成元素（例えばガリウム）を含んで構成される。これによれば、接合層３が接着剤等の半導体層２とは全く別の材料によって構成される場合に比して、接合層３の材料費を低減させることができる。
以上のように、本実施の形態１では、より少ない工程数で半導体装置１００を製造することができる。また、接合層３の材料費を低減させることもできる。つまり、生産性を向上することができる。
また、上述の例では、接合層３が半導体層２の接合面２ｂの凹凸を埋めて接合面２ｂに密着するので、接合層３と半導体層２との接合面積を増加させることもできる。これによれば、接合強度の高い半導体装置１００を実現することができる。
＜接合層の他の例＞
上述の例では、接合工程（ステップＳ５）において、低融点層３０と反応する酸素等の気体の雰囲気中において、接合基板１および積層構造物１００ｂを加熱した。これによって、低融点層３０を気体と反応させて接合層３に変化させることができる。低融点層３０と反応する気体の他の具体例としては、例えば、ハロゲンガス（例えば塩素ガス）を採用することもできる。この場合、低融点層３０のガリウムをハロゲン化物、より具体的な一例として塩化ガリウムに（Ｇａ２Ｃｌ６）に変化させることができる。塩化ガリウムの融点はガリウムの融点よりも高い。
＜低融点層の薄膜化処理＞
図８は、半導体装置１００の製造方法の他の一例を示すフローチャートである。ステップＳ１１からステップＳ１３は、ステップＳ１からステップＳ３とそれぞれ同一である。次にステップＳ１４にて、低融点層３０の厚みを低減させる薄膜化処理を行う。例えば、低融点層３０を除去する薬液（例えば、エッチング液）を、低融点層３０に供給する。例えば、積層構造物１００ｂを当該薬液に浸漬させる。当該薬液としては、例えば、塩酸を採用できる。これにより、低融点層３０はその表面から徐々に薬液によって除去される。そして、低融点層３０の厚みが規定の厚みとなったときに、積層構造物１００ｂを薬液から取り出して、薬液を洗い流す。これにより、低融点層３０を薄くすることができる。
次に、ステップＳ１５からステップＳ１８がこの順で実行される。ステップＳ１５からステップＳ１８は、ステップＳ４からステップＳ７とそれぞれ同一である。
この製造方法によれば、接合工程（ステップＳ１６）の前に低融点層３０の厚みを低減させている（ステップＳ１４）。よって、接合層３を薄くすることができる。ひいては、半導体装置１００を薄くすることができる。
＜絶縁化処理＞
図１に例示する半導体装置１００は、ビアホール５１を有している。ビアホール５１は接合基板１、接合層３および半導体層２を貫通しており、電極４および電極６は、ビアホール５１内の引き出し電極５によって相互に電気的に接続される。引き出し電極５はビアホール５１の内壁に接触するので、引き出し電極５の一部はビアホール５１内において接合層３に接触する。
ところで上述の例では、接合層３は、導電性を有する金属（ガリウム）からなる低融点層３０を絶縁性の化合物に変化させて形成される。しかしながら、低融点層３０の金属の全てが反応するとは限らず、接合層３における導電性の金属（以下、残留導電体と呼ぶ）がビアホール５１の内壁において露出している場合も考えられる。そこで、引き出し電極５を形成する前に、ビアホール５１内で露出する接合層３に含まれる残留導電体を絶縁化させる絶縁化処理を行ってもよい。
図９は、半導体装置１００の上記製造方法の一例を示すフローチャートである。ステップＳ２１からステップＳ２６は、ステップＳ１からステップＳ６とそれぞれ同一である。図１０は、半導体装置１００の製造途中の構成の一例を概略的に示す断面図であり、より具体的には、ステップＳ２６によって得られる積層構造物１００ｃを示している。図１０に示されるように、積層構造物１００ｃにはビアホール５１が形成されている。ステップＳ２６の次のステップＳ２７にて、ビアホール５１内で露出する接合層３の残留導電体を絶縁化する。例えば、ステップＳ５と同様に、残留導電体と反応する酸素ガスまたは塩素ガス等の気体の雰囲気中で、積層構造物１００ｃを加熱してもよい。これにより、接合層３の表面の残留導電体（ガリウム）が酸素または塩素ガス等の気体と反応して絶縁性の化合物を形成する。
次にステップＳ２８にて、ステップＳ７と同様に、引き出し電極５および電極６を形成する。
この製造方法によれば、ステップＳ２７において、ビアホール５１内で露出する接合層３の残留導電体を絶縁化するので、引き出し電極５および電極６が接合層３と電気的に接続することをより確実に回避することができる。
＜実施の形態２＞
図１１は、実施の形態２に係る半導体装置１００Ａの構成の一例を概略的に示す断面図である。半導体装置１００Ａは、ビアホール５１、引き出し電極５および電極６の有無を除いて、半導体装置１００と同様の構成を有している。また、半導体装置１００Ａにおける接合層３の具体的な構成の一例も半導体装置１００と相違する。具体的には、接合層３は、半導体層２の構成元素（例えば、ガリウム）の少なくとも一つを含む合金を有する。当該合金を構成するガリウム以外の物質は、例えば、マグネシウム（Ｍｇ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）および銀（Ａｕ）の少なくともいずれか一つを含む。例えば、鉄とガリウムとの合金化反応で生成される鉄ガリウム合金を接合層３として好適に用いることができる。
次に半導体装置１００Ａの製造方法の一例を説明する。図１２は、半導体装置１００Ａの製造方法の一例を示すフローチャートである。ステップＳ３１からステップＳ３３は、ステップＳ１からステップＳ３とそれぞれ同一である。これにより、実施の形態１と同様に、積層構造物１００ｂ（図５参照）が作製される。実施の形態２においても、半導体層２と低融点層３０との間の境界面（つまり、接合面２ｂ）は、レーザー照射に起因した凹凸を有する。この凹凸はレーザー照射に特徴的な形状を有するので、レーザー照射痕である。
次にステップＳ３４にて、接合基板１の接合面１ａの上に、低融点層３０との反応に寄与するシード層３１を形成する。図１３は、接合基板１およびシード層３１の構成の一例を概略的に示す断面図である。シード層３１は、例えば、マグネシウム（Ｍｇ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）および銀（Ａｕ）の少なくともいずれか一つを含む。シード層３１は、例えば、蒸着法またはスパッタリング法などの各種成膜方法により、接合基板１の接合面１ａの上に形成される。なお、ステップＳ３４の実行タイミングはこれに限らない。ステップＳ３４は後述のステップＳ３５よりも前に行われていればよく、例えば、ステップＳ３１よりも前に行われてもよい。
次にステップＳ３５にて、接合基板１および半導体層２を重ね合わせる。具体的には、低融点層３０がシード層３１と接触するように、積層構造物１００ｂを接合基板１の上に載置する。図１４は、半導体装置１００Ａの製造途中の構成の一例を概略的に示す断面図であり、積層構造物１００ｂを接合基板１の上に載置した状態を示している。
次にステップＳ３６にて、低融点層３０およびシード層３１を反応させて接合層３を形成して、接合層３により半導体層２および接合基板１を接合する。例えば、ホットプレート等のヒータを用いて、積層構造物１００ｂ、シード層３１および接合基板１を加熱する。これにより、低融点層３０が液化しつつ、低融点層３０の金属がシード層３１内に拡散して、接合層３としての合金を形成する。この合金の融点はガリウムの融点よりも高い。
処理時間は接合層３の厚みに応じて適宜に設定すればよい。具体的な一例として、低融点層３０がガリウムであり、シード層３１が銅である場合、温度を２００度まで昇温し、処理時間を３０分とすると、０．８μｍ程度の厚さで反応が進行し、接合層３が形成された。
実施の形態２の製造方法でも、接合工程（ステップＳ３６）において、低融点層３０を利用して接合層３を形成している。よって、実施の形態１と同様に、低融点層３０の除去工程及び接合面２ｂに対する平坦化処理を不要にできる。また、接合層３の一部に半導体層２の構成元素を採用しているので、半導体層２とは全く異なる材料で構成された合金を採用する場合に比して、材料費も低減できる。つまり、生産性を向上させることができる。
また、凹凸を有する接合面２ｂの面積は平坦面に比べて大きいので、接合層３は高い接合強度で半導体層２と接合できる。
また、合金は、その構成元素の種類および比率等により、特性を調整できるので、接合層３の特性を設計しやすい。
＜シード層の形状＞
シード層３１は多孔質であってもよい。シード層３１が多孔質である場合、接合工程（ステップＳ３６）の加熱処理により液体化した低融点層３０（例えば、ガリウム）がシード層３１の内部に浸透する。図１５は、シード層３１の内部に液体の低融点層３０の一部が入り込んでいる状態の一例を概略的に示す断面図である。液体の低融点層３０がシード層３１の内部に浸透するので、液体の低融点層３０はシード層３１の内部から拡散して合金化して、接合層３を形成する。
以上のように、接合層３は、シード層３１を構成する金属（例えば銅）と、半導体層２の構成元素である金属（例えばガリウム）との合金を含む。また、多孔質状の金属（銅）の孔内には、半導体層２の構成元素である金属（ガリウム）を含み得る。
このように多孔質のシード層３１を用いれば、接合工程（ステップＳ３６）において、液体の低融点層３０の一部がシード層３１の内部に浸透して、シード層３１の内部でも合金化反応を生じさせる。つまり、反応面積を増加させることができ、反応時間を短縮することができる。したがって、より短い処理時間で接合層３を形成できる。
また、液体の低融点層３０の少なくとも一部がシード層３１の内部に浸透するため、接合層３の厚みを薄くできる。よって、接合基板１と半導体層２との間の距離（厚さ）を短かくでき、半導体層２から接合基板１への熱伝導性を高めることができる。
＜シード層の材質＞
上述の例では、シード層３１として金属を採用しているものの、必ずしもこれに限らない。要するに、低融点層３０と反応して低融点層３０よりも融点の高い接合層３を形成できればよい。例えば、低融点層３０と反応して接合層３として化合物を生成することができる材料を、シード層３１の材料に採用してもよい。
＜実施の形態３＞
図１６は、実施の形態３に係る半導体装置１００Ｂの構成の一例を概略的に示す断面図である。半導体装置１００Ｂは半導体装置１００と同様に、接合基板１と、半導体層２と、接合層３とを備えている。図１６では図示していないものの、半導体装置１００Ｂは、実施の形態１と同様に、引き出し電極５および電極６をさらに備えていてもよい。図１６に例示されるように、実施の形態３においては、接合基板１の接合面１ａは凹凸を有している。当該凹凸は平面視において２次元的に配置される。例えば、複数のライン状またはドット状の凸部または凹部が２次元的に配列されてもよい。接合層３は接合基板１の接合面１ａの凹凸を埋めて密着している。
これによれば、接合層３と接合基板１の接合面１ａとの接合面積を増加させることができ、接合基板１と接合層３との接合強度を向上させることができる。
接合基板１の接合面１ａの凹凸の高さは、例えば１ｕｍ以上５００ｕｍ以下である。当該凹凸の高さが上記範囲の下限未満である場合、凹凸形状による表面積の増大効果が得られない。また、当該凹凸高さが上記範囲の上限を超える場合、接合層３により当該凹凸を埋めることが困難になるため、接合形成が困難になる。また、接合面１ａの凹凸の周期は、接合面１ａの凹凸の最大高さの１０倍未満であることが望ましい。凹凸の周期が上記範囲の上限よりも大きい場合、凹凸形状による表面積の増大効果が得られない。
次に、実施の形態３に係る半導体装置１００Ｂの製造方法の一例について述べる。図１７は、実施の形態３に係る半導体装置１００Ｂの製造方法の一例を示すフローチャートである。ステップＳ４１からステップＳ４３は、ステップＳ１からステップＳ３とそれぞれ同一である。これにより、実施の形態１と同様に、積層構造物１００ｂ（図５参照）が作製される。実施の形態３においても、半導体層２と低融点層３０との間の境界面（つまり接合面２ｂ）は、レーザー照射に起因した凹凸を有する。この凹凸はレーザー照射に特徴的な形状を有するので、レーザー照射痕である。
次に、ステップＳ４４にて、接合基板１の接合面１ａに凹凸を形成する。例えば、フォトリソグラフィおよびナノインプリント等のレジスト工程と、ウェットエッチング法および反応性イオンエッチング法等のエッチング工程との組み合わせによって、接合面１ａの任意の箇所に凹凸を形成する。あるいは、機械加工等によって接合基板１の接合面１ａに凹凸を形成してもよい。
次にステップＳ４５にて、接合基板１および半導体層２を重ね合わせる。具体的には、低融点層３０が接合面１ａと接触するように、積層構造物１００ｂを接合基板１の接合面１ａの上に載置する。図１８は、半導体装置１００Ｂの製造途中の構成の一例を示す断面図であり、積層構造物１００ｂが接合基板１の接合面１ａ上に載置されている。
次にステップＳ４６にて、低融点層３０を反応させて接合層３を形成する。例えば、低融点層３０と反応可能な酸素ガスまたは塩素ガス等の気体の雰囲気中において、ホットプレート等のヒータを用いて、積層構造物１００ｂおよび接合基板１を加熱する。これにより、低融点層３０が液化して半導体層２の接合面２ｂの凹凸および接合基板１の接合面１ａの凹凸を埋めつつ、酸素ガスまたは塩素ガス等の気体と反応して接合層３を形成する。これにより、実施の形態３に係る半導体装置１００Ｂを製造することができる。
この実施の形態３の製造方法でも、接合工程（ステップＳ４６）において、低融点層３０を利用して接合層３を形成している。よって、低融点層３０の除去工程および半導体層２の接合面２ｂに対する平坦化処理を不要にできる。また、凹凸を有する接合面２ｂおよび接合面１ａの面積は平坦面に比べて大きいので、接合層３は高い接合強度で半導体層２および接合基板１の各々と接合できる。
＜凹凸＞
なお、接合基板１の凹凸構造は図１６に例示された周期的な構造である必要はなく、任意の形状を有していてもよい。例えば、凸部または凹部が平面視においてランダムな位置に分散して形成されてもよい。また、凹凸の形状も適宜に設定されればよい。例えば、凸部または凹部がドット状の形状を有してもよく、あるいは、ライン状の形状を有してもよい。さらには、接合面１ａは複数の緩やかな傾斜構造により凹凸形状を有してもよい。要するに、接合面１ａに凹凸が形成されていれば、その形状によらず、接合基板１の接合面１ａの面積を平坦面よりも大きくすることができ、接合強度を向上させることができる。
また、実施の形態３において、ビアホール５１、引き出し電極５および電極６が形成される場合には、凹凸形状をビアホール５１の位置に応じて設定してもよい。図１９は、半導体装置の製造途中の構成の一例を概略的に示す断面図であり、ビアホール５１が形成される直前の半導体装置１００Ｂの構成の一例を概略的に示す図である。図１９に例示されるように、接合基板１の接合面１ａのうちビアホール５１が形成される領域は、凹部に相当している。よって、接合基板１の厚みは、ビアホール５１が形成される領域において薄くなる。
これによれば、ビアホール５１を形成する際の接合基板１のエッチング量を少なくすることができる。一方で、接合層３の厚みは、ビアホール５１が形成される領域において厚くなる。よって、例えば、接合基板１のエッチングレートが接合層３のエッチングレートよりも低い場合に、ビアホール５１を形成する領域において接合基板１が薄くなるように、接合面１ａの凹凸形状を決定するとよい。ビアホール５１を形成する際に、エッチングレートの低い接合基板１のエッチング量を低減することができるので、半導体装置１００Ｂの製造のスループットを向上することができる。
図２０は、半導体装置１００Ｃの構成の一例を概略的に示す断面図である。この半導体装置１００Ｃは、接合基板１の接合面１ａの凹凸形状を除いて、半導体装置１００Ｂと同様の構成を有している。図２０の例では、平面視における電極４ａと電極４ｃとの間の領域において、接合基板１の接合面１ａは凸部を有している。
ところで、半導体装置１００Ｃでは、電極４ａはソース電極として機能し、電極４ｃはドレイン電極として機能するので、電極４ａと電極４ｃとの間において半導体層２に電流が流れる。よって、半導体層２のうち電極４ａと電極４ｃとの間の部位が発熱源として機能する。
図２０の例では、接合基板１の接合面１ａは、当該発熱部位の直下において凸部を有している。これにより、発熱部位と接合基板１との距離を短くすることができ、発熱部位からの熱を接合基板１に伝えやすくすることができる。
なお、図２０の例では、発熱部位の直下のみに凸部が形成されているものの、他の領域でも凹凸が形成されてもよい。この場合、発熱部位の直下の凸部の幅（電極４ａおよび電極４ｃが並ぶ配列方向の幅）は、他の領域における凸部の幅よりも広くてもよい。
なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
本開示は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、限定的なものではない。例示されていない無数の変形例が想定され得るものと解される。
１ 第１基板（接合基板）、１０ 第２基板、１ａ，２ａ 接合面、２ 半導体層、３ 接合層、３１ シード層、４ 電極、５１ ビアホール。

Claims (17)

  1. 第１基板と、
    窒化物系化合物半導体からなる半導体層と、
    前記第１基板と前記半導体層との間において、前記第１基板および前記半導体層に接合し、前記窒化物系化合物半導体の構成元素の少なくとも一つを含む接合層と
    を備え、
    前記接合層が多孔質状の物質を含み、前記半導体層の前記構成元素が前記物質内の孔に存在する、半導体装置。
  2. 前記接合層は、前記構成元素の化合物を含む、請求項１に記載の半導体装置。
  3. 前記接合層は、前記半導体層の前記構成元素の酸化物を含む、請求項２に記載の半導体装置。
  4. 前記接合層は、前記半導体層の前記構成元素の合金を含む、請求項１に記載の半導体装置。
  5. 前記接合層に接合する前記半導体層の接合面は凹凸を有し、前記接合層が該凹凸を埋めている、請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記接合層に接合する前記第１基板の接合面は凹凸を有し、前記接合層が該凹凸を埋めている、請求項１から５のいずれか１項に記載の半導体装置。
  7. 前記第１基板はシリコン基板または炭化ケイ素基板である、請求項１から６のいずれか１項に記載の半導体装置。
  8. 前記半導体層の前記構成元素はガリウムを含む、請求項１から７のいずれか１項に記載の半導体装置。
  9. 第１基板と、窒化物系化合物半導体からなる半導体層と、前記第１基板と前記半導体層との間に設けられ、前記第１基板および前記半導体層を接合する接合層とを備える半導体装置の製造方法であって、
    第２基板上に形成された前記半導体層に対してレーザーを入射させ、前記第２基板を前記半導体層から分離する第１工程と、
    前記第１基板および前記半導体層を重ね合わせる第２工程と、
    前記レーザーの照射によって前記半導体層の接合面に形成された生成物を反応させることで、前記第１基板および前記半導体層を接合させる前記接合層を形成する第３工程と
    を備える、半導体装置の製造方法。
  10. 前記第３工程において、前記生成物を他の物質と反応させ、前記接合層としての化合物に変化させる、請求項９に記載の半導体装置の製造方法。
  11. 前記第３工程において、前記生成物を酸化させて前記接合層を形成する、請求項１０に記載の半導体装置の製造方法。
  12. 前記第３工程において、前記生成物を多孔質状の物質内に浸透させて前記接合層を形成する、請求項９から１１のいずれか１項に記載の半導体装置の製造方法。
  13. 前記第２工程の後、前記第３工程よりも前に、前記第１基板の接合面に前記生成物と反応するシード層を形成する第４工程をさらに備える、請求項９から１２のいずれか１項に記載の半導体装置の製造方法。
  14. 前記第２工程よりも前に、前記第１基板の接合面に凹凸を形成する第５工程をさらに備える、請求項９から１３のいずれか１項に記載の半導体装置の製造方法。
  15. 前記第１基板はシリコン基板または炭化ケイ素基板である、請求項９から１４のいずれか１項に記載の半導体装置の製造方法。
  16. 前記接合層がガリウム合金またはガリウム化合物である、請求項９から１５のいずれか１項に記載の半導体装置の製造方法。
  17. 前記第１工程の後、前記第２工程の前に、前記生成物の一部を除去して前記生成物の厚みを低減させる第６工程をさらに備える、請求項９から１６のいずれか１項に記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2025109948A1 (ja) * 2023-11-22 2025-05-30 株式会社サイコックス 接合半導体基板および接合半導体基板の製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023170449A (ja) * 2022-05-19 2023-12-01 浜松ホトニクス株式会社 接合方法、半導体デバイスの製造方法及び半導体デバイス
WO2025017863A1 (ja) * 2023-07-19 2025-01-23 三菱電機株式会社 半導体装置および半導体装置の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017139322A (ja) 2016-02-03 2017-08-10 旭硝子株式会社 デバイス基板の製造方法、及び積層体

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0963912A (ja) * 1995-08-18 1997-03-07 Hoya Corp 貼り合わせ基板製造方法
JP2012099710A (ja) * 2010-11-04 2012-05-24 Ushio Inc 基板と結晶層の接着方法および接着されたワーク

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017139322A (ja) 2016-02-03 2017-08-10 旭硝子株式会社 デバイス基板の製造方法、及び積層体

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2025109948A1 (ja) * 2023-11-22 2025-05-30 株式会社サイコックス 接合半導体基板および接合半導体基板の製造方法

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