JP7251066B2 - 良否判定方法、良否判定装置、良否判定システムおよび良否判定プログラム - Google Patents

良否判定方法、良否判定装置、良否判定システムおよび良否判定プログラム Download PDF

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Description

本件は、良否判定方法、良否判定装置、良否判定システムおよび良否判定プログラムに関する。
パッケージ製造工程では、基板等に実装部品がアセンブリ実装されている。これらの製造工程で得られるパッケージ製品は、所定の基準を満たしていることが望まれている(例えば、特許文献1,2参照)。
特開平8-15238号公報 特開2005-50861号公報
パッケージ製品の部品は、単品ごとに製造され、単品ごとに検査に合格している。しかしながら、単品ごとに検査に合格していても、実際にアセンブリされたパッケージ製品を検査すると、合格しない場合がある。したがって、パッケージ製品が所定の検査に合格するか否かを、アセンブリ前に判定することは困難である。
1つの側面では、本発明は、アセンブリ前にパッケージ製品の良否判定を行うことができる良否判定方法、良否判定装置、良否判定システムおよび良否判定プログラムを提供することを目的とする。
1つの態様では、良否判定方法は、パッケージ製品を構成する第1部品および第2部品それぞれの検査結果を用いて、所定の設計条件における前記第1部品および前記第2部品のアセンブリ後の前記パッケージ製品の品質を、温度プロファイルにおける、前記第1部品および前記第2部品の反り変化量の比と、反りの平均値の積と、相関係数とを軸とした空間である品質判定空間でマッピングする処理と、前記マッピングする処理におけるマッピング結果に応じて、前記パッケージ製品の良否判定を行う処理と、をコンピュータが実行する。
他の態様では、良否判定システムは、パッケージ製品を構成する第1部品および第2部品それぞれの検査結果と、前記パッケージ製品の設計条件とを入力するための端末と、前記検査結果を用いて、前記設計条件における前記第1部品および前記第2部品のアセンブリ後の前記パッケージ製品の品質を、温度プロファイルにおける、前記第1部品および前記第2部品の反り変化量の比と、反りの平均値の積と、相関係数とを軸とした空間である品質判定空間でマッピングするマッピング部と、前記マッピング部のマッピング結果に応じて、前記パッケージ製品の良否判定を行う判定部と、を備えるサーバとを備えることを特徴とする良否判定システム。
アセンブリ前にパッケージ製品の良否判定を行うことができる。
パッケージ製品の構成を例示する図である。 良否判定装置のハードウェア構成を例示するブロック図である。 良否判定装置の各機能を表すブロック図である。 良否判定装置が実行する良否判定処理を表すフローチャートを例示する図である。 良否判定装置が実行する良否判定処理を表すフローチャートを例示する図である。 良否判定装置が実行する良否判定処理を表すフローチャートを例示する図である。 (a)および(b)は単品ごとの検査結果を例示する図である。 閾値情報を例示する図である。 マッピングの結果を例示する図である。 7種類の実装部品および2種類の基板の単品の検査結果を組み合わせて、品質判定空間にマッピングした結果を例示する図である。 正規化した反りの向きの指標と、トータルの反り量の指標を平面としたマップを例示する図である。 設計指針の結果を受け取り、実装部品201の厚さを100μmから70μmに変更したときの、反りの向きの指標の変化結果を例示する図である。 改善検討の蓄積結果を例示する図である。 実施例2に係る良否判定システムを例示する図である。
まず、以下の実施例で良否判定の対象となるパッケージ製品の一例について説明する。パッケージ製品とは、複数の部品がアセンブリ(実装、組立等)されることで構成される製品のことである。図1は、パッケージ製品200の構成を例示する図である。図1で例示するように、パッケージ製品200は、実装部品201が基板202上にアセンブリ実装された構造を有する。実装部品201および基板202は、それぞれ単品ごとに製造されている。また、実装部品201および基板202は、それぞれ仕様を満足し、単品での検査に合格している。実装部品201は、一例として、LSI(Large Scale Integration)などの半導体部品である。
基板202上には、複数の電極203が設けられている。実装部品201の回路204が設けられた面には、複数の電極205が設けられている。電極203と電極205とは、BGA(Ball Grid Array)206を介して接続されている。例えば、BGA206を溶融させながら、電極203と電極205とを接続させることができる。パッケージ製品200は、実装部品201が基板202上にアセンブリ実装された状態で、バーンイン試験などの検査や温度サイクル試験などの信頼性評価を実施した後、良品と判定されたものが出荷される。
実装部品201および基板202は、例えば、それぞれ材料と配線層とが組み合わされた複合材料である。したがって、実装部品201および基板202は、主として熱膨張係数の差を原因として、単品においても温度環境で反りが発生する。単品検査で仕様を満足した反りの範囲内であっても、アセンブリ実装後のパッケージ製品200では、熱膨張差を原因とした内部応力により歪が生じることで、BGA206の接続が破断し、実装部品201および基板202にクラックが生じることがある。アセンブリ実装後に問題が無くても製造にバラツキがあることから、バーンイン試験などの検査においても同様のことが発生する。
アセンブリ実装の問題点を探るためには、複数回の試作品を作ることになる。この場合、プロセス条件の見直しや、場合によっては外形寸法や、各層の厚みや占有率といった設計条件を修正することになる。また、信頼性評価においても同様の問題があり、歩留りを上げて高い品質の製品とするためには手戻りが生じることがある。
そこで、以下の実施例では、アセンブリ前にパッケージ製品の良否判定を行うことができる良否判定方法、良否判定装置、良否判定システムおよび良否判定プログラムについて説明する。
図2は、良否判定装置100のハードウェア構成を例示するブロック図である。図2で例示するように、良否判定装置100は、CPU101、RAM102、補助記憶装置103、ドライブ装置104、入力装置105、表示装置106、通信装置107などを備える。これらの各機器は、バスなどによって接続されている。CPU(Central Processing Unit)101は、中央演算処理装置である。CPU101は、1以上のコアを含む。RAM(Random Access Memory)102は、CPU101が実行するプログラム、CPU101が処理するデータなどを一時的に記憶する揮発性メモリである。補助記憶装置103は、不揮発性記憶装置である。補助記憶装置103として、例えば、ROM(Read Only Memory)、フラッシュメモリなどのソリッド・ステート・ドライブ(SSD)、ハードディスクドライブに駆動されるハードディスクなどを用いることができる。ドライブ装置104は、DVD-ROMドライブ、USB端子などである。ドライブ装置104が、プログラム等が格納された記録媒体からプログラム等を読み込み、補助記憶装置103に記憶させてもよい。入力装置105は、ユーザが情報を入力するための装置であり、キーボード、マウスなどである。表示装置106は、演算結果などを表示する装置であり、液晶ディスプレイなどである。通信装置107は、外部機器との情報送受信用の装置である。補助記憶装置103に記憶されている良否判定プログラムをCPU101が実行することによって、良否判定装置100の各機能が実現される。なお、これらの機能は、それぞれ専用の回路等によって構成されていてもよい。
図3は、良否判定装置100の各機能を表すブロック図である。図3で例示するように、良否判定装置100は、条件データ入力部10、検査データ入力部20、モデルデータベース30、指標値算出部40、閾値情報格納部50、マッピング部60、判定部70、改善検討部80、更新部90などとして機能する。
図4~図6は、良否判定装置100が実行する良否判定処理を表すフローチャートを例示する図である。以下、図3~図6を参照しつつ、良否判定装置100が実行する良否判定処理について説明する。
まず、条件データ入力部10は、良否判定対象のパッケージ製品200の各部品の設計条件のデータの入力を受け付ける(ステップS1)。設計条件のデータには、例えば、良否判定対象の実装部品201および基板202それぞれの寸法、各層の厚み、などの構成データ(設計データ)が含まれる。また、設計条件のデータには、実装部品201と基板202との関係性や設計方針などを反映した制約条件が含まれる。また、設計条件のデータには、信頼性の目安を表す歩留まり等の目標値が含まれる。これらの設計条件のデータは、ユーザによって、入力装置105を介して入力される。
次に、検査データ入力部20は、良否判定対象のパッケージ製品200の各部品の検査データの入力を受け付ける(ステップS2)。検査データは、例えば、実装部品201および基板202それぞれの単品ごとの検査データである。例えば、検査データには、反り量の温度プロファイルなどが含まれる。検査データは、ユーザによって、入力装置105を介して入力される。
図7(a)および図7(b)は、単品ごとの検査結果を例示する図である。図7(a)は、実装部品201における温度と反り量との関係を例示する図である。図7(a)においては、2種類の実装部品201(LSI1およびLSI2)の関係が例示されている。図7(a)においては、温度上昇時と温度降下時とが区別されている。図7(b)は、基板202における温度と反り量との関係を例示する図である。図7(b)においては、2種類の基板202(基板1および基板2)の関係が例示されている。図7(b)においても、温度上昇時と温度降下時とが区別されている。実装部品201では、回路面側と反対側が伸びて反る方向をプラスに取ってある。基板202では、部品搭載面側が伸びて反る方向をプラスに取ってある。反りの代表的な測定方法は、JESD22B112やJEITA ED-7306に準拠し規格化されているモアレ干渉法などである。
次に、指標値算出部40は、モデルデータベース30を参照し、条件データ入力部10に入力された設計条件に対応する良否判定モデルを呼び出す。良否判定モデルには、良否判定に用いる指標が含まれている。指標値算出部40は、検査データ入力部20に入力された検査データを用いて、呼び出した良否判定モデルに含まれる指標の値を算出する(ステップS3)。本実施例においては、良否判定モデルに、反りデータを評価するための指標として、第1指標~第3指標の3つの指標が含まれているものとする。したがって、指標値算出部40は、良否判定対象のアセンブリの組み合わせについて、第1指標~第3指標を算出する。
第1指標Iは、下記式(1)で表すことができる。
Figure 0007251066000001
ここで、第1指標Iは、反りの向きの指標である。xバーは、実装部品201の反り平均値である。yバーは、基板202の反り平均値である。第1指標Iが正の場合は、それぞれの反りの方向が同じである。第1指標Iが負の場合は、反りの方向が異なっている。
第2指標Iは、下記式(2)で表すことができる。
Figure 0007251066000002
ここで、第2指標Iは、トータル反り量の指標である。xmaxは、実装部品201の反り最大値である。xminは、実装部品201の反り最小値である。ymaxは、基板202の反り最大値である。yminは、基板202の反り最小値である。このように、第2指標Iは、実装部品201および基板202の反り変化量の比を表す。第2指標Iの大小により、それぞれの反りの変化量の大きさを比較することができる。
第3指標Iは、相関係数である。第3指標Iが正となる場合、実装部品201および基板202は、温度変化に伴い同じ方向に反る。第3指標Iが負となる場合、実装部品201および基板202は、温度変化に伴い反対側に反る。
次に、マッピング部60は、閾値情報格納部50から、品質判定空間における良否判定基準として、閾値情報を読み込む(ステップS4)。図8は、当該閾値情報を例示する図である。図8の3軸は、第1指標I、第2指標Iおよび第3指標Iである。当該閾値情報は、良品クラスタと不良品クラスタとを含んでいる。良品クラスタは、良品と判定される、第1指標I~第3指標Iの組み合わせの範囲である。不良品クラスタは、不良品と判定される、第1指標I~第3指標Iの組み合わせの範囲である。不良品クラスタは、改善可能クラスタおよび改善不可クラスタを含んでいる。改善可能クラスタとは、不良品と判定されるものの、設計条件データの少なくとも一部を変更することで良品クラスタに入ることが可能なアセンブリの組み合わせの範囲である。良品クラスタは、さらに、複数の品質クラスタ(例えば、低品質クラスタ、中品質クラスタおよび高品質クラスタ)を含んでいる。品質の高低は、本実施例においては、一例として歩留まりの高低のことである。
各クラスタは、過去のアセンブリ実装の良否判定実績によって予め作成しておくことができる。例えば、各クラスタは、アセンブリ実装から信頼性評価まで実施した実装の可否や歩留り情報をもとに、例えば経験者からのヒアリングをもとにして適切に設定することができる。その他、k-means法やSVM(Support Vector Machine)などのモデルによるクラスタ分析を行うことで、閾値を関数として設定することも可能である。また、クラスタ内の閾値近傍の点をサンプリングし、応答曲面法を用いることで、より詳細な境界面を設定することも可能である。蓄積された過去の評価結果、シミュレーション結果等を機械学習することによって、各クラスタを作成することができる。
次に、マッピング部60は、実装部品201および基板202それぞれの検査結果を用いて、設計条件におけるアセンブリ後のパッケージ製品200の品質を品質判定空間でマッピングする(ステップS5)。図9は、マッピングの結果を例示する図である。図9の例では、アセンブリの複数の組み合わせが、良品クラスタ、改善可能クラスタ、および改善不可クラスタのそれぞれにマッピングされている。実際の良否判定では、良否判定対象は1つであるため、いずれか1点がプロットされることになる。
判定部70は、マッピングの結果を用いて、製造容易性の判定(判定A)および信頼性の判定(判定b)の両方を実行する。ここで、製造容易性が有るとは、アセンブリ実装に問題が無いことを意味し、マッピング結果が良品クラスタ内に位置していることを意味する。信頼性が有るとは、歩留まりが目標値以上となっていることを意味し、良品クラスタ内におけるマッピング結果(歩留まり)が目標値以上の品質クラスタ内に位置することを意味する。
図5左図で例示するように、ステップS5の実行後、判定部70は、製造容易性が有るか否かを判定する(ステップS6)。マッピング結果が良品クラスタ内に位置する場合には、製造容易性があると判定される。マッピング結果が良品クラスタ内に位置しない場合には、製造容易性があると判定されない。ステップS6で「Yes」と判定された場合、判定部70は、a=2を出力する(ステップS7)。なお、いずれの判定結果であっても、更新部90は、マッピング結果および判定結果を用いて、閾値情報格納部50の閾値情報を機械学習等によって更新する(ステップS8)。
ステップS6で「No」と判定された場合、改善検討部80は、設計条件データの少なくとも一部を変更することで、改善案を検討する(ステップS9)。例えば、改善検討部80は、感度分析を行うことで、品質判定空間上の座標位置を良品クラスタ内に入れられる設計、プロセス条件等を探索する。
次に、判定部70は、改善検討部80の検討結果について、製造容易性が有るか否かを再判定する(ステップS10)。品質判定空間上の座標位置を良品クラスタ内に入れられる設計、プロセス条件等が探索された場合には、製造容易性が有ると判定される。品質判定空間上の座標位置を良品クラスタ内に入れられる設計、プロセス条件等が探索されなかった場合には、製造容易性が有ると判定されない。ステップS10で「Yes」と判定された場合、判定部70は、a=1を出力する(ステップS11)。なお、いずれの判定結果であっても、更新部90は、検討結果および判定結果を用いて、閾値情報格納部50の閾値情報を機械学習等により更新する(ステップS12)。
ステップS10で「No」と判定された場合、改善検討部80は、設計条件データの見直しを行い、当該見直しの結果として品質判定空間上の座標位置を良品クラスタ内に入れられるか否かを判定する(ステップS13)。ステップS13で「Yes」と判定された場合、見直された設計条件データを条件データ入力部10に入力する(ステップS14)。その後、ステップS2から再度実行される。ステップS13で「No」と判定された場合、判定部70は、a=0を出力する(ステップS15)。
図5右図で例示するように、ステップS5の実行後、判定部70は、信頼性が有るか否かを判定する(ステップS16)。マッピング結果の歩留まりが目標値以上であれば、信頼性が有ると判定される。マッピング結果の歩留まりが目標値未満であれば、信頼性が有ると判定されない。ステップS16で「Yes」と判定された場合、判定部70は、b=2を出力する(ステップS17)。なお、いずれの判定結果であっても、更新部90は、マッピング結果および判定結果を用いて、閾値情報格納部50の閾値情報を機械学習等により更新する(ステップS18)。
ステップS16で「No」と判定された場合、改善検討部80は、設計条件データの少なくとも一部を変更することで、改善案を検討する(ステップS19)。例えば、改善検討部80は、感度分析を行うことで、品質判定空間上の座標位置を、歩留まりが目標値以上となる品質クラスタに入れられる設計、プロセス条件等を探索する。
次に、判定部70は、改善検討部80の検討結果について、信頼性が有るか否かを再判定する(ステップS20)。品質判定空間上の座標位置を歩留まりが目標値以上の品質クラスタに入れられる設計、プロセス条件等が探索された場合には、信頼性が有ると判定される。品質判定空間上の座標位置を歩留まりが目標値以上の品質クラスタに入れられる設計、プロセス条件等が探索されなかった場合には、信頼性が有ると判定されない。ステップS20で「Yes」と判定された場合、判定部70は、b=1を出力する(ステップS21)。なお、いずれの判定結果であっても、更新部90は、検討結果および判定結果を用いて、閾値情報格納部50の閾値情報を機械学習等により更新する(ステップS22)。
ステップS20で「No」と判定された場合、改善検討部80は、設計条件データの見直しを行い、当該見直しの結果として品質判定空間上の座標位置を歩留まりが目標値以上の品質クラスタに入れられるか否かを判定する(ステップS23)。ステップS23で「Yes」と判定された場合、見直された設計条件データを条件データ入力部10に入力する(ステップS14)。その後、ステップS2から再度実行される。ステップS23で「No」と判定された場合、判定部70は、b=0を出力する(ステップS25)。
ステップS7、ステップS11およびステップS15のいずれかが実行され、かつ、ステップS17、ステップS21およびステップS25のいずれかが実行されると、判定部70は総合判定を行う(ステップS26)。例えば、判定部70は、f=a×bを計算する。判定部70は、f=4の場合には製造容易性および信頼性の両方に問題無いと判定する。判定部70は、f=2または1の場合には改善施策を実施することで問題無いと判定する。判定部70は、f=0の場合には改善の余地が無いと判定する。判定部70は、品質空間におけるプロット結果、ステップS26の判定結果等を表示装置106に表示させる(ステップS27)。
続いて、具体的な良否判定について説明する。過去の実績に基づいて、下記式(3)を満たし、下記式(4)および下記式(5)のいずれかを満たす場合に、良品クラスタに位置すると仮定する。
第1指標l>0 (3)
第3指標I>0 かつ 第2指標I>15 (4)
第3指標I<0 かつ 第2指標I<10 (5)
図10は、7種類の実装部品201および2種類の基板202の単品の検査結果を組み合わせて、品質判定空間にマッピングした結果を例示する図である。温度上昇時および温度降下時の両方がプロットされているため、合計で28点のプロットがある。14点の組合せの中で、温度上昇および温度降下いずれも条件を満足する3つの組合せを選定することができる。
ここで、マッチング良好の3つの組合せの指標各点のクラスタに比較的近い、実装部品201および基板202の組合せについて改善検討を行う。温度上昇時の指標はマッチング良好の閾値内に入っているものの、温度降下時は入っていない。良品クラスタ中心の経路を算出し、ランク付けすることで設計の改善指針を検討した。経路を算出するにあたり、まず各指標を正規化する。正規化した反りの向きの指標と、トータルの反り量の指標を平面としたマップを図11に例示する。反りの向きの指標の距離がより遠いことから、反りの向きを変えることが最も効果が高いという指針が得られる。実際に反りの向きを変えるには、配線層を厚くするか、実装部品201を薄くする必要があるため、設計変更の必要がある。どの設計パラメータを変更するかは、感度分析を行うことで、効率よく導くことができる。
設計指針の結果を受け取り、実装部品201の厚さを100μmから70μmに変更したときの、反りの向きの指標の変化結果を図12に示す。マイナス方向からプラス方向に変化したことで、クラスタ中心へと改善することを確認できた。この結果を受けて品質判定空間内の、初期の実装部品201と基板202の指標プロット部分から、クラスタ中心に向かって矢印を書き込み、今回の検討結果を記入し、今後のノウハウとして蓄積する。図13は、蓄積結果を例示する図である。
本実施例によれば、パッケージ製品200を構成する複数の部品それぞれの検査結果を用いて、所定の設計条件における複数の部品のアセンブリ後の前記パッケージ製品200の品質が品質判定空間でマッピングされる。このマッピング結果に応じて、パッケージ製品200の良否判定が行われる。それにより、アセンブリ前にパッケージ製品の良否判定を行うことができる。特に、未知の組み合わせのパッケージ製品202の良否を判定することができる。また、改善不可か否かを判定することで、プロセス条件や設計変更しても対応できない組合せをあらかじめ排除できるため、無駄な工数を削減することができる。
良否判定結果を用いて良否判定基準を更新することで、良否判定精度を向上させることができる。不良クラスタに分類される組み合わせであっても、設計条件の少なくとも一部を変更して良否を再判定することで、改善可能か否かを判定することができる。良否判定結果を表示装置106に表示させることで、ユーザが設計手戻りのリスクが少ない方針を選ぶことができる。それにより、トータルの工数を削減することができる。また、過去の複数の製品事例にわたって品質判定空間を運用することで、判断基準や精度が向上するため、事前に工数を把握することで人・モノ・カネの最適な運用計画を立てることができる。
図14は、実施例2に係る良否判定システムを例示する図である。図14で例示するように、良否判定システムは、端末301が、インターネットなどの電気通信回線302を通じてサーバ303と接続された構成を有する。端末301は、図2の入力装置105および表示装置106などを備える。サーバ303は、図2のCPU101、RAM102、補助記憶装置103、ドライブ装置104、通信装置107などを備え、図3の各部としての機能を実現する。このように、良否判定システムは、良否判定装置100の機能が電気通信回線を介して分散されていてもよい。
上記各例において、マッピング部60が、パッケージ製品を構成する複数の部品それぞれの検査結果を用いて、所定の設計条件における前記複数の部品のアセンブリ後の前記パッケージ製品の品質を品質判定空間でマッピングするマッピング部の一例として機能する。判定部70が、前記マッピング部のマッピング結果に応じて、前記パッケージ製品の良否判定を行う判定部の一例として機能する。更新部90が、前記判定部による判定結果を用いて、前記品質空間における良否判定基準を更新する更新部の一例として機能する。
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
10 条件データ入力部
20 検査データ入力部
30 モデルデータベース
40 指標値算出部
50 閾値情報格納部
60 マッピング部
70 判定部
80 改善検討部
90 更新部
100 良否判定装置

Claims (8)

  1. パッケージ製品を構成する第1部品および第2部品それぞれの検査結果を用いて、所定の設計条件における前記第1部品および前記第2部品のアセンブリ後の前記パッケージ製品の品質を、温度プロファイルにおける、前記第1部品および前記第2部品の反り変化量の比と、反りの平均値の積と、相関係数とを軸とした空間である品質判定空間でマッピングする処理と、
    前記マッピングする処理におけるマッピング結果に応じて、前記パッケージ製品の良否判定を行う処理と、をコンピュータが実行することを特徴とする良否判定方法。
  2. 前記良否判定を行う処理において、前記品質判定空間において、良否判定基準として閾値または応答曲面を設定することにより、良否判定を行うことを特徴とする請求項1に記載の良否判定方法。
  3. 前記良否判定を行う処理において得られた判定結果を用いて、前記品質判定空間における良否判定基準を更新する処理を、前記コンピュータが実行することを特徴とする請求項1または請求項2に記載の良否判定方法。
  4. 前記良否判定を行う処理において不良と判定された場合に、前記設計条件の少なくとも一部を変更する処理と、
    前記変更する処理の変更結果を用いて、前記パッケージ製品の良否を再判定する処理と、を前記コンピュータが実行することを特徴とする請求項1~3のいずれか一項に記載の良否判定方法。
  5. 前記品質判定空間における良否判定基準は、過去のアセンブリ実装後の良否判定実績によって予め作成されたものであることを特徴とする請求項1~4のいずれか一項に記載の良否判定方法。
  6. パッケージ製品を構成する第1部品および第2部品それぞれの検査結果を用いて、所定の設計条件における前記第1部品および前記第2部品のアセンブリ後の前記パッケージ製品の品質を、温度プロファイルにおける、前記第1部品および前記第2部品の反り変化量の比と、反りの平均値の積と、相関係数とを軸とした空間である品質判定空間でマッピングするマッピング部と、
    前記マッピング部のマッピング結果に応じて、前記パッケージ製品の良否判定を行う判定部と、を備えることを特徴とする良否判定装置。
  7. パッケージ製品を構成する第1部品および第2部品それぞれの検査結果と、前記パッケージ製品の設計条件とを入力するための端末と、
    前記検査結果を用いて、前記設計条件における前記第1部品および前記第2部品のアセンブリ後の前記パッケージ製品の品質を、温度プロファイルにおける、前記第1部品および前記第2部品の反り変化量の比と、反りの平均値の積と、相関係数とを軸とした空間である品質判定空間でマッピングするマッピング部と、前記マッピング部のマッピング結果に応じて、前記パッケージ製品の良否判定を行う判定部と、を備えるサーバとを備えることを特徴とする良否判定システム。
  8. コンピュータに、
    パッケージ製品を構成する第1部品および第2部品それぞれの検査結果を用いて、所定の設計条件における前記第1部品および前記第2部品のアセンブリ後の前記パッケージ製品の品質を、温度プロファイルにおける、前記第1部品および前記第2部品の反り変化量の比と、反りの平均値の積と、相関係数とを軸とした空間である品質判定空間でマッピングする処理と、
    前記マッピングする処理の結果に応じて、前記パッケージ製品の良否判定を行う処理と、を実行させることを特徴とする良否判定プログラム。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230057433A (ko) * 2020-08-28 2023-04-28 스테판 컴파니 컴퓨터 비전 지원 폼 보드 처리를 위한 시스템 및 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050095774A1 (en) 2003-09-08 2005-05-05 Yukihiro Ushiku Semiconductor device manufacturing system and method for manufacturing semiconductor devices
JP2007296816A (ja) 2006-05-08 2007-11-15 Sumitomo Chemical Co Ltd 成形条件の設定方法、プログラムおよび射出成形機
JP2009277971A (ja) 2008-05-16 2009-11-26 Panasonic Corp バンプ付き電子部品の実装装置および実装方法
JP2013187298A (ja) 2012-03-07 2013-09-19 Mitsubishi Electric Corp はんだ付け不良予測方法およびはんだ付け不良予測装置
WO2016098184A1 (ja) 2014-12-16 2016-06-23 富士機械製造株式会社 部品実装装置および部品実装システム

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2748863B2 (ja) * 1994-07-05 1998-05-13 日本電気株式会社 Icパッケージ評価システム
JP2005050861A (ja) 2003-07-29 2005-02-24 Kyocera Corp 半導体素子用パッケージ蓋体及びこれを用いた半導体素子パッケージ
WO2011001635A1 (ja) * 2009-06-30 2011-01-06 株式会社日立ハイテクノロジーズ 半導体検査装置及びそれを用いた半導体検査方法
US9772268B2 (en) * 2015-03-30 2017-09-26 International Business Machines Corporation Predicting semiconductor package warpage
US10634717B2 (en) * 2017-09-29 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Testing apparatus and testing method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050095774A1 (en) 2003-09-08 2005-05-05 Yukihiro Ushiku Semiconductor device manufacturing system and method for manufacturing semiconductor devices
JP2007296816A (ja) 2006-05-08 2007-11-15 Sumitomo Chemical Co Ltd 成形条件の設定方法、プログラムおよび射出成形機
JP2009277971A (ja) 2008-05-16 2009-11-26 Panasonic Corp バンプ付き電子部品の実装装置および実装方法
JP2013187298A (ja) 2012-03-07 2013-09-19 Mitsubishi Electric Corp はんだ付け不良予測方法およびはんだ付け不良予測装置
WO2016098184A1 (ja) 2014-12-16 2016-06-23 富士機械製造株式会社 部品実装装置および部品実装システム

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