JP7235566B2 - 積層デバイスチップの製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 238000005498 polishing Methods 0.000 claims description 42
- 238000004140 cleaning Methods 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 21
- 238000002360 preparation method Methods 0.000 claims description 16
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 12
- 239000002390 adhesive tape Substances 0.000 claims description 7
- 238000005406 washing Methods 0.000 claims description 7
- 230000001678 irradiating effect Effects 0.000 claims description 5
- 230000003213 activating effect Effects 0.000 claims description 3
- 235000012431 wafers Nutrition 0.000 description 102
- 238000005520 cutting process Methods 0.000 description 18
- 230000002950 deficient Effects 0.000 description 12
- 239000002002 slurry Substances 0.000 description 12
- 239000002699 waste material Substances 0.000 description 7
- 239000007789 gas Substances 0.000 description 5
- 238000007517 polishing process Methods 0.000 description 5
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 239000011148 porous material Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000012530 fluid Substances 0.000 description 3
- 238000007689 inspection Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000003825 pressing Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000002679 ablation Methods 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
- H01L21/02065—Cleaning during device manufacture during, before or after processing of insulating layers the processing being a planarization of insulating layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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Description
図1に示すように、第1ウェーハW1は、表面である第1表面2a、および、裏面である第1裏面2bを有する、円板状のシリコン基板である。第1ウェーハW1の第1表面2aには、格子状の複数の分割予定ライン3によって区画された領域のそれぞれに、第1デバイス4が形成されている。
このため、以下では、「第1デバイス4の第1表面2a」、「第2デバイス14の第2表面12a」および「第1チップの第1表面2a」のような表現を用いることもある。
この工程では、図2に示すように、第1ウェーハW1は、第1チャックテーブル21および研削部23を備えた研削装置20に設置される。
この際、第1ウェーハW1における第1デバイス4が形成された第1表面2aが、保護部材としての表面保護テープ10によって覆われる。
そして、図2に示すように、第1ウェーハW1の表面保護テープ10側が、第1保持面22に吸引保持される。これにより、第1ウェーハW1は、その第1裏面2bが上向きに露出した状態で、第1チャックテーブル21に固定される。
この工程では、図3に示すように、研削工程において薄化された第1ウェーハW1と、リングフレームFおよびダイシングテープTとを用いて、ワークセットWSを形成する。
これにより、ワークセットWSが形成される。
この工程では、ワークセットWSの第1ウェーハW1を、分割予定ライン3に沿って分割することによって、第1デバイス4を含む複数の第1チップを形成する。
この工程では、図5に示すように、第1ウェーハW1を含むワークセットWSが、第2チャックテーブル31および切削部33を備えた切削装置30に設置される。
第2チャックテーブル31は、図示しない吸引源に連通可能な、ポーラス材等からなる第2保持面32を備えている。
そして、切削工程では、第2スピンドル34が矢印B方向に回転しながら、切削部33が降下する。さらに、第1ウェーハW1を保持している第2チャックテーブル31が、水平面内で第2スピンドル34の回転軸と直交する方向に移動する。
この工程では、複数の第1チップC1における貼り合わせ面となる第1デバイス4を含む第1表面2aを、研磨パッドによって研磨することによって、第1表面2aから加工屑を除去する。
そのため、研磨プレート45と研磨パッド46との中心を貫通する貫通孔が形成されていて、スラリー供給路44aを通ったスラリーは、貫通孔を通って、第1チップC1の第1表面2aと研磨パッド46との間に供給される。
また、スラリーは、研磨パッド46に覆われない第1ウェーハW1の第1表面2aに供給されてもよい。また、第1ウェーハW1の第1表面2aに接触する研磨パッド46が第1表面2aに接していない研磨面にスラリーが供給されてもよい。
また、供給されたスラリーがウェーハWの外周とリングフレームFの内周との間のダイシングテープTの上に滞留され、研磨面に滞留されたスラリーが供給されるようにしてもよい。
この工程では、第1チップC1の第1表面2a側に洗浄水を供給することによって、第1チップC1を洗浄する。
この工程では、図7に示すように、第1表面2aの研磨後、複数の第1チップC1を含む第1ウェーハW1は、リングフレームFおよびダイシングテープTと一体のワークセットWSの形状のまま、研磨装置40から取り外されて、スピンナ洗浄装置50に設置される。
このようにして、第1ウェーハW1における略全ての第1チップC1の第1表面2aに二流体洗浄水が噴射されて、第1チップC1が洗浄される。
なお、洗浄工程においては、上記二流体洗浄では、第1チップC1が小さいときダイシングテープTから第1チップC1が飛ぶことがある。また、スラリーを第1ウェーハW1の第1表面2aから除去するのに時間が掛かることがある。その対策として、洗浄部材を第1ウェーハW1に接触させ第1ウェーハW1の第1表面2aを洗浄してもよい。洗浄部材としては、ブラシ、ソフラススポンジが用いられる。なお、ブラシとしては、スクラブブラシが用いられると良い。
この工程では、ダイシングテープTから第1チップC1を離反させる。すなわち、第1チップC1を、ダイシングテープTからピックアップする。
さらに、ピックアップ装置60は、第1ウェーハW1の上方に配置され、吸引源65に連通可能な第1吸引部材63を備えている。
このようにして、第1チップC1における全ての良品の第1チップC1が、保管場所に搬送される。
この工程では、第1チップC1の第1表面2aと第2ウェーハW2における第2デバイス14の貼り合わせ面である第2表面12aとを貼り合わせ可能とするための準備を実施する。
その後、図9に示すように、第2ウェーハW2のワークセットWSは、貼り合わせ装置70に設置される。
チャックテーブル71は、保持面を吸引源に連通させることによって第2ウェーハW2を吸引保持するように構成されている。
そして、第2吸引部材72は、吸引保持した第1チップC1を、1つの用いられるべき第2デバイス14の上方に配置する。
さらに、プラズマ発生器75は、希ガスおよび高周波電力を用いて大気圧プラズマを生成し、その先端から上下方向に、大気圧プラズマを照射する。
この工程では、第2ウェーハW2における第2デバイス14の第2表面12aに、第1チップC1の第1表面2aを対面させ、第2表面12aと第1表面2aとを貼り合わせる。
その結果、1つの良品の第1チップC1と、1つの良品の第2デバイス14とが容易に接合される。
この工程では、貼り合わせ工程の後、第2ウェーハW2の分割予定ライン13に沿って第2ウェーハW2を分割することによって、個々の積層デバイスチップを製造する。
その結果、第2ウェーハW2が分割されて、第1チップC1の第1デバイス4および第2デバイス14を1つずつ含む、積層デバイスチップSCを得ることができる。
この場合、貼り合わせ工程では、第1表面2aと第2表面12aとは、接着剤によって接合される。
W1:第1ウェーハ、2a:第1表面、2b:第1裏面、
3:分割予定ライン、4:第1デバイス、
W2:第2ウェーハ、12a:第2表面、12b:第2裏面、
13:分割予定ライン、14:第2デバイス、
C1:第1チップ、SC:積層デバイスチップ、
20:研削装置、30:切削装置、40:研磨装置、
50:スピンナ洗浄装置、60:ピックアップ装置、70:貼り合わせ装置
Claims (2)
- 複数の分割予定ラインによって区画された第1ウェーハの表面の各領域に形成されている第1デバイスと、複数の分割予定ラインによって区画された第2ウェーハの表面の各領域に形成されている第2デバイスとを含む積層デバイスチップを製造する積層デバイスチップの製造方法であって、
リングフレームと、該リングフレームの開口を塞ぐように該リングフレームに貼着された粘着テープと、該粘着テープに裏面が貼着された該第1ウェーハとを含むワークセットの該第1ウェーハを、該分割予定ラインに沿って分割することによって、複数の第1チップを形成する第1ウェーハ分割工程と、
該第1ウェーハ分割工程後、複数の該第1チップにおける貼り合わせ面となる該第1デバイスを含む第1表面を、研磨パッドによって研磨することによって、該第1表面から加工屑を除去する研磨工程と、
該研磨工程後、該第1チップの該第1表面側に洗浄水を供給することによって該第1チップを洗浄する洗浄工程と、
該洗浄工程後、該粘着テープから該第1チップを離反させるピックアップ工程と、
該第1チップの該第1表面と該第2ウェーハにおける該第2デバイスの貼り合わせ面である第2表面とを貼り合わせ可能とするための準備を実施する準備工程と、
該第2デバイスの該第2表面に、該第1チップの該第1表面を対面させ、該第2表面と該第1表面とを貼り合わせる貼り合わせ工程と、
該貼り合わせ工程の後、該第2ウェーハの該分割予定ラインに沿って該第2ウェーハを分割することによって、個々の積層デバイスチップを製造する積層デバイスチップ製造工程と、
を含む、積層デバイスチップの製造方法。 - 該準備工程は、
該第1チップの該第1表面に大気圧プラズマを照射することによって該第1表面を活性化させる第1準備工程と、
該第2ウェーハの該第2デバイスの該第2表面に大気圧プラズマを照射することによって該第2表面を活性化させる第2準備工程と、
を含む、
請求項1記載の積層デバイスチップの製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019069837A JP7235566B2 (ja) | 2019-04-01 | 2019-04-01 | 積層デバイスチップの製造方法 |
TW109110691A TWI822984B (zh) | 2019-04-01 | 2020-03-27 | 積層器件晶片之製造方法 |
KR1020200039026A KR20200116423A (ko) | 2019-04-01 | 2020-03-31 | 적층 디바이스 칩의 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019069837A JP7235566B2 (ja) | 2019-04-01 | 2019-04-01 | 積層デバイスチップの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020170740A JP2020170740A (ja) | 2020-10-15 |
JP7235566B2 true JP7235566B2 (ja) | 2023-03-08 |
Family
ID=72746784
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019069837A Active JP7235566B2 (ja) | 2019-04-01 | 2019-04-01 | 積層デバイスチップの製造方法 |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP7235566B2 (ja) |
KR (1) | KR20200116423A (ja) |
TW (1) | TWI822984B (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20240141271A (ko) * | 2022-01-27 | 2024-09-26 | 도쿄엘렉트론가부시키가이샤 | 기판 처리 장치 및 기판 처리 방법 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003318217A (ja) | 2001-06-20 | 2003-11-07 | Toray Eng Co Ltd | 実装方法および装置 |
JP2011228499A (ja) | 2010-04-20 | 2011-11-10 | Nitto Denko Corp | フリップチップ型半導体裏面用フィルム、ダイシングテープ一体型半導体裏面用フィルム、半導体装置の製造方法、及び、フリップチップ型半導体装置 |
JP2013251405A (ja) | 2012-05-31 | 2013-12-12 | Tadatomo Suga | 金属領域を有する基板の接合方法 |
JP2015233049A (ja) | 2014-06-09 | 2015-12-24 | 株式会社ディスコ | 積層デバイスの製造方法 |
WO2018157937A1 (de) | 2017-03-02 | 2018-09-07 | Ev Group E. Thallner Gmbh | Verfahren und vorrichtung zum bonden von chips |
WO2018191104A1 (en) | 2017-04-13 | 2018-10-18 | Raytheon Company | Method of wafer bonding of dissimilar thickness die |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4847199B2 (ja) * | 2006-04-25 | 2011-12-28 | 株式会社ディスコ | ウエーハに装着された接着フィルムの破断方法 |
TW201318082A (zh) * | 2011-09-02 | 2013-05-01 | Lg Innotek Co Ltd | 用於晶片封裝件之基板的製造方法及晶片封裝件的製造方法 |
JP6349121B2 (ja) | 2014-03-27 | 2018-06-27 | 株式会社ディスコ | 積層デバイスの製造方法 |
JP6310748B2 (ja) * | 2014-03-31 | 2018-04-11 | 日東電工株式会社 | ダイボンドフィルム、ダイシングシート付きダイボンドフィルム、半導体装置、及び、半導体装置の製造方法 |
JP6429388B2 (ja) | 2015-03-19 | 2018-11-28 | 株式会社ディスコ | 積層デバイスの製造方法 |
-
2019
- 2019-04-01 JP JP2019069837A patent/JP7235566B2/ja active Active
-
2020
- 2020-03-27 TW TW109110691A patent/TWI822984B/zh active
- 2020-03-31 KR KR1020200039026A patent/KR20200116423A/ko not_active Application Discontinuation
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003318217A (ja) | 2001-06-20 | 2003-11-07 | Toray Eng Co Ltd | 実装方法および装置 |
US20040169020A1 (en) | 2001-06-20 | 2004-09-02 | Akira Yamauchi | Method and device for installation |
JP2011228499A (ja) | 2010-04-20 | 2011-11-10 | Nitto Denko Corp | フリップチップ型半導体裏面用フィルム、ダイシングテープ一体型半導体裏面用フィルム、半導体装置の製造方法、及び、フリップチップ型半導体装置 |
JP2013251405A (ja) | 2012-05-31 | 2013-12-12 | Tadatomo Suga | 金属領域を有する基板の接合方法 |
JP2015233049A (ja) | 2014-06-09 | 2015-12-24 | 株式会社ディスコ | 積層デバイスの製造方法 |
WO2018157937A1 (de) | 2017-03-02 | 2018-09-07 | Ev Group E. Thallner Gmbh | Verfahren und vorrichtung zum bonden von chips |
WO2018191104A1 (en) | 2017-04-13 | 2018-10-18 | Raytheon Company | Method of wafer bonding of dissimilar thickness die |
Also Published As
Publication number | Publication date |
---|---|
TWI822984B (zh) | 2023-11-21 |
TW202038323A (zh) | 2020-10-16 |
JP2020170740A (ja) | 2020-10-15 |
KR20200116423A (ko) | 2020-10-12 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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