JP7227440B2

JP7227440B2 - デジタル論理機能のファミリーのための集積回路及びプロセス

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Publication number: JP7227440B2
Application number: JP2019572493A
Authority: JP
Inventors: プーヤフォーガニザデーエイチ; ヴィンセントコンネイルジョージ; アダムオポチンスキークリストファー
Original assignee: テキサスインスツルメンツインコーポレイテッド
Priority date: 2017-06-28
Filing date: 2018-06-28
Publication date: 2023-02-22
Anticipated expiration: 2038-06-28
Also published as: US11251795B2; CN110720139B; EP3646373A1; US20200280315A1; WO2019006130A1; JP2020526919A; US10693468B2; US12015405B2; US20220140830A1; US20190007048A1; EP3646373A4; CN110720139A

Description

標準デジタル論理集積回路又はＩＣ論理ファミリーは、１９６０年代に設計及び開発された最初のＩＣ部品の一種であり、今では数百の異なる部品及び仕様を提供している。デジタル論理回路は、インバータ、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、及び排他的ＯＲ又はＸＯＲなどの基本のブール論理機能を提供する。また、デジタル論理回路は、論理機能の時間的組み合わせであるフリップフロップ等の複合機能を提供し、デジタル論理回路要素において用いられるマルチプレクサ等の他の機能も提供する。

標準論理ＩＣのファミリーは、複雑さを増す製造プロセス、複数の論理機能、複数の異なる電圧、電流、及びタイミング仕様、及び複数の異なる封止パッケージを用いて長期にわたり設計及び開発されてきた。

これら論理ＩＣの多くは、元来大きな設計チームにより、その当時のプロセス技術において、数十年のスパンに亘って、１部品ずつ設計及び開発された。この設計方法は、半導体時代の初期段階においてはビジネス的意味があった。しかしながら、これらの論理ファミリーはコモディティ化されたので、この古いアプローチを用いて新しい論理ファミリーを生成することは財務的に適切ではない。

また、数百の論理ＩＣの複数の特性及び仕様は、顧客への論理ＩＣの納品を遅らせるか、或いは論理ＩＣの大きなインベントリ（inventory）を必要とする。複数の論理ＩＣのインベントリがない場合、特定の論理ＩＣに対する新規顧客注文は、それ以前の注文と共に、製造待ち列（cue）に置かれて論理ＩＣの新規バッチの製造を待たなければならず、顧客への納品を遅らせる。或いは、完全に完成しテストされたＩＣを利用可能にして顧客注文を直ちに達成することもでき得るが、発生しない可能性のある未知の注文を満たすために複数の異なる仕様を備える複数のＩＣの大規模なインベントリを待機させる必要があり、コストがかかる。

インベントリ対顧客納期問題は、論理ＩＣのファミリー数の多さ及び各ファミリーにおいて利用可能な論理機能の数の多さによって強調される。ファミリー数は４０になり得る。これらのファミリーは複数の仕様組み合わせを提供し、例えば、過電圧耐性入力及びライブインサーション能力を有する、バイポーラ、ＣＭＯＳ、及びＢｉＣＭＯＳ技術において０．８、１．８、２．５、３．３、及び５等の供給電圧を提供する。各ファミリーは、例えば、バッファ／ラインドライバ、フリップフロップ、組み合わせ論理、カウンタ、シフトレジスタ、エンコーダ／マルチプレクサ、デコーダ／デマルチプレクサ、ゲート、トランシーバ、レベルトランスレータ、位相ロックループ、及びバススイッチ等、複数の機能を提供し得る。

本明細書における説明は、当業者のために準備されており、本開示の理解に必要とされない多くの詳細を省いている。図面における各図は、ゲート、フリップフロップ、マルチプレクサ、不揮発性メモリ、及び電圧レギュレータ等の描かれた回路要素及び論理機能の抽象的なハイレベル図である。これらの図は、説明をシンプルにし、本開示の理解を促進するために、例えば個々のトランジスタ及び半導体ダイにおけるそれらの製造等、実装の詳細を意図的に省いている。当業者であれば、これらの抽象的表現の説明を理解し、本開示のこれ以降の説明における更なる詳細な構造又は要素の省略を理解するであろう。

ボンドパッドを他の要素に接続するリードの説明では、リードをボンドパッドに結合する暗黙の入力及び出力回路の説明が省かれている。このように、用語「接続する」は、全てのケースで、介在回路を用いない直接接続を意味するわけではない。用語「結合する」の使用は、「結合された」要素間に、説明されたか又は説明されない他の暗黙の構造が存在することを暗示する。例えば、マルチプレクサ回路がボンドパッドに対して論理機能の出力を選択的に結合又は分離し得る。

例えば、図１Ａ、図１Ｂ、及び図１Ｃは、それぞれ、インバータ１００のための記号、インバータのための機能表１４０、及び、封止されたインバータ集積回路１６０の平面図を示す。

インバータ１００は、Ａ入力リード１０２及びＹ出力リード１０４を有する。インバータ１００は、入力Ａの論理反転であるＹ出力を提供する論理機能を実施する。このように、Ａ入力リード１０２に論理高又は論理「Ｈ」が印加されると、Ｙ出力リード１０４において論理低又は論理「Ｌ」出力になる。Ａ入力リード１０２に論理低又は論理「Ｌ」が印加されると、Ｙ出力リード１０４において論理高又は論理「Ｈ」になる。論理レベル高、論理高、又は論理「Ｈ」は、論理「１」とも記載され得、論理レベル低、論理低、又は論理「Ｌ」は、論理「０」とも記載され得る。

機能表１４０はインバータ１００の論理機能を示し、列１４２は、Ａ入力１０２の可能な論理状態に対するものであり、列１４４は、Ｙ出力１０４の結果の論理状態に対するものである。行１４６は、Ａ入力上の論理「Ｈ」の場合、Ｙ出力は論理「Ｌ」になることを示す。行１４８は、Ａ入力上の論理「Ｌ」の場合、Ｙ出力は論理「Ｈ」になることを示す。

封止されたインバータ集積回路又はＩＣパッケージ１６０は、ボディ１６２と、１～５の番号が付された５個のピン又はピン又は端子１６４とを有する。ピン１は「ＮＣ」又は接続無しとして識別される。ピン２はＡ入力１０２として識別される。ピン３はインバータへのＧＮＤ又は電圧接地電気的接続として識別される。ピン４はＹ出力１０４として識別される。ピン５はインバータへのＶｃｃ又は電圧供給電気的接続として識別される。論理機能を図示する図面において、電圧供給及び接地接続は、当業者であれば論理機能の動作のために必要であることが理解されるため省かれている。

図２Ａ、図２Ｂ、及び図２Ｃは、それぞれ、２入力ＡＮＤゲート２００のための記号、ＡＮＤゲートのための機能表２４０、及び、封止されたＡＮＤゲート集積回路２６０の平面図を示す。

ＡＮＤゲート２００は、Ａ入力２０２、Ｂ入力２０４、及びＹ出力２０６を有する。ＡＮＤゲート２００はＹ出力を提供するという論理機能を実施し、Ｙ出力は、Ａ入力及びＢ入力に印加された論理レベルの論理「ＡＮＤ」である。このように、Ａ入力１０２に論理「Ｈ」が印加され、Ｂ入力１０４に論理「Ｈ」が印加されると、Ｙ出力１０６において論理「Ｈ」になる。Ａ入力２０２又はＢ入力２０４のいずれかに論理「Ｌ」が印加されると、Ｙ出力２０６において論理「Ｌ」になる。

機能表２４０はＡＮＤゲート２００の論理機能を示し、列２４２は、Ａ入力２０２の可能な論理状態に対するものであり、列２４４は、Ｂ入力２０４の可能な論理状態に対するものであり、列２４６は、Ｙ出力２０６の結果の論理状態に対するものである。行２４８は、Ａ入力上の論理「Ｈ」及びＢ入力上の論理「Ｈ」の場合、Ｙ出力は論理「Ｈ」になることを示している。行２５０は、Ａ入力上の論理「Ｌ」及びＢ入力上の「ｄｏｎｏｔｃａｒｅ」状態又は論理「Ｘ」の場合、Ｙ出力は論理「Ｌ」になることを示している。行２５２は、Ａ入力上の「ｄｏｎｏｔｃａｒｅ」論理状態又は論理「Ｘ」及びＢ入力上の論理「Ｌ」の場合、Ｙ出力は論理「Ｌ」になることを示している。「ｄｏｎｏｔｃａｒｅ」論理状態又は論理「Ｘ」は、入力に論理「Ｈ」又は論理「Ｌ」を印加することが、出力における結果に何の影響も与えないことを意味する。

封止されたＡＮＤ集積回路又はＩＣパッケージ２６０は、ボディ２６２と、１～５の番号が付された５個のピン又は端子２６４とを有する。ピン１はＡ入力２０２として識別される。ピン２はＢ入力２０４として識別される。ピン３は、ＡＮＤゲート２００に対するＧＮＤ又は電圧接地電気的接続として識別される。ピン４はＹ出力２０６として識別される。ピン５は、ＡＮＤゲート２００に対するＶｃｃ又は電圧供給電気的接続として識別される。

図３Ａ、図３Ｂ、及び図３Ｃは、それぞれ、ＮＡＮＤゲート３００のための記号、ＮＡＮＤゲートのための機能表３４０、及び、封止されたＮＡＮＤゲート集積回路３６０の平面図を示す。

ＮＡＮＤゲート３００は、Ａ入力３０２、Ｂ入力３０４、及びＹ出力３０６を有する。ＮＡＮＤゲート３００はＹ出力を提供する論理機能を実施し、Ｙ出力はＡ入力及びＢ入力に印加された論理レベルの論理「ＮＡＮＤ」又は「ＮｏｔＡＮＤ」である。このように、Ａ入力３０２に論理「Ｈ」が印加され、Ｂ入力３０４に論理「Ｈ」が印加されると、Ｙ出力３０６において論理「Ｌ」出力になる。入力３０２又はＢ入力３０４のいずれかに論理「Ｌ」が印加されると、Ｙ出力３０６において論理「Ｈ」になる。

機能表３４０はＮＡＮＤゲート３００の論理機能を示し、列３４２は、Ａ入力３０２の可能な論理状態に対するものであり、列３４４は、Ｂ入力３０４の可能な論理状態に対するものであり、列３４６は、Ｙ出力３０４の結果の論理状態に対するものである。行３４８は、Ａ入力上の論理「Ｈ」及びＢ入力上の論理「Ｈ」の場合、Ｙ出力が論理「Ｌ」になることを示している。行３５０は、Ａ入力上の論理「Ｌ」及びＢ入力上の論理「Ｘ」の場合、Ｙ出力は論理「Ｈ」になることを示している。行３５２は、Ａ入力上の論理「Ｘ」及びＢ入力上の論理「Ｌ」の場合、Ｙ出力は論理「Ｈ」になることを示している。

封止されたＮＡＮＤ集積回路又はＩＣパッケージ３６０は、ボディ３６２と、１～５の番号が付された５個のピン又は端子３６４とを有する。ピン１はＡ入力３０２として識別される。ピン２はＢ入力３０４として識別される。ピン３は、ＮＡＮＤゲート３００へのＧＮＤ又は電圧接地電気的接続として識別される。ピン４はＹ出力３０６として識別される。ピン５は、ＮＡＮＤゲート３００へのＶｃｃ又は電圧供給電気的接続として識別される。

図４Ａ、図４Ｂ、及び図４Ｃは、それぞれ、ＯＲゲート４００のための記号、ＯＲゲートのための機能表４４０、及び、封止されたＯＲゲート集積回路４６０の平面図を示す。

ＯＲゲート４００は、Ａ入力４０２、Ｂ入力４０４、及びＹ出力４０６を有する。ＯＲゲート４００はＹ出力を提供する論理機能を実施し、Ｙ出力はＡ入力及びＢ入力に印加された論理レベルの論理「ＯＲ」である。このように、Ａ入力４０２又はＢ入力４０４に論理「Ｈ」が印加されると、Ｙ出力４０６において論理「Ｈ」になる。Ａ入力４０２に論理「Ｌ」が印加され、Ｂ入力４０４に論理「Ｌ」が印加されると、Ｙ出力４０６において論理「Ｌ」になる。

機能表４４０はＯＲゲート４００の論理機能を示し、列４４２は、Ａ入力４０２の可能な論理状態に対するものであり、列４４４は、Ｂ入力４０４の可能な論理状態に対するものであり、列４４６は、Ｙ出力４０６の結果の論理状態に対するものである。行４４８は、Ａ入力上で論理「Ｈ」及びＢ入力上で論理「Ｘ」の場合、Ｙ出力は論理「Ｈ」になることを示している。行４５０は、Ａ入力上で論理「Ｘ」及びＢ入力上で論理「Ｈ」の場合、Ｙ出力が論理「Ｈ」になることを示している。行４５２は、Ａ入力上で論理「Ｌ」及びＢ入力上で論理「Ｌ」の場合、Ｙ出力は論理「Ｌ」になることを示している。

封止されたＯＲ集積回路又はＩＣパッケージ４６０は、ボディ４６２と、１～５の番号が付された５個のピン又は端子４６４を有する。ピン１はＡ入力４０２として識別される。ピン２はＢ入力４０４として識別される。ピン３は、ＯＲゲート４００へのＧＮＤ又は電圧接地電気的接続として識別される。ピン４はＹ出力４０６として識別される。ピン５は、ＯＲゲート４００へのＶｃｃ又は電圧供給電気的接続として識別される。

図５Ａ、図５Ｂ、及び図５Ｃは、それぞれ、ＮＯＲゲート５００のための記号、ＮＯＲゲートのための機能表５４０、及び、封止されたＮＯＲゲート集積回路５６０の平面図を示す。

ＮＯＲゲート５００は、Ａ入力５０２、Ｂ入力５０４、及びＹ出力５０６を有する。ＮＯＲゲート５００は、Ｙ出力を提供する論理機能を実施し、Ｙ出力はＡ入力及びＢ入力に印加された論理レベルの論理「ＮＯＲ」又は「ＮｏｔＯＲ」である。このように、Ａ入力５０２又はＢ入力５０４に論理「Ｈ」が印加されると、Ｙ出力５０６において論理「Ｌ」になる。Ａ入力５０２に論理「Ｌ」が印加され、Ｂ入力５０４に論理「Ｌ」が印加されると、Ｙ出力５０６において論理「Ｈ」になる。

機能表５４０はＮＯＲゲート５００の論理機能を示し、列５４２は、Ａ入力５０２の可能な論理状態に対するものであり、列５４４は、Ｂ入力５０４の可能な論理状態に対するものであり、列５４６は、Ｙ出力５０６の結果の論理状態に対するものである。行５４８は、Ａ入力上で論理「Ｈ」及びＢ入力上で論理「Ｘ」の場合、Ｙ出力は論理「Ｌ」になることを示している。行５５０は、Ａ入力上で論理「Ｘ」及びＢ入力上で論理「Ｈ」の場合、Ｙ出力は論理「Ｌ」になることを示している。行５５２は、Ａ入力上で論理「Ｌ」及びＢ入力上で論理「Ｌ」の場合、Ｙ出力は論理「Ｈ」になることを示している。

封止されたＮＯＲ集積回路又はＩＣパッケージ５６０は、ボディ５６２と、１～５の番号が付された５個のピン又は端子５６４とを有する。ピン１はＡ入力５０２として識別される。ピン２はＢ入力５０４として識別される。ピン３は、ＮＯＲゲート５００へのＧＮＤ又は電圧接地電気的接続として識別される。ピン４はＹ出力５０６として識別される。ピン５は、ＮＯＲゲート５００へのＶｃｃ又は電圧供給電気的接続として識別される。

図６Ａ、図６Ｂ、及び図６Ｃは、それぞれ、ＥＸＣＬＵＳＩＶＥＯＲ又はＸＯＲゲート６００のための記号、ＥＸＣＬＵＳＩＶＥＯＲ又はＸＯＲゲートのための機能表６４０、及び、封止されたＥＸＣＬＵＳＩＶＥＯＲ又はＸＯＲゲート集積回路６６０の平面図を示す。

ＸＯＲゲート６００は、Ａ入力６０２、Ｂ入力６０４、及びＹ出力６０６を有する。ＸＯＲゲート６００は、Ｙ出力を提供する論理機能を実施し、Ｙ出力はＡ入力及びＢ入力に印加された論理レベルの論理「ＥＸＣＬＵＳＩＶＥＯＲ」である。このように、Ａ入力６０２に論理「Ｌ」が印加され、Ｂ入力６０４に論理「Ｌ」が印加されると、Ｙ出力６０６において論理「Ｌ」になる。Ａ入力６０２に論理「Ｈ」が印加され、Ｂ入力６０４に論理「Ｈ」が印加されると、Ｙ出力６０６において論理「Ｌ」になる。Ａ入力６０２又はＢ入力６０４の一方に論理「Ｈ」が印加され、Ａ入力６０２又はＢ入力６０４の他方に論理「Ｌ」が印加されると、Ｙ出力６０６において論理「Ｈ」になる。

機能表６４０はＸＯＲゲート６００の論理機能を示し、列６４２は、Ａ入力６０２の可能な論理状態に対するものであり、列６４４は、Ｂ入力６０４の可能な論理状態に対するものであり、列６４６は、Ｙ出力６０６の結果の論理状態に対するものである。行６４８は、Ａ入力上で論理「Ｌ」及びＢ入力上で論理「Ｌ」の場合、Ｙ出力は論理「Ｌ」になることを示している。行４５０は、Ａ入力上で論理「Ｌ」及びＢ入力上で論理「Ｈ」の場合、Ｙ出力は論理「Ｈ」になることを示している。行４５２は、Ａ入力上で論理「Ｈ」及びＢ入力上で論理「Ｌ」の場合、Ｙ出力は論理「Ｈ」になることを示している。行６５４は、Ａ入力上で論理「Ｈ」及びＢ入力上で論理「Ｈ」の場合、Ｙ出力は論理「Ｌ」になることを示している。

封止されたＸＯＲ集積回路又はＩＣパッケージ６６０は、ボディ６６２と、１～５の番号が付された５個のピン又は端子６６４とを有する。ピン１はＡ入力６０２として識別される。ピン２はＢ入力６０４として識別される。ピン３は、ＸＯＲゲート６００へのＧＮＤ又は電圧接地電気的接続として識別される。ピン４はＹ出力６０６として識別される。ピン５は、ＸＯＲゲート６００へのＶｃｃ又は電圧供給電気的接続として識別される。

図７Ａ、図７Ｂ、及び図７Ｃは、それぞれ、Ｄ型フリップフロップ７００のための記号、Ｄ型フリップフロップのための機能表７４０、及び、封止されたＤ型フリップフロップ集積回路７６０の平面図を示す。

Ｄ型フリップフロップ７００は、クロック又はＣＬＫ入力７０２、データ又はＤ入力７０４、及びＹ出力７０６を有する。Ｄ型フリップフロップ７００は、Ｙ出力を提供する機能を実施し、Ｙ出力は、ＣＬＫ入力７０２におけるクロック信号の立ち上がりエッジにおいて入力Ｄに印加される論理レベルと同じ論理レベルである。このように、ＣＬＫ入力７０２に印加されるクロック信号の立ち上がりエッジにおいて、Ｄ入力７０２に論理「Ｈ」が印加されると、Ｙ出力７０６において論理「Ｈ」になる。ＣＬＫ入力７０２に印加されるクロック信号の立ち上がりエッジにおいてＤ入力７０２に論理「Ｌ」が印加されると、Ｙ出力７０６において論理「Ｌ」になる。

機能表７４０はＤ型フリップフロップ７００の機能を示し、列７４２は、ＣＬＫ入力７０２に印加されるクロック信号の立ち上がりエッジ（上矢印↑によって示される）及びＣＬＫ入力７０２におけるクロック信号の１つの論理状態に対するものであり、列７４４は、Ｄ入力７０４の可能な論理状態に対するものであり、列７４６は、Ｙ出力７０６の結果の論理状態に対するものである。行７４８は、ＣＬＫ入力上で立ち上がりエッジ及びＤ入力上で論理「Ｈ」の場合、Ｙ出力は論理「Ｈ」になることを示している。行７５０は、ＣＬＫ入力上で立ち上がりエッジ及びＤ入力上で論理「Ｌ」の場合、Ｙ出力は論理「Ｌ」になることを示している。行７５２は、ＣＬＫ入力上で論理「Ｌ」及びＤ入力上で論理「Ｘ」の場合、Ｙ出力は論理「Ｑ０」、又はＣＬＫ入力におけるクロック信号の前回の立ち上がりエッジにおけるＹ出力になることを示している。

封止されたＤ型フリップフロップ集積回路又はＩＣパッケージ７６０は、ボディ７６２と、１～５の番号が付された５個のピン又は端子７６４とを有する。ピン１はＤ入力７０４として識別される。ピン２はＣＬＫ入力７０２として識別される。ピン３は、Ｄ型フリップフロップ７００へのＧＮＤ又は電圧接地電気的接続として識別される。ピン４はＹ又はＱ出力７０６として識別される。ピン５は、Ｄ型フリップフロップ７００へのＶｃｃ又は電圧供給電気的接続として識別される。

図８Ａ、図８Ｂ、及び図８Ｃは、それぞれ、オクタル（octal）Ｄ型フリップフロップ配置８００のための記号、オクタル配置の各Ｄ型フリップフロップのための機能表８４０、及び、封止されたオクタルＤ型フリップフロップ集積回路８６０の平面図を示す。

オクタルＤ型フリップフロップ配置８００は、８個のＤ型フリップフロップ８０２－１～８０２－８、８個のデータ入力、１Ｄ入力リード８０４－１～８Ｄ入力リード８０４－８、１個のクロック信号ＣＬＫ入力リード８０６、反転出力イネーブルＯＥ＿入力リード８０８、及び８個の出力、１Ｑ出力リード８１０－１～８Ｑ出力リード８１０－８を有する。図面をシンプルにするために、全てのＤ型フリップフロップが描かれているわけではない。図８Ａ、図８Ｂ、及び図８Ｃ及びその他の図面における線は、リード、ワイヤ、又は各部品間の幾つかの他の電気的接続を示す。

Ｄ型フリップフロップ８０２－１は、データ入力リード８０４－１へのデータ入力１Ｄ、及びバッファ８１２を介するＣＬＫ入力リード８０６へのクロック入力Ｃ１を有する。Ｄ型フリップフロップ８０２－８は、データ入力リード８０４－８へのデータ入力８Ｄ、及びバッファ８１２を介するＣＬＫ入力リード８０６へのクロック入力Ｃ８を有する。このように、各Ｄ型フリップフロップは、個別のデータ入力１Ｄ～８Ｄを有し、及びバッファ８１２を介するＣＬＫ入力リード８０６への共通接続Ｃ１～Ｃ８を有する。

Ｄ型フリップフロップ８０２－１は、トライステート出力バッファ８１４－１を介して出力リード１Ｑ８１０－１に接続されるデータ出力Ｙ１を有する。Ｄ型フリップフロップ８０２－８は、トライステート出力バッファ８１４－８を介して出力リード８Ｑ８１０－８に接続されるデータ出力Ｙ８を有する。このように、各Ｄ型フリップフロップは、トライステート出力バッファ８１４－１～８１４－８を介して、それぞれ、出力リード１Ｑ８１０－１～２Ｑ８１０－８に接続される個別のデータ出力Ｙ１～Ｙ８を有する。トライステート出力バッファ８１４－１～８１４－８は各々、反転バッファ８１４を介して反転出力イネーブルＯＥ＿入力リード８０８にリードにより接続されるトライステート制御入力を有する。トライステートバッファ８１４－１～８１４－８は、通常状況において、それらの入力における論理状態をそれらの出力にパスする。これらのバッファは、トライステート状況又はＺ状態において、それらの入力における論理状態をブロックし、それらの出力において、電気的開放を呈する。反転出力イネーブル＿ＯＥ入力リード８０８上に論理「Ｌ」信号があると通常状況を提供し、論理「Ｈ」信号があるとトライステート状況を提供する。

各Ｄ型フリップフロップ８０２－１～８０２－８は、図７Ａ、図７Ｂ、及び図７Ｃに説明されるＤ型フリップフロップと同じ機能を実施する。通常状況において、各Ｄ型フリップフロップはＹ及びＱ出力を提供する機能を実施し、Ｙ及びＱ出力は、ＣＬＫ入力８０６におけるクロック信号Ｃ１の立ち上がりエッジ上の入力Ｄに印加される論理レベルと同じ論理レベルである。このように、ＣＬＫ入力リード８０６に印加されるクロック信号Ｃ１の立ち上がりエッジにおいて１Ｄ入力リード８０４－１に論理「Ｈ」が印加されると、１Ｙ出力及び１Ｑ出力リード８１４－１において論理「Ｈ」になる。ＣＬＫ入力リード８０６に印加されるクロック信号Ｃ１の立ち上がりエッジにおいて１Ｄ入力リード８０４－１に論理「Ｌ」が印加されると、１Ｙ出力及び１Ｑ出力リード８１４－１において論理「Ｌ」になる。

機能表８４０は、Ｄ型フリップフロップ配置８００の機能を示し、列８４２は、＿ＯＥ入力リード８０８に印加される反転出力イネーブル＿ＯＥ信号に対するものであり、列８４４は、ＣＬＫ入力リード８０６に印加されるクロック信号の立ち上がりエッジ（上矢印↑によって示される）及び論理状態に対するものであり、列８４６は、入力リード８０４－１～８０４－８上のＤ入力の可能な論理状態に対するものであり、列８４８は、出力リード８１０－１～８１０－８上のＱ出力の結果の論理状態に対するものである。行８５０は、＿ＯＥ上で論理「Ｌ」、ＣＬＫ入力上で立ち上がりエッジ、及びＤ入力上で論理「Ｈ」の場合、Ｑ出力は論理「Ｈ」となることを示している。行８５２は、＿ＯＥ上で論理「Ｌ」、ＣＬＫ入力上で立ち上がりエッジ、及びＤ入力上で論理「Ｌ」の場合、Ｑ出力は論理「Ｌ」となることを示している。行８５４は、＿ＯＥ上で論理「Ｌ」、ＣＬＫ入力上で論理「Ｈ」又は「Ｌ」、及びＤ入力上で論理「Ｘ」の場合、Ｑ出力は論理「Ｑ０」、又はＣＬＫ入力におけるクロック信号の前回の立ち上がりエッジにおいてＱ出力になることを示している。行８５６は、＿ＯＥ上で論理「Ｈ」、ＣＬＫ入力上で論理「Ｘ」、及びＤ入力上で論理「Ｘ」の場合、Ｑ出力は論理「Ｚ」又はトライステート状況になることを示している。

封止されたオクタルＤ型フリップフロップ集積回路又はＩＣパッケージ８６０は、ボディ８６２と、１～２０の番号が付された２０個のピン又は端子８６４とを有する。番号が付されたピン及び機能入力又は出力リードは、下記のように識別される。
ピン番号入力／出力リード
１＿ＯＥ
２１Ｑ
３１Ｄ
４２Ｄ
５２Ｑ
６３Ｑ
７３Ｄ
８４Ｄ
９４Ｑ
１０ＧＮＤ
１１ＣＬＫ
１２５Ｑ
１３５Ｄ
１４６Ｄ
１５６Ｑ
１６７Ｑ
１７７Ｄ
１８８Ｄ
１９８Ｑ
２０Ｖｃｃ

図９は、半導体材料９０２の基板、コア回路要素９０４、及び６個のボンドパッド９０６－１～９０６－６を備える、集積回路９００を図示する。コア回路要素は、図１Ａのインバータ回路要素、図２ＡのＡＮＤ回路要素、図３ＡのＮＡＮＤ回路要素、図４ＡのＯＲ回路要素、図５ＡのＮＯＲ回路要素、図６ＡのＸＯＲ回路要素、図７ＡのＤ型フリップフロップ回路要素、又は、６個又はそれ以下の入力及び出力を有するその他の任意の回路要素等の論理回路要素を含む、任意の所望の回路要素とし得る。

図１０は、半導体材料１００２の基板、コア回路要素１００４、及び８個のボンドパッド１００６－１～１００６－８を備える、集積回路１０００を図示する。コア回路要素は、図１Ａのインバータ回路要素、図２ＡのＡＮＤ回路要素、図３ＡのＮＡＮＤ回路要素、図４ＡのＯＲ回路要素、図５ＡのＮＯＲ回路要素、図６ＡのＸＯＲ回路要素、図７ＡのＤ型フリップフロップ回路要素、又は、８個又はそれ以下の入力及び出力を有するその他の所望の回路要素等の論理回路要素の組み合わせを含む、任意の所望の回路要素とし得る。

図１１は、半導体材料１１０２の基板、コア回路要素１１０４、及び１４個のボンドパッド１１０６－１～１１０６－１４を備える、集積回路１１００を図示する。コア回路要素は、図１Ａのインバータ回路要素、図２ＡのＡＮＤ回路要素、図３ＡのＮＡＮＤ回路要素、図４ＡのＯＲ回路要素、図５ＡのＮＯＲ回路要素、図６ＡのＸＯＲ回路要素、図７ＡのＤ型フリップフロップ回路要素、又は、１４個又はそれ以下の入力及び出力を有するその他の任意の所望の回路要素等の論理回路要素の組み合わせを含む、任意の所望の回路要素とし得る。

図１２は、半導体材料１２０２の基板、コア回路要素１２０４、及び２０個のボンドパッド１２０６－１～１２０６－２０を備える、集積回路１２００を図示する。コア回路要素は、図１Ａのインバータ回路要素、図２のＡＮＤ回路要素、図３ＡのＮＡＮＤ回路要素、図４ＡのＯＲ回路要素、図５ＡのＮＯＲ回路要素、図６ＡのＸＯＲ回路要素、図７ＡのＤ型フリップフロップ回路要素、又は、２０個又はそれ以下の入力及び出力を有するその他の任意の所望の回路要素等の論理回路要素の組み合わせを含む、任意の所望の回路要素とし得る。

図１３Ａ、図１３Ｂ、及び図１３Ｃは、それぞれ、デュアルＡＮＤゲート配置１３００、デュアルＡＮＤゲート配置のための機能表１３４０、及び、封止されたデュアルＡＮＤゲート集積回路１３６０の平面図を図示する。

ＡＮＤゲート１３０２は、１Ａ入力１３０４、１Ｂ入力１３０６、及び１Ｙ出力１３０８を有する。ＡＮＤゲート１３１０は、２Ａ入力１３１２、２Ｂ入力１３１４、及び２Ｙ出力１３１６を有する。各ＡＮＤゲート１３０２及び１３１０は、図２ＡにおけるＡＮＤゲート２００に対して説明されたものと同じ機能を提供する。機能表１３４０は、ＡＮＤゲート１３０２及び１３１０の論理機能を示し、それらは図２ＡにおけるＡＮＤゲート２０と同じである。

封止されたデュアルＡＮＤ集積回路又はＩＣパッケージ１３６０は、ボディ１３６２と、１～８の番号が付された８個のピン又は端子１３６４とを有する。ピン１は１Ａ入力１３０４として識別される。ピン２は１Ｂ入力１３０６として識別される。ピン３は２Ｙ出力１３１６として識別される。ピン４は、パッケージ１３６０へのＧＮＤ又は電圧接地電気的接続として示される。ピン５は２Ａ入力１３１２として識別される。ピン６は２Ｂ入力１３１４として識別される。ピン６は１Ｙ出力１３０８として識別される。ピン８は、パッケージ１３６０へのＶｃｃ又は電圧供給電気的接続として識別される。

これらの構成及びその他の構成の全てを供給するために製造しなければならない異なる部品の数を低減することは、インベントリにおける有意なコスト削減をもたらし、顧客注文に対する納期を短縮し得る。

デジタル論理集積回路（ＩＣ）が、デジタル論理機能のファミリーを提供する。このファミリーは、電圧入力高、電圧入力低、電圧出力高、及び電圧出力低に対して同じ仕様を有し、これら機能は同じ数のボンドパッドを有する。半導体材料の基板がコア領域及び周辺領域を有する。或る数のボンドパッドが、周辺領域における半導体材料上に形成される。或る数のボンドパッドは、基板のコア領域及び周辺領域を含む総領域を決定する。プログラマブルデジタル論理トランジスタ回路要素が、ファミリーのデジタル論理機能の各々に対して半導体材料のコア領域に形成される。プログラマブル入力及び出力回路要素が、ボンドパッドのための周辺領域に形成され、ボンドパッドとプログラマブルデジタル論理トランジスタ回路要素との間に結合される。プログラミング回路要素が、プログラマブルデジタル論理トランジスタ回路要素を、選択されたデジタル論理機能にプログラミングする。プログラマブル入力及び出力手段が、入力及び出力回路要素を、選択されたデジタル論理機能のための入力及び出力回路にプログラミングする。

プログラマブルデジタル論理トランジスタ回路要素はデジタル論理機能回路要素を含み、デジタル論理機能回路要素は、或るデジタル論理機能を提供し、或る伝播遅延仕様より高速で動作する。プログラマブルデジタル論理トランジスタ回路要素は、デジタル論理機能回路要素に結合される付加的なトランジスタ回路要素を含み、デジタル論理機能回路要素はデジタル論理機能に或る伝播遅延仕様を提供する。

プログラマブルデジタル論理トランジスタ回路要素は、供給電圧より低い電圧で動作するコア回路要素を含み、コア回路要素と入力及び出力回路要素との間に結合される電圧レベルシフタ回路要素を含む。

プログラマブル機能手段及びプログラマブル入力及び出力手段は、プログラマブルデジタル論理トランジスタ回路要素及びプログラマブル入力及び出力回路要素におけるトランジスタ間に、金属マスクストラップ接続及びヒューズのうちの一方を含む。

プログラマブル機能手段及びプログラマブル入力及び出力手段は、制御信号をプログラマブルデジタル論理トランジスタ回路要素に供給する不揮発性メモリを含む。

或る数のボンドパッドは、６個のボンドパッド、８個のボンドパッド、１４個のボンドパッド、１６個のボンドパッド、及び２０個のボンドパッドの１つである。本開示は、これらの数のボンドパッドに限定されず、他の数のボンドパッドを備える論理ファミリーも用いられ得る。

インバータのための記号である。インバータのための機能表である。封止された集積回路インバータの平面図である。

ＡＮＤゲートのための記号である。ＡＮＤゲートのための機能表である。封止された集積回路ＡＮＤゲートの平面図である。

ＮＡＮＤゲートのための記号である。ＮＡＮＤゲートのための機能表である。封止された集積回路ＮＡＮＤゲートの平面図である。

ＯＲゲートのための記号である。ＯＲゲートのための機能表である。封止された集積回路ＯＲゲートの平面図である。

ＮＯＲゲートのための記号である。ＮＯＲゲートのための機能表である。封止された集積回路ＮＯＲゲートの平面図である。

ＥＸＣＬＵＳＩＶＥＯＲゲートのための記号である。ＥＸＣＬＵＳＩＶＥＯＲゲートのための機能表である。封止された集積回路ＥＸＣＬＵＳＩＶＥＯＲゲートの平面図である。

Ｄ型フリップフロップのための記号である。Ｄ型フリップフロップのための機能表である。封止された集積回路Ｄ型フリップフロップの平面図である。

オクタルＤ型フリップフロップ配置のための記号であるオクタル配置の各Ｄ型フリップフロップのための機能表である。封止された集積回路オクタルＤ型フリップフロップ配置の平面図である。

６個のボンドパッドを備える集積回路の平面図である。

８個のボンドパッドを備える集積回路の平面図である。

１４個のボンドパッドを備える集積回路の平面図である。

２０個のボンドパッドを備える集積回路の平面図である。

デュアルＡＮＤゲート配置のための記号である。デュアルＡＮＤゲート配置のための機能表である。封止された集積回路デュアルＡＮＤゲート配置の平面図である。

マルチプレクサを用いる、本開示の選択可能なデュアルＡＮＤ、ＯＲ、ＮＡＮＤ、及びＮＯＲゲートを備える集積回路の部分的な概略図である。

マルチプレクサを用いる、本開示の選択可能なデュアルＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲゲート、及びＤ型フリップフロップを備える集積回路の部分的な概略図である。

金属マスクを用いる、本開示の選択可能なＡＮＤ、ＯＲ、ＮＡＮＤ、及びＮＯＲゲートを備える集積回路の部分的な概略図である。

ヒューズを用いる、本開示の選択可能なＡＮＤ、ＯＲ、ＮＡＮＤ、及びＮＯＲゲートを備える集積回路の部分的な概略図である。

２個のＡＮＤゲート、ＯＲゲート、及び伝播遅延バッファを備える集積回路の部分的な概略図である。

マルチプレックス制御信号Ｓ１０、Ｓ１１、Ｓ２０、及びＳ２１のための金属マスク接続の概略図である。

マルチプレックス制御信号Ｓ１０、Ｓ１１、Ｓ２０、及びＳ２１のためのヒューズ接続の概略図である。

マルチプレックス制御信号Ｓ１０、Ｓ１１、Ｓ２０、及びＳ２１を提供する不揮発性メモリの概略図である。

マルチプレックス制御信号Ｓ１０、Ｓ１１、Ｓ２０、及びＳ２１を提供する不揮発性メモリに対するＩ^２Ｃ直列接続の概略図である。

周辺回路要素のための周辺領域及びコア回路要素のためのコア領域を図示する半導体ダイの平面図である。

周辺領域における入力及び出力回路要素、及びコア領域における論理及びプログラミング回路要素を図示する半導体ダイの平面図である。

低電圧コア、レベルシフティング、及びＩ／Ｏセルのブロック図である。

インベントリ及び顧客納期の問題は、初期の半導体処理工程及び個々の部品に対する差別化された後処理工程において、デジタル論理機能のグループに対してマスター設計を用いることで一層効率良く解決され得る。後処理工程は、論理機能の利用可能なグループから所望の論理機能を選択するために、上位金属レベル層ストラップ、ヒューズ、又は不揮発性メモリを用いることであり得る。

デジタル論理ファミリーは、ボンドパッド又はパッケージピングループに分けられ得る。例えば、１つの低電圧ＣＭＯＳファミリーでは、３００個を超える固有の部品が、６個のボンドパッド、８個のボンドパッド、１４個のボンドパッド、１６個のボンドパッド、及び２０個のボンドパッド又はピンを有するグループに分けられ得る。設計は、パッケージングルールに合格するように、最小のボンドパッド領域を用いて各ピングループに対してボンドパッド位置のレイアウトを決定し得る。現在の半導体処理技術の使用において、最小の半導体ダイ領域は、ボンドパッドに必要とされるダイの周辺領域によって制限される。

最新の技術である１８０ｎｍ以下（sub-180nm）の半導体処理技術を用いると、３又は５ボルトで動作するトランジスタに対して、１ｍｍ^２当たり２０ｋ個を超えるトランジスタゲートのデジタル密度が達成可能である。この密度は、半導体材料の極めて小さい領域内に複数の論理機能を設計することを可能にする。幾つかの例において、４０又はそれ以上の古い論理ダイ上の機能が、新しい単一のベースダイ上に設計され得る。これらの機能は半導体ダイのコア領域の中に設計され、ボンドパッドはダイの周辺領域に設計される。

各ファミリーがそのファミリーにおける部品の全てに対して同じ、入力電圧高（ＶＩＨ）、入力電圧低（ＶＩＬ）、出力電圧高（ＶＯＨ）、出力電圧低（ＶＯＬ）要件を持つため、設計は、ボンドパッドに接続される汎用の、入力、出力、入力／出力（Ｉ／Ｏ）、及び静電放電（ＥＳＤ）保護回路を提供し得る。こういった設計は、Ｉ／ＯＳＥＬピン又は特徴を介して入力又は出力回路として選択されるように汎用のＩ／Ｏ回路を提供し得る。このように、任意のＩ／Ｏ回路が入力又は出力として構成され得る。

ファミリーの各部品のデータシート、設計、特性、及びテストを簡素化するために、任意の入力／出力組み合わせ間の伝播遅延は等化され得る。伝播遅延は、遅延を各経路に対しほぼ同じにするように高速回路経路上に冗長論理ゲートを付加することによって、等化され得る。レイアウトは、その後、各回路経路が同じ反復レイアウト構造に従うようにすることによって、各回路経路がほぼ同じ相互接続遅延を持つように、注意深くプランニングされる。論理回路の高密度は、等化された反復レイアウト構造に対するレイアウト面積効率をトレードオフすることによって、このアプローチを実現可能にする。

マスター部品をプログラミングするために不揮発性メモリを用いることは、部品が最終テストにおいてプログラミングされ得、ウェハ製造を簡略化し、インベントリを低減するので、有意な利点を有する。不揮発性メモリを用いることで、ピングループ内の全ての機能が単一のマスク設計を用いて設計され得る。

不揮発性プログラムモードに入ることは、部品のテストモードをトリガすることによって可能にされ得る。これらの論理デバイスにおいてプログラマブル入力及び出力回路が利用可能であることは、テストモード設計を実現可能にし、異なるテストモードスキームが実装され得る。一例が、Ｉ／Ｏの１つをＶｃｃより上にプルすることによって半導体デバイスがテストモードに入る、テストモードスキームである。この時点において、他の２つのＩ／Ｏは直列データ入力及び直列クロック入力として用いられ得る。これらのタイプのスキームは、製品動作論理機能を実装するための充分な領域を残すように数百個のトランジスタゲートを備えて実装され得る。

幾つかの設計組み合わせが、Ｉ／Ｏ回路及びコア動作回路のために、一層低い電圧と一層高い密度との両方を備えるトランジスタゲートを用い得る。これらの一層低い電圧のトランジスタゲートは、１．２ボルト、１．８ボルト、又は供給電圧ＶＤＤより低い電圧等で動作し得る。この場合、ＩＣ及び動作論理において、内部μＡ以下の低ドロップアウト（ＬＤＯ）電圧レギュレータが設計され、任意の不揮発性メモリが一層低い電圧ＶＤＤＬレベルで動作される。ＩＯ回路とデジタルコア論理回路との間にレベルシフト回路が用いられ得る。

図１４は、本開示に従った、マルチプレクサを用いる選択可能なデュアルＡＮＤ、ＯＲ、ＮＡＮＤ、及びＮＯＲゲートを備える集積回路１４００の部分的な概略図を図示する。ＩＣ１４００は、１Ａ入力ボンドパッド１４０２、１Ｂ入力ボンドパッド１４０４、１Ｙ出力ボンドパッド１４０６、２Ａ入力ボンドパッド１４０８、２Ｂ入力ボンドパッド１４１０、及び２Ｙ出力ボンドパッド１４１２を含む。リード１４１４が、１Ａ入力ボンドパッド１４０２を、ＡＮＤゲート１４１６、ＯＲゲート１４１８、ＮＡＮＤゲート１４２０、及びＮＯＲゲート１４２２のＡ入力に接続する。リード１４２４が、１Ｂ入力ボンドパッド１４０４を、ＡＮＤゲート１４１６、ＯＲゲート１４１８、ＮＡＮＤゲート１４２０、及びＮＯＲゲート１４２２のＢ入力に接続する。

リード１４２６が、ＡＮＤゲート１４１６のＹ出力をマルチプレクサ１４２８の入力に接続する。リード１４３０が、ＯＲゲート１４１８のＹ出力をマルチプレクサ１４２８の入力に接続する。リード１４３２が、ＮＡＮＤゲート１４２０のＹ出力をマルチプレクサ１４２８の入力に接続する。リード１４３４が、ＮＯＲゲート１４２２のＹ出力をマルチプレクサ１４２８の入力に接続する。リード１４３６が、マルチプレクサ１４２８の出力を１Ｙ出力ボンドパッド１４０６に接続する。

また、ＩＣ１４００は、２Ａ入力ボンドパッド１４０８、２Ｂ入力ボンドパッド１４１０、及び２Ｙ出力ボンドパッド１４１２を含む。リード１４３７が、２Ａ入力ボンドパッド１４０８を、ＡＮＤゲート１４３８、ＯＲゲート１４４０、ＮＡＮＤゲート１４４２、及びＮＯＲゲート１４４４のＡ入力に接続する。リード１４４６が、２Ｂ入力ボンドパッド１４１０を、ＡＮＤゲート１４３８、ＯＲゲート１４４０、ＮＡＮＤゲート１４４２、及びＮＯＲゲート１４４４のＢ入力に接続する。

リード１４４８が、ＡＮＤゲート１４３８のＹ出力を、マルチプレクサ１４５０の入力に接続する。リード１４５２が、ＯＲゲート１４４０のＹ出力をマルチプレクサ１４５０の入力に接続する。リード１４５４が、ＮＡＮＤゲート１４４２のＹ出力をマルチプレクサ１４５０の入力に接続する。リード１４５６が、ＮＯＲゲート１４４４のＹ出力をマルチプレクサ１４５０の入力に接続する。リード１４５８が、マルチプレクサ１４５０の出力を２Ｙ出力ボンドパッド１４１２に接続する。

マルチプレクサ１４２８は、２つの制御入力リード、Ｓ１０制御入力リード１４６０及びＳ１１制御入力リード１４６２を有する。マルチプレクサ１４５０は、２つの制御入力リード、Ｓ２０制御入力リード１４６４及びＳ２１制御入力リード１４６６を有する。マルチプレクサ１４２８及び１４５０は、Ｓ１０、Ｓ１１、Ｓ２０、Ｓ２１制御信号リード１４６０～１４６６上の論理状態のバイナリ組み合わせに応じて、各々、ゲートのＹ出力の１つを出力ボンドパッド１４０６及び１４１２に選択的に接続する。制御入力リード上の制御信号のソースは、これ以降の図面において説明される。

また、ＩＣ１４００は、Ｖｃｃボンドパッド１４６８及びＧＮＤボンドパッド１４７０を有する。

１つの設計において、及び１Ａ、１Ｂ、１Ｙ、２Ａ、２Ｂ、２Ｙ、Ｖｃｃ、及びＧＮＤボンドパッドが８ピンパッケージにおける外部ピンに接続される１つのパッケージにおいて、ＩＣ１４００は、制御入力リード１４６０、１４６２、１４６４、及び１４６６上に生じる制御信号に応じて、デュアルＡＮＤゲート１４１６及び１４３８、又はデュアルＯＲゲート１４１８及び１４４０、又はデュアルＮＡＮＤゲート１４２０及び１４４２、又はデュアルＮＯＲゲート１４２２及び１４４４の４つの論理機能の１つを選択的に提供する。

同じ設計において、及び１Ａ、１Ｂ、１Ｙ、Ｖｃｃ、及びＧＮＤボンドパッドのみが５ピンパッケージにおける外部ピンに接続される場合、ＩＣ１４００は、制御入力リード１４６０及び１４６２上に生じる制御信号に応じて、シングルデュアル入力ＡＮＤゲート１４１６、又はシングルデュアル入力ＯＲゲート１４１８、又はシングルデュアル入力ＮＡＮＤゲート１４２０、又はシングルデュアル入力ＮＯＲゲート１４２２の４つの論理機能の１つを選択的に提供する。

同じ設計において、及び２Ａ、２Ｂ、２Ｙ、Ｖｃｃ、及びＧＮＤボンドパッドのみが５ピンパッケージにおける外部ピンに接続される場合、ＩＣ１４００は、制御入力リード１４６４及び１４６６上に生じる制御信号に応じて、シングルデュアル入力ＡＮＤゲート１４３８、又はシングルデュアル入力ＯＲゲート１４４０、又はシングルデュアル入力ＮＡＮＤゲート１４４２、又はシングルデュアル入力ＮＯＲゲート１４４４の４つの論理機能の１つを選択的に提供する。

Ｓ１０、Ｓ１１、Ｓ２０、及びＳ２１制御信号リード１４６０～１４６６上の論理状態のバイナリ組み合わせに応じて、ＩＣ１４００は、１つの設計において、シングル、デュアル入力ＡＮＤゲート２００、シングル、デュアル入力ＮＡＮＤゲート３００、シングル、デュアル入力ＯＲゲート４００、シングル、デュアル入力ＮＯＲゲート５００、又はデュアル、デュアル入力ＡＮＤゲート１３００の論理機能を選択的に提供する。１つのパッケージにおいて、ＩＣ１４００は、下記の少なくとも８個の論理機能の任意の１つを提供し得る。
デュアルＡＮＤゲート１４１６、１４３８
デュアルＯＲゲート１４１８、１４４０
デュアルＮＡＮＤゲート１４２０、１４４２
デュアルＮＯＲゲート１４２２、１４４４
シングル、デュアル入力ＡＮＤゲート
シングル、デュアル入力ＯＲゲート
シングル、デュアル入力ＮＡＮＤゲート
シングル、デュアル入力ＮＯＲゲート
又は所望のシングル、デュアル入力ゲートの任意の組み合わせ

１つの設計における論理機能のこの配置は、８個の個別の部品を設計するのではなく、８個の選択可能な部品を１度に設計することによって、エンジニアリング設計時間を低減する。また、１つの設計における論理機能のこの配置は、インベントリ及び顧客注文納期を低減する。ＩＣ１４００を、中間製造工程までのみ作成し、その中間製品のみをインベントリに保ち、後に、顧客注文に従って所望の論理機能を選択することにより製造を終了することによって、この設計は、インベントリ要件及び顧客注文後の納期を低減し得る。

図１５は、本開示に従った、マルチプレクサを用いる、選択可能なデュアルＡＮＤ、ＯＲ、ＮＡＮＤ、及びＮＯＲゲート、及びＤ型フリップフロップを備える、集積回路１５００の部分的な概略図を図示する。ＩＣ１５００は、ＩＣ１４００と同じであるが、追加のＤ型フリップフロップ１５０２及び１５０４が用いられ、マルチプレクサ１４２８及び１４５０がマルチプレクサ１５０６及び１５０８で置き換えられている。

リード１４１４は、１Ａ入力ボンドパッド１４０２をＤ型フリップフロップ１５０２のＤ入力に接続する。リード１４２４は、１Ｂ入力ボンドパッド１４０４をＤ型フリップフロップ１５０４のＣ入力に接続する。リード１５１０が、Ｄ型フリップフロップ１５０２のＱ出力をマルチプレクサ１５０６の入力に接続する。

リード１４３７は、２Ａ入力ボンドパッド１４０８をＤ型フリップフロップ１５０４のＤ入力に接続する。リード１４４６は、２Ｂ入力ボンドパッド１４１０をＤ型フリップフロップ１５０４のＣ入力に接続する。リード１５１２が、Ｄ型フリップフロップ１５０４のＱ出力をマルチプレクサ１５０８の入力に接続する。

マルチプレクサ１５０６は、３つの制御入力リード、Ｓ１０制御入力リード１５１４、Ｓ１１制御入力リード１５１６、及びＳ１２制御入力リード１５１８を有する。マルチプレクサ１５０８は、３つの制御入力リード、Ｓ２０制御入力リード１５２０、Ｓ２１制御入力リード１５２２、及びＳ２２制御入力リード１５２４を有する。マルチプレクサ１５０６及び１５０８は、制御信号に応じて、各々、ゲートのＹ出力又はＤ型フリップフロップのＱ出力の１つを、出力ボンドパッド１４０６及び１４１２に選択可能に接続する。制御入力リード上の制御信号のソースは、これ以降の図面において説明される。

また、ＩＣ１５００は、Ｖｃｃボンドパッド１４６８及びＧＮＤボンドパッド１４７０を有する。

１つの設計において、及び１Ａ、１Ｂ、１Ｙ、２Ａ、２Ｂ、２Ｙ、Ｖｃｃ、及びＧＮＤボンドパッドが８ピンパッケージにおける外部ピンに接続される１つのパッケージにおいて、ＩＣ１４００は、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ２０、Ｓ２１、Ｓ２２制御入力リード１５１４、１５１６、１５１８、１５２０、１５２２、及び１５２４上に生じる制御信号のバイナリ組み合わせに応じて、デュアルＡＮＤゲート１４１６及び１４３８、又はデュアルＯＲゲート１４１８及び１４４０、又はデュアルＮＡＮＤゲート１４２０及び１４４２、又はデュアルＮＯＲゲート１４２２及び１４４４、又はデュアルＤ型フリップフロップ１５０６及び１５０８の４つの論理機能の１つを選択的に提供する。

同じ設計において、及び１Ａ、１Ｂ、１Ｙ、Ｖｃｃ、及びＧＮＤボンドパッドのみが５ピンパッケージにおける外部ピンに接続される場合、ＩＣ１４００は、制御入力リード１５１４、１５１６、及び１５１８上に生じる制御信号に応じて、シングルデュアル入力ＡＮＤゲート１４１６、又はシングルデュアル入力ＯＲゲート１４１８、又はシングルデュアル入力ＮＡＮＤゲート１４２０、又はシングルデュアル入力ＮＯＲゲート１４２２、又はシングルＤ型フリップフロップ１５０６の４つの論理機能の１つを選択的に提供する。

同じ設計において、及び２Ａ、２Ｂ、２Ｙ、Ｖｃｃ、及びＧＮＤボンドパッドのみが５ピンパッケージにおける外部ピンに接続される場合、ＩＣ１４００は、制御入力リード１５２０、１５２２、及び１５２４上に生じる制御信号に応じて、シングルデュアル入力ＡＮＤゲート１４３８、又はシングルデュアル入力ＯＲゲート１４４０、又はシングルデュアル入力ＮＡＮＤゲート１４４２、又はシングル、デュアル入力ＮＯＲゲート１４４４、又はシングルＤ型フリップフロップ１５０８の４つの論理機能の１つを選択的に提供する。

ＩＣ１５００は、この１つの設計において、シングル、デュアル入力ＡＮＤゲート２００、又はシングル、デュアル入力ＮＡＮＤゲート３００、又はシングル、デュアル入力ＯＲゲート４００、又はシングル、デュアル入力ＮＯＲゲート５００、デュアル、デュアル入力ＡＮＤゲート１３００、又はＤ型フリップフロップ７００の論理機能を選択的に提供する。１つのパッケージにおいて、ＩＣ１５００は、少なくとも下記の１０個の機能の任意の１つを提供し得る。
デュアルＡＮＤゲート１４１６、１４３８
デュアルＯＲゲート１４１８、１４４０
デュアルＮＡＮＤゲート１４２０、１４４２
デュアルＮＯＲゲート１４２２、１４４４
デュアルＤ型フリップフロップ１５０６、１５０８
シングル、デュアル入力ＡＮＤゲート
シングル、デュアル入力ＯＲゲート
シングル、デュアル入力ＮＡＮＤゲート
シングル、デュアル入力ＮＯＲゲート
シングルＤ型フリップフロップ
又は所望のシングル、デュアル入力ゲートの任意の組み合わせ

Ｓ１０、Ｓ１１、Ｓ１２、Ｓ２０、Ｓ２１、Ｓ２２制御入力リード１５１４、１５１６、１５１８、１５２０、１５２２、及び１５２４上に生じる各マルチプレクサ１５０６及び１５０８のための３つの制御信号のバイナリ組み合わせは、出力リード１４３６及び１４５８への接続のために、最大８個の異なる入力を選択する。図１５は、５個のみの論理機能の１つを選択するマルチプレクサを図示しているが、３つの制御信号は、出力リード１４３６及び１４５８に接続するために、最大８個の論理機能を選択し得る。一層多くの制御信号入力を有するマルチプレクサを用いることで、一層多くの論理機能がＩＣ設計に含まれ得、制御信号によって個々に選択され得る。

図１６は、代替の実装において、選択可能なＡＮＤ、ＯＲ、ＮＡＮＤ、及びＮＯＲゲートを備える集積回路１６００の部分的な概略図を図示する。ＩＣ１６００は、ＩＣ１４００に類似するが、Ｙ出力と１Ｙボンドパッド１４０６との間に代替の開接続を有する。１つの選択された開接続は、製造プロセスの間、金属マスク接続等によって閉じられる。

リード１６０２が、１Ｙボンドパッド１４０６を開接続端子１６０４、１６０６、１６０８、及び１６１０に接続する。リード１６１２が、ＡＮＤゲート１４１６のＹ出力を開接続端子１６１４に接続する。リード１６１６が、ＯＲゲート１４１８のＹ出力を開接続端子１６１８に接続する。リード１６２０が、ＮＡＮＤゲート１４２０のＹ出力を開接続端子１６２０に接続する。リード１６２４が、ＮＯＲゲート１４２２のＹ出力を開接続端子１６２６に接続する。

製造工程の間、開接続端子のペアによって形成される開接続の１つが、ＩＣ１６００のための完成した機能を選択するために閉じられる。閉じることは、開接続端子のペアを接続するストラップ１６３０等、金属又は他の導電材ストラップを付加することによって実装され得る。

図１７は、代替の実装において、選択可能なＡＮＤ、ＯＲ、ＮＡＮＤ、及びＮＯＲゲートを備える集積回路１７００の部分的な概略図を図示する。ＩＣ１７００は、ＩＣ１４００に類似するが、Ｙ出力と１Ｙボンドパッド１４０６との間にヒューズを備える。製造プロセスの間、１つの選択された開ヒューズが閉じられるか、又は、３個の選択され閉じられたヒューズが開にされる。

リード１７０２が、１Ｙボンドパッド１４０６を、ヒューズ１７０４、１７０６、１７０８、及び１７１０の一方の側に接続する。リード１７１４が、ＡＮＤゲート１４１６のＹ出力をヒューズ１７０４の他方の側に接続する。リード１７１６が、ＯＲゲート１４１８のＹ出力をヒューズ１７０６の他方の側に接続する。リード１７１８が、ＮＡＮＤゲート１４２０のＹ出力をヒューズ１７０８の他方の側に接続する。リード１７２０が、ＮＯＲゲート１４２２のＹ出力をヒューズ１７１０の他方の側に接続する。

ヒューズ１７０４、１７０６、１７０８、及び１７１０は、開型又は閉型のいずれかで実装され得る。開型ヒューズは、レーザービーム等を用いて製造の際に閉にされ得る。閉型ヒューズは、製造の間、レーザービーム等を用いて製造の際に開にされ得る。

製造工程の間、開ヒューズの１つが、ＩＣ１７００のための完成した機能を選択するために閉にされる。或いは、閉にされたヒューズのうちの選択されたヒューズが、ＩＣ１７００のための完成した機能を選択するために開にされる。

図１８は、代替の実装において、２つのＡＮＤゲート、ＯＲゲート、及び伝播遅延バッファを備える集積回路１８００の部分的な概略図を図示する。

ＩＣ１８００は、１Ａ入力ボンドパッド１８０２、１Ｂ入力ボンドパッド１８０４、１Ｙ出力ボンドパッド１８０６、及び２Ｙ出力ボンドパッド１８０８を有する。リード１８１０が、１Ａ入力ボンドパッド１８０２をＡＮＤゲート１８１４及び１８１６のＡ入力に接続する。リード１８１２が、１Ｂ入力ボンドパッドを、ＡＮＤゲート１８１４及び１８１６のＢ入力に接続する。リード１８１８が、ＡＮＤゲート１８１４のＹ出力をＯＲゲート１８２０のＡ入力に接続する。リード１８２２が、ＡＮＤゲート１８１６のＹ出力を、ＯＲゲート１８２０のＢ入力に、及び遅延バッファ１８２４の入力に接続する。リード１８２６が、遅延バッファ１８２４の出力を１Ｙ出力ボンドパッド１８０６に接続する。リード１８２８が、ＯＲゲート１８２０のＹ出力を２Ｙ出力ボンドパッド１８０８に接続する。

２つのＡＮＤゲート及び１つのＯＲゲートの目的は、この組み合わせの論理機能を提供することである。遅延バッファ１８２４の目的は、ＯＲゲート１８２０により導入される２Ｙ出力ボンドパッド１８０８に対する伝播遅延ｔ_ｐｄに近似する伝播遅延ｔ_ｐｄを１Ｙ出力ボンドパッド１８０６に提供することである。遅延バッファ１８２４を用いると、１Ｙ及び２Ｙボンドパッドにおける出力は、ほぼ同じ時間に出現する。論理回路要素の複合機能において、或る伝播遅延を有するそのような遅延バッファは、出力信号の所望のタイミングを得るために必要に応じて実装され得る。

図１９は、図１４のマルチプレクサ制御信号Ｓ１０、Ｓ１１、Ｓ２０、及びＳ２１を提供するために開接続を用いる代替の配置１９００を図示する。リード１９０２が、論理「Ｈ」を開接続端子１９０６、１９０８、１９１０、及び１９１２に接続する。リード１９０４が、論理「Ｌ」を開接続端子１９１４、１９１６、１９１８、及び１９２０に接続する。Ｓ１０リード１４６０が、開接続端子１９２２及び１９２４に接続する。Ｓ１１リード１４６２が、開接続端子１９２６及び１９２８に接続する。Ｓ２０リード１４６４が、開接続端子１９３０及び１９３２に接続する。Ｓ２１リード１４６６が、開接続端子１９３４及び１９３６に接続する。

製造工程の間、開接続端子のペアによって形成される開接続の４つが、ＩＣのための完成した機能を選択するために閉にされる。閉にすることは、開接続端子のペアを接続するストラップ１９４０及び１９４２等、金属又は他の導電材ストラップを付加することによって実装され得る。

図２０は、マルチプレクサ制御信号Ｓ１０、Ｓ１１、Ｓ２０、及びＳ２１を提供するためにヒューズを用いる代替の配置２０００を図示する。配置２０００は、配置１９００に類似するが、開接続端子がヒューズで置き換えられている。

リード１９０２は、論理「Ｈ」をヒューズ２００２、２００４、２００６、及び２００８の一方の側に接続する。リード１９０４は、論理「Ｌ」をヒューズ２０１０、２０１２、２０１４、及び２０１６の一方の側に接続する。Ｓ１０リード１４６０は、ヒューズ２００２及び２０１０の他方の側に接続する。Ｓ１１リード１４６２は、ヒューズ２００４及び２０１２の他方の側に接続する。Ｓ２０リード１４６４は、ヒューズ２００６及び２０１４の他方の側に接続する。Ｓ２１リード１４６６は、ヒューズ２００８及び２０１６の他方の側に接続する。

ヒューズ２００２～２０１６は、開型又は閉型のいずれかにおいて実装され得る。開型ヒューズは、レーザービーム等を用いて製造の際に閉にされ得る。閉型ヒューズは、製造の間、レーザービーム等を用いて製造の際に開にされ得る。

製造工程の間、ＩＣに対して完成した機能を選択するために、開ヒューズの４つが閉にされる。或いは、ＩＣに対して完成した機能を選択するために、閉にされたヒューズのうちの選択されたヒューズが開にされる。

図２１は、マルチプレクサ制御信号Ｓ１０、Ｓ１１、Ｓ２０、及びＳ２１を提供するために不揮発性メモリを用いる代替の配置２１００を図示する。配置２１００は、不揮発性メモリ２１０２、プログラム（ＰＧＭ）入力ボンドパッド２１０４、ＢＩＴ０入力ボンドパッド２１０６、ＢＩＴ１入力ボンドパッド２１０８、ＢＩＴ２入力ボンドパッド２１１０、ＢＩＴ３入力ボンドパッド２１１２、プログラム電圧（ＰＧＭＶＯＬＴ）入力ボンドパッド２１１４を有する。

リード２１１６～２１２６は、それぞれ、入力ボンドパッド２１０４～２１１４を不揮発性メモリ２１０２の入力に接続する。また、Ｓ１０、Ｓ１１、Ｓ２０、及びＳ２１制御リード１４６０～１４６６は、不揮発性メモリ２１０２の出力に接続される。

動作において、不揮発性メモリ２１０２は、Ｓ１０、Ｓ１１、Ｓ２０、及びＳ２１出力上に所望の制御信号を提供するようにプログラミングされる。プログラミングは、プログラム入力ボンドパッド２１０４を作動させることによって起こり得、入力ボンドパッド２１１４上にプログラミング電圧を提供し、入力ボンドパッド２１０６～２１１２上に所望のプログラミングＢＩＴＳ０～３を提供する。プログラミングは、差別化された部品のインベントリを低減するために、製造プロセスの終わり近くに起こり得る。プログラミングは、完成した論理部品の機能を決定し得る。

ボンドパッド２１０４～２１１４は、集積回路上の付加的なボンドパッドでなくてもよいが、１つのボンドパッド上の過電圧等によってプログラミングモードに置かれる完成した製品のための機能的入力及び出力ボンドパッドであり得る。不揮発性メモリのプログラミング後、プログラミングボンドパッドは、通常機能ボンドパッドに戻され得る。

図２２は、マルチプレクサ制御信号Ｓ１０、Ｓ１１、Ｓ２０、及びＳ２１を提供するために不揮発性メモリ及びＩ^２Ｃインタフェースを用いる、代替の配置２２００を図示する。配置２２００は、配置２１００に類似するが、不揮発性メモリをプログラミングするためにＩ^２Ｃインタフェースを用いる。配置２２００は、不揮発性メモリ２２０２、ＳＤＡ入力ボンドパッド２２０４、ＳＣＫ入力ボンドパッド２２０６、及びＩ^２Ｃインタフェース回路２２０８を有する。

リード２２１０は、ＳＤＡ入力ボンドパッドをＩ^２Ｃインタフェース回路要素２２０８のＳＤＡ入力に接続する。リード２２１２が、ＳＣＫ入力ボンドパッドを、Ｉ^２Ｃインタフェース回路要素のＳＣＫ入力に接続する。リード２２１４が、Ｉ^２Ｃインタフェース回路要素のＯ並列出力を不揮発性メモリ２２０２のＩ並列入力に接続する。

動作において、プログラミングビットが、ＳＤＡ及びＳＣＫ入力ボンドパッドを介し、Ｉ^２Ｃインタフェース回路要素を介して、不揮発性メモリ２２０２に転送される。また、ボンドパッド２１１４、２２０４、２２０６は、集積回路上の付加的なボンドパッドでなくてもよいが、１つのボンドパッド上の過電圧等によってプログラミングモードに置かれる完成した製品のための機能的入力及び出力ボンドパッドであり得る。不揮発性メモリのプログラミング後、プログラミングボンドパッドは、通常機能ボンドパッドに戻され得る。

図２３は、周辺領域２３０２及びコア領域２３０４を有する半導体ダイ２３００を図示する。

図２４は、周辺領域２３０２において入力及び出力回路要素を有する半導体ダイ２３００を図示する。入力及び出力回路要素は、入力及び出力ボンドパッド、入力回路要素、出力回路要素、及びＥＳＤ保護回路要素を含み得る。ダイ２３００は、コア領域２３０４において、機能的論理及びプログラミング回路要素を有する。

図２５は、ＶＤＤ電圧ソースリード２５０２、ｓｕｂ－μΑ ＬＤＯ電圧レギュレータ回路２５０４、Ｉ／Ｏ回路２５０６、レベルシフタ回路２５０８、コア回路要素２５１０、ＶＤＤＬ低電圧供給リード２５１２、及び論理接続リード２５１４を有する、ＩＣ２５００を図示する。ＬＤＯ電圧レギュレータ回路は、ソースリード２５０２から３．３ボルト等のＶＤＤ供給電圧を受け取り、１．２ボルト又は１．８ボルト等のＶＤＤＬ低電圧をコア回路２５１０及びレベルシフティング回路２５０８に提供する。Ｉ／Ｏ回路及びレベルシフタ回路は、ソースリード２５０２から供給電圧ＶＤＤを受け取る。論理接続２５１４は、レベルシフタ回路２５０８とコア回路２５１０との間で通信を提供する。

ＩＣ２５００において、コア回路２５１０は、１つの設計において複数の論理機能を含むように先進半導体プロセス技術を用いて、高密度の低電圧トランジスタゲートにおいて実装され得る。高密度によって各論理機能のために必要とされる半導体領域が低減されるだけでなく、低電圧動作によって電力消費も低減され、デジタル論理機能製品の供給において更なる進歩が提供される。

図２６において、フローチャート２６００は、本開示に従ったＩＣを製造するための１つのプロセスを説明する。工程２６０２において、プロセスは、半導体ダイを中間プロセス工程まで部分的に製造する。半導体ダイは、或る数のボンドパッドを有する。また、ダイは、或る数のボンドパッドのための、論理機能、入力、及び出力回路を有する。ダイは、未完成の論理機能選択構造も有する。

工程２６０４において、部分的に製造されたダイがテストされる。工程２６０６において、部分的に製造されたダイがインベントリに置かれる。工程２６０８において、特定の論理機能に対する顧客注文が受け取られる。

工程２６１０において、プロセスは、顧客注文を達成するために、ダイにおける、複数の利用可能な論理機能回路、入力回路、及び出力回路から、特定の論理機能、入力、及び出力を選択するための最終的な選択構造を備える半導体ダイの製造を終了する。工程２６１２において、完成したダイは、封止され、テストされ、顧客に納品される。

図２６のプロセスは、ダイの小ささを制限するか又はダイが或る最小サイズであることを要求する、或る数のボンドパッドについて、半導体ダイを部分的に製造することによって、論理機能ＩＣのインベントリを低減する。ボンドパッドはダイの周辺領域において製造される。また、部分的に製造されたダイは、その或る数のボンドパッドを用いて動作し得るできるだけ多くの、及び、ダイのコア領域においいて製造され得るできるだけ多くの、論理機能、入力、及び出力回路を含む。また、部分的に製造されたダイは、リード間の又は閉又は開ヒューズ間の開接続等、未完成の選択構造を含む。

部分的に製造されたダイは、その後、テストされ、インベントリに置かれる。部分的に製造されたダイにおいて利用可能な複数の論理機能は、インベントリに保たなければならない異なるダイの数を低減する。

特定の論理機能に対する顧客注文が受け取られると、部分的に完成したダイはインベントリから取り除かれ、注文された特定の論理機能を得るために、例えばリード間の開接続を閉にする金属層ストラップを用いること又は上述したようにヒューズを開閉すること等によって、選択構造を備えて終了する。その後、ダイは、封止され、テストされ、顧客に納品される。

本開示における説明は、選択構造として、開接続、ストラップ、及び、開又は閉にされたヒューズを特に説明しているが、これらの選択構造は、選択可能な切り替え機能を提供する任意の構造に置き換えてもよい。

図２７において、フローチャート２７００は、本開示に従ったＩＣを製造するための別のプロセスを説明する。工程２７０２において、このプロセスは、或る数のボンドパッドを有するように、封止されたＩＣを製造する。また、ダイは、その或る数のボンドパッドのための論理機能、入力、及び出力回路を有する。ダイは論理機能選択回路も有する。工程２７０４において、封止されたＩＣはテストされ、工程２７０６において、封止されたＩＣはインベントリに置かれる。この工程又は時点において、ＩＣはパッケージピンにおいて論理機能を持たない。

工程２７０８において、特定の論理機能に対する顧客注文が受け取られる。

工程２７１０において、並列インタフェース又は直列Ｉ^２Ｃインタフェース等を用いる不揮発性メモリ等、封止されたＩＣの選択回路は、顧客注文を達成するための論理機能を得るように、ダイにおける複数の利用可能な論理機能回路、入力回路、及び出力回路から選択するように電気的にプログラミングされる。電気的プログラミングは、上記で不揮発性メモリに関連して説明したように成される。

工程２７１２において、論理機能部品は顧客に納品される。

図２７のプロセスは、ダイの小ささを制限し、ダイが或る最小サイズであることを要求する、或る数のボンドパッドを有する封止されたＩＣを製造することによって、論理機能ＩＣのインベントリを低減する。。ボンドパッドはダイの周辺領域において製造される。また、部分的に製造されたダイは、その或る数のボンドパッドを用いて動作し得るできるだけ多くの、及びダイのコア領域において製造され得るできるだけ多くの、論理機能、入力、及び出力回路を含む。また、封止されたＩＣは、並列又は直列インタフェースを備える不揮発性メモリ等の選択回路を含む。

封止されたＩＣは、その後、テストされ、インベントリに置かれる。ＩＣにおいて利用可能な複数の論理機能は、インベントリに保たなければならない異なるＩＣの数を低減する。この工程又は時点において、封止されたＩＣは論理機能を提供しない。

特定の論理機能に対する顧客注文が受け取られると、封止されたＩＣは、インベントリから取り除かれ、不揮発性メモリは、注文された特定の論理機能を得るために、上述したように電気的にプログラミングされる。プログラミングされたＩＣは、その後、顧客に納品される。

広義では、ＩＣの寿命の間維持され得る、開接続及びストラップ、ヒューズ、又は不揮発性メモリ以外の任意の機械的又は電気的プログラミング機能又は構造は、ダイ又はＩＣの利用可能な複数の論理機能から論理機能を選択するための本開示の範囲内に含まれる。

特許請求の範囲内で、説明した実施形態における変更が可能であり、他の実施形態が可能である。

Claims

デジタル論理集積回路であって、
コア領域と周辺領域とを有する半導体材料の基板と、
前記周辺領域に形成される複数のボンドパッドであって、入力ボンドパッドと出力ボンドパッドとを含む、前記複数のボンドパッドと、
前記基板上に形成される複数のリードであって、前記出力ボンドパッドに結合される出力リードを含む、前記複数のリードと、
第１の論理機能を有する第１の独立デジタル論理回路であって、前記入力ボンドパッドに結合される入力と機能出力とを含む、前記第１の独立デジタル論理回路と、
前記第１の論理機能と異なる第２の論理機能を有する第２の独立デジタル論理回路であって、前記入力ボンドパッドに結合される入力と機能出力とを含む、前記第２の独立デジタル論理回路と、
前記第１の独立デジタル論理回路の機能出力を前記出力リードに結合する導電性材料と、
を含み、
前記第２の独立デジタル論理回路の機能出力が前記出力リードに結合されていない、デジタル論理集積回路。
請求項１に記載のデジタル論理集積回路であって、
前記第１の論理機能が、ＡＮＤゲート又はＯＲゲートの１つ、又はＮＡＮＤゲート又はＮＯＲゲートの１つであり、
前記第２の論理機能が、ＡＮＤゲート又はＯＲゲートの１つ、又はＮＡＮＤゲート又はＮＯＲゲートの１つである、デジタル論理集積回路。
請求項１に記載のデジタル論理集積回路であって、
前記第１及び第２の論理機能と異なる第３の論理機能を有する第３の独立デジタル論理回路であって、前記入力ボンドパッドに結合される入力と機能出力と含む、前記第３の独立デジタル論理回路を更に含み、
前記第３の独立デジタル論理回路の機能出力が前記出力リードに結合されていない、デジタル論理集積回路。
請求項３に記載のデジタル論理集積回路であって、
前記第１の論理機能が、ＡＮＤゲート又はＯＲゲートの１つ、又はＮＡＮＤゲート又はＮＯＲゲートの１つであり、
前記第２の論理機能が、ＡＮＤゲート又はＯＲゲートの１つ、又はＮＡＮＤゲート又はＮＯＲゲートの１つであり、
前記第３の論理機能が、ＡＮＤゲート又はＯＲゲートの１つ、又はＮＡＮＤゲート又はＮＯＲゲートの１つである、デジタル論理集積回路。
請求項３に記載のデジタル論理集積回路であって、
前記第１、第２及び第３の論理機能と異なる第４の論理機能を有する第４の独立デジタル論理回路であって、前記入力ボンドパッドに結合される入力と機能出力とを含む第４の独立デジタル論理回路を更に含み、
前記第４の独立デジタル論理回路の機能出力が前記出力リードに結合されていない、デジタル論理集積回路。
請求項５に記載のデジタル論理集積回路であって、
前記第１の論理機能が、ＡＮＤゲート又はＯＲゲートの１つ、又はＮＡＮＤゲート又はＮＯＲゲートの１つであり、
前記第２の論理機能が、ＡＮＤゲート又はＯＲゲートの１つ、又はＮＡＮＤゲート又はＮＯＲゲートの１つであり、
前記第３の論理機能が、ＡＮＤゲート又はＯＲゲートの１つ、又はＮＡＮＤゲート又はＮＯＲゲートの１つであり、
前記第４の論理機能が、ＡＮＤゲート又はＯＲゲートの１つ、又はＮＡＮＤゲート又はＮＯＲゲートの１つである、デジタル論理集積回路。
請求項５に記載のデジタル論理集積回路であって、
前記第１の独立デジタル論理回路が前記ボンドパッドに結合される２つの入力を更に含み、前記第２の独立デジタル論理回路が前記ボンドパッドに結合される２つの入力を更に含み、前記第３の独立デジタル論理回路が前記ボンドパッドに結合される２つの入力を更に含み、前記第４の独立デジタル論理回路が前記ボンドパッドに結合される２つの入力を更に含む、デジタル論理集積回路。
請求項５に記載のデジタル論理集積回路であって、
前記第１の独立デジタル論理回路が第１のボンドパッドに結合される第１の入力と第２のボンドパッドに結合される第２の入力とを更に含み、前記第２の独立デジタル論理回路が前記第１のボンドパッドに結合される第１の入力と前記第２のボンドパッドに結合される第２の入力とを更に含み、前記第３の独立デジタル論理回路が前記第１のボンドパッドに結合される第１の入力と前記第２のボンドパッドに結合される第２の入力とを更に含み、前記第４の独立デジタル論理回路が前記第１のボンドパッドに結合される第１の入力と前記第２のボンドパッドに結合される第２の入力とを更に含む、デジタル論理集積回路。
請求項１に記載のデジタル論理集積回路であって、
前記導電性材料が導電性ストラップを含む、デジタル論理集積回路。
請求項１に記載のデジタル論理集積回路であって、
前記導電性材料が上位レベル金属を含む、デジタル論理集積回路。
請求項１に記載のデジタル論理集積回路であって、
前記導電性材料がヒューズを含む、デジタル論理集積回路。
請求項１に記載のデジタル論理集積回路であって、
前記論理機能の各々が、動作電圧に対する同じ仕様を有する、デジタル論理集積回路。
請求項１に記載のデジタル論理集積回路であって、
前記第１及び第２の独立デジタル論理回路が、前記周辺領域に形成されるボンドパッドの総数よりも大きい特定の数の多数の機能の１つを提供するように構成される複数の独立デジタル論理回路の一部である、デジタル論理集積回路。
請求項１に記載のデジタル論理集積回路であって、
前記ボンドパッドが、前記入力ボンドパッドを含む第１の入力ボンドパッドのセットと第２の入力ボンドパッドのセットとを更に含み、
前記第１及び第２の独立デジタル論理回路が、前記第１の入力ボンドパッドのセットに結合される第１の独立デジタル論理回路のグループと、前記第２の入力ボンドパッドのセットに結合される第２の独立デジタル論理回路のグループとを含む、デジタル論理集積回路。
請求項１４に記載のデジタル論理集積回路であって、
前記出力ボンドパッドが、前記第１の独立デジタル論理回路のグループの何れかの１つによる使用のために構成される第１のボンドパッドであり、
前記デジタル論理集積回路が、前記第２の独立デジタル論理回路のグループの何れかの１つによる使用のために構成される第２のボンドパッドを更に含む、デジタル論理集積回路。
請求項１５に記載のデジタル論理集積回路であって、
前記第１及び第２の独立デジタル論理回路のグループの各々が、ＡＮＤゲートとＯＲゲートとＮＡＮＤゲートとＮＯＲゲートとフリップフロップとを含む、デジタル論理集積回路。
請求項１に記載のデジタル論理集積回路であって、
前記論理機能が、デュアルＡＮＤゲートとデュアルＯＲゲートとデュアルＮＡＮＤゲートとデュアルＮＯＲゲートとデュアルフリップフロップとシングルＡＮＤゲートとシングルＯＲゲートとシングルＮＡＮＤゲートとシングルＮＯＲゲートとシングルフリップフロップとの１つを含む、デジタル論理集積回路。