JP7207978B2 - 電源装置及び画像形成装置 - Google Patents
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Description
本発明は、交流電圧のゼロクロスタイミングと交流電圧を検出する交流電圧検出回路を備える電源装置、及び電源装置を備える画像形成装置に関する。
複写機やレーザビームプリンタ等の画像形成装置に備えられ、記録材上のトナー像を加熱し、記録材に定着させる定着器やＡＣ－ＤＣコンバータは、商用交流電源を電力供給源としている。例えば特許文献１では、交流電圧のゼロボルトのタイミングを検出するゼロクロス検出回路を用いてゼロクロス信号を生成し、ゼロクロス信号をトリガとして定着器への電力供給を制御する方法が提案されている。また、ＡＣ－ＤＣコンバータや定着器は、商用交流電源の電圧により、そのパフォーマンスが大きく左右される。ＡＣ－ＤＣコンバータにおいては、例えば商用交流電源からの電圧によってＡＣ－ＤＣコンバータが備える回路部品の発熱量が大きく変化する。商用交流電源からの電圧が所定の電圧範囲から外れた高電圧になると回路部品が異常発熱し、ＡＣ－ＤＣコンバータの破壊に至る可能性があるため、商用交流電源の電圧を検出してＡＣ－ＤＣコンバータの動作を制御することが望ましい。また、商用交流電源の電圧に応じてＡＣ－ＤＣコンバータの負荷をマイクロコンピュータ等により適切に制御することで、ＡＣ－ＤＣコンバータの容量、回路部品の定格等に応じて最適に動作させることができる。
定着器においては、商用交流電源からの電圧によって定着器へ供給される電力が変化するため、例えば画像形成装置から記録紙を排出する適切なタイミングが商用交流電源の電圧によって異なる。また、商用交流電源の電圧を検出することにより、次のような対応が可能になる。すなわち、商用交流電源の電圧に応じて、フィードバックゲイン等の定着器の制御パラメータの設定を変化させることに温度リプルを小さくできる。また、商用交流電源の電圧が仕様外の高電圧であることを検出した際には、定着器への電力供給を遮断し、定着器がダメージを受けることを防止したりすることが可能なる。このように、商用交流電源の電源電圧を検出することによるメリットは大きい。そのため、例えば特許文献２では、商用交流電源の電圧と所定のＤＣ（直流）レベルの基準信号を比較することにより、商用交流電源の電圧を検出する方法が提案されている。
しかしながら、上述した従来技術では商用交流電源のゼロクロスタイミングを検出して生成されるゼロクロス信号と、商用交流電源の電圧を検出して生成される電圧信号は、それぞれ別の回路で生成されている。そのため、商用交流電源と２次側の絶縁を担う絶縁部品、信号線、マイクロコンピュータの入力ポート等が、それぞれの信号に対して必要となる。また、特許文献２のように電圧信号を基に演算により商用交流電源のゼロクロスタイミングを検出することは可能であるが、処理が複雑になる上に演算誤差が生じるという課題がある。
本発明は、このような状況のもとでなされたもので、交流電圧のゼロクロスタイミングと交流電圧の電圧値を１つの信号に重畳することを目的とする。
上述した課題を解決するために、本発明では、以下の構成を備える。
（１）交流電圧におけるゼロクロスのタイミングを示す第一エッジと、前記交流電圧の電圧レベルに応じて前記第一エッジに対する時間間隔が変化する第二エッジとを含むパルス信号を生成するパルス生成回路を有し、前記パルス生成回路は、前記ゼロクロスのタイミングにおいて前記第一エッジを生成する第一エッジ回路と、前記交流電圧に応じたタイミングに前記第二エッジを生成する第二エッジ回路と、を有し、前記第一エッジ回路は、前記交流電圧の電圧レベルが第一レベルであるときに前記第一エッジを生成し、前記第二エッジ回路は、前記交流電圧又は前記交流電圧に応じた電圧を検出し、検出した電圧レベルが第二レベルであるときに前記第二エッジを生成し、前記第一エッジ回路は、前記交流電圧を整流及び平滑して直流電圧を生成する整流平滑回路と、前記整流平滑回路で生成された前記直流電圧を供給されて動作し、前記交流電圧に応じた電圧が印加される制御端子を有し、前記交流電圧に応じた電圧が閾値を超えると導通し、前記交流電圧に応じた電圧が前記閾値を超えていなければ非導通となる第一スイッチ素子と、前記第一スイッチ素子への前記整流平滑回路で生成された前記直流電圧を供給又は遮断する第一切替回路と、を有し、前記第二エッジ回路は、前記交流電圧の位相を遅延させる遅延回路と、前記遅延回路から出力される電圧と、前記交流電圧を分圧して前記交流電圧に応じて生成された電圧を加算した電圧が印加される制御端子を有し、前記制御端子に印加された電圧に応じて導通状態と非導通状態とが切り替わる第二スイッチ素子と、を有し、前記第一切替回路は、前記第二スイッチ素子が導通状態のときには前記第一スイッチ素子へ前記直流電圧を供給し、前記第二スイッチ素子が非導通状態のときには前記第一スイッチ素子への前記直流電圧の供給を遮断し、前記第一切替回路に並列に設けられ、前記第一スイッチ素子へ前記直流電圧を供給する電力供給路を接続又は切断する第二切替回路と、前記第二切替回路により前記電力供給路が接続されている第一の状態と、前記電力供給路が切断されている第二の状態での前記パルス信号を取得する制御手段と、を備え、前記第二切替回路が前記電力供給路を接続している第一の状態では、前記第一エッジ回路は、前記第一スイッチ素子が導通状態から非導通状態に変化することで前記ゼロクロスのタイミングを示す前記第一エッジを生成し、前記第一スイッチ素子が非導通状態から導通状態に変化することで前記第二エッジを生成し、前記第二切替回路が前記電力供給路を切断している第二の状態では、前記第一エッジ回路は、前記第二スイッチ素子が非導通状態のときには、前記第一スイッチ素子が導通状態から非導通状態に変化することで前記ゼロクロスのタイミングを示す前記第一エッジを生成し、前記第一スイッチ素子が非導通状態から導通状態に変化することで前記第二エッジを生成することを特徴とする電源装置。
（２）交流電圧におけるゼロクロスのタイミングを示す第一エッジと、前記交流電圧の電圧レベルに応じて前記第一エッジに対する時間間隔が変化する第二エッジとを含むパルス信号を生成するパルス生成回路を有し、前記パルス生成回路は、前記ゼロクロスのタイミングにおいて前記第一エッジを生成する第一エッジ回路と、前記交流電圧に応じたタイミングに前記第二エッジを生成する第二エッジ回路と、を有し、前記第一エッジ回路は、前記交流電圧の電圧レベルが第一レベルであるときに前記第一エッジを生成し、前記第二エッジ回路は、前記交流電圧又は前記交流電圧に応じた電圧を検出し、検出した電圧レベルが第二レベルであるときに前記第二エッジを生成し、前記第一エッジ回路は、前記交流電圧が閾値を超えると導通し、前記交流電圧が閾値を超えていなければ非導通となる第一スイッチ素子を有し、前記第二エッジ回路は、前記交流電圧の位相を遅延させる遅延回路と、前記遅延回路から出力される電圧と、前記交流電圧を分圧して前記交流電圧に応じて生成された電圧を加算した電圧が印加される制御端子を有し、前記制御端子に印加された電圧に応じて導通状態と非導通状態とが切り替わる第二スイッチ素子と、を有し、前記第一スイッチ素子と前記第二スイッチ素子とは直列に接続され、前記第二スイッチ素子の出力端子と入力端子との間に接続され、前記第二スイッチ素子を短絡させる外部回路と、前記外部回路が接続されて前記第二スイッチ素子が短絡されている第一の状態と、前記外部回路が外され、前記第二スイッチ素子が短絡されていない第二の状態での前記パルス信号を取得する制御手段と、を備え、前記外部回路が接続されて前記第二スイッチ素子が短絡されている第一の状態では、前記第一エッジ回路は、前記第一スイッチ素子が導通状態から非導通状態に変化することで前記ゼロクロスのタイミングを示す前記第一エッジを生成し、前記第一スイッチ素子が非導通状態から導通状態に変化することで前記第二エッジを生成し、前記外部回路が外され、前記第二スイッチ素子が短絡されていない第二の状態では、前記第一エッジ回路は、前記第二スイッチ素子が導通状態のときには、前記第一スイッチ素子が導通状態から非導通状態に変化することで前記ゼロクロスのタイミングを示す前記第一エッジを生成し、前記第一スイッチ素子が非導通状態から導通状態に変化することで前記第二エッジを生成することを特徴とする電源装置。
（３）交流電圧におけるゼロクロスのタイミングを示す第一エッジと、前記交流電圧の電圧レベルに応じて前記第一エッジに対する時間間隔が変化する第二エッジとを含むパルス信号を生成するパルス生成回路を有し、前記パルス生成回路は、前記ゼロクロスのタイミングにおいて前記第一エッジを生成する第一エッジ回路と、前記交流電圧に応じたタイミングに前記第二エッジを生成する第二エッジ回路と、を有し、前記第一エッジ回路は、前記交流電圧の電圧レベルが第一レベルであるときに前記第一エッジを生成し、前記第二エッジ回路は、前記交流電圧又は前記交流電圧に応じた電圧を検出し、検出した電圧レベルが第二レベルであるときに前記第二エッジを生成し、前記第一エッジ回路は、前記交流電圧を整流及び平滑して直流電圧を生成する整流平滑回路と、前記整流平滑回路で生成された前記直流電圧を供給されて動作し、前記交流電圧に応じた電圧が印加される制御端子を有し、前記交流電圧に応じた電圧が閾値を超えると導通し、前記交流電圧に応じた電圧が前記閾値を超えていなければ非導通となる第一スイッチ素子と、を有し、前記第二エッジ回路は、前記交流電圧の位相を進める位相回路と、前記位相回路により位相を進められた交流電圧が印加される制御端子を有し、前記制御端子に印加された電圧に応じて導通状態と非導通状態とが切り替わる第二スイッチ素子と、を有し、前記第一スイッチ素子と前記第二スイッチ素子とは並列に接続されており、前記第二スイッチ素子の出力端子と入力端子との間に接続され、前記第二スイッチ素子を短絡させる外部回路と、前記外部回路が接続されて前記第二スイッチ素子が短絡されている第一の状態と、前記外部回路が外され、前記第二スイッチ素子が短絡されていない第二の状態での前記パルス信号を取得する制御手段と、を備え、前記外部回路が接続されて前記第二スイッチ素子が短絡されている第一の状態では、前記第一エッジ回路は、前記第一スイッチ素子が導通状態から非導通状態に変化することで前記ゼロクロスのタイミングを示す前記第一エッジを生成し、前記第一スイッチ素子が非導通状態から導通状態に変化することで前記第二エッジを生成し、前記外部回路が外され、前記第二スイッチ素子が短絡されていない第二の状態では、前記第一エッジ回路は、前記第一スイッチ素子が導通状態から非導通状態に変化することで前記ゼロクロスのタイミングを示す前記第一エッジを生成し、前記第二エッジ回路は、前記第一スイッチ素子が導通可能な状態のときに、前記交流電圧の電圧レベルに応じて前記第二スイッチ素子が導通状態から非導通状態に変化することで前記第二エッジを生成することを特徴とする電源装置。
（４）記録材に画像形成を行う画像形成手段と、前記（１）から前記（３）のいずれかに記載の電源装置と、を備える画像形成装置であって、前記画像形成手段を制御するコントローラを備え、前記制御手段は、前記コントローラであることを特徴とする画像形成装置。
（２）交流電圧におけるゼロクロスのタイミングを示す第一エッジと、前記交流電圧の電圧レベルに応じて前記第一エッジに対する時間間隔が変化する第二エッジとを含むパルス信号を生成するパルス生成回路を有し、前記パルス生成回路は、前記ゼロクロスのタイミングにおいて前記第一エッジを生成する第一エッジ回路と、前記交流電圧に応じたタイミングに前記第二エッジを生成する第二エッジ回路と、を有し、前記第一エッジ回路は、前記交流電圧の電圧レベルが第一レベルであるときに前記第一エッジを生成し、前記第二エッジ回路は、前記交流電圧又は前記交流電圧に応じた電圧を検出し、検出した電圧レベルが第二レベルであるときに前記第二エッジを生成し、前記第一エッジ回路は、前記交流電圧が閾値を超えると導通し、前記交流電圧が閾値を超えていなければ非導通となる第一スイッチ素子を有し、前記第二エッジ回路は、前記交流電圧の位相を遅延させる遅延回路と、前記遅延回路から出力される電圧と、前記交流電圧を分圧して前記交流電圧に応じて生成された電圧を加算した電圧が印加される制御端子を有し、前記制御端子に印加された電圧に応じて導通状態と非導通状態とが切り替わる第二スイッチ素子と、を有し、前記第一スイッチ素子と前記第二スイッチ素子とは直列に接続され、前記第二スイッチ素子の出力端子と入力端子との間に接続され、前記第二スイッチ素子を短絡させる外部回路と、前記外部回路が接続されて前記第二スイッチ素子が短絡されている第一の状態と、前記外部回路が外され、前記第二スイッチ素子が短絡されていない第二の状態での前記パルス信号を取得する制御手段と、を備え、前記外部回路が接続されて前記第二スイッチ素子が短絡されている第一の状態では、前記第一エッジ回路は、前記第一スイッチ素子が導通状態から非導通状態に変化することで前記ゼロクロスのタイミングを示す前記第一エッジを生成し、前記第一スイッチ素子が非導通状態から導通状態に変化することで前記第二エッジを生成し、前記外部回路が外され、前記第二スイッチ素子が短絡されていない第二の状態では、前記第一エッジ回路は、前記第二スイッチ素子が導通状態のときには、前記第一スイッチ素子が導通状態から非導通状態に変化することで前記ゼロクロスのタイミングを示す前記第一エッジを生成し、前記第一スイッチ素子が非導通状態から導通状態に変化することで前記第二エッジを生成することを特徴とする電源装置。
（３）交流電圧におけるゼロクロスのタイミングを示す第一エッジと、前記交流電圧の電圧レベルに応じて前記第一エッジに対する時間間隔が変化する第二エッジとを含むパルス信号を生成するパルス生成回路を有し、前記パルス生成回路は、前記ゼロクロスのタイミングにおいて前記第一エッジを生成する第一エッジ回路と、前記交流電圧に応じたタイミングに前記第二エッジを生成する第二エッジ回路と、を有し、前記第一エッジ回路は、前記交流電圧の電圧レベルが第一レベルであるときに前記第一エッジを生成し、前記第二エッジ回路は、前記交流電圧又は前記交流電圧に応じた電圧を検出し、検出した電圧レベルが第二レベルであるときに前記第二エッジを生成し、前記第一エッジ回路は、前記交流電圧を整流及び平滑して直流電圧を生成する整流平滑回路と、前記整流平滑回路で生成された前記直流電圧を供給されて動作し、前記交流電圧に応じた電圧が印加される制御端子を有し、前記交流電圧に応じた電圧が閾値を超えると導通し、前記交流電圧に応じた電圧が前記閾値を超えていなければ非導通となる第一スイッチ素子と、を有し、前記第二エッジ回路は、前記交流電圧の位相を進める位相回路と、前記位相回路により位相を進められた交流電圧が印加される制御端子を有し、前記制御端子に印加された電圧に応じて導通状態と非導通状態とが切り替わる第二スイッチ素子と、を有し、前記第一スイッチ素子と前記第二スイッチ素子とは並列に接続されており、前記第二スイッチ素子の出力端子と入力端子との間に接続され、前記第二スイッチ素子を短絡させる外部回路と、前記外部回路が接続されて前記第二スイッチ素子が短絡されている第一の状態と、前記外部回路が外され、前記第二スイッチ素子が短絡されていない第二の状態での前記パルス信号を取得する制御手段と、を備え、前記外部回路が接続されて前記第二スイッチ素子が短絡されている第一の状態では、前記第一エッジ回路は、前記第一スイッチ素子が導通状態から非導通状態に変化することで前記ゼロクロスのタイミングを示す前記第一エッジを生成し、前記第一スイッチ素子が非導通状態から導通状態に変化することで前記第二エッジを生成し、前記外部回路が外され、前記第二スイッチ素子が短絡されていない第二の状態では、前記第一エッジ回路は、前記第一スイッチ素子が導通状態から非導通状態に変化することで前記ゼロクロスのタイミングを示す前記第一エッジを生成し、前記第二エッジ回路は、前記第一スイッチ素子が導通可能な状態のときに、前記交流電圧の電圧レベルに応じて前記第二スイッチ素子が導通状態から非導通状態に変化することで前記第二エッジを生成することを特徴とする電源装置。
（４）記録材に画像形成を行う画像形成手段と、前記（１）から前記（３）のいずれかに記載の電源装置と、を備える画像形成装置であって、前記画像形成手段を制御するコントローラを備え、前記制御手段は、前記コントローラであることを特徴とする画像形成装置。
本発明によれば、交流電圧のゼロクロスタイミングと交流電圧の電圧値を１つの信号に重畳することができる。
以下に、図面を参照して本発明の実施の形態について詳細に説明する。
［交流電圧検出回路の回路構成］
図１は、実施例１のパルス生成回路である交流電圧検出回路の回路構成を示す回路図である。交流電圧検出回路は、後述する記録材に画像形成を行う画像形成装置に備えられ、装置の負荷に電力を供給する電源装置に設けられた回路である。商用交流電源１００は、交流電圧検出回路に交流電圧を出力する。フォトカプラ１０１（第一エッジ回路）は、１次側である商用交流電源１００と２次側を絶縁しつつ、１次側の信号を２次側に伝達する役割を担い、１次側には整流素子である発光ダイオード、２次側にはフォトトランジスタを有している。ダイオード１０２は、フォトカプラ１０１の発光ダイオード（第一スイッチ素子）と並列に接続され、商用交流電源１００が負の電圧の場合に導通し、フォトカプラ１０１の発光ダイオードの両端電圧をフォトカプラ１０１の発光ダイオードの耐圧以下に抑制する。なお、商用交流電源１００からの電圧は、フォトカプラ１０１の発光ダイオードが導通状態となる方向に電流が流れるときの電圧を正の電圧といい、フォトカプラ１０１の発光ダイオードが非導通状態となる方向に電流が流れるときの電圧を負の電圧という。抵抗１０３は電流制限抵抗である。
図１は、実施例１のパルス生成回路である交流電圧検出回路の回路構成を示す回路図である。交流電圧検出回路は、後述する記録材に画像形成を行う画像形成装置に備えられ、装置の負荷に電力を供給する電源装置に設けられた回路である。商用交流電源１００は、交流電圧検出回路に交流電圧を出力する。フォトカプラ１０１（第一エッジ回路）は、１次側である商用交流電源１００と２次側を絶縁しつつ、１次側の信号を２次側に伝達する役割を担い、１次側には整流素子である発光ダイオード、２次側にはフォトトランジスタを有している。ダイオード１０２は、フォトカプラ１０１の発光ダイオード（第一スイッチ素子）と並列に接続され、商用交流電源１００が負の電圧の場合に導通し、フォトカプラ１０１の発光ダイオードの両端電圧をフォトカプラ１０１の発光ダイオードの耐圧以下に抑制する。なお、商用交流電源１００からの電圧は、フォトカプラ１０１の発光ダイオードが導通状態となる方向に電流が流れるときの電圧を正の電圧といい、フォトカプラ１０１の発光ダイオードが非導通状態となる方向に電流が流れるときの電圧を負の電圧という。抵抗１０３は電流制限抵抗である。
電圧検出回路１０６（第二エッジ回路）は、第二スイッチ素子である電界効果トランジスタ（以下、ＦＥＴとする）１０８と、電圧レベル検出部１０７とを有している。電圧レベル検出部１０７は、抵抗１０９とコンデンサ１１０を有し、抵抗１０９とコンデンサ１１０により遅延回路であるローパスフィルタ（以下、ＬＰＦという）を構成している。ＦＥＴ１０８のゲート端子電圧がＦＥＴ１０８の閾値電圧を超えた場合にＦＥＴ１０８のドレイン端子－ソース端子間が導通し、フォトカプラ１０１の発光ダイオードの順方向電流が流れる。フォトカプラ１０１の２次側のフォトトランジスタのコレクタ端子は、抵抗１０４を介して電源電圧Ｖｃｃ（本実施例では３．３Ｖとする）にプルアップされている。フォトカプラ１０１の２次側に伝達された信号は、ハイレベル（約３．３Ｖ）とローレベル（約０Ｖ）の２値の電圧レベルを有するパルス信号として、制御手段である中央処理装置（以下、ＣＰＵという）１０５のポートに入力される。
［交流電圧検出回路における電圧波形］
図２（ａ）は、図１に示す交流電圧検出回路における、商用交流電源１００の電圧波形（細い実線）、ＦＥＴ１０８のゲート端子の電圧波形（破線）、フォトカプラ１０１からＣＰＵ１０５のポートに出力される出力パルス波形（太い実線）を示した図である。図２（ａ）の縦軸は電圧（Ｖ）を示し、横軸は時間（ｓｅｃ（秒））を示す。なお、商用交流電源１００の電圧は１００Ｖｒｍｓであり、ＦＥＴ１０８のゲート端子の電圧、出力パルスの電圧は数Ｖレンジの電圧である。全ての波形を同一グラフ内に表すために、便宜上、細い実線で示す商用交流電源１００の電圧値は、１／２０で表示している。また、図１（ａ）の下部には、電圧波形に対応させて、フォトカプラ１０１の発光ダイオードの状態（上側）とＦＥＴ１０８の動作状態（下側）を示している。フォトカプラ１０１の発光ダイオードの状態は、商用交流電源１００から発光ダイオードに印加される電圧の方向（順方向電圧、逆方向電圧）を示している。「順方向電圧」は、商用交流電源１００から正の電圧が出力されている場合に対応し、発光ダイオードが導通状態であることを示している。一方、「逆方向電圧」は、商用交流電源１００から負の電圧が出力されている場合に対応し、発光ダイオードが非導通状態であることを示している。また、ＦＥＴ１０８の動作状態は、ＦＥＴ１０８の導通状態をＯＮ、非導通状態をＯＦＦとして表記している。ＦＥＴ１０８は、ゲート端子電圧が閾値電圧を超えた場合には導通状態（ＯＮ）となり、閾値電圧以下の場合には非導通状態（ＯＦＦ）となる。
図２（ａ）は、図１に示す交流電圧検出回路における、商用交流電源１００の電圧波形（細い実線）、ＦＥＴ１０８のゲート端子の電圧波形（破線）、フォトカプラ１０１からＣＰＵ１０５のポートに出力される出力パルス波形（太い実線）を示した図である。図２（ａ）の縦軸は電圧（Ｖ）を示し、横軸は時間（ｓｅｃ（秒））を示す。なお、商用交流電源１００の電圧は１００Ｖｒｍｓであり、ＦＥＴ１０８のゲート端子の電圧、出力パルスの電圧は数Ｖレンジの電圧である。全ての波形を同一グラフ内に表すために、便宜上、細い実線で示す商用交流電源１００の電圧値は、１／２０で表示している。また、図１（ａ）の下部には、電圧波形に対応させて、フォトカプラ１０１の発光ダイオードの状態（上側）とＦＥＴ１０８の動作状態（下側）を示している。フォトカプラ１０１の発光ダイオードの状態は、商用交流電源１００から発光ダイオードに印加される電圧の方向（順方向電圧、逆方向電圧）を示している。「順方向電圧」は、商用交流電源１００から正の電圧が出力されている場合に対応し、発光ダイオードが導通状態であることを示している。一方、「逆方向電圧」は、商用交流電源１００から負の電圧が出力されている場合に対応し、発光ダイオードが非導通状態であることを示している。また、ＦＥＴ１０８の動作状態は、ＦＥＴ１０８の導通状態をＯＮ、非導通状態をＯＦＦとして表記している。ＦＥＴ１０８は、ゲート端子電圧が閾値電圧を超えた場合には導通状態（ＯＮ）となり、閾値電圧以下の場合には非導通状態（ＯＦＦ）となる。
フォトカプラ１０１の発光ダイオードは商用交流電源１００の電圧が、所定の電圧以上（概ねフォトカプラ１０１の発光ダイオードの順方向電圧である１．０Ｖ程度以上）である場合に導通する。したがって、フォトカプラ１０１の発光ダイオードの導通・非導通の状態の切り替わりにより、商用交流電源１００のゼロクロスタイミングを検出することができる。しかしながら、本実施例では、フォトカプラ１０１の発光ダイオードはＦＥＴ１０８と直列に接続されているため、ＦＥＴ１０８が導通している場合だけ、ゼロクロスタイミングを検出することができる。具体的には、図２（ａ）に示すように、ＦＥＴ１０８が導通している状態での商用交流電源１００のゼロクロスタイミングで、フォトカプラ１０１の発光ダイオードが導通状態から非導通状態に切り替わる。このタイミングで、出力パルス波形に示すハイレベルエッジ（出力パルスがローレベルからハイレベルに変化する変化点）が生成される。
一方、商用交流電源１００の電圧は、電圧レベル検出部１０７の抵抗１０９とコンデンサ１１０によって形成されるローパスフィルタ回路（以下、ＬＰＦ回路という）に入力される。ＬＰＦ回路は、商用交流電源の周波数である５０Ｈｚ～６０Ｈｚにおいて、電圧の位相が数十～９０度（ｄｅｇ）程度遅れるように、カットオフ周波数が設定されている。ＬＰＦ回路の働きにより、ＦＥＴ１０８の制御端子であるゲート端子の電圧波形は、図２（ａ）の破線で示すような電圧波形となる。ＦＥＴ１０８は、例えばゲート端子の閾値電圧が３Ｖとすると、ゲート端子電圧が閾値電圧３Ｖを上回った時点で、ＦＥＴ１０８は導通状態となる。ＬＰＦによる位相遅れの影響により、ＦＥＴ１０８の導通及び非導通状態となるタイミングは、商用交流電源１００の電圧がそのまま印加されるフォトカプラ１０１の発光ダイオードの導通・非導通状態となるタイミングよりも遅れる。図１に示すように、フォトカプラ１０１の発光ダイオードとＦＥＴ１０８とは、商用交流電源１００に対して直列に接続されているため、フォトカプラ１０１とＦＥＴ１０８が共に導通状態の場合のみ、２次側に情報伝達を行うことができる。そのため、２次側への情報伝達の開始タイミングである、出力パルスの立ち下がりエッジ（ハイレベルからローレベルに変化する変化点）は、ＦＥＴ１０８の非導通状態から導通状態に変化するタイミングで生成される。一方、２次側への情報伝達終了タイミングである、出力パルスの立ち上がりエッジ（ローレベルからハイレベルに変化する変化点）は、フォトカプラ１０１の発光ダイオードが導通状態から非導通に変化するタイミングで生成される。
図２（ｂ）は、商用交流電源１００の電圧を８０Ｖｒｍｓから１４０Ｖｒｍｓまで２０Ｖ刻みで４段階に変化させたときの、ＦＥＴ１０８のゲート端子電圧（破線）、出力パルス波形（太い実線）の変化の様子を示した図である。商用交流電源１００の電圧波形については、図中上側の波形から順に、１４０Ｖｒｍｓ、１２０Ｖｒｍｓ、１００Ｖｒｍｓ、８０Ｖｒｍｓのときの電圧波形を示している。ＦＥＴ１０８のゲート端子電圧についても、同様に、図中上側の波形から順に、商用交流電源１００の電圧が１４０Ｖｒｍｓ、１２０Ｖｒｍｓ、１００Ｖｒｍｓ、８０ＶｒｍｓのときのＦＥＴ１０８のゲート端子電圧の電圧波形を示している。また、出力パルス波形についても、立ち下がりエッジが、商用交流電源１００の電圧が１４０Ｖｒｍｓ、１２０Ｖｒｍｓ、１００Ｖｒｍｓ、８０ＶｒｍｓのときのＦＥＴ１０８のゲート端子電圧に応じて変化する様子を示している。
図２（ｂ）において、フォトカプラ１０１の発光ダイオードが非導通状態になることで生成される出力パルスの立ち上がりエッジは、商用交流電源１００の電圧が変化してもほぼ変わらない。これは、フォトカプラ１０１の発光ダイオードの順方向電圧が商用交流電源１００の電圧に対して十分小さいために、商用交流電源１００の電圧変化による傾き（ｄｖ／ｄｔ）の違いの影響を殆ど受けないからである。一方、ＦＥＴ１０８の非導通状態から導通状態への変化により生成される出力パルスの立ち下がりエッジは、商用交流電源１００の電圧変化に応じて大きく変化する。これは、ＦＥＴ１０８のゲート端子の閾値電圧３Ｖと、ＦＥＴ１０８のゲート端子電圧（ピーク電圧が４Ｖ～５Ｖ程度）が近い電圧である。そのため商用交流電源１００の電圧変化によるＦＥＴ１０８のゲート端子電圧の傾き（ｄｖ／ｄｔ）の違いの影響を受けるからである。具体的には、ＦＥＴ１０８のゲート端子電圧が閾値電圧３Ｖを超える時間が、商用交流電源１００の電圧によって大きく異なる。そのため、出力パルスの立ち下がりエッジ生成タイミングが商用交流電源１００の電圧によって大きく変化する。なお、ＦＥＴ１０８が導通状態から非導通状態となるタイミングも、非導通状態から導通状態になる場合と同様に商用交流電源１００の電圧によって大きく変化する。ところが、ＦＥＴ１０８が非導通状態となるタイミングには、常にフォトカプラ１０１の発光ダイオードが非導通状態となるようにＬＰＦ回路を設計することで、出力パルスはＦＥＴ１０８が非導通状態となるタイミングには依存しない波形となる。
［出力パルスのパルス幅と商用交流電源の電圧との関係］
図３は、出力パルスのパルス幅（出力パルスの立ち下りエッジから立ち上がりエッジまでの時間）と商用交流電源１００の電圧との特性関係を示す図である。図３の横軸は商用交流電源１００の電圧（単位Ｖｒｍｓ）を示し、縦軸は出力パルスのパルス幅（単位ｍｓ）を示す。図３のグラフは、四角形でプロットされた回路部品のばらつきがない場合（ｔｙｐ）、丸形でプロットされた回路部品の最小のばらつきを想定した場合（ｍｉｎ）と三角形でプロットされた回路部品の最大のばらつきを想定した場合（ｍａｘ）を示している。回路部品のばらつきは、抵抗１０９が±１％、コンデンサ１１０が±１０％、ＦＥＴのゲート端子の閾値電圧ばらつきが±３％を想定している。本実施例の場合、コンデンサのばらつきの影響が最も大きいため、商用交流電源１００の電圧を高精度に検出したい場合には、抵抗１０９を可変抵抗にする等の対策を行い、回路部品のばらつきを吸収することが望ましい。
図３は、出力パルスのパルス幅（出力パルスの立ち下りエッジから立ち上がりエッジまでの時間）と商用交流電源１００の電圧との特性関係を示す図である。図３の横軸は商用交流電源１００の電圧（単位Ｖｒｍｓ）を示し、縦軸は出力パルスのパルス幅（単位ｍｓ）を示す。図３のグラフは、四角形でプロットされた回路部品のばらつきがない場合（ｔｙｐ）、丸形でプロットされた回路部品の最小のばらつきを想定した場合（ｍｉｎ）と三角形でプロットされた回路部品の最大のばらつきを想定した場合（ｍａｘ）を示している。回路部品のばらつきは、抵抗１０９が±１％、コンデンサ１１０が±１０％、ＦＥＴのゲート端子の閾値電圧ばらつきが±３％を想定している。本実施例の場合、コンデンサのばらつきの影響が最も大きいため、商用交流電源１００の電圧を高精度に検出したい場合には、抵抗１０９を可変抵抗にする等の対策を行い、回路部品のばらつきを吸収することが望ましい。
ＣＰＵ１０５は、入力される２値のパルス信号である出力パルスの立ち上がりエッジを検出することで、商用交流電源１００のゼロクロスタイミングを検出することができる。また、ＣＰＵ１０５は、出力パルスの立ち上がりエッジから次の立ち上がりエッジまで時間、又は立ち下りエッジから次の立ち下がりエッジまでの時間を計測することで、商用交流電源１００の電源周波数を検出することができる。更に、ＣＰＵ１０５は、パルス幅（出力パルスの立ち下りエッジから立ち上がりエッジまでの時間）を計測し、予めＣＰＵ１０５のメモリに記憶されたパルス幅－電圧変換テーブルと照合することによって、商用交流電源１００の交流電圧を検出することができる。以下に示す表１は、商用交流電源１００の電源周波数が５０Ｈｚの場合の出力パルスのパルス幅と商用交流電源１００の交流電圧とを対応付けたパルス幅－電圧変換テーブルの一例である。表１は、出力パルスのパルス幅を示すパルス時間ｔ（単位：ｍｓ）と商用交流電源の電圧（単位：Ｖｒｍｓ）の項目から構成されている。例えば、パルス時間ｔが３．１９ｍｓ以上で、３．３１ｍｓ未満のときの商用交流電源１００の交流電圧は１００Ｖｒｍｓである。
表１は、商用交流電源１００の電源周波数が５０Ｈｚの場合のテーブルである。例えば、ＣＰＵ１０５は、周波数毎のパルス幅－電圧変換テーブルを有してもよいし、正規化したパルス幅－電圧変換テーブルを１つ有しておき、電源周波数に応じて計算を行い、商用交流電源１００の電圧を算出するようにしてもよい。また、回路部品のばらつきによるパルス幅のずれを吸収するため（電圧検出精度向上のため）に、安定化電源を用いて、周波数が既知の交流電圧を印加したときのパルス幅を測定しておく。ＣＰＵ１０５は、測定されたパルス幅と、印加した電圧とパルス幅－電圧変換テーブルから取得されるパルス幅との誤差（α）をメモリ等に記憶しておく。そして、ＣＰＵ１０５は、商用交流電源１００の電圧検出時に、メモリ等に記憶したパルス幅の誤差αを用いて、検出した交流電圧値を補正してもよい。また、表１は、商用交流電源１００の交流電圧が５Ｖ刻みのテーブルであるが、もっと高分解能で商用交流電源１００の電圧を検出したい場合には分解能のテーブルを用いたり、近似式を用いたりして、商用交流電源１００の電圧を算出することが望ましい。
このように、本実施例の回路構成を用いることにより、ＣＰＵ１０５に入力される出力パルス信号の立ち上がりエッジで、商用交流電源１００のゼロクロスタイミングを検出することができる。更に、ＣＰＵ１０５に入力される出力パルス信号の立ち上がりエッジと立ち下がりエッジの間の時間（パルス幅）により、商用交流電源１００の電圧を検出することができる。
本実施例では、商用交流電源１００の電圧波形は正弦波を想定しており、上述したＣＰＵ１０５のメモリに記憶する変換テーブルも正弦波を想定したものである。したがって、正弦波以外の電圧波形が商用交流電源１００から出力された場合には、正しく交流電圧を検出することはできない。しかしながら、例えば矩形波のように電圧の傾き（ｄｖ／ｄｔ）が正弦波に比べて非常に大きい場合には、パルス幅は正弦波の場合に比べて非常に大きくなり、正弦波でないことを検出することができる。そして、商用交流電源１００からの入力電圧の波形が正弦波でないことが検出できれば、例えば画像形成装置の場合であれば、定着器への電力供給を停止する等の措置を行い、定着器が故障することを防止することができる。また、本実施例の交流電圧の波形は、正弦波に制限されるものではなく、電圧に応じて傾き（ｄｖ／ｄｔ）が変化する交流電圧であれば、正弦波と同様の信号を出力することが可能である。
本実施例の電圧検出回路１０６では、ＬＰＦ（ローパスフィルタ）回路の構成部品として、抵抗１０９とコンデンサ１１０を用い、スイッチ素子としてＦＥＴ１０８を用いた。スイッチ素子として同様の機能を有する回路部品であれば、例えばトランジスタやリレー等の他の部品を用いてもよい。また、本実施例は、フォトカプラ１０１を用いて１次側と２次側を絶縁する回路構成であるが、本実施例は１次側と２次側が絶縁されていることを前提とするものではない。
以上説明したように、本実施例によれば、交流電圧のゼロクロスタイミングと交流電圧の電圧値を１つの信号に重畳することができる。
実施例２では、実施例１と比べて、商用交流電源の交流電圧を高精度に検出できる回路構成について説明する。
［交流電圧検出回路の回路構成］
図４は、本実施例の交流電圧検出回路の回路構成を示す回路図である。実施例１の図１と同一構成の回路には同じ符号を付すことにより、ここでの説明は省略する。電圧検出回路２００（第二エッジ回路）は、電圧レベル検出部２０１、オフタイミング調整部２０２、直流電圧生成部２０３で構成され、それぞれ商用交流電源１００から交流電圧が入力される。電圧レベル検出部２０１は抵抗２０４、２０５を有し、入力された商用交流電源１００の交流電圧は抵抗２０４と抵抗２０５により分圧される。また、オフタイミング調整部２０２（遅延回路）は抵抗２０６、コンデンサ２０７を有し、入力された商用交流電源１００の電圧は、抵抗２０６とコンデンサ２０７で構成されるＬＰＦ（ローパスフィルタ）回路を通過する。ダイオード２０８は、電圧レベル検出部２０１とオフタイミング調整部２０２を分離する目的で配置されている。電圧レベル検出部２０１からの出力電流と、オフタイミング調整部２０２からの出力電流は共に抵抗２０９に流れ込み、抵抗２０９により電圧（情報）に変換される。直流電圧生成部（第一分圧回路）２０３は、抵抗２１０、２１１、ダイオード２１２、コンデンサ２１３を有する。直流電圧生成部２０３は、商用交流電源１００の交流電圧を第二分圧回路である抵抗２１０と抵抗２１１で分圧した後、ダイオード２１２とコンデンサ２１３で構成された整流平滑回路により、整流・平滑化して直流電圧を生成する。直流電圧生成部２０３で生成された直流電圧は、抵抗２１４と抵抗２１５によって分圧され、更にコンデンサ２１６を介して抵抗２０９の両端に生じた電圧が重畳されて、ＦＥＴ２１７（第二スイッチ素子）のゲート端子に印加される。直流電圧生成部２０３の電圧をそのままＦＥＴ２１７のゲート端子に印加せずに、抵抗２１４と抵抗２１５で分圧するのは、直流電圧生成部２０３のダイオードやコンデンサの影響を小さくして電圧検出精度を向上させるためである。
図４は、本実施例の交流電圧検出回路の回路構成を示す回路図である。実施例１の図１と同一構成の回路には同じ符号を付すことにより、ここでの説明は省略する。電圧検出回路２００（第二エッジ回路）は、電圧レベル検出部２０１、オフタイミング調整部２０２、直流電圧生成部２０３で構成され、それぞれ商用交流電源１００から交流電圧が入力される。電圧レベル検出部２０１は抵抗２０４、２０５を有し、入力された商用交流電源１００の交流電圧は抵抗２０４と抵抗２０５により分圧される。また、オフタイミング調整部２０２（遅延回路）は抵抗２０６、コンデンサ２０７を有し、入力された商用交流電源１００の電圧は、抵抗２０６とコンデンサ２０７で構成されるＬＰＦ（ローパスフィルタ）回路を通過する。ダイオード２０８は、電圧レベル検出部２０１とオフタイミング調整部２０２を分離する目的で配置されている。電圧レベル検出部２０１からの出力電流と、オフタイミング調整部２０２からの出力電流は共に抵抗２０９に流れ込み、抵抗２０９により電圧（情報）に変換される。直流電圧生成部（第一分圧回路）２０３は、抵抗２１０、２１１、ダイオード２１２、コンデンサ２１３を有する。直流電圧生成部２０３は、商用交流電源１００の交流電圧を第二分圧回路である抵抗２１０と抵抗２１１で分圧した後、ダイオード２１２とコンデンサ２１３で構成された整流平滑回路により、整流・平滑化して直流電圧を生成する。直流電圧生成部２０３で生成された直流電圧は、抵抗２１４と抵抗２１５によって分圧され、更にコンデンサ２１６を介して抵抗２０９の両端に生じた電圧が重畳されて、ＦＥＴ２１７（第二スイッチ素子）のゲート端子に印加される。直流電圧生成部２０３の電圧をそのままＦＥＴ２１７のゲート端子に印加せずに、抵抗２１４と抵抗２１５で分圧するのは、直流電圧生成部２０３のダイオードやコンデンサの影響を小さくして電圧検出精度を向上させるためである。
［交流電圧検出回路における電圧波形］
図５（ａ）は、図４に示す交流電圧検出回路における、商用交流電源１００の電圧波形（細い実線）、ＦＥＴ２１７のゲート端子の電圧波形（破線）、フォトカプラ１０１からＣＰＵ１０５のポートに出力される出力パルス波形（太い実線）を示した図である。図５（ａ）の縦軸は電圧（Ｖ）を示し、横軸は時間（ｓｅｃ（秒））を示す。なお、商用交流電源１００の電圧は、１／２０スケールで示している。図５（ａ）に示すＦＥＴ２１７のゲート端子電圧の波形は、電圧レベル検出部２０１で分圧された商用交流電源１００の電圧とオフタイミング調整部２０２の出力電圧とが抵抗２０９（加算回路）により加算され、途中から持ち上げられた電圧波形となっている。オフタイミング調整部２０２の出力電圧が電圧レベル検出部２０１の出力電圧に加算されることで、ＦＥＴ２１７が導通状態から非導通状態になるタイミングを、フォトカプラ１０１の発光ダイオードが非導通状態となるタイミングよりも遅くしている。これにより、２次側の出力パルスの立ち上がりエッジは、フォトカプラ１０１の発光ダイオードの導通状態から非導通状態への変化により生成され、立ち下りエッジはＦＥＴ２１７の非導通状態から導通状態への変化により生成される。
図５（ａ）は、図４に示す交流電圧検出回路における、商用交流電源１００の電圧波形（細い実線）、ＦＥＴ２１７のゲート端子の電圧波形（破線）、フォトカプラ１０１からＣＰＵ１０５のポートに出力される出力パルス波形（太い実線）を示した図である。図５（ａ）の縦軸は電圧（Ｖ）を示し、横軸は時間（ｓｅｃ（秒））を示す。なお、商用交流電源１００の電圧は、１／２０スケールで示している。図５（ａ）に示すＦＥＴ２１７のゲート端子電圧の波形は、電圧レベル検出部２０１で分圧された商用交流電源１００の電圧とオフタイミング調整部２０２の出力電圧とが抵抗２０９（加算回路）により加算され、途中から持ち上げられた電圧波形となっている。オフタイミング調整部２０２の出力電圧が電圧レベル検出部２０１の出力電圧に加算されることで、ＦＥＴ２１７が導通状態から非導通状態になるタイミングを、フォトカプラ１０１の発光ダイオードが非導通状態となるタイミングよりも遅くしている。これにより、２次側の出力パルスの立ち上がりエッジは、フォトカプラ１０１の発光ダイオードの導通状態から非導通状態への変化により生成され、立ち下りエッジはＦＥＴ２１７の非導通状態から導通状態への変化により生成される。
図５（ｂ）は、商用交流電源１００の電圧を８０Ｖｒｍｓから１４０Ｖｒｍｓまで２０Ｖ刻みで４段階に変化させたときの、ＦＥＴ２１７のゲート端子電圧（破線）、出力パルス波形（太い実線）の変化の様子を示した図である。図の見方については、前述した実施例１の図２（ｂ）と同様であり、ここでの説明は省略する。図５（ｂ）において、フォトカプラ１０１の発光ダイオードが非導通になることで生成される出力パルスの立ち上がりエッジのタイミングは、商用交流電源１００の電圧が変化してもほぼ変わらない。一方、ＦＥＴ２１７のゲート端子電圧がＦＥＴ２１７の閾値電圧を超える時間は、商用交流電源１００の電圧によって大きく異なるため、出力パルスの立ち下がりエッジのタイミングは商用交流電源１００の電圧によって大きく変化する。その結果、出力パルスの立ち下がりエッジから立ち上がりエッジの時間間隔が商用交流電源１００の電圧によって変化することになる。
［出力パルスのパルス幅と商用交流電源の電圧との関係］
図６は、出力パルスのパルス幅（出力パルスの立ち下りエッジから立ち上がりエッジまでの時間）と商用交流電源１００の電圧との特性関係を示す図である。図６の横軸は商用交流電源１００の電圧（単位Ｖｒｍｓ）を示し、縦軸は出力パルスのパルス幅（単位ｍｓ）を示す。図６のグラフは、四角形でプロットされた回路部品のばらつきがない場合（ｔｙｐ）、丸形でプロットされた回路部品の最小のばらつきを想定した場合（ｍｉｎ）と三角形でプロットされた回路部品の最大のばらつきを想定した場合（ｍａｘ）を示している。本実施例では、ＦＥＴ２１７のゲート端子に印加される電圧は、ほぼ抵抗のみに依存するように設計されている。そのため、回路部品による電圧検出ばらつきが実施例１に比べて大幅に抑えられていることがわかる。更に、商用交流電源１００の電圧の違いを、電圧の傾き（ｄｖ／ｄｔ）と直流電圧生成部２０３で生成される直流電圧という２つの情報として扱い、ＦＥＴ２１７のゲート端子に印加している。そのため、商用交流電源１００の電圧変化に対するパルス幅の変化量が、実施例１に比べて大きくなっている。
図６は、出力パルスのパルス幅（出力パルスの立ち下りエッジから立ち上がりエッジまでの時間）と商用交流電源１００の電圧との特性関係を示す図である。図６の横軸は商用交流電源１００の電圧（単位Ｖｒｍｓ）を示し、縦軸は出力パルスのパルス幅（単位ｍｓ）を示す。図６のグラフは、四角形でプロットされた回路部品のばらつきがない場合（ｔｙｐ）、丸形でプロットされた回路部品の最小のばらつきを想定した場合（ｍｉｎ）と三角形でプロットされた回路部品の最大のばらつきを想定した場合（ｍａｘ）を示している。本実施例では、ＦＥＴ２１７のゲート端子に印加される電圧は、ほぼ抵抗のみに依存するように設計されている。そのため、回路部品による電圧検出ばらつきが実施例１に比べて大幅に抑えられていることがわかる。更に、商用交流電源１００の電圧の違いを、電圧の傾き（ｄｖ／ｄｔ）と直流電圧生成部２０３で生成される直流電圧という２つの情報として扱い、ＦＥＴ２１７のゲート端子に印加している。そのため、商用交流電源１００の電圧変化に対するパルス幅の変化量が、実施例１に比べて大きくなっている。
直流電圧生成部２０３は、商用交流電源１００の電圧変化に対する出力パルス幅の変化量を大きくすることにより、商用交流電源１００の電圧検出精度を向上させる役割を果たしているが、構成上必ずしも必要な回路ではない。したがって、直流電圧生成部２０３の要否は、交流電圧検出のダイナミックレンジがどの程度必要かによって判断することが望ましい。
以上説明したように、本実施例によれば、交流電圧のゼロクロスタイミングと交流電圧の電圧値を１つの信号に重畳することができる。
実施例３では、実施例１、２に比べて、出力パルスの立ち上がりエッジがより急峻となり、ゼロクロスタイミングの検出精度を高めることができる回路構成について説明する。
［交流電圧検出回路の回路構成］
図７は、本実施例の交流電圧検出回路の回路構成を示す回路図である。商用交流電源１００の電圧は、抵抗３００、ダイオード３０１、コンデンサ３０２から構成される半波整流平滑回路３０３に入力され、コンデンサ３０２の両端に直流電圧が生成される。コンデンサ３０２の両端に生成された直流電圧は、フォトカプラ１０１の電圧源として機能し、電流制限抵抗１０３とＦＥＴ３０４を介して、フォトカプラ１０１の発光ダイオード（整流素子）に発光電流が流れる。本実施例の回路構成では、フォトカプラ１０１の発光ダイオードには直流電圧が印加されている。そのため、フォトカプラ１０１の発光ダイオードは常に導通可能な状態にあり、ＦＥＴ３０４（第一スイッチ素子）の導通・非導通状態によりフォトカプラ１０１の発光ダイオードの発光が制御される。ＦＥＴ３０４の導通、非導通の過渡応答は、フォトカプラ１０１の発光ダイオードの過渡応答に比べて一般的に速い。そのため、本実施例の回路の方が、フォトカプラ１０１の発光ダイオードの導通・非導通状態の変化で立ち上がりエッジを形成している実施例１の回路に比べて、出力パルスの立ち上がりエッジが急峻になる。また、出力パルスの立ち上がりエッジが急峻であることにより、ＣＰＵ１０５の電圧検出閾値ばらつき等の影響を受けにくく、ゼロクロスタイミング検出の精度が高くなる。
図７は、本実施例の交流電圧検出回路の回路構成を示す回路図である。商用交流電源１００の電圧は、抵抗３００、ダイオード３０１、コンデンサ３０２から構成される半波整流平滑回路３０３に入力され、コンデンサ３０２の両端に直流電圧が生成される。コンデンサ３０２の両端に生成された直流電圧は、フォトカプラ１０１の電圧源として機能し、電流制限抵抗１０３とＦＥＴ３０４を介して、フォトカプラ１０１の発光ダイオード（整流素子）に発光電流が流れる。本実施例の回路構成では、フォトカプラ１０１の発光ダイオードには直流電圧が印加されている。そのため、フォトカプラ１０１の発光ダイオードは常に導通可能な状態にあり、ＦＥＴ３０４（第一スイッチ素子）の導通・非導通状態によりフォトカプラ１０１の発光ダイオードの発光が制御される。ＦＥＴ３０４の導通、非導通の過渡応答は、フォトカプラ１０１の発光ダイオードの過渡応答に比べて一般的に速い。そのため、本実施例の回路の方が、フォトカプラ１０１の発光ダイオードの導通・非導通状態の変化で立ち上がりエッジを形成している実施例１の回路に比べて、出力パルスの立ち上がりエッジが急峻になる。また、出力パルスの立ち上がりエッジが急峻であることにより、ＣＰＵ１０５の電圧検出閾値ばらつき等の影響を受けにくく、ゼロクロスタイミング検出の精度が高くなる。
半導体スイッチであるＦＥＴ３０４のゲート端子には、商用交流電源１００の電圧を抵抗３０５と抵抗３０６により分圧した電圧が印加される。ＦＥＴ３０４は、商用交流電源１００の交流電圧のゼロクロスタイミングを検出するために設けられており、ＦＥＴ３０４はゲート端子の閾値電圧が低いものを選定し、商用交流電源１００の電圧が数Ｖ程度でＦＥＴ３０４が動作することが望ましい。ツェナーダイオード３０７は、商用交流電源１００が負の電圧の場合に順方向で導通し、コンデンサ３０２の負の電圧をツェナーダイオード３０７の順方向電圧に抑える。更に、ツェナーダイオード３０７は、商用交流電源１００が正の電圧の場合で、仕様外の高電圧が商用交流電源１００から出力された際に、コンデンサ３０２の正の電圧を降伏電圧に抑える。電圧検出回路３０８は、コンデンサ３０９と抵抗３１０によって構成されるハイパスフィルタ回路（ＨＰＦ回路）３１１とＦＥＴ３１２により構成されている。
［交流電圧検出回路における電圧波形］
図８（ａ）は、図７に示す交流電圧検出回路における、商用交流電源１００の電圧波形（細い実線）、ＦＥＴ３１２のゲート端子の電圧波形（破線）、フォトカプラ１０１からＣＰＵ１０５のポートに出力される出力パルス波形（太い実線）を示した図である。図８（ａ）の縦軸は電圧（Ｖ）を示し、横軸は時間（ｓｅｃ（秒））を示す。なお、商用交流電源１００の電圧は、１／２０スケールで示している。また、ＦＥＴ３１２の動作状態は、ＦＥＴ３１２の導通状態をＯＮ、非導通状態をＯＦＦとして表記している。
図８（ａ）は、図７に示す交流電圧検出回路における、商用交流電源１００の電圧波形（細い実線）、ＦＥＴ３１２のゲート端子の電圧波形（破線）、フォトカプラ１０１からＣＰＵ１０５のポートに出力される出力パルス波形（太い実線）を示した図である。図８（ａ）の縦軸は電圧（Ｖ）を示し、横軸は時間（ｓｅｃ（秒））を示す。なお、商用交流電源１００の電圧は、１／２０スケールで示している。また、ＦＥＴ３１２の動作状態は、ＦＥＴ３１２の導通状態をＯＮ、非導通状態をＯＦＦとして表記している。
ＦＥＴ３０４は、商用交流電源１００の電圧が所定の電圧以上（概ね数Ｖ以上）の場合に導通状態となるように設定されている。したがって、ＦＥＴ３０４の導通・非導通の状態の切り替わりにより、商用交流電源１００のゼロクロスタイミングを検出することができる。しかし、本実施例では、ＦＥＴ３０４はＦＥＴ３１２と並列に接続されているため、ＦＥＴ３１２が導通状態の場合には、フォトカプラ１０１の発光ダイオードには電流が流れない。その結果、ＦＥＴ３１２が非導通のときのみ、フォトカプラ１０１の発光ダイオードに順方向電圧が印加され、ゼロクロスタイミングを検出することができる。具体的には、図８（ａ）に示すように、ＦＥＴ３１２が非導通の状態での商用交流電源１００のゼロクロスタイミングで、ＦＥＴ３０４が導通状態から非導通状態に切り替わる。これにより、出力パルスの立ち上がりエッジ（出力パルスがローレベルからハイレベルに変化する変化点）が生成される。
一方、商用交流電源１００の交流電圧は、コンデンサ３０９と抵抗３１０から構成されるＨＰＦ回路（位相回路）３１１に入力される。ＨＰＦ回路３１１は、商用交流電源の電源周波数である５０Ｈｚ～６０Ｈｚにおいて電圧の位相が数十～９０ｄｅｇ程度進むように、カットオフ周波数が設定されている。商用交流電源１００の交流電圧波形は、ＨＰＦ回路３１１を通過することにより、図８（ａ）において破線で示すＦＥＴ３１２のゲート端子電圧波形となる。ＦＥＴ３１２は、例えばゲート端子の閾値電圧が３Ｖであり、商用交流電源１００の交流電圧がＨＰＦ回路３１１を通過して位相が進み、ＦＥＴ３１２のゲート端子電圧が３Ｖを上回った時点で、ＦＥＴ３１２のドレイン端子－ソース端子間が導通状態となる。ＨＰＦ回路３１１によって位相が進むことにより、ＦＥＴ３１２の導通状態及び非導通状態となるタイミングは、ＦＥＴ３０４が導通状態及び非導通状態となるタイミングよりも進む（早くなる）。上述したように、ＦＥＴ３０４とＦＥＴ３１２は、商用交流電源１００に対して並列に接続されている。そのため、ＦＥＴ３０４が導通状態にあり（このとき、フォトカプラ１０１の発光ダイオードは自動的に導通状態となる）、かつＦＥＴ３１２が非導通状態の場合のみ、フォトカプラ１０１は２次側に情報伝達を行うことができる。一方、ＦＥＴ３１２が導通状態の場合、又はＦＥＴ３０４が非導通状態の場合には、フォトカプラ１０１の発光ダイオードは非導通状態であり、２次側に情報伝達は行われない。そのため、ＦＥＴ３０４が導通状態にあり、かつ、ＦＥＴ３１２のゲート端子電圧が閾値以下に下がって、ＦＥＴ３１２が非導通状態となるタイミングで、出力パルスの立ち下りエッジが生成される。一方、ＦＥＴ３１２が非導通状態で、かつ、ＦＥＴ３０４のゲート端子電圧が閾値電圧以下に下がって、ＦＥＴ３０４が非導通状態となるタイミングで、出力パルスの立ち上がりエッジが生成される。
図８（ｂ）は、商用交流電源１００の電圧を８０Ｖｒｍｓから１４０Ｖｒｍｓまで２０Ｖ刻みで４段階に変化させたときの、ＦＥＴ３１２のゲート端子電圧（破線）、出力パルス波形（太い実線）の変化の様子を示した図である。図の見方については、前述した実施例１の図２（ｂ）と同様であり、ここでの説明は省略する。
ＦＥＴ３０４が導通状態から非導通状態に変化することで生成される出力パルスの立ち上がりエッジのタイミングは、商用交流電源１００の電圧が変化してもほぼ変わらない。一方、ＦＥＴ３１２のゲート端子電圧が閾値電圧よりも下がる時間（タイミング）は商用交流電源１００の電圧によって大きく異なる。そのため、ＦＥＴ３１２が導通状態から非導通状態となることで生成される出力パルスの立ち下がりエッジのタイミングは、商用交流電源１００の電圧によって大きく変化する。ＦＥＴ３１２が非導通状態から導通状態に変化するタイミングも、商用交流電源１００の電圧によって大きく変化する。そのため、ＦＥＴ３１２が導通するときには、常にＦＥＴ３０４が非導通状態となるようにＨＰＦ回路３１１を設計することで、出力パルスは、ＦＥＴ３１２が導通するタイミングには依存しない波形となる。
本実施例では、実施例１と同様に電圧検出回路３０８にコンデンサ３０９を使用しているため、コンデンサの素子ばらつきの影響を受けやすい。そのため、商用交流電源１００の電圧を高精度に検出したい場合には、抵抗３１０を可変抵抗にする等の対策を行い、回路部品のばらつきを吸収することが望ましい。
以上説明したように、本実施例によれば、交流電圧のゼロクロスタイミングと交流電圧の電圧値を１つの信号に重畳することができる。
実施例４では、実施例３に比べて、商用交流電源の電圧を高精度に検出することができる回路構成について説明する。
［交流電圧検出回路の回路構成］
図９は、本実施例の交流電圧検出回路の回路構成を示す回路図である。本実施例の交流電圧検出回路は、実施例３で用いたゼロクロスタイミングを検出する回路と同じ回路構成のゼロクロス検出回路４００に、実施例２で用いた電圧検出回路２００と類似した回路構成を有する電圧検出回路４０１を接続した回路構成を有している。本実施例では、ゼロクロス検出回路４００内の半波整流平滑回路３０３において直流電圧が生成される。そのため、本実施例では、半波整流平滑回路３０３により生成された直流電圧を電圧検出回路４０１でも使用し、実施例２で用いた直流電圧生成部２０３は使用しないこととする。図９において、半波整流平滑回路３０３で生成された直流電圧は、抵抗４０２を介してＦＥＴ４０３のゲート端子に印加される。半波整流平滑回路３０３で生成された直流電圧は、ＦＥＴ４０３のゲート端子の閾値よりも高い電圧が設定されるため、ＦＥＴ４０３は常に導通状態になる。また、ＦＥＴ４０３のゲート端子には、電流制限抵抗４０４を介して、ＦＥＴ２１７（第三スイッチ素子）のドレイン端子が接続されている。そのため、ＦＥＴ２１７が導通状態となると、ＦＥＴ４０３のゲート端子電圧が閾値電圧以下になり、ＦＥＴ４０３は非導通状態となる。一方、ＦＥＴ２１７が非導通状態となると、ＦＥＴ４０３は導通状態となる。
図９は、本実施例の交流電圧検出回路の回路構成を示す回路図である。本実施例の交流電圧検出回路は、実施例３で用いたゼロクロスタイミングを検出する回路と同じ回路構成のゼロクロス検出回路４００に、実施例２で用いた電圧検出回路２００と類似した回路構成を有する電圧検出回路４０１を接続した回路構成を有している。本実施例では、ゼロクロス検出回路４００内の半波整流平滑回路３０３において直流電圧が生成される。そのため、本実施例では、半波整流平滑回路３０３により生成された直流電圧を電圧検出回路４０１でも使用し、実施例２で用いた直流電圧生成部２０３は使用しないこととする。図９において、半波整流平滑回路３０３で生成された直流電圧は、抵抗４０２を介してＦＥＴ４０３のゲート端子に印加される。半波整流平滑回路３０３で生成された直流電圧は、ＦＥＴ４０３のゲート端子の閾値よりも高い電圧が設定されるため、ＦＥＴ４０３は常に導通状態になる。また、ＦＥＴ４０３のゲート端子には、電流制限抵抗４０４を介して、ＦＥＴ２１７（第三スイッチ素子）のドレイン端子が接続されている。そのため、ＦＥＴ２１７が導通状態となると、ＦＥＴ４０３のゲート端子電圧が閾値電圧以下になり、ＦＥＴ４０３は非導通状態となる。一方、ＦＥＴ２１７が非導通状態となると、ＦＥＴ４０３は導通状態となる。
［交流電圧検出回路における電圧波形］
図１０（ａ）は、図９に示す交流電圧検出回路における、商用交流電源１００の電圧波形（細い実線）、ＦＥＴ２１７のゲート端子の電圧波形（破線）、ＦＥＴ４０３のゲート端子の電圧波形（一点鎖線）を示した図である。図１０（ａ）の縦軸は電圧（Ｖ）を示し、横軸は時間（ｓｅｃ（秒））を示す。なお、商用交流電源１００の電圧は、１／２０スケールで示している。
図１０（ａ）は、図９に示す交流電圧検出回路における、商用交流電源１００の電圧波形（細い実線）、ＦＥＴ２１７のゲート端子の電圧波形（破線）、ＦＥＴ４０３のゲート端子の電圧波形（一点鎖線）を示した図である。図１０（ａ）の縦軸は電圧（Ｖ）を示し、横軸は時間（ｓｅｃ（秒））を示す。なお、商用交流電源１００の電圧は、１／２０スケールで示している。
ＦＥＴ３０４とＦＥＴ４０３は、商用交流電源１００に対して並列に接続されている。そのため、ＦＥＴ３０４が導通状態にあり（このときフォトカプラ１０１の発光ダイオードは自動的に導通状態となる）かつ、ＦＥＴ４０３が非導通状態、すなわちＦＥＴ２１７が導通状態の場合のみ、フォトカプラ１０１は２次側に情報伝達を行うことができる。一方、ＦＥＴ４０３が導通状態、すなわちＦＥＴ２１７が非導通の状態の場合、又はＦＥＴ３０４が非導通状態の場合には、フォトカプラ１０１の発光ダイオードは非導通状態となり、２次側に情報伝達は行われない。そのため、ＦＥＴ２１７が導通してＦＥＴ４０３が非導通となるタイミングで、出力パルスの立ち下りエッジが生成される（図１０（ｂ）参照）。また、ＦＥＴ４０３が非導通の状態で、ＦＥＴ３０４のゲート端子電圧が閾値電圧以下に下がって、ＦＥＴ３０４が非導通となるタイミングで出力パルスの立ち上がりエッジが生成される（図１０（ｂ）参照）。
図１０（ｂ）は、商用交流電源１００の電圧を８０Ｖｒｍｓから１４０Ｖｒｍｓまで２０Ｖ刻みで４段階に変化させたときの、ＦＥＴ４０３のゲート端子電圧（破線）、出力パルス波形（太い実線）の変化の様子を示した図である。図の見方については、前述した実施例１の図２（ｂ）と同様であり、ここでの説明は省略する。
ＦＥＴ３０４が導通状態から非導通状態に変化することで生成される出力パルスの立ち上がりエッジは、商用交流電源１００の電圧が変化してもほぼ変わらない。一方、ＦＥＴ４０３のゲート端子電圧が閾値電圧よりも下がる時間（タイミング）は商用交流電源１００の電圧によって大きく異なる。そのため、ＦＥＴ４０３が非導通状態となることで生成される出力パルスの立ち下がりエッジは、商用交流電源１００の電圧によって大きく変化する。本実施例では、ＦＥＴ４０３のゲート端子電圧が閾値電圧以下に下がるタイミングが、ほぼ抵抗のみに依存するように設計されている。そのため、電圧検出回路にコンデンサを使用した実施例３に比べて、本実施例の回路では、商用交流電源の電圧を高精度に検出することができる。
以上説明したように、本実施例によれば、交流電圧のゼロクロスタイミングと交流電圧の電圧値を１つの信号に重畳することができる。
実施例５では、実施例４では直流電圧であったフォトカプラ１０１の駆動電圧を交流電圧に変更した回路構成について説明する。
［交流電圧検出回路の回路構成］
図１１は、本実施例の交流電圧検出回路の回路構成を示す回路図である。本実施例の回路は、実施例１、２で用いたゼロクロスタイミングを検出する回路と同じ構成のゼロクロス検出回路５００と、実施例４で用いた電圧検出回路４０１の回路に直流電圧生成部２０３の回路構成を付与した電圧検出回路５０１を組み合わせた構成である。商用交流電源１００に対して、フォトカプラ１０１と並列に接続されるＦＥＴ４０３のゲート端子には、直流電圧生成部２０３で生成された直流電圧が抵抗４０２を介して印加される。そして、直流電圧生成部２０３で生成された直流電圧は、ＦＥＴ４０３のゲート端子の閾値電圧よりも高い電圧に設定されるため、ＦＥＴ４０３は常に導通状態になる。ＦＥＴ４０３のゲート端子は、電流制限抵抗４０４を介してＦＥＴ２１７のドレイン端子に接続され、ＦＥＴ２１７が導通状態となることで、ＦＥＴ４０３のゲート端子電圧が閾値電圧以下になり、ＦＥＴ４０３は非導通状態となる。一方、ＦＥＴ２１７が非導通状態となると、ＦＥＴ４０３は導通状態となる。
図１１は、本実施例の交流電圧検出回路の回路構成を示す回路図である。本実施例の回路は、実施例１、２で用いたゼロクロスタイミングを検出する回路と同じ構成のゼロクロス検出回路５００と、実施例４で用いた電圧検出回路４０１の回路に直流電圧生成部２０３の回路構成を付与した電圧検出回路５０１を組み合わせた構成である。商用交流電源１００に対して、フォトカプラ１０１と並列に接続されるＦＥＴ４０３のゲート端子には、直流電圧生成部２０３で生成された直流電圧が抵抗４０２を介して印加される。そして、直流電圧生成部２０３で生成された直流電圧は、ＦＥＴ４０３のゲート端子の閾値電圧よりも高い電圧に設定されるため、ＦＥＴ４０３は常に導通状態になる。ＦＥＴ４０３のゲート端子は、電流制限抵抗４０４を介してＦＥＴ２１７のドレイン端子に接続され、ＦＥＴ２１７が導通状態となることで、ＦＥＴ４０３のゲート端子電圧が閾値電圧以下になり、ＦＥＴ４０３は非導通状態となる。一方、ＦＥＴ２１７が非導通状態となると、ＦＥＴ４０３は導通状態となる。
［交流電圧検出回路における電圧波形］
図１２（ａ）は、図１１に示す交流電圧検出回路における、商用交流電源１００の電圧波形（細い実線）、ＦＥＴ２１７のゲート端子の電圧波形（破線）、ＦＥＴ４０３のゲート端子の電圧波形（一点鎖線）を示した図である。図１０（ａ）の縦軸は電圧（Ｖ）を示し、横軸は時間（ｓｅｃ（秒））を示す。なお、商用交流電源１００の電圧は、１／２０スケールで示している。
図１２（ａ）は、図１１に示す交流電圧検出回路における、商用交流電源１００の電圧波形（細い実線）、ＦＥＴ２１７のゲート端子の電圧波形（破線）、ＦＥＴ４０３のゲート端子の電圧波形（一点鎖線）を示した図である。図１０（ａ）の縦軸は電圧（Ｖ）を示し、横軸は時間（ｓｅｃ（秒））を示す。なお、商用交流電源１００の電圧は、１／２０スケールで示している。
図１２（ａ）に示す電圧波形は、前述した実施例４で示した電圧波形とほぼ同じであるため、説明を省略する。実施例４の回路では、フォトカプラ１０１の発光ダイオードの導通、非導通の制御がＦＥＴ３０４で行われていたのに対し、本実施例の回路ではフォトカプラ１０１の発光ダイオードの導通、非導通は、フォトカプラ１０１自身で行われる点が異なる。そのため、実施例５の出力パルスの立ち上がりエッジの傾き方は、実施例４の立ち上がりエッジの傾きよりも緩やかになっている。
図１２（ｂ）は、商用交流電源１００の電圧を８０Ｖｒｍｓから１４０Ｖｒｍｓまで２０Ｖ刻みで４段階に変化させたときの、ＦＥＴ４０３のゲート端子電圧（破線）、出力パルス波形（太い実線）の変化の様子を示した図である。図の見方については、前述した実施例１の図２（ｂ）と同様であり、ここでの説明は省略する。
実施例１、２では、出力パルスの立ち下がりエッジを生成するＦＥＴ（実施例１ではＦＥＴ１０８、実施例２ではＦＥＴ２１７）のゲート端子は、高電圧ラインである商用交流電源１００と接続されていた。一方、本実施例では、立ち下がりエッジを生成するタイミングをコントロールするＦＥＴ２１７のゲート端子は、直流電圧生成部２０３の出力端子（数Ｖ～数十Ｖ）と接続されている。そのため、ＦＥＴ２１７には、実施例１、２よりも低耐圧なＦＥＴが使用可能となり、例えばＦＥＴ２１７の替わりに、低耐圧で閾値電圧ばらつきが小さいシャントレギュレータ等を使用することで、商用交流電源の電圧検出精度を高めることが可能となる。
以上説明したように、本実施例によれば、交流電圧のゼロクロスタイミングと交流電圧の電圧値を１つの信号に重畳することができる。
実施例６では、ヒステリシス特性を用いた構成を説明する。
［交流電圧検出回路の回路構成］
図１３は、本実施例の交流電圧検出回路の回路構成を示す回路図である。本実施例の回路は、実施例３で用いたゼロクロスタイミングを検出する回路と同じ回路構成のゼロクロス検出回路４００に、ヒステリシス特性を有する電圧検出回路６００を付与した構成の回路である。本実施例の回路構成では、フォトカプラ１０１の発光ダイオードには直流電圧が印加されている。そのため、フォトカプラ１０１の発光ダイオードは常に導通できる状態にあり、ＦＥＴ６０４の導通・非導通状態によりフォトカプラ１０１の発光ダイオードの発光が制御される。
図１３は、本実施例の交流電圧検出回路の回路構成を示す回路図である。本実施例の回路は、実施例３で用いたゼロクロスタイミングを検出する回路と同じ回路構成のゼロクロス検出回路４００に、ヒステリシス特性を有する電圧検出回路６００を付与した構成の回路である。本実施例の回路構成では、フォトカプラ１０１の発光ダイオードには直流電圧が印加されている。そのため、フォトカプラ１０１の発光ダイオードは常に導通できる状態にあり、ＦＥＴ６０４の導通・非導通状態によりフォトカプラ１０１の発光ダイオードの発光が制御される。
電圧検出回路６００は、コンパレータ６０１、抵抗６０２、６０３、６０５、６０６、ＦＥＴ６０４を有している。コンパレータ６０１の非反転入力端子（＋端子）には、半波整流平滑回路３０３の出力電圧を抵抗６０２と抵抗６０３で分圧した基準電圧が入力される。また、コンパレータ６０１の反転入力端子（－端子）には、商用交流電源１００の電圧を抵抗３０５と抵抗３０６により分圧した電圧が入力される。コンパレータ６０１の非反転入力端子（＋端子）に入力される基準電圧は、例えば商用交流電源１００の電圧８５Ｖ（≒６０Ｖ×√２）相当である。そのため、商用交流電源１００の電圧が８５Ｖ未満の場合は、コンパレータ６０１の出力はハイインピーダンス状態（Ｈｉｚ）となる。コンパレータ６０１の出力がハイインピーダンス状態の場合、ＦＥＴ６０４のゲート端子には、プルアップ抵抗６０５を介して、半波整流平滑回路３０３から直流電圧が印加され、ＦＥＴ６０４は導通状態となる。一方、商用交流電源１００の電圧が＋８５Ｖ以上の場合には、コンパレータ６０１の出力は概０Ｖ（ローレベル（Ｌｏｗ））となり、ＦＥＴ６０４は非導通状態となる。
コンパレータ６０１の出力がローレベルになると、抵抗６０３に対して抵抗６０６が並列に接続された状態と等価になる。抵抗６０６の抵抗値は、抵抗６０３の抵抗値に比べて十分に小さく設定されており、コンパレータ６０１の出力がローレベルになった場合の非反転入力端子（＋端子）に入力される基準電圧は、商用交流電源１００の電圧で概０Ｖ相当となる。そのため、一度、ローレベルを出力したコンパレータ６０１の出力は、商用交流電源１００の電圧が概０Ｖまで低下しないと、再びハイインピーダンス状態に反転しない。すなわち、コンパレータ６０１は、商用交流電源１００の電圧が８５Ｖ以上の場合に、出力がローレベルとなり、商用交流電源１００の電圧が概０Ｖ以下の場合にハイインピーダンス状態となるようなヒステリシス特性を有する。
［交流電圧検出回路における電圧波形］
図１４（ａ）は、図１３に示す交流電圧検出回路における商用交流電源１００の電圧波形（細い実線）、ＦＥＴ６０４のゲート端子の電圧波形（破線）、フォトカプラ１０１からＣＰＵ１０５のポートに出力される出力パルス波形（太い実線）を示した図である。図１４（ａ）の縦軸は電圧（Ｖ）を示し、横軸は時間（ｓｅｃ（秒））を示す。なお、商用交流電源１００の電圧は、１／２０スケールで示している。また、コンパレータ６０１の動作状態は、コンパレータ６０１のハイインピーダンス状態をＨｉｚ、ローレベル出力状態をＬとして表記している。出力パルスの立ち上がりエッジは、ＦＥＴ６０４の導通により形成され、出力パルスの立ち下がりエッジは、ＦＥＴ６０４の非導通により形成される。
図１４（ａ）は、図１３に示す交流電圧検出回路における商用交流電源１００の電圧波形（細い実線）、ＦＥＴ６０４のゲート端子の電圧波形（破線）、フォトカプラ１０１からＣＰＵ１０５のポートに出力される出力パルス波形（太い実線）を示した図である。図１４（ａ）の縦軸は電圧（Ｖ）を示し、横軸は時間（ｓｅｃ（秒））を示す。なお、商用交流電源１００の電圧は、１／２０スケールで示している。また、コンパレータ６０１の動作状態は、コンパレータ６０１のハイインピーダンス状態をＨｉｚ、ローレベル出力状態をＬとして表記している。出力パルスの立ち上がりエッジは、ＦＥＴ６０４の導通により形成され、出力パルスの立ち下がりエッジは、ＦＥＴ６０４の非導通により形成される。
図１４（ｂ）は、商用交流電源１００の電圧を８０Ｖｒｍｓから１４０Ｖｒｍｓまで２０Ｖ刻みで４段階に変化させたときの、ＦＥＴ６０４のゲート端子電圧（破線）、出力パルス波形（太い実線）の変化の様子を示した図である。図の見方については、前述した実施例１の図２（ｂ）と同様であり、ここでの説明は省略する。コンパレータ６０１のヒステリシス特性により、出力パルスの立ち上がりエッジは商用交流電源１００の電圧に応じて変化し、出力パルスの立ち下がりエッジは商用交流電源１００の電圧に依って変化しない波形となる。
実施例１～５の回路構成は、出力パルス波形の立ち下りエッジを生成する素子と、立ち上がりエッジを生成する素子が各々別であったが、本実施例の構成では、ＦＥＴ６０４だけで両方のエッジの生成を行うことが可能である。そのため、本実施例は実施例３～５に対して、スイッチ素子数を削減することができ、コストダウンできる。
以上説明したように、本実施例によれば、交流電圧のゼロクロスタイミングと交流電圧の電圧値を１つの信号に重畳することができる。
実施例７では、回路部品のばらつきを検出することによって、実施例４に比べて、商用交流電源の電圧の検出精度を高める回路構成について説明する。
［交流電圧検出回路の回路構成］
図１５は、本実施例の交流電圧検出回路の回路構成を示す回路図である。本実施例の回路は、ゼロクロス検出回路７００と、電圧検出回路７０１と、動作モード切替え部７０２を有する構成となっている。ゼロクロス検出回路７００は、実施例４で用いたゼロクロス検出回路４００と類似した回路構成を有する。電圧検出回路７０１は、実施例４で用いた電圧検出回路４０１と類似した回路構成を有し、バイポーラトランジスタ７０４（以下、トランジスタという）（第一切替回路）のベース端子とＧＮＤ間に接続されている。動作モード切替え部７０２（第二切替回路）は、トランジスタ７０４と並列に接続された電力供給路を形成し、ＣＰＵ１０５の指示に応じて導通状態（電力供給路の接続）、非導通状態（電力供給路の切断）を切り替える。
図１５は、本実施例の交流電圧検出回路の回路構成を示す回路図である。本実施例の回路は、ゼロクロス検出回路７００と、電圧検出回路７０１と、動作モード切替え部７０２を有する構成となっている。ゼロクロス検出回路７００は、実施例４で用いたゼロクロス検出回路４００と類似した回路構成を有する。電圧検出回路７０１は、実施例４で用いた電圧検出回路４０１と類似した回路構成を有し、バイポーラトランジスタ７０４（以下、トランジスタという）（第一切替回路）のベース端子とＧＮＤ間に接続されている。動作モード切替え部７０２（第二切替回路）は、トランジスタ７０４と並列に接続された電力供給路を形成し、ＣＰＵ１０５の指示に応じて導通状態（電力供給路の接続）、非導通状態（電力供給路の切断）を切り替える。
ゼロクロス検出回路７００は、半波整流平滑回路３０３で生成される直流電圧が入力されることにより、電流制限抵抗１０３とトランジスタ７０４とＦＥＴ３０４を介して、フォトカプラ１０１の発光ダイオードが導通し、２次側に情報伝達を行うことができる。ＦＥＴ３０４は、抵抗３０５と抵抗３０６で分圧された電圧がゲート端子の閾値電圧を超えると導通状態となり、抵抗３０５と抵抗３０６で分圧された電圧がゲート端子の閾値電圧以下になると非導通状態となる。電圧レベル検出部７０３は、シャントレギュレータ７０７、抵抗７０５、７０６、７１０を有している。商用交流電源１００の電圧は抵抗７０５と抵抗７０６により分圧される。シャントレギュレータ７０７は、抵抗７０５と抵抗７０６により分圧され、リファレンス端子に入力されるリファレンス端子電圧が閾値電圧（例えば２．５Ｖ）を超えると導通状態となる。シャントレギュレータ７０７が導通状態になると、トランジスタ７０４のエミッタ抵抗７０８とベース抵抗７０９に電流が流れることにより、トランジスタ７０４がオンする。なお、抵抗７０６に対して、シャントレギュレータ７０７のインピーダンスは大きくないため、シャントレギュレータ７０７のインピーダンスが、商用交流電源１００の電圧を抵抗７０５と抵抗７０６による分圧で生成される電圧に影響を与えてしまう。そこで、抵抗７０６に対して十分大きな抵抗値を有する抵抗７１０をシャントレギュレータ７０７のリファレンス端子と直列接続することによって、抵抗７０５と抵抗７０６の分圧への影響を抑えている。
また、商用交流電源１００の電圧は、オフタイミング調整部２０２にも入力され、コンデンサ２０７の電圧が、抵抗７０６とＧＮＤ間の電圧とダイオード２０８の動作電圧の和より大きくなるとダイオード２０８が導通する。これにより、シャントレギュレータ７０７のリファレンス端子に入力される電圧は、位相が遅れたローパスフィルタ（ＬＰＦ）回路と同位相の電圧となる。このとき、コンデンサ２０７の電圧が数十～９０ｄｅｇ（度）遅れで上昇するように、コンデンサ２０７と抵抗２０６で構成されるＬＰＦ回路のカットオフ周波数を決定する。動作モード切替え部７０２は、フォトカプラ７１２と、フォトカプラ７１２の発光ダイオードのアノード端子に接続された、電源電圧Ｖｃｃにプルアップされた抵抗７１１とを有している。また、フォトカプラ７１２の発光ダイオードのカソード端子は、ＣＰＵ１０５の入出力部（入出力端子）に接続されている。フォトカプラ７１２と接続されたＣＰＵ１０５の入出力部がローレベル（ＧＮＤと同電位）に設定されると、電源電圧Ｖｃｃ（＋３．３Ｖ）から抵抗７１１を介して、フォトカプラ７１２の発光ダイオードが導通する。このとき、トランジスタ７０４に並列に接続されているフォトカプラ７１２のフォトトランジスタが導通し、トランジスタ７０４の代わりに、フォトカプラ７１２を介してフォトカプラ１０１の発光ダイオードが導通する。一方、フォトカプラ７１２と接続されたＣＰＵ１０５の入出力部がハイレベル（＋３．３Ｖ）に設定されると、フォトカプラ７１２の発光ダイオードが非導通状態となる。
［交流電圧検出回路における特性値検出モードでの電圧波形］
図１６（ａ）は、図１５に示す交流電圧検出回路における、商用交流電源１００の電圧波形（細い実線）、シャントレギュレータ７０７のリファレンス端子の電圧波形（破線）、ＦＥＴ３０４のゲート端子電圧波形（点線）を示した図である。更に、図１６（ａ）は、図１５に示す交流電圧検出回路における、フォトカプラ１０１からＣＰＵ１０５のポートに出力される出力パルス波形（太い実線）を示した図である。なお、図１６（ａ）は、本実施例の回路のフォトカプラ７１２が導通時、すなわちＣＰＵ１０５の入出力部がローレベルに設定されている「特性値検出モード」における動作波形を示す。ここで、図１６（ａ）に示す商用交流電源の電圧は１００Ｖｒｍｓ、周波数は６０Ｈｚである。図１６（ａ）の縦軸は電圧（Ｖ）を示し、横軸は時間（ｓｅｃ（秒））を示す。なお、商用交流電源１００の電圧は、１／２０スケールで示している。また、ＦＥＴ３０４の動作状態は、ＦＥＴ３０４の導通状態をＯＮ、非導通状態をＯＦＦとして表記している。更に、シャントレギュレータ７０７の動作状態は、シャントレギュレータ７０７の導通状態をＯＮ、非導通状態をＯＦＦとして表記している。
図１６（ａ）は、図１５に示す交流電圧検出回路における、商用交流電源１００の電圧波形（細い実線）、シャントレギュレータ７０７のリファレンス端子の電圧波形（破線）、ＦＥＴ３０４のゲート端子電圧波形（点線）を示した図である。更に、図１６（ａ）は、図１５に示す交流電圧検出回路における、フォトカプラ１０１からＣＰＵ１０５のポートに出力される出力パルス波形（太い実線）を示した図である。なお、図１６（ａ）は、本実施例の回路のフォトカプラ７１２が導通時、すなわちＣＰＵ１０５の入出力部がローレベルに設定されている「特性値検出モード」における動作波形を示す。ここで、図１６（ａ）に示す商用交流電源の電圧は１００Ｖｒｍｓ、周波数は６０Ｈｚである。図１６（ａ）の縦軸は電圧（Ｖ）を示し、横軸は時間（ｓｅｃ（秒））を示す。なお、商用交流電源１００の電圧は、１／２０スケールで示している。また、ＦＥＴ３０４の動作状態は、ＦＥＴ３０４の導通状態をＯＮ、非導通状態をＯＦＦとして表記している。更に、シャントレギュレータ７０７の動作状態は、シャントレギュレータ７０７の導通状態をＯＮ、非導通状態をＯＦＦとして表記している。
図１６（ａ）において点線で示しているＦＥＴ３０４のゲート端子電圧が上昇して、閾値電圧を超えるとＦＥＴ３０４は導通する。その結果、フォトカプラ１０１の発光ダイオードが導通し、出力パルスの立ち下がりエッジが生成される。一方、ＦＥＴ３０４のゲート端子電圧が下降して閾値電圧より低くなると、ＦＥＴ３０４は非導通状態となり、フォトカプラ１０１の発光ダイオードが非導通状態となることによって、出力パルスの立ち上がりエッジが生成される。これは、トランジスタ７０４に並列に接続されているフォトカプラ７１２の受光部が常に導通している特性値検出モードであるため、ＦＥＴ３０４のみに依存してフォトカプラ１０１が導通状態、又は非導通状態となることを示している。更に、ＦＥＴ３０４は、商用交流電源１００の電圧が所定の電圧以上（概ね数Ｖ以上）の場合に導通状態となるように閾値電圧が設定されているため、ＦＥＴ３０４の導通・非導通の切り替わりにより商用交流電源１００のゼロクロスタイミングを検出できる。
図１６（ｂ）は、商用交流電源１００の電圧を８０Ｖｒｍｓから１４０Ｖｒｍｓまで２０Ｖ刻みで４段階に変化させたときの、シャントレギュレータ７０７のリファレンス端子の電圧（破線）、出力パルス波形（太い実線）の変化の様子を示した図である。図の見方については、前述した実施例１の図２（ｂ）と同様であり、ここでの説明は省略する。
出力パルスの立ち上がりエッジと、出力パルスの立ち下がりエッジは、どちらも商用交流電源１００の電圧が変化してもほぼ変わらない。これは、ＦＥＴ３０４の商用交流電源１００のゼロクロスタイミングで動作するために、商用交流電源１００の電圧変化による傾き（ｄｖ／ｄｔ）の違いの影響を殆ど受けないからである。一方、シャントレギュレータ７０７の導通により生成される出力パルスの立ち下がりエッジは、商用交流電源１００の電圧変化に応じて大きく変化する。ＣＰＵ１０５は、入力される２値のパルス信号の立ち上がりエッジ、あるいは立ち下がりエッジを検出することで、商用交流電源１００のゼロクロスタイミングを検出することができる。また、ＣＰＵ１０５は立ち上がりエッジ間の時間、あるいは立ち下がりエッジ間の時間を計測することで、商用交流電源１００の周波数を算出することができる。更に、ＣＰＵ１０５は、出力パルスのＨＩＧＨパルス幅（立ち上がりエッジ検出から立ち下がりエッジ検出までの出力パルスのハイレベルの時間）を計測し、ＣＰＵ１０５に記憶した周波数の半周期と比較する。それによって、商用交流電源１００のゼロクロスタイミングに対する、ＦＥＴ３０４が生成する立ち上がりエッジのずれ時間と立ち下がりエッジのずれ時間の和が算出されて、ＦＥＴ３０４の特性情報（α）を取得することができる。ＦＥＴ３０４が生成する立ち上がりエッジ、及び立ち下がりエッジのタイミングは、ＦＥＴ３０４等の個体差、動作温度、経年劣化等の影響で変化する。そのため、ＦＥＴ３０４の特性情報（α）を用いることで、ＦＥＴ３０４に起因するエッジ形成タイミングのばらつきをＣＰＵ１０５で補正することができる。
［交流電圧検出回路における電圧検出モードでの電圧波形］
図１７（ａ）は、図１５に示す交流電圧検出回路における、商用交流電源１００の電圧波形（細い実線）、シャントレギュレータ７０７のリファレンス端子の電圧波形（破線）、ＦＥＴ３０４のゲート端子電圧波形（薄い点線）を示した図である。更に、図１７（ａ）は、図１５に示す交流電圧検出回路における、フォトカプラ１０１からＣＰＵ１０５のポートに出力される出力パルス波形（太い実線）を示した図である。なお、図１７（ａ）は、本実施例の回路のフォトカプラ７１２が非導通時、すなわちＣＰＵ１０５の入出力部がハイレベルに設定されている「電圧検出モード」における動作波形を示す。ここで、図１６（ａ）に示す商用交流電源の電圧は１００Ｖｒｍｓ、周波数は６０Ｈｚである。図１７（ａ）の縦軸は電圧（Ｖ）を示し、横軸は時間（ｓｅｃ（秒））を示す。なお、商用交流電源１００の電圧は、１／２０スケールで示している。また、ＦＥＴ３０４の動作状態は、ＦＥＴ３０４の導通状態をＯＮ、非導通状態をＯＦＦとして表記している。更に、シャントレギュレータ７０７の動作状態は、シャントレギュレータ７０７の導通状態をＯＮ、非導通状態をＯＦＦとして表記している。
図１７（ａ）は、図１５に示す交流電圧検出回路における、商用交流電源１００の電圧波形（細い実線）、シャントレギュレータ７０７のリファレンス端子の電圧波形（破線）、ＦＥＴ３０４のゲート端子電圧波形（薄い点線）を示した図である。更に、図１７（ａ）は、図１５に示す交流電圧検出回路における、フォトカプラ１０１からＣＰＵ１０５のポートに出力される出力パルス波形（太い実線）を示した図である。なお、図１７（ａ）は、本実施例の回路のフォトカプラ７１２が非導通時、すなわちＣＰＵ１０５の入出力部がハイレベルに設定されている「電圧検出モード」における動作波形を示す。ここで、図１６（ａ）に示す商用交流電源の電圧は１００Ｖｒｍｓ、周波数は６０Ｈｚである。図１７（ａ）の縦軸は電圧（Ｖ）を示し、横軸は時間（ｓｅｃ（秒））を示す。なお、商用交流電源１００の電圧は、１／２０スケールで示している。また、ＦＥＴ３０４の動作状態は、ＦＥＴ３０４の導通状態をＯＮ、非導通状態をＯＦＦとして表記している。更に、シャントレギュレータ７０７の動作状態は、シャントレギュレータ７０７の導通状態をＯＮ、非導通状態をＯＦＦとして表記している。
図１７（ａ）に示すように、ＦＥＴ３０４のゲート端子電圧が上昇して閾値電圧を超えると、ＦＥＴ３０４は導通する。その後、シャントレギュレータ７０７は、リファレンス端子の電圧（図中、破線で表示）が閾値電圧を超えると導通状態となり、その結果、トランジスタ７０４のベース電流がシャントレギュレータ７０７を通じて流れることで、トランジスタ７０４がオンする。これにより、フォトカプラ１０１の発光ダイオードが導通して、出力パルスの立ち下がりエッジが生成される。なお、ＦＥＴ３０４が導通した後にシャントレギュレータ７０７が導通状態となるように、ＦＥＴ３０４のゲート端子の閾値電圧、及びシャントレギュレータ７０７のリファレンス端子の閾値電圧が設定されている。
また、シャントレギュレータ７０７のリファレンス端子電圧がシャントレギュレータ７０７の閾値電圧を超えるタイミングは、商用交流電源１００の電圧によって大きく異なる。そのため、出力パルスの立ち下がりエッジのタイミングは、商用交流電源１００の電圧によって大きく変化する。一方、ＦＥＴ３０４のゲート端子電圧が下がって、閾値電圧以下になると、ＦＥＴ３０４は非導通状態となる。その結果、フォトカプラ１０１の発光ダイオードが非導通状態となって、出力パルスの立ち上がりエッジを生成する。なお、シャントレギュレータ７０７は、ＦＥＴ３０４よりも遅いタイミングで動作するように、オフタイミング調整部２０２の定数が設定されている。電圧検出モードにおいて、ＦＥＴ３０４が生成するゼロクロスタイミングは、ＦＥＴ３０４が導通状態から非導通状態に変化するときに生成される出力パルスの立ち上がりエッジからのみ検出することができる。
図１７（ｂ）は、商用交流電源１００の電圧を８０Ｖｒｍｓから１４０Ｖｒｍｓまで２０Ｖ刻みで４段階に変化させたときの、シャントレギュレータ７０７のリファレンス端子の電圧（破線）、出力パルス波形（太い実線）の変化の様子を示した図である。図の見方については、前述した実施例１の図２（ｂ）と同様であり、ここでの説明は省略する。
図１６（ｂ）と同じように、フォトカプラ１０１の発光ダイオードが非導通状態となることで生成される出力パルスの立ち上がりエッジは、商用交流電源１００の電圧が変化してもほぼ変わらない。一方、シャントレギュレータ７０７が導通状態になることにより生成される出力パルスの立ち下がりエッジは、商用交流電源１００の電圧変化に応じて大きく変化する。シャントレギュレータ７０７の閾値電圧２．５Ｖと、ダイオード２０８が導通する以前のリファレンス端子電圧（２．５Ｖｐｅａｋ～４Ｖｐｅａｋ程度）とが互いに近い電圧である。そのため、商用交流電源１００の電圧変化にシャントレギュレータ７０７のリファレンス端子電圧の傾き（ｄｖ／ｄｔ）の影響を受けるからである。
［商用交流電源の電圧とＨＩＧＨパルス幅の関係］
また、図１８（ａ）は、本実施例の回路のフォトカプラ７１２が非導通時の電圧検出モードにおいて、商用交流電源１００の周波数が６０Ｈｚのときの商用交流電源１００の電圧と出力パルスのＨＩＧＨ（ハイレベル）パルス幅（Ｔ２）の関係を示した図である。四角形でのプロット（破線で表示）は、後述するばらつき補正を行う前の商用交流電源１００の電圧と、出力パルスのＨＩＧＨパルス幅の関係を示している。一方、三角形でのプロット（実線で表示）は、後述するばらつき補正を行った後の商用交流電源１００の電圧と、出力パルスのＨＩＧＨパルス幅の関係を示している。
また、図１８（ａ）は、本実施例の回路のフォトカプラ７１２が非導通時の電圧検出モードにおいて、商用交流電源１００の周波数が６０Ｈｚのときの商用交流電源１００の電圧と出力パルスのＨＩＧＨ（ハイレベル）パルス幅（Ｔ２）の関係を示した図である。四角形でのプロット（破線で表示）は、後述するばらつき補正を行う前の商用交流電源１００の電圧と、出力パルスのＨＩＧＨパルス幅の関係を示している。一方、三角形でのプロット（実線で表示）は、後述するばらつき補正を行った後の商用交流電源１００の電圧と、出力パルスのＨＩＧＨパルス幅の関係を示している。
ＣＰＵ１０５は、上述した特性値検出モードにおいて取得した、商用交流電源１００のゼロクロスタイミングに対する、ＦＥＴ３０４の立ち上がりエッジ及び立ち下がりエッジのずれ時間の和をＦＥＴ３０４の特性情報（α）としてメモリに記憶している。ＣＰＵ１０５は、メモリに記憶したＦＥＴ３０４の特性情報（α）に基づいて、商用交流電源１００のゼロクロスタイミングと立ち上がりエッジタイミングのずれ時間（α／２）を算出する。そして、ＣＰＵ１０５は、電圧検出モードで検出したＨＩＧＨパルス幅をずれ時間（α／２）を用いて補正することにより、ＦＥＴ３０４の特性情報（α）による影響を除外した補正後のＨＩＧＨパルス幅と商用交流電源の電圧の関係を求めることができる。
図１９は、商用交流電源１００の周期（Ｔ１）と、ＦＥＴ３０４の特性による商用交流電源１００のゼロクロスタイミングと立ち上がりエッジ及び立ち下がりエッジのタイミングのずれ時間（α）との関係を説明する図である。図１９において、上側の正弦波の電圧波形は、商用交流電源１００の電圧波形を示している。下側の図は、特性値検出モードでの出力パルス波形を示している。図１９より、特性値検出モードでの出力パルスのＨＩＧＨ（ハイレベル）パルス幅Ｔ３は、次のような時間である。すなわち、ＨＩＧＨパルス幅Ｔ３は、商用交流電源１００の周期（Ｔ１）の１／２（図中、Ｔ１／２で表示）に、立ち上がりエッジにおけるタイミングのずれ時間（α／２）と立ち下がりエッジにおけるタイミングのずれ時間（α／２）を加えた時間である。なお、ここでは、ＦＥＴ３０４が起因で生じる立ち上がりエッジタイミング及び立ち下がりエッジタイミングと商用交流電源１００のゼロクロスタイミングのずれ時間は、どちらもα／２としている。ただし、（α／２）ではなく、αと立ち上がりのずれ時間、又はαと立ち下がりのずれ時間と周波数の関係を示すテーブルや、補正式を用いてもよい。
本実施例の回路のフォトカプラ７１２導通時（電圧検出モード）、商用交流電源１００の周波数が６０Ｈｚにおいて、商用交流電源１００とＦＥＴ３０４の特性値（α）を補正後のＨＩＧＨパルス幅（Ｔ３）には、図１８（ａ）の実線で示す関係が成り立つ。なお、ＦＥＴ３０４はゲート端子に数Ｖ印加されることで導通状態になる設定にしているため、フォトカプラ１０１導通時の電圧は、商用交流電源１００のゼロクロス電圧よりも高くなる。これにより、フォトカプラ１０１の非導通状態の期間であるＨＩＧＨパルス幅が長くなるため、補正後のＨＩＧＨパルス幅は短くなる。
図１８（ｂ）は、本実施例の回路のフォトカプラ７１２が非導通時の電圧検出モードにおいて、商用交流電源１００の電源周波数が４５～６５Ｈｚのときの商用交流電源１００の電圧と補正後の出力パルスのＨＩＧＨパルス幅の関係を示した図である。図１８（ｂ）では、丸でのプロット（図中、破線で表示）は、商用交流電源１００の電源周波数が４５Ｈｚのときの商用交流電源１００の電圧と補正後の出力パルスのＨＩＧＨパルス幅の関係を示した図である。同様に、四角形でのプロット（図中、点線で表示）、三角形でのプロット（図中、一点鎖線で表示）、丸でのプロット（図中、実線で表示）、実線のみでの表示は、それぞれ電源周波数が５０、５５、６０、６５Ｈｚのときの関係を示した図である。プロットされた商用交流電源１００の交流電圧が一定のとき、電源周波数が低く（周期が長く）なるほど、出力パルスのＨＩＧＨパルス幅が長くなっている。また、商用交流電源１００の交流電圧とＨＩＧＨパルス幅は、電源周波数（周期）に大きく依存している。そのため、どの電源周波数においても、各周波数で検出した、電圧検出モードにおける出力パルスのＨＩＧＨパルス幅（Ｔ２）に対して、電源周波数が６０Ｈｚを基にした正規化係数ηを乗算して正規化する。これにより、電源周波数が６０ＨｚのときのＨＩＧＨパルス幅と交流電圧の関係を用いて、交流電圧値を算出することができる。立ち上がりエッジタイミングのずれ時間（α／２）によって補正したＨＩＧＨパルス幅に関しても、同様に正規化係数ηを用いて、正規化することが可能である。なお、正規化係数ηは、以下の（式１）を用いて算出することができる。
表２は、商用交流電源１００の交流電圧と、出力パルスにおける立ち上がりエッジタイミングのずれ時間（α／２）に基づいて補正したＨＩＧＨパルス幅と交流電圧との関係を示した表と、交流電圧を算出する近似式を示している。表２において、Ｔ４は、上述した（式１）により補正した電源周波数が６０ＨｚのときのＨＩＧＨパルス幅を示す。表２に示すように、電源周波数が６０Ｈｚにおける立ち上がりエッジタイミングのずれは、時間を補正した後のＨＩＧＨパルス幅（η×（Ｔ２－α／２））を、７領域に分けて線形補完した式で表すことができる。表２より、ＨＩＧＨパルス幅Ｔ４に対応する係数ａ、ｂを用いて、算出式Ｖａｃ［単位：ｒｍｓ］＝ａ×Ｔ４［単位：ｍｓ］＋ｂより商用交流電源１００の交流電圧を算出することができる。
［補正した電圧情報を算出する制御シーケンス］
図２０は、ＦＥＴ３０４の特性情報（α）を検出して、特性情報（α）を基に補正した電圧情報を算出する制御シーケンスを示すフローチャートであり、図２１に示す処理は、ＣＰＵ１０５により実行される。ステップ（以下、Ｓという）１００では、ＣＰＵ１０５は、入出力部をローレベルに設定し、動作モード切替え部７０２のフォトカプラ７１２を導通状態に設定する。Ｓ１０１では、ＣＰＵ１０５は、フォトカプラ７１２を導通状態に設定することにより、ＦＥＴ３０４の特性値を検出する特性値検出モードを開始する。Ｓ１０２では、ＣＰＵ１０５は、フォトカプラ１０１から出力され、入力ポートから入力される出力パルスの状態に基づいて、出力パルスがローレベルからハイレベルに変化する立ち上がりエッジ（第一のエッジ）を検出したかどうか判断する。ＣＰＵ１０５は、第一のエッジを検出したと判断した場合には、処理をＳ１０３に進め、第一のエッジを検出していないと判断した場合には、処理をＳ１０２に戻す。Ｓ１０３では、ＣＰＵ１０５は、フォトカプラ１０１から出力され、入力ポートから入力される出力パルスの状態に基づいて、出力パルスがハイレベルからローレベルに変化する立ち下がりエッジ（第三のエッジ）を検出したかどうか判断する。ＣＰＵ１０５は、第三のエッジを検出したと判断した場合には、処理をＳ１０４に進め、第三のエッジを検出していないと判断した場合には、処理をＳ１０３に戻す。Ｓ１０４では、ＣＰＵ１０５は、第一のエッジ及び第三のエッジを確定させ、更に、出力パルスの次の第一のエッジを検出する。
図２０は、ＦＥＴ３０４の特性情報（α）を検出して、特性情報（α）を基に補正した電圧情報を算出する制御シーケンスを示すフローチャートであり、図２１に示す処理は、ＣＰＵ１０５により実行される。ステップ（以下、Ｓという）１００では、ＣＰＵ１０５は、入出力部をローレベルに設定し、動作モード切替え部７０２のフォトカプラ７１２を導通状態に設定する。Ｓ１０１では、ＣＰＵ１０５は、フォトカプラ７１２を導通状態に設定することにより、ＦＥＴ３０４の特性値を検出する特性値検出モードを開始する。Ｓ１０２では、ＣＰＵ１０５は、フォトカプラ１０１から出力され、入力ポートから入力される出力パルスの状態に基づいて、出力パルスがローレベルからハイレベルに変化する立ち上がりエッジ（第一のエッジ）を検出したかどうか判断する。ＣＰＵ１０５は、第一のエッジを検出したと判断した場合には、処理をＳ１０３に進め、第一のエッジを検出していないと判断した場合には、処理をＳ１０２に戻す。Ｓ１０３では、ＣＰＵ１０５は、フォトカプラ１０１から出力され、入力ポートから入力される出力パルスの状態に基づいて、出力パルスがハイレベルからローレベルに変化する立ち下がりエッジ（第三のエッジ）を検出したかどうか判断する。ＣＰＵ１０５は、第三のエッジを検出したと判断した場合には、処理をＳ１０４に進め、第三のエッジを検出していないと判断した場合には、処理をＳ１０３に戻す。Ｓ１０４では、ＣＰＵ１０５は、第一のエッジ及び第三のエッジを確定させ、更に、出力パルスの次の第一のエッジを検出する。
Ｓ１０５では、ＣＰＵ１０５は、第一のエッジと次の第一のエッジを検出した時間（タイミング）に基づいて、商用交流電源１００に基づいて生成される出力パルスの周波数情報（Ｔ１）を算出する。更に、ＣＰＵ１０５は、第一のエッジと第三のエッジを検出した時間（タイミング）に基づいて、特性値検出モードでの出力パルスのＨＩＧＨパルス幅（Ｔ３）を算出する。Ｓ１０６では、算出した出力パルスの周波数情報（Ｔ１）及びＨＩＧＨパルス幅（Ｔ３）に基づいて、ＦＥＴ３０４における立ち上がりエッジ及び立ち下がりエッジのタイミングのずれ時間である特性情報（α）を算出して、ＣＰＵ１０５のメモリに記憶する。
Ｓ１０７では、ＣＰＵ１０５は、入出力部をハイレベルに設定し、動作モード切替え部７０２のフォトカプラ７１２を非導通状態に設定する。Ｓ１０８では、ＣＰＵ１０５は、フォトカプラ７１２を導通状態から非導通状態に設定することにより、電圧検出モードを開始する。Ｓ１０９では、ＣＰＵ１０５は、フォトカプラ１０１から出力され、入力ポートに入力される出力パルスの状態に基づいて、出力パルスがローレベルからハイレベルに変化する立ち上がりエッジ（第一のエッジ）を検出したかどうか判断する。ＣＰＵ１０５は、第一のエッジを検出したと判断した場合には、処理をＳ１１０に進め、第一のエッジを検出していないと判断した場合には、処理をＳ１０９に戻す。Ｓ１１０では、ＣＰＵ１０５は、フォトカプラ１０１から出力される出力パルスの状態に基づいて、出力パルスがハイレベルからローレベルに変化する立ち下がりエッジ（第二のエッジ）を検出したかどうか判断する。ＣＰＵ１０５は、第二のエッジを検出したと判断した場合には、処理をＳ１１１に進め、第二のエッジを検出していないと判断した場合には、処理をＳ１１０に戻す。Ｓ１１１では、ＣＰＵ１０５は、第一のエッジ及び第二のエッジを確定させる。
Ｓ１１２では、ＣＰＵ１０５は、ＣＰＵ１０５は、第一のエッジと第二のエッジを検出した時間（タイミング）に基づいて、電圧検出モードでの出力パルスのＨＩＧＨパルス幅（Ｔ２）を算出する。Ｓ１１３では、算出したＨＩＧＨパルス幅（Ｔ２）とメモリに記憶したＦＥＴ３０４の特性情報（α）に基づいて、ＨＩＧＨパルス幅（Ｔ２）の補正（＝Ｔ２－α／２）を行う。Ｓ１１４では、ＣＰＵ１０５は、補正したＨＩＧＨパルス幅の正規化を行い、正規化したＨＩＧＨパルス幅（Ｔ４）（＝（Ｔ２－α／２）×正規化係数η）を算出する。Ｓ１１５では、ＣＰＵ１０５は、予めメモリに記憶している、上述した表２の情報と、正規化したＨＩＧＨパルス幅（Ｔ４）と、表２に示す近似式を用いて、商用交流電源１００の交流電圧を取得し、処理を終了する。なお、特性情報（α）は交流電圧値の補正だけでなく、定着器のヒーターを駆動する概ゼロクロスタイミングの精度向上等にも利用することができる。
以上説明したように、本実施例によれば、交流電圧のゼロクロスタイミングと交流電圧の電圧値を１つの信号に重畳することができる。
実施例８では、時定数により、特性値検出モードと電圧検出モードの２つの動作モードを切り替えることで、実施例７に比べてＣＰＵ１０５のポート数を削減できる回路構成について説明する。なお、上述した実施例１～７と同一部分については、説明は省略する。
［交流電圧検出回路の回路構成］
図２１は、本実施例の交流電圧検出回路の回路構成を示す回路図である。本実施例の交流電圧検出回路は、実施例７のゼロクロス検出回路７００と類似する回路素子で構成されたゼロクロス検出回路８００と、実施例７で用いた電圧検出回路７０１と、電圧論理反転部８０１と、動作モード切替え部８０２と、を有している。電圧論理反転部８０１は、トランジスタ８０６、抵抗８０３、８０４、８０５から構成されている。動作モード切替え部８０２は、時定数に依存して動作モードの切替えを行い、ダイオード８０７、８１５、ツェナーダイオード８１０、８１３、トランジスタ８０９、８１４、抵抗８０８、８１１、コンデンサ８１２を有している。本実施例の回路は、ゼロクロス検出回路８００のフォトカプラ１０１に、実施例７の電圧検出回路７０１と電圧論理反転部８０１を並列に接続し、実施例７の動作モード切替え部７０２を時定数に依存する動作モード切替え部８０２に変更した構成を有している。
図２１は、本実施例の交流電圧検出回路の回路構成を示す回路図である。本実施例の交流電圧検出回路は、実施例７のゼロクロス検出回路７００と類似する回路素子で構成されたゼロクロス検出回路８００と、実施例７で用いた電圧検出回路７０１と、電圧論理反転部８０１と、動作モード切替え部８０２と、を有している。電圧論理反転部８０１は、トランジスタ８０６、抵抗８０３、８０４、８０５から構成されている。動作モード切替え部８０２は、時定数に依存して動作モードの切替えを行い、ダイオード８０７、８１５、ツェナーダイオード８１０、８１３、トランジスタ８０９、８１４、抵抗８０８、８１１、コンデンサ８１２を有している。本実施例の回路は、ゼロクロス検出回路８００のフォトカプラ１０１に、実施例７の電圧検出回路７０１と電圧論理反転部８０１を並列に接続し、実施例７の動作モード切替え部７０２を時定数に依存する動作モード切替え部８０２に変更した構成を有している。
ゼロクロス検出回路８００は、半波整流平滑回路３０３で生成される直流電圧が、フォトカプラ１０１の直流電圧源として機能し、電流制限抵抗１０３とＦＥＴ３０４を介してフォトカプラ１０１の発光ダイオードが導通状態となる。電圧論理反転部８０１は、電圧検出回路７０１のシャントレギュレータ７０７が非導通状態になると、次のように動作する。すなわち、半波整流平滑回路３０３で生成される直流電圧により、シャントレギュレータ７０７の電流制限抵抗８０３、トランジスタのベース抵抗８０４及びコレクタ抵抗８０５に電流が流れ、トランジスタ８０６がオンする。一方、電圧検出回路７０１のシャントレギュレータ７０７が導通すると、トランジスタ８０６のベース端子に電流が流れなくなって、トランジスタ８０６はオフする。電圧検出回路７０１のシャントレギュレータ７０７により、トランジスタ８０６のオン（導通状態）、オフ（非導通状態）が制御される。これにより、商用交流電源１００の交流電圧に対するフォトカプラ１０１の導通、非導通タイミングの論理が、電圧検出回路７０１のみで制御する場合と比べて反転する。動作モード切替え部８０２は、商用交流電源１００の交流電圧が入力されて、交流電圧が上昇すると、ダイオード８０７、電流制限抵抗８０８を通じてトランジスタ８０９のベース端子に電流が流れて、トランジスタ８０９がオンし、数百μＡ程度の電流が流れる。一方、商用交流電源１００の交流電圧が下降すると、ダイオード８０７が非導通となり、トランジスタ８０９にベース電流が流れなくなるため、トランジスタ８０９はオフする。また、商用交流電源１００から交流電圧が入力されると、電流制限抵抗８１１を通じて、コンデンサ８１２にも電流が流れる。本実施例では、電流制限抵抗８１１とコンデンサ８１２による時定数を大きく設定している。そのため、商用交流電源１００からの交流電圧の入力開始から一定の時間（例えば３００ｍｓｅｃ）が経過した後に、コンデンサ８１２の電圧がツェナーダイオード８１３の動作電圧（ツェナー電圧）よりも高くなり、ツェナーダイオード８１３が導通状態になる。これにより、トランジスタ８１４にベース電流が流れて、トランジスタ８１４がオンする。そして、ダイオード８０７と電流制限抵抗８０８に流れる電流の大半が、ダイオード８１５とトランジスタ８１４に流れる。これにより、トランジスタ８０９のベース端子に流れる電流が極端に減少するため、トランジスタ８０９に流れる電流は数μＡ程度にまで減少する。なお、ツェナーダイオード８１０は、トランジスタ８０９とトランジスタ８１４の過電圧保護の働きをし、ツェナーダイオード８１３は、商用交流電源１００が負の電圧のときに、電流が逆流することを防止する働きをする。
［交流電圧検出回路における電圧検出モードでの電圧波形］
図２２（ａ）は、図２１に示す交流電圧検出回路における、商用交流電源１００の電圧波形（細い実線）、シャントレギュレータ７０７のリファレンス端子の電圧波形（破線）、ＦＥＴ３０４のゲート端子電圧波形（点線）を示した図である。更に、図２２（ａ）は、図２１に示す交流電圧検出回路における、フォトカプラ１０１からＣＰＵ１０５のポートに出力される出力パルス波形（太い実線）を示した図である。なお、図２２（ａ）は、本実施例の回路のトランジスタ８０９が導通時の「特性値検出モード」における動作波形を示す。ここで、図２２（ａ）に示す商用交流電源の電圧は１００Ｖｒｍｓ、周波数は５０Ｈｚである。図２２（ａ）の縦軸は電圧（Ｖ）を示し、横軸は時間（ｓｅｃ（秒））を示す。なお、商用交流電源１００の電圧は、１／２０スケールで示している。また、ＦＥＴ３０４の動作状態は、ＦＥＴ３０４の導通状態をＯＮ、非導通状態をＯＦＦとして表記している。更に、シャントレギュレータ７０７の動作状態は、シャントレギュレータ７０７の導通状態をＯＮ、非導通状態をＯＦＦとして表記している。そして、トランジスタ８０６の動作状態は、トランジスタ８０６のオン状態をＯＮ、オフ状態をＯＦＦで表記している。
図２２（ａ）は、図２１に示す交流電圧検出回路における、商用交流電源１００の電圧波形（細い実線）、シャントレギュレータ７０７のリファレンス端子の電圧波形（破線）、ＦＥＴ３０４のゲート端子電圧波形（点線）を示した図である。更に、図２２（ａ）は、図２１に示す交流電圧検出回路における、フォトカプラ１０１からＣＰＵ１０５のポートに出力される出力パルス波形（太い実線）を示した図である。なお、図２２（ａ）は、本実施例の回路のトランジスタ８０９が導通時の「特性値検出モード」における動作波形を示す。ここで、図２２（ａ）に示す商用交流電源の電圧は１００Ｖｒｍｓ、周波数は５０Ｈｚである。図２２（ａ）の縦軸は電圧（Ｖ）を示し、横軸は時間（ｓｅｃ（秒））を示す。なお、商用交流電源１００の電圧は、１／２０スケールで示している。また、ＦＥＴ３０４の動作状態は、ＦＥＴ３０４の導通状態をＯＮ、非導通状態をＯＦＦとして表記している。更に、シャントレギュレータ７０７の動作状態は、シャントレギュレータ７０７の導通状態をＯＮ、非導通状態をＯＦＦとして表記している。そして、トランジスタ８０６の動作状態は、トランジスタ８０６のオン状態をＯＮ、オフ状態をＯＦＦで表記している。
商用交流電源１００からの交流電圧が入力開始してから、コンデンサ８１２の電圧がツェナーダイオード８１３の動作電圧以下であるとき、すなわち、トランジスタ８１４がオフ時のときには、特性値検出モードの動作を開始する。商用交流電源１００の交流電圧が上昇し、数Ｖ以上になるとトランジスタ８０９がオンし、これにより、トランジスタ８０６のベース抵抗８０４にトランジスタ８０６がオンするために必要な電流が流れなくなるため、トランジスタ８０６はオフする。更に、商用交流電源１００の交流電圧が上昇すると、ＦＥＴ３０４のゲート端子電圧が上昇し、閾値電圧を超えるとＦＥＴ３０４は導通状態となり、フォトカプラ１０１の発光ダイオードが導通状態となり、出力パルスの立ち下がりエッジが生成される。一方、ＦＥＴ３０４のゲート端子電圧が下がり、閾値電圧以下になるとＦＥＴ３０４は非導通状態となり、フォトカプラ１０１の発光ダイオードに電流が流れなくなって、出力パルスの立ち上がりエッジが生成される。なお、ＦＥＴ３０４は、商用交流電源１００に対する動作電圧を、トランジスタ８０９よりも高く設定されている。更に、商用交流電源１００の交流電圧が下降し、数Ｖ以下になると、ダイオード８０７が非導通状態となって、トランジスタ８０９のベース端子に電流が流れなくなることによって、トランジスタ８０９はオフとなる。なお、トランジスタ８０６がオフした後にＦＥＴ３０４が導通状態となるように、電圧検出回路７０１の定数設定が行われている。
図２２（ｂ）は、商用交流電源１００の電圧を８０Ｖｒｍｓから１４０Ｖｒｍｓまで２０Ｖ刻みで４段階に変化させたときの、シャントレギュレータ７０７のリファレンス端子の電圧（破線）、出力パルス波形（太い実線）の変化の様子を示した図である。図の見方については、前述した実施例１の図２（ｂ）と同様であり、ここでの説明は省略する。
また、図２２（ｂ）に示す動作は、実施例７の図１６（ｂ）と類似の動作をしている。特性値検出モードで動作中に、ＣＰＵ１０５は立ち上がりエッジ間の時間と、立ち上がりエッジと立ち下がりエッジとの間の時間を計測することで、商用交流電源１００の周波数とＨＩＧＨパルス幅を算出することができる。その結果、実施例７の図２０に示した処理と同様の手法を用いてＦＥＴ３０４の特性情報（α）を算出することが可能である。
［交流電圧検出回路における電圧検出モードでの電圧波形］
図２３（ａ）は、図２１に示す交流電圧検出回路における、商用交流電源１００の電圧波形（細い実線）、シャントレギュレータ７０７のリファレンス端子の電圧波形（破線）、ＦＥＴ３０４のゲート端子電圧波形（点線）を示した図である。更に、図２３（ａ）は、図２１に示す交流電圧検出回路における、フォトカプラ１０１からＣＰＵ１０５のポートに出力される出力パルス波形（太い実線）を示した図である。なお、図２３（ａ）は、本実施例の回路のトランジスタ８０９が非導通時の電圧検出モードにおける動作波形を示す。ここで、図２３（ａ）に示す商用交流電源の電圧は１００Ｖｒｍｓ、周波数は５０Ｈｚである。図２３（ａ）の縦軸は電圧（Ｖ）を示し、横軸は時間（ｓｅｃ（秒））を示す。なお、商用交流電源１００の電圧は、１／２０スケールで示している。また、ＦＥＴ３０４の動作状態は、ＦＥＴ３０４の導通状態をＯＮ、非導通状態をＯＦＦとして表記している。更に、シャントレギュレータ７０７の動作状態は、シャントレギュレータ７０７の導通状態をＯＮ、非導通状態をＯＦＦとして表記している。そして、トランジスタ８０６の動作状態は、トランジスタ８０６のオン状態をＯＮ、オフ状態をＯＦＦで表記している。
図２３（ａ）は、図２１に示す交流電圧検出回路における、商用交流電源１００の電圧波形（細い実線）、シャントレギュレータ７０７のリファレンス端子の電圧波形（破線）、ＦＥＴ３０４のゲート端子電圧波形（点線）を示した図である。更に、図２３（ａ）は、図２１に示す交流電圧検出回路における、フォトカプラ１０１からＣＰＵ１０５のポートに出力される出力パルス波形（太い実線）を示した図である。なお、図２３（ａ）は、本実施例の回路のトランジスタ８０９が非導通時の電圧検出モードにおける動作波形を示す。ここで、図２３（ａ）に示す商用交流電源の電圧は１００Ｖｒｍｓ、周波数は５０Ｈｚである。図２３（ａ）の縦軸は電圧（Ｖ）を示し、横軸は時間（ｓｅｃ（秒））を示す。なお、商用交流電源１００の電圧は、１／２０スケールで示している。また、ＦＥＴ３０４の動作状態は、ＦＥＴ３０４の導通状態をＯＮ、非導通状態をＯＦＦとして表記している。更に、シャントレギュレータ７０７の動作状態は、シャントレギュレータ７０７の導通状態をＯＮ、非導通状態をＯＦＦとして表記している。そして、トランジスタ８０６の動作状態は、トランジスタ８０６のオン状態をＯＮ、オフ状態をＯＦＦで表記している。
商用交流電源１００の交流電圧の入力が開始されると、コンデンサ８１２の電圧が上昇し、コンデンサ８１２の電圧がツェナーダイオード８１３の動作電圧（ツェナー電圧）以上になると、ツェナーダイオード８１３が導通状態となる。そして、ツェナーダイオード８１３を介して、トランジスタ８１４のベース端子にベース電流が流れて、トランジスタ８１４がオンする。トランジスタ８１４がオンすると、トランジスタ８０９に流れる電流が極端に減少して、トランジスタ８０９はオフ状態となり、商用交流電源１００に関係なく、トランジスタ８０６はトランジスタ８０９の影響を受けなくなるため、電圧検出モードが開始される。そして、商用交流電源１００の交流電圧が上昇すると、ＦＥＴ３０４のゲート端子電圧が上昇し、閾値電圧を超えると導通状態となり。その後、シャントレギュレータ７０７が閾値電圧を超えると、シャントレギュレータ７０７が動作する。その結果、トランジスタ８０６のベース端子に電流が流れなくなり、トランジスタ８０６がオフすることによって、フォトカプラ１０１の発光ダイオードが導通状態となり、出力パルスの立ち下がりエッジが生成される。次に、商用交流電源１００の交流電圧が低下すると、ＦＥＴ３０４のゲート端子電圧が閾値電圧以下となり、ＦＥＴ３０４が非導通状態となることで、フォトカプラ１０１の発光ダイオードに電流が流れなくなって、出力パルスの立ち上がりエッジが生成される。そのため、ＦＥＴ３０４が導通状態から非導通になるときに、ＦＥＴ３０４が生成する出力パルスの立ち上がりエッジでゼロクロスタイミングを検出することができる。一方、シャントレギュレータ７０７のリファレンス端子電圧がシャントレギュレータ７０７の閾値電圧を超える時間（タイミング）は、商用交流電源１００の電圧によって大きく異なる。そのため、出力パルスの立ち下がりエッジのタイミングは商用交流電源１００の電圧によって大きく変化する。
図２３（ｂ）は、商用交流電源１００の電圧を８０Ｖｒｍｓから１４０Ｖｒｍｓまで２０Ｖ刻みで４段階に変化させたときの、シャントレギュレータ７０７のリファレンス端子の電圧（破線）、出力パルス波形（太い実線）の変化の様子を示した図である。図の見方については、前述した実施例１の図２（ｂ）と同様であり、ここでの説明は省略する。また、図２３（ｂ）に示す動作は、実施例７の図１７（ｂ）と類似の動作をしている。
以上説明した図２２（ａ）の特性値検出モード、及び図２３（ａ）の電圧検出モードの動作をさせることで、実施例７と同様の方法でＦＥＴ３０４の特性情報（α）を基に、補正した交流電圧値を算出することが可能である。
以上説明したように、本実施例によれば、交流電圧のゼロクロスタイミングと交流電圧の電圧値を１つの信号に重畳することができる。
実施例９では、検査装置等を接続した際に、フォトカプラの特性情報を検出し、検出された特性値を用いて電圧情報を補正することにより、高精度に電圧を検出する回路構成について説明する。
［交流電圧検出回路の回路構成］
図２４は、本実施例の交流電圧検出回路の回路構成を示す回路図である。本実施例の回路は、交流電圧をフォトカプラ１０１の駆動源としている実施例１の回路において、電圧検出回路１０６を高精度の電圧検出が可能な実施例７の電圧検出回路７０１に変更した回路構成を有している。本実施例では、検査装置等で外部回路９００に接続することで、シャントレギュレータ７０７のアノード端子とカソード端子間を短絡することができる。また、ＣＰＵ１０５は、フォトカプラ１０１の特性情報を記憶するメモリ９０１を有している。
図２４は、本実施例の交流電圧検出回路の回路構成を示す回路図である。本実施例の回路は、交流電圧をフォトカプラ１０１の駆動源としている実施例１の回路において、電圧検出回路１０６を高精度の電圧検出が可能な実施例７の電圧検出回路７０１に変更した回路構成を有している。本実施例では、検査装置等で外部回路９００に接続することで、シャントレギュレータ７０７のアノード端子とカソード端子間を短絡することができる。また、ＣＰＵ１０５は、フォトカプラ１０１の特性情報を記憶するメモリ９０１を有している。
［交流電圧検出回路における外部回路を接続したときの電圧波形］
図２５（ａ）は、図２４に示す交流電圧検出回路における、商用交流電源１００の電圧波形（細い実線）、シャントレギュレータ７０７のリファレンス端子の電圧波形（破線）を示した図である。更に、図２５（ａ）は、図２４に示す交流電圧検出回路における、フォトカプラ１０１からＣＰＵ１０５のポートに出力される出力パルス波形（太い実線）を示した図である。なお、図２５（ａ）は、外部回路９００を接続したとき（シャントレギュレータ７０７のアノード端子とカソード端子間を短絡したとき）の本実施例の回路の動作波形を示す。図２５（ａ）の縦軸は電圧（Ｖ）を示し、横軸は時間（ｓｅｃ（秒））を示す。なお、商用交流電源１００の電圧は、１／２０スケールで示している。また、フォトカプラ１０１の動作状態は、フォトカプラ１０１の導通状態をＯＮ、非導通状態をＯＦＦとして表記している。更に、シャントレギュレータ７０７の動作状態は、シャントレギュレータ７０７の導通状態をＯＮ、非導通状態をＯＦＦとして表記している。
図２５（ａ）は、図２４に示す交流電圧検出回路における、商用交流電源１００の電圧波形（細い実線）、シャントレギュレータ７０７のリファレンス端子の電圧波形（破線）を示した図である。更に、図２５（ａ）は、図２４に示す交流電圧検出回路における、フォトカプラ１０１からＣＰＵ１０５のポートに出力される出力パルス波形（太い実線）を示した図である。なお、図２５（ａ）は、外部回路９００を接続したとき（シャントレギュレータ７０７のアノード端子とカソード端子間を短絡したとき）の本実施例の回路の動作波形を示す。図２５（ａ）の縦軸は電圧（Ｖ）を示し、横軸は時間（ｓｅｃ（秒））を示す。なお、商用交流電源１００の電圧は、１／２０スケールで示している。また、フォトカプラ１０１の動作状態は、フォトカプラ１０１の導通状態をＯＮ、非導通状態をＯＦＦとして表記している。更に、シャントレギュレータ７０７の動作状態は、シャントレギュレータ７０７の導通状態をＯＮ、非導通状態をＯＦＦとして表記している。
図２５（ａ）に示すように、フォトカプラ１０１は、商用交流電源１００の電圧が所定の電圧以上（概ね数Ｖ以上）の場合に導通状態となる。したがって、フォトカプラ１０１の導通・非導通状態の切り替わりにより、商用交流電源１００のゼロクロスタイミングを検出することができる。更に、図２５（ａ）に示すような動作時に、実施例７の図２０に示した処理と同様の手法を用いて、フォトカプラ１０１の特性情報（α）を検出し、メモリ９０１に記憶する。
図２５（ｂ）は、商用交流電源１００の電圧を８０Ｖｒｍｓから１４０Ｖｒｍｓまで２０Ｖ刻みで４段階に変化させたときの、シャントレギュレータ７０７のリファレンス端子の電圧（破線）、出力パルス波形（太い実線）の変化の様子を示した図である。図の見方については、前述した実施例１の図２（ｂ）と同様であり、ここでの説明は省略する。また、図２５（ｂ）に示す動作は、実施例７の図１６（ｂ）と類似の動作をしている。
［交流電圧検出回路における外部回路を接続していないときの電圧波形］
図２６（ａ）は、図２４に示す交流電圧検出回路における、商用交流電源１００の電圧波形（細い実線）、シャントレギュレータ７０７のリファレンス端子の電圧波形（破線）を示した図である。更に、図２６（ａ）は、図２４に示す交流電圧検出回路における、フォトカプラ１０１からＣＰＵ１０５のポートに出力される出力パルス波形（太い実線）を示した図である。なお、図２６（ａ）は、外部回路９００を接続していないときの本実施例の回路の動作波形を示す。図２６（ａ）の縦軸は電圧（Ｖ）を示し、横軸は時間（ｓｅｃ（秒））を示す。なお、商用交流電源１００の電圧は、１／２０スケールで示している。また、フォトカプラ１０１の動作状態は、フォトカプラ１０１の導通状態をＯＮ、非導通状態をＯＦＦとして表記している。更に、シャントレギュレータ７０７の動作状態は、シャントレギュレータ７０７の導通状態をＯＮ、非導通状態をＯＦＦとして表記している。
図２６（ａ）は、図２４に示す交流電圧検出回路における、商用交流電源１００の電圧波形（細い実線）、シャントレギュレータ７０７のリファレンス端子の電圧波形（破線）を示した図である。更に、図２６（ａ）は、図２４に示す交流電圧検出回路における、フォトカプラ１０１からＣＰＵ１０５のポートに出力される出力パルス波形（太い実線）を示した図である。なお、図２６（ａ）は、外部回路９００を接続していないときの本実施例の回路の動作波形を示す。図２６（ａ）の縦軸は電圧（Ｖ）を示し、横軸は時間（ｓｅｃ（秒））を示す。なお、商用交流電源１００の電圧は、１／２０スケールで示している。また、フォトカプラ１０１の動作状態は、フォトカプラ１０１の導通状態をＯＮ、非導通状態をＯＦＦとして表記している。更に、シャントレギュレータ７０７の動作状態は、シャントレギュレータ７０７の導通状態をＯＮ、非導通状態をＯＦＦとして表記している。
商用交流電源１００の交流電圧が上昇すると、シャントレギュレータ７０７のリファレンス端子電圧が上昇し、閾値電圧を超えて導通した後、フォトカプラ１０１の発光ダイオードが導通状態となり、出力パルスの立ち下がりエッジが生成される。商用交流電源１００の交流電圧が下降すると、フォトカプラ１０１の発光ダイオードの両端の電圧が下降することによって、フォトカプラ１０１の発光ダイオードが非導通状態となり、出力パルスの立ち上がりエッジが生成される。
図２６（ｂ）は、商用交流電源１００の電圧を８０Ｖｒｍｓから１４０Ｖｒｍｓまで２０Ｖ刻みで４段階に変化させたときの、シャントレギュレータ７０７のリファレンス端子の電圧（破線）、出力パルス波形（太い実線）の変化の様子を示した図である。図の見方については、前述した実施例１の図２（ｂ）と同様であり、ここでの説明は省略する。また、図２５（ｂ）に示す動作は、実施例７の図１６（ｂ）と類似の動作をしている。
図２６（ａ）に示す動作時に、実施例７の図２０に示した処理と同様の手法を用いて、商用交流電源１００の電源周波数と、電圧情報を含む出力パルスのＨＩＧＨパルス幅を算出することができる。更に、ＣＰＵ１０５は、上述したメモリ９０１に記憶したフォトカプラ１０１の特性情報（α）を読み出し、算出した出力パルスのＨＩＧＨパルス幅と周波数情報を用いて、補正したＨＩＧＨパルス幅を算出する。これにより、フォトカプラ１０１の特性情報（α）の影響を受けない交流電圧情報を取得することができる。
以上説明したように、本実施例によれば、交流電圧のゼロクロスタイミングと交流電圧の電圧値を１つの信号に重畳することができる。
実施例１０では、実施例３の回路（図７参照）において、入力電圧を基準にして動作する素子の特性ばらつきを検出し、検出した特性情報に基づいて、出力パルスの電圧情報を補正する手法について説明する。
［交流電圧検出回路の回路構成］
図２７は、本実施例の交流電圧検出回路の回路構成を示す回路図である。本実施例の回路は、前述した実施例３の回路構成（図７参照）に、ＦＥＴ３０４のドレイン端子とソース端子との間を短絡する外部回路１００１を追加した回路構成である。本実施例では、外部回路１００１を接続することにより、ＦＥＴ３０４のドレイン端子とソース端子間が短絡される。ＦＥＴ３０４のドレイン端子とソース端子間を短絡させることで、フォトカプラ１０１の発光ダイオードはＦＥＴ３０４のゲート端子電圧に関係なく、導通状態となる。また、ＣＰＵ１０５は、フォトカプラ１０１の特性情報を記憶するメモリ１０００を有している。
図２７は、本実施例の交流電圧検出回路の回路構成を示す回路図である。本実施例の回路は、前述した実施例３の回路構成（図７参照）に、ＦＥＴ３０４のドレイン端子とソース端子との間を短絡する外部回路１００１を追加した回路構成である。本実施例では、外部回路１００１を接続することにより、ＦＥＴ３０４のドレイン端子とソース端子間が短絡される。ＦＥＴ３０４のドレイン端子とソース端子間を短絡させることで、フォトカプラ１０１の発光ダイオードはＦＥＴ３０４のゲート端子電圧に関係なく、導通状態となる。また、ＣＰＵ１０５は、フォトカプラ１０１の特性情報を記憶するメモリ１０００を有している。
［交流電圧検出回路における電圧波形］
図２８（ａ）は、図２７に示す交流電圧検出回路における商用交流電源１００の電圧波形（細い実線）、ＦＥＴ３１２のゲート端子の電圧波形（破線）、フォトカプラ１０１からＣＰＵ１０５のポートに出力される出力パルス波形（太い実線）を示した図である。図２８（ａ）は、外部回路１００１を接続して、ＦＥＴ３０４を短絡した状態での電圧波形を示している。図２８（ａ）の縦軸は電圧（Ｖ）を示し、横軸は時間（ｓｅｃ（秒））を示す。なお、商用交流電源１００の電圧は、１／２０スケールで示している。また、ＦＥＴ３１２の動作状態は、ＦＥＴ３１２の導通状態をＯＮ、非導通状態をＯＦＦとして表記している。
図２８（ａ）は、図２７に示す交流電圧検出回路における商用交流電源１００の電圧波形（細い実線）、ＦＥＴ３１２のゲート端子の電圧波形（破線）、フォトカプラ１０１からＣＰＵ１０５のポートに出力される出力パルス波形（太い実線）を示した図である。図２８（ａ）は、外部回路１００１を接続して、ＦＥＴ３０４を短絡した状態での電圧波形を示している。図２８（ａ）の縦軸は電圧（Ｖ）を示し、横軸は時間（ｓｅｃ（秒））を示す。なお、商用交流電源１００の電圧は、１／２０スケールで示している。また、ＦＥＴ３１２の動作状態は、ＦＥＴ３１２の導通状態をＯＮ、非導通状態をＯＦＦとして表記している。
本実施例では、フォトカプラ１０１の発光ダイオードの導通、非導通タイミングは、電圧検出回路３０８のＦＥＴ３１２の導通、非導通タイミングに依存して決まる。商用交流電源１００の交流電圧が下がると、ＦＥＴ３１２のゲート端子電圧が下降し、ＦＥＴ３１２のゲート端子の閾値電圧を下回った時点で、ＦＥＴ３１２は非導通状態となる。その結果、フォトカプラ１０１の発光ダイオードが導通状態となり、出力パルスの立ち下がりエッジが生成される。一方、商用交流電源１００の交流電圧が上昇すると、ＨＰＦ（ハイパスフィルタ）回路３１１を通過して進んだＦＥＴ３１２のゲート端子電圧が上昇し、ＦＥＴ３１２のゲート端子の閾値電圧を上回った時点で、ＦＥＴ３１２は導通状態となる。その結果、フォトカプラ１０１が非導通状態となり、出力パルスの立ち上がりエッジが生成される。
図２８（ｂ）は、商用交流電源１００の電圧を８０Ｖｒｍｓから１４０Ｖｒｍｓまで２０Ｖ刻みで４段階に変化させたときの、ＦＥＴ３１２のゲート端子電圧（破線）、出力パルス波形（太い実線）の変化の様子を示した図である。図の見方については、前述した図２（ｂ）と同様であり、ここでの説明は省略する。立ち上がり、立ち下がりタイミングは商用交流電源１００の電圧に応じて大きく変化している。これは、立ち上がりタイミングを形成するＦＥＴ３１２の導通タイミングと、立ち下がりタイミングを形成するＦＥＴ３１２の非導通タイミングが、商用交流電源１００の交流電圧の傾きに応じて変化するためである。
図２８（ａ）の動作時に、ＣＰＵ１０５で出力パルスの立ち上がり・立ち下がりエッジのタイミングを測定し、商用交流電源１００の電源周波数と出力パルスのＨＩＧＨパルス幅を算出する。同時に、電圧計で商用交流電源１００の入力電圧を計測する。ＣＰＵ１０５は、商用交流電源１００の入力電圧及び商用交流電源１００の電源周波数に対応する基準ＨＩＧＨパルス幅を対応付けたテーブルを予めＣＰＵ１０５内部のメモリに保持しておく。そして、ＣＰＵ１０５は、テーブルより、電圧計で検出した入力電圧と算出した電源周波数に対応する基準ＨＩＧＨパルス幅を取得し、ＣＰＵ１０５で算出したＨＩＧＨパルス幅と取得した基準ＨＩＧＨパルス幅とを比較する。ＣＰＵ１０５は、２つのＨＩＧＨパルス幅の差分を特性情報（β）としてメモリ１０００に記憶する。ＣＰＵ１０５は、メモリ１０００に記憶した特性情報（β）を用いて、測定した出力パルスの立ち上がりエッジ・立ち下がりエッジ間のＨＩＧＨパルス時間を、（ＨＩＧＨパルス幅－β／２）により補正した情報に基づいて交流電圧情報に変換する。これにより、ＦＥＴ３１２の特性情報（β／２）の影響を受けない電圧値情報を得ることが可能となる。
以上説明したように、本実施例によれば、交流電圧のゼロクロスタイミングと交流電圧の電圧値を１つの信号に重畳することができる。
実施例１１では、実施例６の回路に、スイッチ設定によりヒステリシス特性を有効、又は無効に切り替えることによって、実施例６に比べて電圧の検出精度を高める回路構成について説明する。
［交流電圧検出回路の回路構成］
図２９は、本実施例の交流電圧検出回路の回路構成を示す回路図である。なお、図２９において、スイッチ１１００とスイッチ１１０１を短絡させ、スイッチ１１０２を開放したときの回路は、実施例６の図１３に示す回路と同じ動作を行う。
図２９は、本実施例の交流電圧検出回路の回路構成を示す回路図である。なお、図２９において、スイッチ１１００とスイッチ１１０１を短絡させ、スイッチ１１０２を開放したときの回路は、実施例６の図１３に示す回路と同じ動作を行う。
図２９の回路において、スイッチ１１０２を開放した状態で、スイッチ１１００、又はスイッチ１１０１を開放する。これにより、コンパレータ６０１の出力によらず、コンパレータ６０１の非反転入力端子（＋端子）には、常に半波整流平滑回路３０３の出力電圧を抵抗６０２と抵抗６０３で分圧した基準電圧が入力される。実施例６の電圧設定を引き継いで、出力電圧と抵抗定数が実施例６と同じとすると、コンパレータ６０１の出力は、商用交流電源１００の電圧が８５Ｖ以上でハイインピーダンス状態、８５Ｖ未満でローレベルとなる。このとき、実施例１０と同様に、出力パルスの立ち下がりエッジを生成する回路部品の特性情報を検出して、電圧値情報を補正することが可能である。
次に、図２９の回路において、スイッチ１１００とスイッチ１１０２を短絡した状態で、スイッチ１１０１を開放する。これにより、コンパレータ６０１の出力によらず、コンパレータ６０１の非反転入力端子（＋端子）には、常に半波整流平滑回路３０３の出力電圧を抵抗６０２と、抵抗６０３及び抵抗６０６の並列に接続したときの合成抵抗で分圧した基準電圧が入力される。コンパレータ６０１の出力は、商用交流電源１００の電圧が概０Ｖ以上でハイインピーダンス状態、概０Ｖ未満でローレベルとなる。このとき、実施例７～９と同様に、出力パルスの立ち上がりエッジを生成する回路部品の特性情報を検出して、電圧値情報を補正することが可能である。
以上説明したように、本実施例によれば、交流電圧のゼロクロスタイミングと交流電圧の電圧値を１つの信号に重畳することができる。
実施例１～１１で説明した交流電圧検出回路を有し、高電圧を出力する電源部を備える電源装置は、例えばゼロクロスタイミングに基づいて電力供給制御を行う装置を備える画像形成装置の電源装置として適用することができる。以下に、実施例１～１１の交流電圧検出回路を有する電源装置が適用される画像形成装置の構成を説明する。
［画像形成装置の構成］
画像形成装置の一例として、レーザビームプリンタを例に挙げて説明する。図３０に電子写真方式のプリンタの一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ３３０は、静電潜像が形成される像担持体としての感光ドラム３１３、感光ドラム３１３を一様に帯電する帯電部３１７（帯電手段）、感光ドラム３１３に形成された静電潜像をトナーで現像する現像部３１９（現像手段）を備えている。そして、感光ドラム３１３に現像されたトナー像をカセット３１６から供給された記録材（不図示）に転写部３１８（転写手段）によって転写して、記録材上のトナー像を定着器３１４で記録材に定着して、トレイ３１５に排出する。この感光ドラム３１３、帯電部３１７、現像部３１９、転写部３１８が画像形成部である。また、レーザビームプリンタ３３０は、実施例１～１１で説明した交流電圧検出回路を有する電源装置５０２を備えている。なお、実施例１～１１で説明した交流電圧検出回路を有する電源装置５０２を適用可能な画像形成装置は、図３０に例示したものに限定されず、例えば複数の画像形成部を備える画像形成装置であってもよい。更に、感光ドラム３１３上のトナー像を中間転写ベルトに転写する一次転写部と、中間転写ベルト上のトナー像をシートに転写する二次転写部を備える画像形成装置であってもよい。
画像形成装置の一例として、レーザビームプリンタを例に挙げて説明する。図３０に電子写真方式のプリンタの一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ３３０は、静電潜像が形成される像担持体としての感光ドラム３１３、感光ドラム３１３を一様に帯電する帯電部３１７（帯電手段）、感光ドラム３１３に形成された静電潜像をトナーで現像する現像部３１９（現像手段）を備えている。そして、感光ドラム３１３に現像されたトナー像をカセット３１６から供給された記録材（不図示）に転写部３１８（転写手段）によって転写して、記録材上のトナー像を定着器３１４で記録材に定着して、トレイ３１５に排出する。この感光ドラム３１３、帯電部３１７、現像部３１９、転写部３１８が画像形成部である。また、レーザビームプリンタ３３０は、実施例１～１１で説明した交流電圧検出回路を有する電源装置５０２を備えている。なお、実施例１～１１で説明した交流電圧検出回路を有する電源装置５０２を適用可能な画像形成装置は、図３０に例示したものに限定されず、例えば複数の画像形成部を備える画像形成装置であってもよい。更に、感光ドラム３１３上のトナー像を中間転写ベルトに転写する一次転写部と、中間転写ベルト上のトナー像をシートに転写する二次転写部を備える画像形成装置であってもよい。
レーザビームプリンタ３３０は、画像形成部による画像形成動作や、シートの搬送動作を制御する、実施例１～１１のＣＰＵ１０５に相当するコントローラ３２０を備えている。コントローラ３２０やレーザビームプリンタ３３０の各装置は、電源装置５０２から電力を供給される。また、コントローラ３２０は、実施例１～１１の交流電圧検出回路のフォトカプラ１０１から出力される出力パルス信号の立ち上がりエッジのタイミングに基づいて、ゼロクロスタイミングを検知する。そして、コントローラ３２０は、検知したゼロクロスタイミングに基づいて、電源装置５０２から定着器３１４への電力供給を制御する。また、コントローラ３２０は、実施例１～１１の交流電圧検出回路のフォトカプラ１０１から出力される出力パルス信号に基づいて、交流電源１００の交流電圧及びゼロクロスタイミングを検知する。更に、コントローラ３２０は、交流電圧検出回路を構成する部品の特性情報を取得し、取得した特性情報に基づいて、出力パルス信号のＨＩＧＨパルス幅を補正して、商用交流電源の交流電圧を取得する。
以上説明したように、本実施例によれば、交流電圧のゼロクロスタイミングと交流電圧の電圧値を１つの信号に重畳することができる。
１０１ フォトカプラ
１０６ 電圧検出回路
１０６ 電圧検出回路
Claims (10)
- 交流電圧におけるゼロクロスのタイミングを示す第一エッジと、前記交流電圧の電圧レベルに応じて前記第一エッジに対する時間間隔が変化する第二エッジとを含むパルス信号を生成するパルス生成回路を有し、
前記パルス生成回路は、前記ゼロクロスのタイミングにおいて前記第一エッジを生成する第一エッジ回路と、前記交流電圧に応じたタイミングに前記第二エッジを生成する第二エッジ回路と、を有し、
前記第一エッジ回路は、前記交流電圧の電圧レベルが第一レベルであるときに前記第一エッジを生成し、
前記第二エッジ回路は、前記交流電圧又は前記交流電圧に応じた電圧を検出し、検出した電圧レベルが第二レベルであるときに前記第二エッジを生成し、
前記第一エッジ回路は、
前記交流電圧を整流及び平滑して直流電圧を生成する整流平滑回路と、
前記整流平滑回路で生成された前記直流電圧を供給されて動作し、前記交流電圧に応じた電圧が印加される制御端子を有し、前記交流電圧に応じた電圧が閾値を超えると導通し、前記交流電圧に応じた電圧が前記閾値を超えていなければ非導通となる第一スイッチ素子と、
前記第一スイッチ素子への前記整流平滑回路で生成された前記直流電圧を供給又は遮断する第一切替回路と、
を有し、
前記第二エッジ回路は、
前記交流電圧の位相を遅延させる遅延回路と、
前記遅延回路から出力される電圧と、前記交流電圧を分圧して前記交流電圧に応じて生成された電圧を加算した電圧が印加される制御端子を有し、前記制御端子に印加された電圧に応じて導通状態と非導通状態とが切り替わる第二スイッチ素子と、
を有し、
前記第一切替回路は、前記第二スイッチ素子が導通状態のときには前記第一スイッチ素子へ前記直流電圧を供給し、前記第二スイッチ素子が非導通状態のときには前記第一スイッチ素子への前記直流電圧の供給を遮断し、
前記第一切替回路に並列に設けられ、前記第一スイッチ素子へ前記直流電圧を供給する電力供給路を接続又は切断する第二切替回路と、
前記第二切替回路により前記電力供給路が接続されている第一の状態と、前記電力供給路が切断されている第二の状態での前記パルス信号を取得する制御手段と、
を備え、
前記第二切替回路が前記電力供給路を接続している第一の状態では、前記第一エッジ回路は、前記第一スイッチ素子が導通状態から非導通状態に変化することで前記ゼロクロスのタイミングを示す前記第一エッジを生成し、前記第一スイッチ素子が非導通状態から導通状態に変化することで前記第二エッジを生成し、
前記第二切替回路が前記電力供給路を切断している第二の状態では、前記第一エッジ回路は、前記第二スイッチ素子が非導通状態のときには、前記第一スイッチ素子が導通状態から非導通状態に変化することで前記ゼロクロスのタイミングを示す前記第一エッジを生成し、前記第一スイッチ素子が非導通状態から導通状態に変化することで前記第二エッジを生成することを特徴とする電源装置。 - 前記制御手段は、前記第二切替回路を制御し、前記電力供給路の接続、又は切断を行うことを特徴とする請求項１に記載の電源装置。
- 前記第二切替回路は、前記電力供給路の接続を行い、所定の時間が経過すると、前記電力供給路を切断することを特徴とする請求項１に記載の電源装置。
- 交流電圧におけるゼロクロスのタイミングを示す第一エッジと、前記交流電圧の電圧レベルに応じて前記第一エッジに対する時間間隔が変化する第二エッジとを含むパルス信号を生成するパルス生成回路を有し、
前記パルス生成回路は、前記ゼロクロスのタイミングにおいて前記第一エッジを生成する第一エッジ回路と、前記交流電圧に応じたタイミングに前記第二エッジを生成する第二エッジ回路と、を有し、
前記第一エッジ回路は、前記交流電圧の電圧レベルが第一レベルであるときに前記第一エッジを生成し、
前記第二エッジ回路は、前記交流電圧又は前記交流電圧に応じた電圧を検出し、検出した電圧レベルが第二レベルであるときに前記第二エッジを生成し、
前記第一エッジ回路は、
前記交流電圧が閾値を超えると導通し、前記交流電圧が閾値を超えていなければ非導通となる第一スイッチ素子を有し、
前記第二エッジ回路は、
前記交流電圧の位相を遅延させる遅延回路と、
前記遅延回路から出力される電圧と、前記交流電圧を分圧して前記交流電圧に応じて生成された電圧を加算した電圧が印加される制御端子を有し、前記制御端子に印加された電圧に応じて導通状態と非導通状態とが切り替わる第二スイッチ素子と、
を有し、
前記第一スイッチ素子と前記第二スイッチ素子とは直列に接続され、
前記第二スイッチ素子の出力端子と入力端子との間に接続され、前記第二スイッチ素子を短絡させる外部回路と、
前記外部回路が接続されて前記第二スイッチ素子が短絡されている第一の状態と、前記外部回路が外され、前記第二スイッチ素子が短絡されていない第二の状態での前記パルス信号を取得する制御手段と、
を備え、
前記外部回路が接続されて前記第二スイッチ素子が短絡されている第一の状態では、前記第一エッジ回路は、前記第一スイッチ素子が導通状態から非導通状態に変化することで前記ゼロクロスのタイミングを示す前記第一エッジを生成し、前記第一スイッチ素子が非導通状態から導通状態に変化することで前記第二エッジを生成し、
前記外部回路が外され、前記第二スイッチ素子が短絡されていない第二の状態では、前記第一エッジ回路は、前記第二スイッチ素子が導通状態のときには、前記第一スイッチ素子が導通状態から非導通状態に変化することで前記ゼロクロスのタイミングを示す前記第一エッジを生成し、前記第一スイッチ素子が非導通状態から導通状態に変化することで前記第二エッジを生成することを特徴とする電源装置。 - 交流電圧におけるゼロクロスのタイミングを示す第一エッジと、前記交流電圧の電圧レベルに応じて前記第一エッジに対する時間間隔が変化する第二エッジとを含むパルス信号を生成するパルス生成回路を有し、
前記パルス生成回路は、前記ゼロクロスのタイミングにおいて前記第一エッジを生成する第一エッジ回路と、前記交流電圧に応じたタイミングに前記第二エッジを生成する第二エッジ回路と、を有し、
前記第一エッジ回路は、前記交流電圧の電圧レベルが第一レベルであるときに前記第一エッジを生成し、
前記第二エッジ回路は、前記交流電圧又は前記交流電圧に応じた電圧を検出し、検出した電圧レベルが第二レベルであるときに前記第二エッジを生成し、
前記第一エッジ回路は、
前記交流電圧を整流及び平滑して直流電圧を生成する整流平滑回路と、
前記整流平滑回路で生成された前記直流電圧を供給されて動作し、前記交流電圧に応じた電圧が印加される制御端子を有し、前記交流電圧に応じた電圧が閾値を超えると導通し、前記交流電圧に応じた電圧が前記閾値を超えていなければ非導通となる第一スイッチ素子と、
を有し、
前記第二エッジ回路は、
前記交流電圧の位相を進める位相回路と、
前記位相回路により位相を進められた交流電圧が印加される制御端子を有し、前記制御端子に印加された電圧に応じて導通状態と非導通状態とが切り替わる第二スイッチ素子と、
を有し、
前記第一スイッチ素子と前記第二スイッチ素子とは並列に接続されており、
前記第二スイッチ素子の出力端子と入力端子との間に接続され、前記第二スイッチ素子を短絡させる外部回路と、
前記外部回路が接続されて前記第二スイッチ素子が短絡されている第一の状態と、前記外部回路が外され、前記第二スイッチ素子が短絡されていない第二の状態での前記パルス信号を取得する制御手段と、
を備え、
前記外部回路が接続されて前記第二スイッチ素子が短絡されている第一の状態では、前記第一エッジ回路は、前記第一スイッチ素子が導通状態から非導通状態に変化することで前記ゼロクロスのタイミングを示す前記第一エッジを生成し、前記第一スイッチ素子が非導通状態から導通状態に変化することで前記第二エッジを生成し、
前記外部回路が外され、前記第二スイッチ素子が短絡されていない第二の状態では、前記第一エッジ回路は、前記第一スイッチ素子が導通状態から非導通状態に変化することで前記ゼロクロスのタイミングを示す前記第一エッジを生成し、
前記第二エッジ回路は、前記第一スイッチ素子が導通可能な状態のときに、前記交流電圧の電圧レベルに応じて前記第二スイッチ素子が導通状態から非導通状態に変化することで前記第二エッジを生成することを特徴とする電源装置。 - 前記制御手段は、
前記第一の状態で取得した前記パルス信号に基づいて、前記交流電圧の周波数、及び前記第二エッジから前記第一エッジまでの第一の時間を算出し、前記交流電圧の周波数から求めた半周期の時間と前記第一の時間との差分であるずれ時間を求め、
前記第二の状態で取得した前記パルス信号に基づいて、前記第二エッジから前記第一エッジまでの第二の時間を算出し、算出した第二の時間を前記ずれ時間により補正し、補正した前記第二の時間を所定の交流電圧の周波数における時間に正規化し、前記正規化された時間に基づいて、前記交流電圧を検出することを特徴とする請求項１から請求項５のいずれか１項に記載の電源装置。 - 前記制御手段は、前記正規化された時間と前記交流電圧を算出する近似式の係数とを対応付けたテーブルを有し、前記テーブルより取得した近似式の係数を用いて、前記近似式より前記交流電圧を算出することを特徴とする請求項６に記載の電源装置。
- 記録材に画像形成を行う画像形成手段と、
請求項１から請求項７のいずれか１項に記載の電源装置と、
を備えることを特徴とする画像形成装置。 - 記録材に画像形成を行う画像形成手段と、
請求項６又は請求項７に記載の電源装置と、
を備える画像形成装置であって、
前記画像形成手段を制御するコントローラを備え、
前記制御手段は、前記コントローラであることを特徴とする画像形成装置。 - 画像形成が行われた前記記録材を加熱して、画像形成された画像を記録材に定着させる定着装置を備え、
前記コントローラは、ゼロクロスタイミングを示す前記パルス信号の前記第一エッジと、前記算出された交流電圧と、に基づいて、前記定着装置の電力供給を制御することを特徴とする請求項９に記載の画像形成装置。
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