JP7197053B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本開示は半導体装置および半導体装置の製造方法に関するものである。
半導体基板と金属層の間に密着層を挟んだ半導体装置が開示されている（例えば、特許文献１参照）。密着層を挟むことで、半導体基板と金属層の密着性を高められる。
特開２０１４－１１２６３４号公報
しかし、上記の半導体装置では、半導体基板と金属層の密着性が十分でない場合がある。例えば、半導体基板がＳｉＣから成る場合、密着層に、よく使われるＴｉまたはＮｉを用いると、半導体基板と密着層の密着性が十分ではない。これは、ＳｉＣとＴｉまたはＮｉの密着性が十分でないことによる。
密着性が十分でない問題を解決するために、密着層を２層構造とすることが考えられる。この２層のうち、半導体基板と接する層（第１の層）を半導体基板との密着性が高い材料で形成し、金属層と接する層（第２の層）を金属層との密着性が高い材料で形成する。しかしこの場合、密着層の中に界面が１つだけ形成されるため、半導体装置が反った場合などのように密着層に応力が掛かると、この１つの界面に応力が集中してしまう。応力集中は、この界面での膜剥がれ、膜浮き等につながる。すわなち、半導体基板と金属層の密着性が低下する。
密着性低下の問題を解決するために、密着層を第１の層と第２の層が繰り返される構造とし、密着層内に複数の界面を形成することで、応力集中を防止することが考えられる。しかしこの場合、膜の数が増えるため密着層の膜厚が厚くなり、密着層の膜厚方向の電気抵抗が増大する。密着層の膜厚を薄く抑えるために第１の層および第２の層の膜厚を薄くすると、今度は、拡散等により半導体基板と第１の層との界面付近に第２の層の成分が移動してくるため、この界面における密着性低下が起こる。この問題は金属層と第２の層との界面でも同様に起こる。
本開示は上記の問題を解決するためになされたもので、その目的は、半導体基板と金属層の密着性の低下を防止しつつ、密着層を薄く抑えた半導体装置および半導体装置の製造方法を得ることである。
この開示に係る半導体装置は、互いに対向する第１の面と第２の面を有する半導体基板と、第１の面の上に順に、どちらも導電性を有する第１の層と第２の層が交互に同数積層された密着層と密着層の上に形成された金属層と、を備え、第１の層は、半導体基板を構成する元素を含む材料から成り、第２の層は第１の層より、金属層との密着性が高く、密着層は、第１の層および第２の層を合わせて４層以上有し、密着層を構成する第１の層および第２の層の中では、金属層に接する第２の層を除くと半導体基板に接する第１の層の膜厚が最も厚く、半導体基板に接する第１の層を除くと金属層に接する第２の層の膜厚が最も厚く、半導体基板はＳｉＣから成り、金属層はＡｕから成り、第１の層はＳｉまたはＷＳｉから成り、第２の層はＴｉまたはＮｉから成る。
また、この開示に係る半導体装置の製造方法は、半導体基板の上に順に、どちらも導電性を有する第１の層と第２の層を交互に同数成膜する第１の工程と、第１の工程で最後に成膜した第２の層の上に金属層を形成する第２の工程と、を備え、第１の層は、半導体基板を構成する元素を含む材料から成り、第２の層は第１の層より、金属層との密着性が高く、第１の工程では、第１の層および第２の層を合わせて４層以上、ＡＬＤ法を用いて、同一チャンバ内で連続して成膜し、第１の工程で成膜した第１の層および第２の層の中では、金属層に接する第２の層を除くと半導体基板に接する第１の層の膜厚が最も厚く、半導体基板に接する第１の層を除くと金属層に接する第２の層の膜厚が最も厚く半導体基板はＳｉＣから成り、金属層はＡｕから成り、第１の層はＳｉまたはＷＳｉから成り、第２の層はＴｉまたはＮｉから成る。
本開示の半導体装置および半導体装置の製造方法によれば、第１の層は半導体基板を構成する元素を含む材料から成る。また、第１の層と第２の層の中では、金属層に接する第２の層を除くと半導体基板に接する第１の層の膜厚が最も厚く、半導体基板に接する第１の層を除くと金属層に接する第２の層の膜厚が最も厚い。そのため、半導体基板と金属層の密着性の低下を防止しつつ、密着層を薄く抑えた半導体装置が得られる。
実施の形態１に係る半導体装置を示す断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 実施の形態２に係る半導体装置を示す断面図である。 図３の一部を拡大した図である。 実施の形態２に係る半導体装置の製造方法を説明するための断面図である。
実施の形態１．
実施の形態１に係る半導体装置の構成を説明する。実施の形態１に係る半導体装置は図１に示した半導体装置１０である。図１は半導体装置１０の断面図である。
半導体装置１０は半導体基板１２を備える。半導体基板１２は互いに対向する第１の表面１４と第２の表面１６を有する。半導体基板１２は例えばＳｉＣから成る。
半導体基板１２の第１の表面１４の上に密着層１８が形成されている。密着層１８は、第１の表面１４側から順に第１の層２０と第２の層２２が交互に同数積層されている。第１の層２０と第２の層２２はどちらも導電性を有する。第１の層２０は、半導体基板１２を構成する元素を含む材料、例えばＳｉから成る。第２の層２２は例えばＴｉから成る。密着層１８は、第１の層２０および第２の層２２を合わせて４層以上、望ましくは６層以上有すればよい。
密着層１８の上に金属層２４が形成されている。金属層２４は例えばＡｕから成る。第２の層２２には第１の層２０より金属層２４との密着性が高い材料を用いる。
密着層１８を構成する第１の層２０および第２の層２２の中では、金属層２４に接する第２の層２２を除くと半導体基板１２に接する第１の層２０の膜厚が最も厚い。また、半導体基板１２に接する第１の層２０を除くと金属層２４に接する第２の層２２の膜厚が最も厚い。半導体基板１２と接する第１の層２０の膜厚は、例えば１５ｎｍである。金属層１２と接する第１の層２０の膜厚は、例えば１５ｎｍである。半導体基板１２に接する第１の層２０の膜厚は、この第１の層２０の上にある第２の層２２の成分が半導体基板１２と第１の層２０の界面付近まで移動してくるのを防ぐために１０ｎｍ以上が望ましい。同様に、金属層２４に接する第２の層２２の膜厚は、この第２の層２２の下にある第１の層２０の成分が金属層２４と第２の層２２の界面付近まで移動してくるのを防ぐために１０ｎｍ以上が望ましい。半導体基板１２にも金属層２４にも接していない第１の層２０および第２の層２２の膜厚は、例えば５ｎｍである。
図２を用いて半導体装置１０の製造方法を説明する。
まず図２（ａ）に示すように、半導体基板１２の上に第１の層２０を成膜する。半導体基板１２はチャンバ内に入れられ、第１の層２０がＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜される。
次に図２（ｂ）に示すように、第１の層２０の上に第２の層２２を成膜する。成膜は、第１の層２０の成膜時と同じチャンバ内で、成膜材料（プリカーサ）を切り替えて、ＡＬＤ法を用いて連続して実施される。
次に図２（ｃ）に示すように、第１の層２０と第２の層２２を交互に成膜する。成膜は、第１の層２０の成膜時および第２の層２２の成膜時と同じチャンバ内で、成膜材料（プリカーサ）を切り替えて、ＡＬＤ法を用いて連続して実施される。
以上の工程を経て、密着層１８が形成される。密着層１８を形成するこれらの工程を合わせて第１の工程と呼ぶ。
次に図２（ｄ）に示すように、第１の工程で最後に成膜した第２の層２２の上に金属層２４を形成する。この工程を第２の工程と呼ぶ。金属層２４の形成には、例えばスパッタ法、蒸着法、メッキ法などを用いる。
以上のとおり実施の形態１によれば、第１の層２０は半導体基板１２を構成する元素を含む材料から成る。そのため第１の層２０は半導体基板１２との密着性が高い。密着層１８の中で半導体基板１２と接するのは第１の層２０であるため、密着層１８と半導体基板１２の密着性は高くなる。
また、第２の層２２には第１の層２０より金属層２４との密着性が高い材料を用いるため、密着層１８を第１の層２０だけの単層構造にする場合より、密着層１８と金属層２４の密着性は高い。
また、密着層１８は第１の層２０と第２の層２２を合わせて４層以上有するため、密着層１８内の界面は３つ以上ある。そのため、半導体装置が反った場合などのように密着層に応力が掛かっても、１つの界面に応力が集中することがない。
また、密着層１８を構成する第１の層２０および第２の層２２の中では、金属層２４に接する第２の層２２を除くと半導体基板１２に接する第１の層２０の膜厚が最も厚い。そのため、半導体基板１２に接する第１の層２０より上層にある第２の層２２の成分が、拡散等により、この第１の層２０を通って半導体基板１２との界面付近まで移動することが妨げられる。よって、半導体基板１２と密着層１８との密着性低下が防止される。また、半導体基板１２に接する第１の層２０を除くと金属層２４に接する第２の層２２の膜厚が最も厚いため、金属層２４に接する第２の層２２より下層にある第１の層２０の成分が、拡散等により、この第２の層２２を通って金属層２４との界面付近まで移動することが妨げられる。よって、金属層２４と密着層１８との密着性低下が防止される。
このように、半導体基板１２と金属層２４の密着性低下が防止されることが分かる。
また、半導体基板１２に接する第１の層２０と金属層２４に接する第２の層２２の２層以外は膜厚を薄くできるため、密着層全体の膜厚も薄く抑えられる。そのため、密着層の膜厚方向の電気抵抗が増大することもない。
また、密着層１８を構成する第１の層２０および第２の層２２の成膜をＡＬＤ法を用いて同一チャンバ内で連続して行うため、第１の層２０および第２の層２２の膜厚が均一で、これらの層間の界面の清浄性が良好であり、密着層１８内の密着性は高くなる。膜厚が均一になるのは膜厚制御性がよいＡＬＤ法を用いるからである。第１の層２０と第２の層２２の界面の清浄性が良好であるのは、成膜を同一チャンバ内で連続して行うため、成膜中に半導体装置を不純物が多いチャンバ外に出さないからである。このように第１の層２０と第２の層２２の界面の清浄性が良好であるため、密着層１８内の密着性が高くなる。
なお、第１の工程と第２の工程の間に、第１の工程で第１の層と第２の層を成膜する際の成膜上限温度より高い温度で熱処理する工程を備えてもよい。ＡＬＤ法では、プリカーサが気相で分解する温度（成膜上限温度）より高温では成膜できない。第１の工程のあと、第２の工程の前に、成膜上限温度より高い温度で熱処理を行うと、密着層１８内の各層間の反応や相互拡散などにより、密着層１８内の密着性が高まる。熱処理を第１の工程で使用したＡＬＤ装置内で連続して実施すると、密着層１８の最上面の清浄性が高まる。成膜上限温度は、プリカーサがＴＭＡ（トリメチルアルミニウム）の場合、約４５０℃である。
また、第１の層２０と第２の層２２は、それぞれ、密着層１８内において全て同一材料としたが、同一材料でなくてもよい。例えば、下層からＳｉ／Ｔｉ／Ｓｉ／Ｔｉ／ＷＳｉ／Ｎｉ／ＷＳｉ／Ｎｉのように、第１の層２０がＳｉまたはＷＳｉから成り、第２の層２２がＴｉまたはＮｉからなるような積層構造でもかまわない。
また、第１の層２０と第２の層２２の成膜にＡＬＤ法を用いるとしたが、スパッタ法、蒸着法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて成膜してもよい。その場合でも、半導体基板１２と金属層２４の密着性低下が防止される効果は得られる。
また、金属層２４には金属だけでなく、合金、ポリシリコンなどの導電性がある材料を用いてもよい。
実施の形態２．
実施の形態２に係る半導体装置について説明する。実施の形態２に係る半導体装置は、バイアホールが形成された半導体基板を有する点が、実施の形態１の半導体装置１０と異なる。ここではこの点も含め、主に実施の形態１との違いを記載する。
実施の形態２に係る半導体装置の構成を説明する。実施の形態２に係る半導体装置は図３に示した半導体装置５０である。図３は半導体装置５０の断面図である。
半導体装置５０は半導体基板５２を備える。半導体基板５２は互いに対向する第１の表面５４と第２の表面５６を有する。半導体基板５２は例えばＳｉＣから成る。
半導体基板５２には、第１の表面５４から第２の表面５６まで貫通するバイアホール６８が設けられている。
半導体基板５２の第２の表面５６に、バイアホール６８を覆う電極６６が設けられている。電極６６は例えばＴｉ／Ａｕから成る。
電極６６のバイアホール６８に臨む面７０、バイアホール６８の側面７２および第１の表面５４の上に密着層５８が形成されている。密着層５８内の積層構造は実施の形態１の密着層１８と同様である。図３では密着層５８内の積層構造の図示は省略している。
密着層５８の上に金属層６４が形成されている。金属層６４は例えばＡｕから成る。
図４は図３の破線で囲まれた領域を拡大したものである。図４では密着層５８内の積層構造を描いた。密着層５８は、基板５２側から金属層６４に向けて、第１の層６０と第１の層６２が交互に同数積層されている。第１の層６０と第２の層６２はどちらも導電性を有する。第１の層６０は、半導体基板５２を構成する元素を含む材料、例えばＳｉから成る。第２の層６２には第１の層６０より、金属層６４との密着性が高い材料を用いる。密着層５８は、第１の層６０および第２の層６２を合わせて４層以上、望ましくは６層以上有すればよい。金属層６４に接する第２の層６２を除くと半導体基板１２に接する第１の層６０の膜厚が最も厚く、半導体基板５２に接する第１の層６０を除くと金属層６４に接する第２の層６２の膜厚が最も厚い。
半導体装置５０の製造方法を図５を用いて説明する。
半導体装置５０を製造方法は、まず図５（ａ）に示すように、半導体基板５２の第２の表面５６に電極６６を形成する。電極６６の形成には、例えばスパッタ法、蒸着法、メッキ法などを用いる。
次に図５（ｂ）に示すように、半導体基板５２を第１の表面５４側から電極６６に達するまでエッチングしてバイアホール６８を形成する。
次に図５（ｃ）に示すように、電極６６のバイアホール６８に臨む面７０、バイアホール６８の側面７２および第１の表面５４の上に密着層５８を形成する。図５（ｃ）では密着層５８内の積層構造の図示は省略しているが、密着層５８は実施の形態１の密着層１８と同様に、半導体基板５２側から第１の層６０と第２の層６２を交互に積層したものである。積層はＡＬＤ法を用い、同じチャンバ内で連続して実施される。密着層５８を形成する工程を第１の工程と呼ぶ。
次に図５（ｄ）に示すように、密着層５８の上、すなわち第１の工程で最後に成膜した第２の層６２の上に金属層６４を形成する。この工程を第２の工程と呼ぶ。金属層６４の形成には、例えばスパッタ法、蒸着法、メッキ法などを用いる。
以上のとおり実施の形態２によれば、実施の形態１と同様の効果を得られる。特に、半導体基板５２としてＳｉＣ基板を用い、窒化ガリウム（ＧａＮ）を用いた高周波デバイスを半導体基板５２の第２の表面５６側に形成している場合は、半導体基板５２と金属層６４との密着性が低くなる可能性があるため、この実施の形態の適用が密着性低下の防止に有効である。
１０，５０ 半導体装置
１２，５２ 半導体基板
１４，５４ 第１の表面
１６，５６ 第２の表面
１８，５８ 密着層
２０，６０ 第１の層
２２，６２ 第２の層
２４，６４ 金属層
６６ 電極
６８ バイアホール
７０ 面
７２ 側面

Claims (5)

  1. 互いに対向する第１の面と第２の面を有する半導体基板と、
    前記第１の面の上に順に、どちらも導電性を有する第１の層と第２の層が交互に同数積層された密着層と
    前記密着層の上に形成された金属層と、を備え、
    前記第１の層は、前記半導体基板を構成する元素を含む材料から成り、
    前記第２の層は前記第１の層より、前記金属層との密着性が高く、
    前記密着層は、前記第１の層および前記第２の層を合わせて４層以上有し、
    前記密着層を構成する前記第１の層および前記第２の層の中では、前記金属層に接する前記第２の層を除くと前記半導体基板に接する前記第１の層の膜厚が最も厚く、前記半導体基板に接する前記第１の層を除くと前記金属層に接する前記第２の層の膜厚が最も厚く、
    前記半導体基板はＳｉＣから成り、
    前記金属層はＡｕから成り、
    前記第１の層はＳｉまたはＷＳｉから成り、
    前記第２の層はＴｉまたはＮｉから成る半導体装置。
  2. 前記半導体基板に接する前記第１の層および前記金属層に接する前記第２の層は、どちらも膜厚が１０ｎｍ以上である請求項１に記載の半導体装置。
  3. 前記半導体基板には、前記第１の面から前記第２の面まで貫通するバイアホールが設けられ、
    前記第２の面に、前記バイアホールを覆う電極が設けられ、
    前記密着層は、前記電極の前記バイアホールに臨む面、前記バイアホールの側面および前記第１の面の上に形成された請求項１または２に記載の半導体装置。
  4. 半導体基板の上に順に、どちらも導電性を有する第１の層と第２の層を交互に同数成膜する第１の工程と、
    前記第１の工程で最後に成膜した前記第２の層の上に金属層を形成する第２の工程と、を備え、
    前記第１の層は、前記半導体基板を構成する元素を含む材料から成り、
    前記第２の層は前記第１の層より、前記金属層との密着性が高く、
    前記第１の工程では、前記第１の層および前記第２の層を合わせて４層以上、ＡＬＤ法を用いて、同一チャンバ内で連続して成膜し、
    前記第１の工程で成膜した前記第１の層および前記第２の層の中では、前記金属層に接する前記第２の層を除くと前記半導体基板に接する前記第１の層の膜厚が最も厚く、前記半導体基板に接する前記第１の層を除くと前記金属層に接する前記第２の層の膜厚が最も厚く
    前記半導体基板はＳｉＣから成り、
    前記金属層はＡｕから成り、
    前記第１の層はＳｉまたはＷＳｉから成り、
    前記第２の層はＴｉまたはＮｉから成る半導体装置の製造方法。
  5. 前記第１の工程と前記第２の工程の間に、前記第１の工程で前記第１の層と前記第２の層を成膜する際の成膜上限温度より高い温度で熱処理する工程を備えた請求項４に記載の半導体装置の製造方法。
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