JP7136023B2 - 回路基板及び回路基板モジュール - Google Patents
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Description
本発明は、回路基板及び回路基板モジュールに関する。
回路を有する層を複数重ねた回路基板としては、例えば、特許文献1に記載されている。特許文献1では、パワー回路を有する第1の層と、制御回路を有する第2の層とが重ねられている。パワー回路は、パワー素子を備える。制御回路は、パワー素子を制御する制御素子を備える。
回路に電流が流れると、磁束が生じる。回路を有する層を複数重ねた場合、各回路を流れる電流による磁束によって他の回路に電流が生じる。そこで、回路を有する層同士の間にシールド層を設けることで、磁束による影響を低減することができる。しかしながら、回路基板の小型化等を原因として、シールド層を設けられない場合が生じ得る。すると、磁束により生じた電流によって不具合が生じる場合がある。例えば、特許文献1のように、パワー回路を有する第1の層と、制御回路を有する第2の層とが重ねられている場合、パワー回路に流れる電流によって生じる磁束を原因として、制御素子が意図しない動作を行う場合がある。
本発明の目的は、磁束の影響を低減することができる回路基板及び回路基板モジュールを提供することにある。
上記課題を解決する回路基板は、第1の回路を有する第1の層と、前記第1の回路とは異なる第2の回路を有する第2の層と、を備え、前記第1の層と前記第2の層とが重ねて配置されるとともに、前記第2の回路が、前記第1の層と前記第2の層とが重なる方向から見て、少なくとも一部分が、前記第1の回路の配線と重なるように配置された回路基板であって、前記第2の回路は、前記第1の回路の配線に流れる電流によって生じる磁束により、前記第1の層と前記第2の層とが重なる方向から見て、前記第1の回路の配線と重なる部分に生じる電流が許容値となるように配置されている。
第1の層と第2の層とが重なる方向から見て、第2の回路の少なくとも一部分は、第1の回路の配線と重なっている。第1の回路の配線に流れる電流により磁束が生じると、電磁誘導により第2の回路には電流が生じる。第1の層と第2の層とが重なる方向から見て、第2の回路における第1の回路の配線と重なる部分に生じる電流が許容値となるように第2の回路を配置することで、第2の回路への磁束の影響を低減することができる。
上記回路基板について、前記第2の回路は、閉回路を含み、前記第1の層と前記第2の層とが重なる方向から見て、前記閉回路の全体が前記第1の回路の配線と重なっていてもよい。
第1の層と第2の層とが重なる方向から見て、閉回路の全体が第1の回路の配線に重なっていると、閉回路の全体が第1の回路の配線に重なっていない場合に比べて、磁束により第2の回路に流れる電流を低減することができる。
上記回路基板について、前記第1の回路は、パワー素子を備えるパワー回路であり、前記第2の回路は、前記パワー素子を制御する制御素子を備える制御回路であってもよい。
磁束により制御回路に流れる電流が大きくなると、制御素子が意図しない動作を行う場合がある。磁束により制御回路に流れる電流を許容値とすることで、制御素子が意図しない動作を行うことが抑制される。
磁束により制御回路に流れる電流が大きくなると、制御素子が意図しない動作を行う場合がある。磁束により制御回路に流れる電流を許容値とすることで、制御素子が意図しない動作を行うことが抑制される。
上記回路基板について、前記第2の回路は、前記第1の層と前記第2の層とが重なる方向から見て、前記第1の回路の配線に重なる第1の部位と、前記第1の層と前記第2の層とが重なる方向から見て、前記第1の回路の配線に重なり合わない第2の部位と、前記第1の部位と前記第2の部位とを接続する接続配線と、前記第1の部位と前記第2の部位と並列接続されるように前記接続配線に設けられており、かつ、前記第1の層と前記第2の層とが重なる方向から見て、前記第1の回路の配線と重なるコンデンサと、を備えていてもよい。
第1の部位と第2の部位と並列接続されるように接続配線にコンデンサを設けることで、第2の部位で生じた電流が第1の部位に流れることを抑制することができる。第1の回路の配線と重なり合わず、電磁誘導により電流が生じ易い第2の部位の影響を抑制することで、第1の部位への磁束の影響を低減することができる。
上記課題を解決する回路基板モジュールは、第1の回路を有する第1の回路基板と、前記第1の回路とは異なる第2の回路を有する第2の回路基板と、を備え、前記第1の回路基板と前記第2の回路基板とが重ねて配置されるとともに、前記第2の回路が、前記第1の回路基板と前記第2の回路基板とが重なる方向から見て、少なくとも一部分が、前記第1の回路の配線と重なるように配置された回路基板モジュールであって、前記第2の回路は、前記第1の回路の配線に流れる電流によって生じる磁束により、前記第1の回路基板と前記第2の回路基板とが重なる方向から見て、前記第1の回路の配線と重なる部分に生じる電流が許容値となるように配置されている。
第1の回路基板と第2の回路基板とが重なる方向から見て、第2の回路の少なくとも一部分は、第1の回路の配線と重なっている。第1の回路の配線に流れる電流により磁束が生じると、電磁誘導により第2の回路には電流が生じる。第1の回路基板と第2の回路基板とが重なる方向から見て、第2の回路における第1の回路の配線と重なる部分に生じる電流が許容値となるように第2の回路を配置することで、第2の回路への磁束の影響を低減することができる。
本発明によれば、磁束の影響を低減することができる。
以下、回路基板の一実施形態について説明する。
図1に示すように、モータ駆動装置10は、モータ11を駆動するための装置である。本実施形態のモータ11は、3つのコイルU,V,Wを備える3相交流モータである。モータ駆動装置10は、バッテリBAと、平滑コンデンサCと、制御装置12と、第1の回路としてのインバータ回路21と、第2の回路としてのドライブ回路Dと、を備える。
図1に示すように、モータ駆動装置10は、モータ11を駆動するための装置である。本実施形態のモータ11は、3つのコイルU,V,Wを備える3相交流モータである。モータ駆動装置10は、バッテリBAと、平滑コンデンサCと、制御装置12と、第1の回路としてのインバータ回路21と、第2の回路としてのドライブ回路Dと、を備える。
インバータ回路21は、変換部22と、第1の回路の配線としての出力配線23,24,25と、を備える。変換部22は、パワー素子としての6つのスイッチング素子Q1~Q6を備える。スイッチング素子Q1~Q6としては、例えば、IGBT:絶縁ゲートバイポーラトランジスタやMOSFETが用いられる。U相上アームを構成するスイッチング素子Q1と、U相下アームを構成するスイッチング素子Q2とは直列接続されている。V相上アームを構成するスイッチング素子Q3と、V相下アームを構成するスイッチング素子Q4とは直列接続されている。W相上アームを構成するスイッチング素子Q5と、W相下アームを構成するスイッチング素子Q6とは直列接続されている。各上アームスイッチング素子Q1,Q3,Q5と、各下アームスイッチング素子Q2,Q4,Q6との接続点には、相毎に出力配線23,24,25が接続されている。出力配線23,24,25は、モータ11に接続されている。各スイッチング素子Q1~Q6には、平滑コンデンサCを介してバッテリBAが接続されている。変換部22は、バッテリBAの直流電力を交流電力に変換する。出力配線23,24,25は、変換部22から出力される交流電力をモータ11に出力する。これにより、モータ11は駆動する。インバータ回路21は、電力変換を行うパワー回路として機能する。
制御装置12は、例えば、マイクロコンピュータを主体として構成される。制御装置12が実行する処理は、記憶部に記憶された処理をCPUが実行することにより行われてもよいし、専用の電子回路によるハードウェア処理によって行われてもよい。制御装置12は、例えば、他の制御装置等から要求されるモータ11の目標トルクに基づいて、ベクトル制御法を用いた電流フィードバック制御を行って、インバータ回路21を介してモータ11を制御する。制御装置12は、スイッチング素子Q1~Q6を制御するための制御信号をドライブ回路Dに出力する。ドライブ回路Dは、制御信号に応じてスイッチング素子Q1~Q6を制御する。
ドライブ回路Dは、スイッチング素子Q1~Q6毎に個別に設けられている。図2に示すように、ドライブ回路Dは、第1の駆動用スイッチング素子T1と、第2の駆動用スイッチング素子T2と、2つの抵抗素子R1,R2と、駆動用コンデンサC1と、ゲート抵抗R3と、2つの接続抵抗R4,R5と、2つの接続コンデンサC2,C3と、を備える。
2つの駆動用スイッチング素子T1,T2のうち一方の駆動用スイッチング素子T1としては、例えば、NPN型トランジスタが用いられる。2つの駆動用スイッチング素子T1,T2のうち駆動用スイッチング素子T1とは異なる駆動用スイッチング素子T2としては、例えば、PNP型トランジスタが用いられる。
2つの駆動用スイッチング素子T1,T2と、2つの抵抗素子R1,R2とは直列接続されている。詳述すると、第1の駆動用スイッチング素子T1のエミッタと第2の駆動用スイッチング素子T2のエミッタとが接続され、第1の駆動用スイッチング素子T1のコレクタには、抵抗素子R1が接続されている。第2の駆動用スイッチング素子T2のコレクタには、抵抗素子R2が接続され、第2の駆動用スイッチング素子T2のコレクタは、抵抗素子R2を介して接地されている。
つまり、駆動用スイッチング素子T1,T2と抵抗素子R1,R2とは、直列接続体を構成する。
駆動用コンデンサC1は、直列接続体に並列接続されている。つまり、駆動用コンデンサC1は、一端(以降、駆動用コンデンサC1の一端とする)が、抵抗素子R1における第1の駆動用スイッチング素子T1のコレクタと接続された一端とは反対側の他端(以降、抵抗素子R1の他端とする)と、他端(以降、駆動用コンデンサC1の他端とする)が、抵抗素子R2における第2の駆動用スイッチング素子T2のコレクタと接続された一端とは反対側の他端(以降、抵抗素子R2の他端とする)に接続されている。したがって、直列接続体である駆動用スイッチング素子T1,T2及び抵抗素子R1,R2と、駆動用コンデンサC1とは、閉回路31を構成している。2つの駆動用スイッチング素子T1,T2の接続点は、ゲート抵抗R3の一端に接続されている。ゲート抵抗R3の他端は、スイッチング素子Q1~Q6のいずれかのゲートに接続されている。
駆動用コンデンサC1は、直列接続体に並列接続されている。つまり、駆動用コンデンサC1は、一端(以降、駆動用コンデンサC1の一端とする)が、抵抗素子R1における第1の駆動用スイッチング素子T1のコレクタと接続された一端とは反対側の他端(以降、抵抗素子R1の他端とする)と、他端(以降、駆動用コンデンサC1の他端とする)が、抵抗素子R2における第2の駆動用スイッチング素子T2のコレクタと接続された一端とは反対側の他端(以降、抵抗素子R2の他端とする)に接続されている。したがって、直列接続体である駆動用スイッチング素子T1,T2及び抵抗素子R1,R2と、駆動用コンデンサC1とは、閉回路31を構成している。2つの駆動用スイッチング素子T1,T2の接続点は、ゲート抵抗R3の一端に接続されている。ゲート抵抗R3の他端は、スイッチング素子Q1~Q6のいずれかのゲートに接続されている。
第1の駆動用スイッチング素子T1のベース及び第2の駆動用スイッチング素子T2のベースは、抵抗を介して制御装置12に接続されている。
接続抵抗R4と接続コンデンサC2は、並列接続され、一端が駆動用スイッチング素子T1のベースに接続され、他端が抵抗素子R1の他端及び駆動用コンデンサC1の一端に接続されている。
接続抵抗R4と接続コンデンサC2は、並列接続され、一端が駆動用スイッチング素子T1のベースに接続され、他端が抵抗素子R1の他端及び駆動用コンデンサC1の一端に接続されている。
つまり、抵抗素子R1と接続コンデンサC2と第1の駆動用スイッチング素子T1とにより閉回路33が形成され、抵抗素子R1と接続抵抗R4と第1の駆動用スイッチング素子T1とにより閉回路34が形成される。
接続抵抗R5と接続コンデンサC3は、並列接続され、一端が駆動用スイッチング素子T2のベースに接続され、他端が抵抗素子R2の他端及び駆動用コンデンサC1の他端に接続されている。
つまり、抵抗素子R2と接続コンデンサC3と第2の駆動用スイッチング素子T2とにより閉回路35が形成され、抵抗素子R2と接続抵抗R5と第2の駆動用スイッチング素子T2とにより閉回路36が形成される。
以上のように構成されたドライブ回路Dは、2つの駆動用スイッチング素子T1,T2の動作により、スイッチング素子Q1~Q6のオンとオフを切り替える。2つの駆動用スイッチング素子T1,T2は、スイッチング素子Q1~Q6を制御する制御素子として機能する。また、ドライブ回路Dは、制御回路として機能する。ドライブ回路Dは、ドライブ回路Dを駆動させるための電力を生成する電源回路からの電力供給によって駆動する。ドライブ回路Dは、制御装置12からの制御信号を増幅し、これを駆動信号としてスイッチング素子Q1~Q6のゲートに出力する。これにより、インバータ回路21の各相において、上アームスイッチング素子Q1,Q3,Q5と下アームスイッチング素子Q2,Q4,Q6とが交互にオン状態とされる。
次に、インバータ回路21とドライブ回路Dとが実装された回路基板について説明する。
図3に示すように、回路基板20は、インバータ回路21を有する第1の層26と、ドライブ回路Dを有する第2の層32と、を備える。第1の層26と第2の層32とは重ねて配置されている。なお、「第1の層26と第2の層32とが重ねて配置されている状態」とは、第1の層26と第2の層32とが接触して配置された状態であってもよいし、第1の層26と第2の層32とが互いに離間して対向するように配置された状態であってもよい。本実施形態において、第1の層26と第2の層32とは、第1の層26の厚み方向と第2の層32の厚み方向とが一致するように重ねられている。「第1の層26の厚み方向と第2の層32の厚み方向とが一致する状態」は、公差等を原因とする若干のずれを許容する。回路基板20は、複数の絶縁層を積層した多層基板であり、第1の層26及び第2の層32は、絶縁層である。
図3に示すように、回路基板20は、インバータ回路21を有する第1の層26と、ドライブ回路Dを有する第2の層32と、を備える。第1の層26と第2の層32とは重ねて配置されている。なお、「第1の層26と第2の層32とが重ねて配置されている状態」とは、第1の層26と第2の層32とが接触して配置された状態であってもよいし、第1の層26と第2の層32とが互いに離間して対向するように配置された状態であってもよい。本実施形態において、第1の層26と第2の層32とは、第1の層26の厚み方向と第2の層32の厚み方向とが一致するように重ねられている。「第1の層26の厚み方向と第2の層32の厚み方向とが一致する状態」は、公差等を原因とする若干のずれを許容する。回路基板20は、複数の絶縁層を積層した多層基板であり、第1の層26及び第2の層32は、絶縁層である。
出力配線23,24,25は、変換部22に接続されたバスバーである。即ち、出力配線23,24,25は、厚み方向の寸法に比べて幅方向の寸法のほうが長い幅広の配線である。第1の層26と第2の層32との重なる方向を積層方向とすると、出力配線23,24,25の厚み方向と積層方向とは同一方向である。
ドライブ回路Dの少なくとも一部分は、積層方向から見て、出力配線23,24,25に重ねて配置されている。以下、説明の便宜上、各スイッチング素子Q1~Q6に対応した6つのドライブ回路Dのうち出力配線25に重ねて配置されたドライブ回路Dについて説明するが、6つのドライブ回路Dの全てが、3つの出力配線23,24,25のいずれかと積層方向から見て重なっている。例えば、U相のスイッチング素子Q1,Q2を駆動する2つのドライブ回路DをU相の出力配線23に重ねて配置する等、相毎に出力配線23,24,25に重ねてドライブ回路Dを配置してもよい。また、3つの出力配線23,24,25のうちの1つに全てのドライブ回路Dを重ねて配置してもよい。
図4及び図5に示すように、積層方向から見て、ドライブ回路Dのうち閉回路31の全体が出力配線25に重ねて配置されている。
図4及び図5に示す閉回路31は、四角枠状の配線のみで図示されているが、以降、説明の便宜上、閉回路31を四角枠状の配線として説明する。
図4及び図5に示す閉回路31は、四角枠状の配線のみで図示されているが、以降、説明の便宜上、閉回路31を四角枠状の配線として説明する。
ドライブ回路Dは、出力配線25に流れる電流によって生じる磁束によりドライブ回路Dに生じる電流が許容値となるように配置されている。出力配線25に電流が流れると、右ねじの法則に従った方向への磁束が生じる。これにより、ドライブ回路Dには電磁誘導による誘起電圧が生じる。図6には、出力配線25に電流が流れることで生じる磁束を磁束線Lで表している。図6では、1つの磁束線Lのみを図示しているが、実際に生じる磁束を磁束線Lで表すと、磁束線Lは複数になる。磁束を原因とする誘起電圧により、ドライブ回路Dには電流が流れる。一般に、面積Sの平面回路を磁界内に置くと、面積Sの平面回路に生じる誘起電圧Vは、以下の式(1)で表すことができる。
ここで、出力配線25と閉回路31全体を含む仮想面とは、互いに平行となり、かつ、出力配線25における出力配線25の幅方向の中心CP1と、閉回路31における出力配線25の幅方向の中心CP2とを結ぶ仮想線が、出力配線25を流れる電流の方向及び出力配線25の幅方向と直交するとする。この場合、閉回路31における出力配線25の幅方向の中心CP2を軸として第1位置P1と第2位置P2とは対称に位置する。従って、θ1-θ2=0°となり、式(2)から閉回路31に生じる誘起電圧=0になる。閉回路31全体を含む仮想面とは、閉回路31の外枠となる配線全部を含む面である。出力配線25の幅方向は、出力配線25における出力配線25を流れる電流の方向及び出力配線25の厚さ方向と直交する方向ともいえる。
上記したように、閉回路31内を2回鎖交する磁束が閉回路31を対称に通過した場合にはθ1とθ2は同一の値になるため、閉回路31に生じる誘起電圧は0となり、磁束を原因とする電流は生じない。一方で、出力配線25と閉回路31全体を含む仮想面とが互いに平行ではない場合など、閉回路31内を2回鎖交する磁束が閉回路31に対して非対称に通過した場合にはθ1とθ2は異なる値になるため、誘起電圧は0より高くなり、磁束を原因として閉回路31には電流が生じる。また、閉回路31を1回通過する磁束が存在する場合、(1)式に従い誘起電圧が生じる。出力配線25の中心CP1と、閉回路31の中心CP2とが出力配線25の幅方向に離れるに従い、閉回路31を1回通過する磁束が多くなることで、閉回路31に生じる誘起電圧は高くなる。閉回路31の全体が出力配線25に向かい合っている場合、閉回路31の全体が出力配線25に向かい合っていない場合に比べて、誘起電圧が高くなる。
説明の便宜上、閉回路31を区画する配線の形状を四角枠状として説明したが、閉回路31を区画する配線の形状が四角枠状ではない場合であっても、閉回路31内を2回鎖交する磁束が存在するように、閉回路31と出力配線25とが重なるように設けると、閉回路31に発生する誘起電圧が低くなる。従って、閉回路31を区画する配線の形状がどのような形状であっても、閉回路31に発生する電流の値が低くなる。
上記したように、出力配線23,24,25とドライブ回路Dとの位置関係に応じて、磁束によりドライブ回路Dに生じる電流は変化する。従って、出力配線23,24,25とドライブ回路Dとの位置関係を調整することで、出力配線23,24,25からの磁束によりドライブ回路Dに生じる電流を許容値とすることができる。なお、許容値とは、第2の回路の種類に応じて異なる。本実施形態のように、第2の回路がドライブ回路Dの場合には、磁束によりドライブ回路Dに生じる電流によって駆動用スイッチング素子T1,T2が意図しない動作を行わないように設定される。閉回路31と、駆動用スイッチング素子T1,T2のベースとは、接続抵抗R4,R5及び接続コンデンサC2,C3を介して接続されている。閉回路31に磁束により誘起電圧が生じると、駆動用スイッチング素子T1,T2のベース-エミッタ間に電流が流れることで駆動用スイッチング素子T1,T2が意図せずにオンされる場合がある。駆動用スイッチング素子T1,T2が意図しない動作を行うと、スイッチング素子Q1~Q6のオンとオフとが誤って切り替えられる。スイッチング素子Q1~Q6のオンとオフとは、駆動用スイッチング素子T1,T2を含む閉回路31を流れる電流によって切り替わる。本実施形態では、閉回路31に流れる電流を考慮して、ドライブ回路Dと出力配線23,24,25との配置位置を調整すればよいといえる。
本実施形態の作用について説明する。
出力配線23,24,25に電流が流れると、磁束が生じる。出力配線23,24,25とドライブ回路Dとの間には、シールド層が設けられていないため、電磁誘導によりドライブ回路Dには電流が生じる場合がある。
出力配線23,24,25に電流が流れると、磁束が生じる。出力配線23,24,25とドライブ回路Dとの間には、シールド層が設けられていないため、電磁誘導によりドライブ回路Dには電流が生じる場合がある。
図7に示すように、閉回路31が第1の層26の厚み方向に拡がるようにし、θを90°に近付けると、式(1)から把握できるように、閉回路31に生じる誘起電圧が高くなる。磁束を原因として閉回路31に流れる電流が大きく、スイッチング素子Q1~Q6のオンとオフとが誤って切り替えられる場合がある。これに対し、実施形態では、閉回路31に生じる誘起電圧を低くすることで、磁束によりドライブ回路Dに生じる電流が許容値となるようにしている。
本実施形態の効果について説明する。
(1)出力配線23,24,25に電流が流れることによる磁束を考慮してドライブ回路Dを配置することで、磁束によりドライブ回路Dに流れる電流が許容値となるようにしている。従って、ドライブ回路Dへの磁束の影響を低減することができる。
(1)出力配線23,24,25に電流が流れることによる磁束を考慮してドライブ回路Dを配置することで、磁束によりドライブ回路Dに流れる電流が許容値となるようにしている。従って、ドライブ回路Dへの磁束の影響を低減することができる。
(2)積層方向から見て、閉回路31の全体が出力配線23,24,25に重なっている。閉回路31の全体が出力配線23,24,25に重なっていない場合に比べて、ドライブ回路Dに発生する誘起電圧が低くなる。これにより、磁束によりドライブ回路Dに流れる電流を低減することができる。
(3)磁束によりドライブ回路Dに流れる電流が許容値となるようにすることで、駆動用スイッチング素子T1,T2が意図しない動作を行うことが抑制される。従って、スイッチング素子Q1~Q6のオンとオフとが誤って切り替えられることを抑制できる。
実施形態は、以下のように変更して実施することができる。実施形態及び以下の変形例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
○第1の回路及び第2の回路は、回路基板20に代えて、複数の回路基板を有する回路基板モジュールに実装されてもよい。回路基板モジュールは、第1の回路を有する第1の回路基板と、第1の回路とは異なる第2の回路を有する第2の回路基板と、を備える。第1の回路としては、例えば、インバータ回路21を用いることができる。第2の回路としては、例えば、ドライブ回路Dを用いることができる。第1の回路基板は、絶縁基板に第1の回路を実装したものである。第2の回路基板は、絶縁基板に第2の回路を実装したものである。第1の回路基板と第2の回路基板とは、互いに間隔を空けて配置される。第1の回路基板と第2の回路基板とは、重ねて配置される。即ち、実施形態の第1の層26及び第2の層32を絶縁基板とし、互いに間隔を空けて配置することで、回路基板モジュールとしてもよい。第2の回路は、第1の回路基板と第2の回路基板とが重なる方向から見て、少なくとも一部分が、第1の回路の配線と重なるように配置される。第2の回路は、第1の回路の配線に流れる電流によって生じる磁束により、第1の回路基板と第2の回路基板とが重なる方向から見て、第1の回路の配線と重なる部分に生じる電流が許容値となるように配置されている。
○第1の回路及び第2の回路は、回路基板20に代えて、複数の回路基板を有する回路基板モジュールに実装されてもよい。回路基板モジュールは、第1の回路を有する第1の回路基板と、第1の回路とは異なる第2の回路を有する第2の回路基板と、を備える。第1の回路としては、例えば、インバータ回路21を用いることができる。第2の回路としては、例えば、ドライブ回路Dを用いることができる。第1の回路基板は、絶縁基板に第1の回路を実装したものである。第2の回路基板は、絶縁基板に第2の回路を実装したものである。第1の回路基板と第2の回路基板とは、互いに間隔を空けて配置される。第1の回路基板と第2の回路基板とは、重ねて配置される。即ち、実施形態の第1の層26及び第2の層32を絶縁基板とし、互いに間隔を空けて配置することで、回路基板モジュールとしてもよい。第2の回路は、第1の回路基板と第2の回路基板とが重なる方向から見て、少なくとも一部分が、第1の回路の配線と重なるように配置される。第2の回路は、第1の回路の配線に流れる電流によって生じる磁束により、第1の回路基板と第2の回路基板とが重なる方向から見て、第1の回路の配線と重なる部分に生じる電流が許容値となるように配置されている。
○第1の回路は、パワー回路以外であってもよい。例えば、第1の回路としては、平滑コンデンサC等の素子が実装された回路であってもよい。
○第2の回路は、センサに用いられる演算回路であってもよい。例えば、演算回路としては、電流センサに用いられるものであってもよい。電流センサは、シャント抵抗と、演算回路と、を備える。演算回路は、シャント抵抗に流れる電流やシャント抵抗の両端電圧から電流を演算する。演算回路を磁束の影響下に配置した場合、磁束により生じる電流によって、センサの検出結果に誤差が生じる場合がある。センサに用いられる演算回路を本発明の第2の回路とした場合、許容値としては、センサの検出結果として許容される誤差の範囲内とされる。センサの検出結果として許容される誤差は、センサが搭載される搭載対象によって異なる。従って、磁束により演算回路に生じる電流値がセンサや搭載対象の許容する値となるように演算回路を配置すればよい。
○第2の回路は、センサに用いられる演算回路であってもよい。例えば、演算回路としては、電流センサに用いられるものであってもよい。電流センサは、シャント抵抗と、演算回路と、を備える。演算回路は、シャント抵抗に流れる電流やシャント抵抗の両端電圧から電流を演算する。演算回路を磁束の影響下に配置した場合、磁束により生じる電流によって、センサの検出結果に誤差が生じる場合がある。センサに用いられる演算回路を本発明の第2の回路とした場合、許容値としては、センサの検出結果として許容される誤差の範囲内とされる。センサの検出結果として許容される誤差は、センサが搭載される搭載対象によって異なる。従って、磁束により演算回路に生じる電流値がセンサや搭載対象の許容する値となるように演算回路を配置すればよい。
○パワー回路としては、電力の変換を行うものであればよく、例えば、DC/DCコンバータに用いられるコンバータ回路であってもよい。パワー回路の有するパワー素子としては、スイッチング素子の他に、ダイオードや、サイリスタを挙げることができる。
○図8に示すように、第2の回路40は、積層方向から見て、出力配線25に重なる第1の部位41と、出力配線25に重なり合わない第2の部位42と、を備えていてもよい。この場合、第1の部位41に比べて、第2の部位42のほうが磁束によって生じる電流が大きくなりやすい。第2の部位42で生じた電流が第1の部位41に流れることを抑制するため、第1の部位41と第2の部位42との接続配線44にはコンデンサ43が接続される。コンデンサ43は、第1の部位41と第2の部位42に並列接続されている。コンデンサ43は、積層方向から見て、出力配線25に重なり合っている。出力配線25と重なり合わず、電磁誘導により電流が生じ易い第2の部位42の影響を抑制することで、第1の部位41への磁束の影響を低減できる。この場合、第2の回路40は、磁束により第1の部位41に生じる電流が許容値となるように配置すればよい。
また、第2の部位42の面積が小さければ、(1)式から把握できるように、第2の部位42に生じる誘起電圧が低くなる。従って、第2の回路40の面積が小さく、磁束により第2の回路40に生じる電流が小さければ、接続配線44にコンデンサ43を設けなくてもよい。この場合、第1の部位41は、磁束により第1の部位41に生じる電流が許容値となるように配置すればよい。
○閉回路31の一部が積層方向から見て、出力配線25と重なっていなくてもよい。
○第2の回路は、閉回路でなくてもよい。
○ドライブ回路Dは、出力配線23,24,25に流れる電流によって生じる磁束により、少なくとも閉回路33,34,35,36に流れる電流が許容値となるように配置されていてもよい。即ち、磁束により生じる電流が流れることで駆動用スイッチング素子T1,T2に意図しない動作を行わせるおそれがある閉回路であれば、いずれの閉回路に流れる電流が許容値となるようにドライブ回路Dは配置されていてもよい。
○第2の回路は、閉回路でなくてもよい。
○ドライブ回路Dは、出力配線23,24,25に流れる電流によって生じる磁束により、少なくとも閉回路33,34,35,36に流れる電流が許容値となるように配置されていてもよい。即ち、磁束により生じる電流が流れることで駆動用スイッチング素子T1,T2に意図しない動作を行わせるおそれがある閉回路であれば、いずれの閉回路に流れる電流が許容値となるようにドライブ回路Dは配置されていてもよい。
○第1の回路の配線としては、出力配線23,24,25でなくてもよく、インバータ回路21にバッテリBAからの電力を入力する入力用の配線やインバータ回路21を構成するパターンなど、瞬間的に一方向に電流が流れる配線であれば、どのような配線であってもよい。
○閉回路31全体を含む仮想面は、出力配線23~25における閉回路31全体を含む仮想面と対向する面に対して傾斜するように配置されていてもよい。
○第1の層26と第2の層32との間にシールド層を設けてもよい。この場合、ドライブ回路Dと出力配線23,24,25との配置により、磁束によってドライブ回路Dに生じる電流を低減することで、シールド層を薄くすることができる。
○第1の層26と第2の層32との間にシールド層を設けてもよい。この場合、ドライブ回路Dと出力配線23,24,25との配置により、磁束によってドライブ回路Dに生じる電流を低減することで、シールド層を薄くすることができる。
○回路基板20としては、少なくとも第1の層26と第2の層32とを備えていればよく、3つ以上の層を備えるものであってもよい。
○ドライブ回路Dは、接続抵抗R4と接続コンデンサC2のうち一方を備えたものでもよい。ドライブ回路Dは、接続抵抗R5と接続コンデンサC3のうち一方を備えたものでもよい。
○ドライブ回路Dは、接続抵抗R4と接続コンデンサC2のうち一方を備えたものでもよい。ドライブ回路Dは、接続抵抗R5と接続コンデンサC3のうち一方を備えたものでもよい。
D…第2の回路としてのドライブ回路、Q1~Q6…パワー素子としてのスイッチング素子、T1,T2…制御素子としての駆動用スイッチング素子、20…回路基板、21…第1の回路としてのインバータ回路、23,24,25…第1の回路の配線としての出力配線、26…第1の層、31…閉回路、32…第2の層、40…第2の回路、41…第1の部位、42…第2の部位、43…コンデンサ、44…接続配線。
Claims (5)
- 第1の回路を有する第1の層と、
前記第1の回路とは異なる第2の回路を有する第2の層と、を備え、前記第1の層と前記第2の層とが重ねて配置されるとともに、前記第2の回路が、前記第1の層と前記第2の層とが重なる方向から見て、少なくとも一部分が、前記第1の回路の配線と重なるように配置された回路基板であって、
前記第2の回路は、前記第1の回路の配線に流れる電流によって生じる磁束により、前記第1の層と前記第2の層とが重なる方向から見て、前記第1の回路の配線と重なる部分に生じる電流が許容値となるように配置されている回路基板。 - 前記第2の回路は、閉回路を含み、
前記第1の層と前記第2の層とが重なる方向から見て、前記閉回路の全体が前記第1の回路の配線と重なる請求項1に記載の回路基板。 - 前記第1の回路は、パワー素子を備えるパワー回路であり、
前記第2の回路は、前記パワー素子を制御する制御素子を備える制御回路である請求項1又は請求項2に記載の回路基板。 - 前記第2の回路は、前記第1の層と前記第2の層とが重なる方向から見て、前記第1の回路の配線に重なる第1の部位と、
前記第1の層と前記第2の層とが重なる方向から見て、前記第1の回路の配線に重なり合わない第2の部位と、
前記第1の部位と前記第2の部位とを接続する接続配線と、
前記第1の部位と前記第2の部位と並列接続されるように前記接続配線に設けられており、かつ、前記第1の層と前記第2の層とが重なる方向から見て、前記第1の回路の配線と重なるコンデンサと、を備える請求項1に記載の回路基板。 - 第1の回路を有する第1の回路基板と、
前記第1の回路とは異なる第2の回路を有する第2の回路基板と、を備え、前記第1の回路基板と前記第2の回路基板とが重ねて配置されるとともに、前記第2の回路が、前記第1の回路基板と前記第2の回路基板とが重なる方向から見て、少なくとも一部分が、前記第1の回路の配線と重なるように配置された回路基板モジュールであって、
前記第2の回路は、前記第1の回路の配線に流れる電流によって生じる磁束により、前記第1の回路基板と前記第2の回路基板とが重なる方向から見て、前記第1の回路の配線と重なる部分に生じる電流が許容値となるように配置されている回路基板モジュール。
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