JP7112952B2 - インピーダンス整合装置及びインピーダンス整合方法 - Google Patents

Description

本発明は、高周波電源と負荷との間のインピーダンスの整合を図るインピーダンス整合装置及びインピーダンス整合方法に関する。

高周波電源からプラズマ負荷等の負荷に電力を供給する際、負荷からの電力の反射をなくして負荷に効率良く電力を供給するため、高周波電源の出力インピーダンスと、高周波電源から負荷側を見たインピーダンスとを整合させるインピーダンス整合装置が知られている（例えば、特許文献１）。

特許文献１に記載のインピーダンス整合装置は、可変キャパシタを含み、高周波電源と負荷との間に設けられている。特許文献１の可変キャパシタは、並列に接続された複数のキャパシタを備え、当該複数のキャパシタ夫々に直列に接続された半導体スイッチ（ＰＩＮダイオード）をオン又はオフするスイッチング制御により、可変キャパシタの静電容量（キャパシタンス）を変更するように構成されている。特許文献１のインピーダンス整合装置は、可変キャパシタの静電容量を変更することにより、インピーダンスの整合を図る。

特開２０１２－１４２２８５号公報

しかしながら、プラズマ負荷のように、インピーダンスが頻繁に変動する負荷に高周波電力を供給する場合、負荷インピーダンスの変化に追従して可変キャパシタの静電容量を決定する半導体スイッチの状態を更新し続けると、半導体スイッチのオンオフ動作が高速かつ連続で行われる。オンオフ動作が高速かつ連続で行われることにより、スイッチングロスによる半導体スイッチの発熱量が増加するという問題点がある。

本発明の目的は、半導体スイッチの発熱量を抑制することができるインピーダンス整合装置及びインピーダンス整合方法を提供する。

本開示の一態様に係るインピーダンス整合装置は、高周波電源と負荷との間に設けられ、前記高周波電源の出力端又は該出力端と同等の箇所から前記負荷側を見たインピーダンスに関する情報を取得して、該高周波電源と負荷とのインピーダンスの整合を図るインピーダンス整合装置であって、前記高周波電源に一端が接続されるキャパシタと、該キャパシタに直列に接続される半導体スイッチとを含むキャパシタンス要素を複数個有し、該複数のキャパシタンス要素が互いに並列に接続された可変キャパシタと、取得した前記インピーダンスに関する情報に基づいて、前記高周波電源と前記負荷との間のインピーダンスが整合するように前記複数の半導体スイッチ夫々をオンオフ制御する制御部とを備え、前記制御部は、取得した前記高周波電源から前記負荷側を見たインピーダンスに関する情報に基づいて反射係数を導出し、前記反射係数が所定値以上の場合、前記複数のキャパシタンス要素が含む半導体スイッチ夫々の状態を第１周期にて更新し、前記反射係数が所定値未満の場合、前記複数のキャパシタンス要素が含む半導体スイッチ夫々の状態を前記第１周期よりも長い第２周期で更新する。なお、該出力端と同等の箇所とは例えば、インピーダンス整合装置の入力端である。

本態様にあたっては、制御部は、反射係数が所定値以上の場合、複数のキャパシタンス要素が含む半導体スイッチ夫々の状態を第１周期にて更新し、反射係数が所定値未満の場合、複数のキャパシタンス要素が含む半導体スイッチ夫々の状態を第１周期よりも長い第２周期で更新する。従って、所定値未満、すなわち整合状態に近づいた後においては、細かい調整が必要となるが、第１周期よりも長い第２周期で更新することにより、半導体スイッチのスイッチング回数を低減させて発熱を抑制することができる。

本開示の一態様に係るインピーダンス整合装置は、前記反射係数の所定値は、０．１である。

本態様にあたっては、反射係数の所定値を０．１とすることで、整合状態に概ね近接している状態であるか否かを判定する閾値として用いることができる。

本開示の一態様に係るインピーダンス整合装置は、前記複数のキャパシタンス要素は、第１キャパシタンス要素群と、前記第１キャパシタンス要素群を構成する一つのキャパシタの静電容量よりも小さい静電容量のキャパシタを有する第２キャパシタンス要素群とを含み、前記制御部は、前記第１周期にて更新する場合、前記第１キャパシタンス要素群が含む半導体スイッチ夫々の状態を更新し、前記第２キャパシタンス要素群の前記半導体スイッチの状態を維持し、前記第２周期にて更新する場合、前記第１キャパシタンス要素群及び前記第２キャパシタンス要素群が含む半導体スイッチ夫々の状態を更新する。

本態様にあたっては、複数のキャパシタンス要素は、第１キャパシタンス要素群と、第１キャパシタンス要素群を構成する一つのキャパシタの静電容量よりも小さい静電容量のキャパシタを有する第２キャパシタンス要素群とを含む。前記制御部は、第１周期にて更新する場合、第１キャパシタンス要素群が含む半導体スイッチ夫々の状態を更新し、第２周期にて更新する場合、前記第１キャパシタンス要素群及び前記第２キャパシタンス要素群が含む半導体スイッチ夫々の状態を更新する。第１キャパシタンス要素群は、各キャパシタンスの静電容量値が大きいため、１つのキャパシタンスを変化させることで、インピーダンスが大きく変わるものとなる。従って、反射係数が所定値以上となる不整合状態のときは、大まかな調整となるため、まずは第１キャパシタンス要素群によってインピーダンスを調整する。反射係数が所定値未満となった場合（整合状態に近づいた後）は、細かい調整が必要となるため、第２キャパシタンス要素群を追加し、第１キャパシタンス要素群及び第２キャパシタンス要素群によりインピーダンスを調整する。第１キャパシタンス要素群を構成するキャパシタンスよりも静電容量値が小さいキャパシタンスを含む第２キャパシタンス要素群のキャパシタは、頻繁にスイッチング（半導体スイッチの状態の更新）を繰り返すものとなる。特に容量値が小さいキャパシタは、当該スイッチングの頻度が高いものとなる。
これに対し、反射係数が所定値以上となる不整合状態の場合、第１周期で第１キャパシタンス要素群をスイッチングさせ、反射係数が所定値未満となった場合（整合状態に近づいた後）は、第２周期で第１キャパシタンス要素群及び第２キャパシタンス要素群をスイッチングさせて、半導体スイッチの状態の更新を行う。
第２周期は第１周期よりも長い周期にしてあるため、反射係数が所定値未満となった場合（整合状態に近づいた後）は、更新周期を長くすることにより、第２キャパシタンス要素群のスイッチングによる発熱を低減させることができる。なお、このように整合状態に近づいた後は、第１キャパシタンス要素群はほとんど変化しないため、第１キャパシタンス要素群のスイッチングにより発熱による影響は少ない。
すなわち、反射係数が所定値未満となった場合（整合状態に近づいた後）は、更新周期を長くすることによって、半導体スイッチのオンオフによるスイッチングロスを低減し、半導体スイッチの温度が上昇することを抑制することができる。又、反射係数が所定値以上となる不整合状態の場合は、静電容量が大きいキャパシタを含む前記第１キャパシタンス要素群の半導体スイッチの状態を第１周期にて更新するため、目標とするインピーダンスの整合点に早期に近接させることができる。

本開示の一態様に係るインピーダンス整合装置は、前記第１キャパシタンス要素群のいずれかのキャパシタの静電容量は、前記第２キャパシタンス要素群の全てのキャパシタの静電容量の合計値よりも大きい。

本態様にあたっては、第１キャパシタンス要素群のいずれかのキャパシタの静電容量は、前記第２キャパシタンス要素群が含む全てのキャパシタの静電容量の合計値よりも大きい。従って、可変キャパシタに要求される静電容量が、第２キャパシタンス要素群が含む全てのキャパシタの静電容量の合計値よりも大きい場合、第１キャパシタンス要素群のキャパシタを用いることにより対応することができる。

本開示の一態様に係るインピーダンス整合方法は、高周波電源と負荷との間に設けられる可変キャパシタによって、前記高周波電源と前記負荷とのインピーダンスの整合を図るインピーダンス整合方法であって、前記可変キャパシタは、キャパシタ及び半導体スイッチを含むキャパシタンス要素を複数個有し、取得した前記高周波電源から前記負荷側を見たインピーダンスに関する情報に基づいて反射係数を導出し、前記反射係数が所定値以上の場合、前記複数のキャパシタンス要素が含む半導体スイッチ夫々の状態を第１周期にて更新し、前記反射係数が所定値未満の場合、前記複数のキャパシタンス要素が含む半導体スイッチ夫々の状態を前記第１周期よりも長い第２周期で更新する。

本態様にあたっては、半導体スイッチの発熱量を抑制することができるインピーダンス整合方法を提供することができる。

半導体スイッチの発熱量を抑制することができるインピーダンス整合装置及びインピーダンス整合方法を提供することができる。

実施形態１に係るインピーダンス整合装置の一構成例を略示した回路図である。 制御部の一構成例を略示したブロック図である。 駆動回路の一構成例を略示した回路図である。 第１キャパシタンス要素群に関する説明図である。 第２キャパシタンス要素群に関する説明図である。 半導体スイッチの更新周期に関する説明図である。 実施形態１に係る制御部の処理を示すフローチャートである。 変形例１に係る駆動回路の一構成例を略示した回路図である。

（実施形態１）
以下、実施の形態について、図面に基づいて説明する。図１は、実施形態１に係るインピーダンス整合装置１の一構成例を略示した回路図である。インピーダンス整合装置１は、高周波電源６と負荷８との間に接続されている。高周波電源６とインピーダンス整合装置１との間には、高周波検出部７が設けられている。すなわち、高周波検出部７は、高周波電源６の出力端と、インピーダンス整合装置１の入力端との間に介在してある。インピーダンス整合装置１は、高周波検出部７が検出した高周波電源６から負荷８側を見たインピーダンス（負荷側インピーダンス）に関する情報を取得し、当該情報に基づいて、高周波電源６から負荷８側を見たインピーダンスを、高周波電源６の出力インピーダンスに整合（負荷側インピーダンスと高周波電源６の出力インピーダンスとを共役関係にする）させる。

高周波電源６は、例えば、２ＭＨｚ、１３．５６ＭＨｚ、２７ＭＨｚ又は６０ＭＨｚ等のＲＦ帯（Radio Frequency）の高周波電力を出力する交流電源であり、出力インピーダンスは、例えば５０Ω等の所定の値に設定されている。高周波電源６は、インバータ回路（図示せず）を含み、当該インバータ回路を高速でスイッチング制御することにより、高周波の交流電力を生成して後述する負荷８へ出力する。

負荷８は、高周波電源６から入力される高周波電力を用いて各種処理を行うものであり、例えば、プラズマ処理装置や非接触電力伝送装置等である。プラズマ処理装置では、プラズマエッチングやプラズマＣＶＤなどの製造プロセスの進行に伴い、プラズマの状態が時々刻々と変化する。これにより、負荷８のインピーダンスが変動する。負荷８に高周波電源６から効率よく電力を供給するため、負荷８のインピーダンスの変動に伴い、高周波電源６から負荷８側を見たインピーダンス（負荷側インピーダンス）を調整する必要がある。

高周波検出部７は、高周波電源６の出力端より負荷８側を見たインピーダンスである負荷側インピーダンスを演算するために用いるパラメータを検出する。当該パラメータは、例えば高周波電源６から負荷８に供給される高周波電圧、高周波電流、及び高周波電圧と高周波電流との位相差とを用いて導出したパラメータである。当該パラメータは、高周波検出部７とインピーダンス整合装置１の接続接点又は高周波電源６の出力端で検出した進行波電圧、反射波電圧、進行波電流、反射波電流、進行波電力、反射波電力又は、進行波電圧等及び反射波電圧等を用いて導出した反射係数を含むパラメータである。反射係数に関する事項は、例えば公知文献（特開２０１４－２３６４３５号公報、）による。当該パラメータは、公知文献（特開２００６－１６６４１２号公報）に記載されているようなＴパラメータ（transmission parameter）又はＳパラメータ（scattering parameter）を含む。高周波検出部７は、高周波電源６から負荷８側を見たインピーダンス（負荷側インピーダンス）に関する情報を検出するインピーダンス検出部に相当する。なお、負荷側インピーダンスは、負荷８のインピーダンスと、インピーダンス整合装置１のインピーダンスとの合成インピーダンスに相当するものであり、負荷側インピーダンスからインピーダンス整合装置１のインピーダンスを減算することにより、負荷８のインピーダンスを導出することができる。

インピーダンス整合装置１は、２つの可変キャパシタ２、インダクタ５、駆動回路３及び制御部４を含む。インピーダンス整合装置１は、高周波検出部７が検出した負荷側インピーダンスに関する情報に基づき、可変キャパシタ２の静電容量を変更し、負荷側インピーダンスを調整することで、インピーダンス整合を行う。又、インピーダンス整合装置１は、高周波検出部７が検出した負荷側インピーダンスに関する情報に基づき、反射係数を導出し、導出した反射係数に基づき、可変キャパシタ２の更新周期の制御を行う。

インピーダンス整合装置１において、一方の可変キャパシタ２は一端を、高周波検出部７を介して高周波電源６に接続し他端をグランドに接続（接地）してある。他方の可変キャパシタ２は、一方の可変キャパシタ２と並列に接続してあり、一端を、高周波検出部７を介して高周波電源６と接続し他端を負荷８に接続してある。他方の可変キャパシタ２と負荷８との間には、インダクタ５が直列に接続されている。すなわち、可変キャパシタ２と高周波電源６との接続は、直接的な接続に限定されず、高周波検出部７等を介した間接的な接続も含む。これら２つの可変キャパシタ２及びインダクタ５によって、逆Ｌ型の整合回路１１が構成される。なお、整合回路１１は逆Ｌ型に限定されず、２つの可変キャパシタ２の一端夫々を高周波電源６に接続し、他端夫々をグランドに接続（接地）して、これら２つの可変キャパシタ２を並列に接続するπ型の整合回路１１であってもよい。

可変キャパシタ２は、第１キャパシタンス要素群２１、第２キャパシタンス要素群２２を含む。第１キャパシタンス要素群２１は、互いに並列に接続された複数の第１キャパシタンス要素２１１を含む。第１キャパシタンス要素２１１は、一端を高周波電源６側に接続した上位ビットキャパシタ２１２と、上位ビットキャパシタ２１２の他端に直列に接続された上位ビットスイッチ２１３を含む。上位ビットキャパシタ２１２夫々の静電容量は、同じに設定されている。

上位ビットスイッチ２１３は、例えばＰＩＮダイオードであり、アノードを高周波電源６側に、カソードを接地側となるように接続されている。ＰＩＮダイオードのアノードと、上位ビットキャパシタ２１２の他端との間の接続節点には、後述する駆動回路３からの直流電圧が出力される電線が接続されている。ＰＩＮダイオードのアノードとカソード間にて、駆動回路３から出力された直流電圧が順方向となるように印加されることにより、ＰＩＮダイオードはオン状態となる。ＰＩＮダイオードからなる上位ビットスイッチ２１３がオン状態となることにより、当該上位ビットスイッチ２１３を通して高周波電流を双方向に流すことができる。また、上位ビットスイッチ２１３がオン状態となることにより、当該上位ビットスイッチ２１３に直列に接続された上位ビットキャパシタ２１２を機能させることができ、オン状態とした上位ビットスイッチ２１３の個数に応じて、第１キャパシタンス要素群２１による静電容量（単一の上位ビットキャパシタ２１２の静電容量×オン状態とした上位ビットスイッチ２１３の個数）を調整することができる。

第２キャパシタンス要素群２２は、互いに並列に接続された複数の第２キャパシタンス要素２２１を含む。第２キャパシタンス要素２２１は、一端を高周波電源６側に接続した下位ビットキャパシタ２２２と、下位ビットキャパシタ２２２の他端に直列に接続された下位ビットスイッチ２２３を含む。

下位ビットキャパシタ２２２夫々の静電容量は、段階的に互いに異なるように設定してある。下位ビットキャパシタ２２２の内、最小の静電容量である下位ビットキャパシタ２２２（最小キャパシタ）に対し、他の下位ビットキャパシタ２２２の静電容量は、当該最小キャパシタの静電容量の２のべき乗の値となるよう設定してある。下位ビットキャパシタ２２２夫々の静電容量及び上位ビットキャパシタ２１２の静電容量との関係等、詳細は後述する。

下位ビットスイッチ２２３は、上位ビットスイッチ２１３と同様にＰＩＮダイオードであり、アノードを高周波電源６側に、カソードを接地側となるように接続されており、駆動回路３から出力された直流電圧に応じてオン状態となる。下位ビットスイッチ２２３がオン状態となることにより、当該下位ビットスイッチ２２３に直列に接続された下位ビットキャパシタ２２２を機能させることができる。オン状態とした下位ビットスイッチ２２３の状態に応じて、第２キャパシタンス要素群２２による静電容量（オン状態の下位ビットキャパシタ２２２夫々の静電容量の合計値）を調整することができる。

なお、本実施形態において、第１キャパシタンス要素群２１に含まれる第１キャパシタンス要素２１１の個数は３つ、第２キャパシタンス要素群２２に含まれる第２キャパシタンス要素２２１の個数は４つとしてあるが、これら例示による個数に限定されない。第１キャパシタンス要素２１１の個数は２つ以上であればよく、第２キャパシタンス要素２２１の個数は２つ以上であればよい。図１において、可変キャパシタ２は、第１キャパシタンス要素群２１及び第２キャパシタンス要素群２２により構成されるものとしているが、これに限定されない。可変キャパシタ２は、第１キャパシタンス要素群２１及び第２キャパシタンス要素群２２以外のキャパシタンス要素を含むものであってもよい。図１において、インピーダンス整合装置１は、静電容量を調整するために２つの可変キャパシタ２を含むものとしたが、これに限定されない。インピーダンス整合装置１は、静電容量を調整するために１つ又は３つ以上の可変キャパシタ２を含むものであってよく、更に固定容量のキャパシタを含むものであってよい。

図２は、制御部４の一構成例を略示したブロック図である。制御部４は、ＣＰＵ（Central Processing Unit）又はＭＰＵ（Micro Processing Unit）等により構成され、時計機能及び演算機能を有する。制御部４は、ＲＯＭ（Read Only Memory）又はＲＡＭ（Random Access Memory）等の記憶部４０と内部バス等により接続されており、記憶部４０に記憶されたプログラムを実行することにより、インピーダンス演算部４１、静電容量演算部４２、目標スイッチ状態決定部４３及び更新周期決定部４４として機能する。制御部４は、スイッチ制御部４５を含み、高周波検出部７が検出した高周波電源６から負荷８側を見たインピーダンス（負荷側インピーダンス）に関する情報を取得し、当該情報に基づきスイッチ制御部４５を制御することにより、可変キャパシタ２の静電容量を調整してインピーダンス整合を行う。

インピーダンス演算部４１は、高周波検出部７が検出し出力した高周波電源６から負荷８側を見たインピーダンスに関する情報又は当該情報が含まれるパラメータを所定の周期にて取得し、高周波電源６から負荷８側を見たインピーダンスを負荷側インピーダンスとして演算する機能部である。負荷側インピーダンスを演算する周期（演算周期）は、例えば、１００μｓｅｃから１ｍｓｅｃである。又、インピーダンス演算部４１は、高周波検出部７が検出し出力した高周波電源６から負荷８側を見たインピーダンスに関する情報又は当該情報が含まれるパラメータを所定の周期にて取得し、反射係数を導出する。上述のごとく、高周波検出部７により検出されたパラメータには反射係数が含まれており、インピーダンス演算部４１は、高周波検出部７から取得したパラメータから当該反射係数を導出するものであってもよい。又は、インピーダンス演算部４１は、当該パラメータに含まれる進行波電圧及び反射波電圧等に基づき、反射係数を演算（反射係数＝反射波電圧／進行波電圧）するものであってもよい。すなわち、インピーダンス演算部４１は、反射係数導出部に相当する。

静電容量演算部４２は、インピーダンス演算部４１により演算された負荷側インピーダンスを、高周波電源６の出力インピーダンスに整合させるため、可変キャパシタ２に要求される静電容量を演算する機能部である。

目標スイッチ状態決定部４３は、可変キャパシタ２の静電容量を、静電容量演算部４２によって演算された静電容量にするために、可変キャパシタ２に含まれるＰＩＮダイオード夫々（上位ビットスイッチ２１３、下位ビットスイッチ２２３又は上位ビットスイッチ２１３及び下位ビットスイッチ２２３）のオン又はオフの状態を決定する機能部である。

更新周期決定部４４は、インピーダンス演算部４１が導出した反射係数を取得し、当該反射係数に基づいて、上位ビットスイッチ２１３又は下位ビットスイッチ２２３の状態を更新する周期（更新周期）を決定する機能部である。更新周期は、例えば１００μｓｅｃから５ｍｓｅｃであり、更新周期と負荷側インピーダンスを演算又は、反射係数を導出する周期（演算周期）とを同周期としてもよい。更新周期決定部４４の詳細は、後述のフローチャートにて説明する。

スイッチ制御部４５は、制御回路４５１及び分岐回路４５２（図３参照）を含む。スイッチ制御部４５は、更新周期決定部４４が決定した更新周期にて、上位ビットスイッチ２１３、下位ビットスイッチ２２３、又は上位ビットスイッチ２１３及び下位ビットスイッチ２２３の状態を更新する。スイッチ制御部４５は、目標スイッチ状態決定部４３が決定した上位ビットスイッチ２１３又は下位ビットスイッチ２２３の状態に基づき、上位ビットスイッチ２１３又は下位ビットスイッチ２２３の状態を更新するためのオン・オフ信号を駆動回路３に出力し、上位ビットスイッチ２１３又は下位ビットスイッチ２２３の状態を更新する。

図３は、駆動回路３の一構成例を略示した回路図である。駆動回路３は、図１に示すごとく上位ビットスイッチ２１３又は下位ビットスイッチ２２３夫々に対応して設けられている。なお、図３では、第１キャパシタンス要素２１１を基に図示している。

駆動回路３の一端は、ＰＩＮダイオード（上位ビットスイッチ２１３、下位ビットスイッチ２２３）のアノードと、上位ビットキャパシタ２１２又は下位ビットキャパシタ２２２との接続節点に接続されている。駆動回路３の他端は、制御部４に含まれるスイッチ制御部４５と接続されている。駆動回路３は、スイッチ制御部４５からの制御信号に基づき、直流電圧を一端から出力し、ＰＩＮダイオード（上位ビットスイッチ２１３、下位ビットスイッチ２２３）の順方向に対して当該直流電圧を印加する。

駆動回路３は、ハイ側スイッチ３１及びロー側スイッチ３２を含む。ハイ側スイッチ３１及びロー側スイッチ３２は、例えばｎ型ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等の半導体スイッチである。

ハイ側スイッチ３１のソースとロー側スイッチ３２のドレインとを直列に接続し、ハイ側スイッチ３１とロー側スイッチ３２との接続節点と、ＰＩＮダイオードと上位ビットキャパシタ２１２又は下位ビットキャパシタ２２２との接続節点とは、電線（出力線）により接続されている。この出力線には、コンデンサＦＣ及びコイルＦＬからなるフィルタ回路３３（ローパスフィルタ）が設けられている。ハイ側スイッチ３１とロー側スイッチ３２との接続節点と、ハイ側スイッチ３１との間には、並列接続された抵抗ＲとスピードアップコンデンサＳＣが設けられている。ハイ側スイッチ３１のドレインには、駆動電源（Ｖ）の正極側出力端子３４が接続されている。ロー側スイッチ３２のソースには、駆動電源（Ｖ）の負極側出力端子３５が接続されている。ハイ側スイッチ３１及びロー側スイッチ３２のゲート端子夫々には、スイッチ制御部４５からの２つの信号線夫々が接続されている。

スイッチ制御部４５は、制御回路４５１及び分岐回路４５２を含み、分岐回路４５２にて２つに分岐した信号線には、ハイ側スイッチ３１及びロー側スイッチ３２を相補的にオン又はオフする制御信号が出力される。すなわち、制御回路４５１から出力された制御信号に基づいて、分岐回路４５２は、ハイレベル（Ｈ）とローレベル（Ｌ）とになる互いに反転した２つの電圧信号を生成し、一方の電圧信号をハイ側スイッチ３１に出力し、他方の電圧信号をロー側スイッチ３２に出力する。ハイレベル（Ｈ）の電圧信号が入力されたハイ側スイッチ３１はオン状態となり、ローレベル（Ｌ）の電圧信号が入力されたロー側スイッチ３２はオフ状態となる。また、ローレベル（Ｌ）の電圧信号が入力されたハイ側スイッチ３１はオフ状態となり、ハイレベル（Ｈ）の電圧信号が入力されたロー側スイッチ３２は、オン状態となる。このように、ハイ側スイッチ３１及びロー側スイッチ３２は相補的にオン・オフ状態となるように制御され、一方のスイッチがオン状態の場合、他方のスイッチはオフ状態となる。

ハイ側スイッチ３１がオン状態（ロー側スイッチ３２がオフ状態）の時、駆動電源の正極側（Ｖ＋）とＰＩＮダイオードのアノードとが接続され、ＰＩＮダイオードのアノードに順方向の直流電圧（順方向電流を流すための必要な電圧）が印加され、ＰＩＮダイオードはオン状態となる。ハイ側スイッチ３１がオフ状態（ロー側スイッチ３２がオン状態）の時、駆動電源の負極側（Ｖ－）とＰＩＮダイオードのアノードとが接続され、ＰＩＮダイオードのアノードに負電圧（降伏電圧に至らない範囲の電圧）が印加され、ＰＩＮダイオードはオフ状態となる。

図４は、第１キャパシタンス要素群２１に関する説明図である。図５は、第２キャパシタンス要素群２２に関する説明図である。本実施形態では、可変キャパシタ２の第１キャパシタンス要素群２１は３つの第１キャパシタンス要素２１１を含み、第２キャパシタンス要素群２２は４つの第２キャパシタンス要素２２１を含むものと例示してある。なお、第１キャパシタンス要素２１１及び第２キャパシタンス要素２２１は、当該例示した個数に限定されないことは、言うまでもない。

３つの第１キャパシタンス要素２１１夫々の上位ビットキャパシタ２１２（ＨＣ１～３）の静電容量は、全て同じ値の１６ｐＦである。上位ビットキャパシタ２１２夫々は、並列に接続されているので、対応する上位ビットキャパシタ２１２がオンとなっている上位ビットキャパシタ２１２の静電容量の合計値が、第１キャパシタンス要素群２１による静電容量となる。なお、静電容量が全て同じ値であるとは、静電容量が完全に同一である必要はなく、例えばキャパシタの定格値に含まれる誤差の範囲を許容するものである。すなわち、第１キャパシタンス要素群２１の静電容量の調整を行うにあたり、精度上許される範囲にて、上位ビットキャパシタ２１２夫々の静電容量が全て同じ値であればよい。

４つの第２キャパシタンス要素２２１夫々の下位ビットキャパシタ２２２（ＬＣ１～４）の静電容量は、段階的に互いに異なり、この内、最小の静電容量の下位ビットキャパシタ２２２（最小キャパシタ）は、例えば１ｐＦである。これに対し、他の３つの下位ビットキャパシタ２２２の静電容量夫々は、当該最小キャパシタの静電容量の２のべき乗の値で段階的に増加（バイナリステップ）するように設定してある。図５に示すように、静電容量の小さい下位ビットキャパシタ２２２から桁数を１から４に割りふることにより当該桁数をビット番号とし、静電容量がバイナリステップに設定された下位ビットキャパシタ２２２夫々のオン又はオフの組合せによって、１６段階（２の４乗）に静電容量の合算値（０から１５ｐＦ）を調整することができる。すなわち、最小キャパシタの静電容量をＣｍｉｎ[ｐＦ]とし、下位ビットキャパシタ２２２の個数をｎ個とした場合、桁数（ビット番号）がｋ（ただし、１≦Ｋ≦ｎ）の下位ビットキャパシタ２２２の静電容量Ｃｋは、
Ｃｍｉｎに、２の（ｋ－１）乗の値を乗算した値（Ｃｋ＝Ｃｍｉｎ×２^{（ｋ－１）}）で表される。下位ビットキャパシタ２２２夫々は、並列に接続されているので、対応する下位ビットスイッチ２２３がオンとなっている下位ビットキャパシタ２２２の静電容量の合計値が、第２キャパシタンス要素群２２による静電容量となる。下位ビットキャパシタ２２２の静電容量はバイナリステップで設定されているので、各ビットを１又は０とすることにより、２のｎ乗（ｎ：下位ビットキャパシタ２２２の個数）による段階で、第２キャパシタンス要素群２２による静電容量を調整することができる。

可変キャパシタ２の静電容量は、第１キャパシタンス要素群２１による静電容量と、第２キャパシタンス要素群２２による静電容量との合算値となる。単一の上位ビットキャパシタ２１２の静電容量は、全ての下位ビットキャパシタ２２２の静電容量の合計値よりも、大きい値としている。また、上位ビットキャパシタ２１２夫々、すなわち単一の上位ビットキャパシタ２１２の静電容量は、最小キャパシタの静電容量に２のｎ乗（ｎ：下位ビットキャパシタ２２２の個数）を乗算した値となるように設定してある。このように上位ビットキャパシタ２１２と下位ビットキャパシタ２２２の静電容量を設定することにより、可変キャパシタ２に要求される静電容量が、全ての下位ビットキャパシタ２２２の静電容量の合計値を超える場合であっても、上位ビットキャパシタ２１２の上位ビットスイッチ２１３をオン状態とすることにより、対応することができる。例えば本実施形態において、要求される静電容量が１８ｐＦの場合、一つの上位ビットキャパシタ２１２（１６ｐＦ）と、２ビットに対応する下位ビットキャパシタ２２２（２ｐＦ）を組み合わせることにより、対応することができる。上位ビットキャパシタ２１２夫々、すなわち単一の上位ビットキャパシタ２１２の静電容量は、最小キャパシタの静電容量に２のｎ乗（ｎ：下位ビットキャパシタ２２２の個数）を乗算した値となるように設定しているため、上位ビットキャパシタ２１２と下位ビットキャパシタ２２２とを組み合わせることにより、可変キャパシタ２の静電容量を段階的に増加させることができる。なお、上位ビットキャパシタ２１２夫々の静電容量は、ある程度大きな値にする必要があるが、大きすぎると制御が煩雑となるため、バランスの良い値とすることが望ましい。

図６は、半導体スイッチの更新周期に関する説明図である。横軸は時間を示し、縦軸は更新周期に対応した信号の波形を示す。更新周期は、第１周期（ｔ１）と第２周期（ｔ２）とを含む。第１周期（ｔ１）は、第２周期（ｔ２）よりも短く（ｔ１＜ｔ２）設定されている。

制御部４は、インピーダンスの整合動作を開始した直後は、第１周期（ｔ１）で上位ビットスイッチ２１３夫々を更新する。上位ビットスイッチ２１３夫々を更新するにあたり、制御部４は、第１周期（ｔ１）毎に上位ビットスイッチ２１３夫々のオン又はオフ状態の制御信号を出力する。図４に示すように上位ビットスイッチ２１３が３つ（ＨＣ１、ＨＣ２、ＨＣ３）の場合、当該制御信号は、３つの上位ビットスイッチ２１３夫々に対応してオン又はオフ状態を示す情報を含み、例えば当該制御信号が「１０１」の場合、上位ビットスイッチ２１３（ＨＣ３）はオン、上位ビットスイッチ２１３（ＨＣ２）はオフ、上位ビットスイッチ２１３（ＨＣ１）はオンなる。又、当該制御信号が「０００」の場合は全ての上位ビットスイッチ２１３はオフとなり、当該制御信号が「１１１」の場合は全ての上位ビットスイッチ２１３はオンとなる。制御部４は、第１周期（ｔ１）で更新する間は、下位ビットスイッチ２２３夫々のオン又はオフ状態の制御信号を出力しない、又は全てオフ状態とする制御信号を継続して出力する。従って、第１周期（ｔ１）で更新する間、下位ビットスイッチ２２３夫々の状態は固定される。第１周期（ｔ１）で更新する間、下位ビットスイッチ２２３夫々の状態を固定することによって、下位ビットスイッチ２２３のスイッチングロスによる発熱を低減させることができる。

前回出力した制御信号と、今回出力した制御信号が異なる場合、いずれかの上位ビットスイッチ２１３の状態は、前回から今回にかけて変更される。前回出力した制御信号と、今回出力した制御信号が同一の場合、上位ビットスイッチ２１３夫々の状態は、前回から今回にかけて、同じ状態として維持させる。

負荷側インピーダンスが目標とする整合点に近接（例えば、反射係数の大きさが０．１未満）した場合、制御部４は、更新周期を第１周期（ｔ１）から第２周期（ｔ２）に変更する。すなわち、反射係数に基づき、更新周期を第１周期（ｔ１）から第２周期（ｔ２）に変更するにあたっての所定値（閾値）として、例えば０．１を設定することにより、制御部４は、負荷側インピーダンスが目標とする整合点に近接した以降は、第１周期（ｔ１）よりも長い周期となる第２周期（ｔ２）に変更する。

制御部４は、第２周期（ｔ２）で更新する間、第２周期（ｔ２）毎に上位ビットスイッチ２１３及び下位ビットスイッチ２２３夫々のオン又はオフ状態の制御信号を出力する。第２周期（ｔ２）にて複数回更新された場合であっても、上位ビットスイッチ２１３夫々の状態は概ね維持されるものとなるため、上位ビットスイッチ２１３のスイッチングロスにより発熱を抑制することができる。第２周期（ｔ２）は、第１周期（ｔ１）よりも長いため、下位ビットスイッチ２２３夫々のスイッチング回数は減少し、下位ビットスイッチ２２３のスイッチングロスにより発熱を抑制することができる。整合点に到達（例えば、反射係数の大きさが０．０３以下）した後、制御部４は、第２周期（ｔ２）にて上位ビットスイッチ２１３及び下位ビットスイッチ２２３夫々の状態の更新を継続する。

インピーダンスの整合動作を開始した直後等、反射係数が所定値（閾値）以上の場合は、静電容量の大きい上位ビットキャパシタ２１２により短い周期となる第１周期（ｔ１）にてインピーダンス整合を行うことにより、下位ビットスイッチ２２３の発熱を低減しつつ、短時間で目標とする整合点に近接することができる。反射係数が所定値（閾値）未満となった場合、第１周期（ｔ１）よりも長い第２周期（ｔ２）にて、上位ビットスイッチ２１３及び下位ビットスイッチ２２３の状態を更新することにより、下位ビットスイッチ２２３のスイッチングロスを減少させて発熱を抑制することができる。反射係数が所定値（閾値）未満となった場合は、負荷側インピーダンスが目標とする整合点に近接状態であるため、上位ビットスイッチ２１３の状態はほとんど変化せず、維持されたものとなるため、上位ビットスイッチ２１３のスイッチングにより発熱による影響を少なくすることができる。なお、反射係数が所定値（閾値）以上の場合は、第１周期（ｔ１）で上位ビットスイッチ２１３夫々を更新すると共に、下位ビットスイッチ２２３夫々の状態を固定するとしたがこれに限定されない。反射係数が所定値（閾値）以上の場合であっても、第１周期（ｔ１）で上位ビットスイッチ２１３夫々及び下位ビットスイッチ２２３夫々を更新するものであってもよい。反射係数が所定値（閾値）以上の場合、すなわち不整合状態のときは、大まかな調整が優先されるため、主には上位ビットスイッチ２１３夫々が変化し、比較的短時間で整合点に向かい、反射係数の大きさが所定値（閾値）未満となる。そのため、たとえ第１周期（ｔ１）にて下位ビットスイッチ２２３の状態を更新させたとしても、発熱の影響を少なくすることができる。

図７は、実施形態１に係る制御部４の処理を示すフローチャートである。インピーダンス整合装置１の制御部４は、整合動作開始の指示等に応じて、インピーダンスの整合動作を開始する。

制御部４は、下位ビットスイッチ２２３をオフにする（Ｓ１１）。制御部４は、可変キャパシタ２に含まれる第２キャパシタンス要素群２２の全ての下位ビットスイッチ２２３をオフ状態にする。全ての下位ビットスイッチ２２３をオフ状態にすることで、第２キャパシタンス要素群２２の全ての下位ビットキャパシタ２２２は機能しなくなり、第２キャパシタンス要素群２２による静電容量は０ｐＦになる。全ての下位ビットスイッチ２２３をオフ状態にすることによって、下位ビットスイッチ２２３の発熱を抑制することができる。なお、全ての下位ビットスイッチ２２３をオフ状態にするのではなく、他の状態にしてもよい。例えば、前回のインピーダンスの整合動作が完了した時点の下位ビットスイッチ２２３の状態を記憶しておき、その記憶した状態とすることもできる。

制御部４は、更新周期を第１周期に設定する（Ｓ１２）。制御部４は、記憶部４０に予め記憶してある第１周期を参照し、第１周期を更新周期として設定する。後述するＳ１６の処理は、この第１周期によって行われる。

制御部４は、インピーダンスに関する情報を取得し、インピーダンス及び反射係数を演算（導出）する（Ｓ１３）。制御部４は、高周波検出部７が検出し出力した高周波電源６から負荷８側を見たインピーダンスに関する情報（パラメータ）を取得し、高周波電源６から負荷８側を見たインピーダンスを負荷側インピーダンスとして演算する。又、制御部４は、当該パラメータに基づき反射係数を演算（導出）する。

制御部４は、静電容量を演算する（Ｓ１４）。制御部４は、演算した負荷側インピーダンスを、高周波電源６の出力インピーダンスに整合させるため、可変キャパシタ２に要求される静電容量を演算する。

制御部４は、目標スイッチの状態を決定する（Ｓ１５）。制御部４は、可変キャパシタ２の静電容量を、静電容量演算部４２によって演算された静電容量にするために、可変キャパシタ２に含まれる上位ビットスイッチ２１３及び下位ビットスイッチ２２３夫々のオン又はオフの状態を、目標スイッチの状態として決定する。又は、制御部４は、上位ビットスイッチ２１３のみのオン又はオフの状態を決定してもよい。

制御部４は、上位ビットスイッチ２１３の状態を更新する（Ｓ１６）。制御部４は、決定した目標スイッチの状態において、上位ビットスイッチ２１３の状態を抽出し、上位ビットスイッチ２１３夫々のオン・オフ状態を第１周期で更新する。制御部４は、更新した上位ビットスイッチ２１３夫々のオン又はオフ状態を、更新を行った更新時点と関連づけて、記憶部４０に記憶する。

制御部４は、反射係数が所定値未満であるかを判定する（Ｓ１７）。制御部４は、Ｓ１３で演算した反射係数（現時点の反射係数）と、記憶部４０に予め記憶してある反射係数の所定値とを比較し、現時点の反射係数が、所定値未満であるかを判定する。反射係数の所定値は例えば０．１であり、反射係数の所定値を０．１とすることで、整合状態に概ね近接している状態であるか否かを判定する閾値として用いることができる。

反射係数が所定値未満でない場合（Ｓ１７：Ｎｏ）、すなわち反射係数が所定値以上である場合、制御部４は、再度Ｓ１３からの処理を実行すべくループ処理を行う。従って、第一周期による更新が、継続される。

反射係数が所定値未満である場合（Ｓ１７：Ｙｅｓ）、制御部４は、更新周期を第２周期に設定する（Ｓ１８）。制御部４は、記憶部４０に予め記憶してある第２周期を参照し、第２周期を更新周期として設定する。後述するＳ２２の処理は、この第２周期によって行われる。第２周期は、第１周期よりも長い周期であり、例えば第１周期の２倍以上の周期とすることで、更新に伴うスイッチング回数を低減させ、効率的に発熱を抑制することができる。

制御部４は、Ｓ１３からＳ１５の処理と同様にＳ１９からＳ２１の処理を行う。なお、Ｓ２１の処理において、制御部４は、上位ビットスイッチ２１３及び下位ビットスイッチ２２３の状態を目標スイッチの状態として決定する。

制御部４は、上位ビットスイッチ２１３及び下位ビットスイッチ２２３の状態を更新する（Ｓ２２）。制御部４は、決定した目標スイッチの状態に基づき、上位ビットスイッチ２１３及び下位ビットスイッチ２２３夫々のオン・オフ状態を第２周期で更新する。制御部４は、更新した上位ビットスイッチ２１３及び下位ビットスイッチ２２３夫々のオン又はオフ状態を、更新を行った更新時点と関連づけて、記憶部４０に記憶する。

制御部４は、反射係数が所定値未満であるかを判定する（Ｓ２３）。制御部４は、Ｓ１７の処理と同様に、Ｓ１９で演算した反射係数（現時点の反射係数）と、記憶部４０に予め記憶してある反射係数の所定値とを比較し、現時点の反射係数が、所定値未満であるかを判定する。

前述のとおり、全ての下位ビットキャパシタ２２２の静電容量の合計値（例えば、１５ｐＦ）は、単一の上位ビットキャパシタ２１２の静電容量（例えば、１６ｐＦ）よりも小さい。従って、要求される可変キャパシタ２の静電容量が、一回の更新において例えば３１ｐＦから３２ｐＦに変化する場合、オンにする上位ビットスイッチ２１３を１つから２つに増加すると共に、全てオン状態であった下位ビットスイッチ２２３を全てオフ状態にする。このように１つの上位ビットスイッチ２１３の状態が変化する現象を桁上がり（又は桁下がり）と呼ぶ。すなわち、１回の更新において、１つの上位ビットスイッチ２１３の状態が変化するものであるが、要求される可変キャパシタ２の静電容量の変化量は小さい値であり、負荷側インピーダンスは整合点に近接した状態である。これに対し２つ以上の上位ビットスイッチ２１３の状態が変更された場合は、要求される可変キャパシタ２の静電容量の変化量は大きい値であり、負荷側インピーダンスは整合点から乖離した状態である。このように桁上がり又は桁下がりにより、一旦整合状態に近づいてから再度非整合状態（整合点から乖離した状態）になったか否かを判定するにあたり、前述のとおり第１キャパシタンス要素群２１の複数の上位ビットキャパシタ２１２の静電容量夫々は同じ値にしてある。

反射係数が所定値未満でない場合（Ｓ２３：Ｎｏ）、再度Ｓ１２の処理を実行すべくループ処理を行う。従って、更新周期は第１周期に変更されて、上位ビットスイッチ２１３夫々の更新が行われる。反射係数が所定値未満でない場合、すなわち反射係数が所定値以上となった場合は、整合点から乖離した状態（不整合状態）となっているため、大まかな調整が優先されるため、上位ビットスイッチ２１３（第１キャパシタンス要素群２１）によってインピーダンスを調整する。すなわち、制御部４は、更新周期が短い第１周期に設定（戻し）し、下位ビットスイッチ２２３の状態を固定すると共に、上位ビットスイッチ２１３の状態を更新することにより、静電容量の大きい上位ビットキャパシタ２１２によって早期に負荷側インピーダンスを整合点に近接させることができる。更新周期が第１周期の間は、下位ビットスイッチ２２３の状態が固定（維持）されるため、下位ビットスイッチ２２３のスイッチングロスをなくし、発熱を低減させることができる。

反射係数が所定値未満である場合（Ｓ２３：Ｙｅｓ）、制御部４は、再度Ｓ１９の処理を実行すべくループ処理を行う。従って、第２周期による更新が継続される。

本実施形態において、反射係数が所定値未満であるか否かに基づき、更新周期を変更するとしたが、これに限定されない。制御部４は、反射電力、反射電圧又は反射電流が所定値未満であるか否かに基づき、更新周期を変更するものであってもよい。反射係数が小さくなるにつれて、反射電力、反射電圧又は反射電流も小さくなる。従って、反射電力、反射電圧又は反射電流が所定値未満である場合、制御部４は第２周期で更新を行い、反射電力、反射電圧又は反射電流が所定値以上である場合、制御部４は第１周期で更新を行うものであってもよい。

（変形例１）
図８は、変形例１に係る駆動回路３の一構成例を略示した回路図である。なお、図８では、第１キャパシタンス要素２１１を基に図示している。実施形態１では、制御回路４５１は、ハイ側スイッチ３１及びロー側スイッチ３２夫々に互いに反転した２つの電圧信号を出力するとしたが、これに限定されない。制御回路４５１は、ハイ側スイッチ３１及びロー側スイッチ３２夫々に共通の電圧信号（共通入力信号）を出力するものであってもよい。

変形例１の駆動回路３は、実施形態１の駆動回路３と同様にハイ側スイッチ３１とロー側スイッチ３２とを備える。ハイ側スイッチ３１は、フォトカプラで構成してある。ロー側スイッチ３２は、実施形態１と同様にｎ型ＭＯＳＦＥＴ等で構成してある。

実施形態１と同様にハイ側スイッチ３１（フォトカプラ）のエミッタとロー側スイッチ３２のドレインとを直列に接続し、ハイ側スイッチ３１（フォトカプラ）とロー側スイッチ３２との接続節点と、ＰＩＮダイオード（上位ビットスイッチ２１３又は下位ビットスイッチ２２３）と上位ビットキャパシタ２１２又は下位ビットキャパシタ２２２との接続節点とは、電線（出力線）により接続されている。この出力線には、コンデンサＦＣ及びコイルＦＬからなるフィルタ回路３３（ローパスフィルタ）が設けられている。

実施形態１と同様にハイ側スイッチ３１（フォトカプラ）のコレクタは駆動電源（Ｖ）の正極側出力端子３４に接続され、ロー側スイッチ３２（ＦＥＴ）のソースには、駆動電源（Ｖ）の負極側出力端子３５が接続されている。

ハイ側スイッチ３１（フォトカプラ）のフォトダイオードのアノードは、例えば５Ｖを出力する直流電源に接続され、カソードは、ロー側スイッチ３２（ＦＥＴ）のゲートに接続されている。

スイッチ制御部４５に含まれる制御回路４５１と、フォトダイオードのカソードとロー側スイッチ３２（ＦＥＴ）のゲートとの接続節点とは、１つ信号線によって接続されている。スイッチ制御部４５は、ハイレベル（Ｈ）の電圧信号として、フォトダイオードに接続された直流電源の出力電圧以上の電圧信号（例えば、５Ｖ以上）を出力することによって、ハイ側スイッチ３１（フォトカプラ）をオフ状態にし、ロー側スイッチ３２（ＦＥＴ）をオン状態にする。スイッチ制御部４５は、ローレベル（Ｌ）の電圧信号として０Ｖの電圧信号を出力することにより、ハイ側スイッチ３１（フォトカプラ）をオン状態にし、ロー側スイッチ３２（ＦＥＴ）をオフ状態にする。

ハイ側スイッチ３１（フォトカプラ）がオン状態となることにより、ＰＩＮダイオードはオン状態となる。ロー側スイッチ３２（ＦＥＴ）がオン状態となることにより、ＰＩＮダイオードはオフ状態となる。

変形例１及び図３に示す実施形態１において、ＰＩＮダイオード（上位ビットスイッチ２１３、下位ビットスイッチ２２３）のアノードを上位ビットキャパシタ２１２又は下位ビットキャパシタ２２２に接続し、カソードを接地（グランドに接続）するとしたがこれに限定されない。ＰＩＮダイオード（上位ビットスイッチ２１３、下位ビットスイッチ２２３）のアノードを接地し、カソードを上位ビットキャパシタ２１２又は下位ビットキャパシタ２２２に接続してもよい。この場合、ＰＩＮダイオードと、上位ビットキャパシタ２１２又は下位ビットキャパシタ２２２との接続接点（ＰＩＮダイオードのカソード）に
駆動電源の正極側（Ｖ＋）が接続（ハイ側スイッチ３１がオン状態かつロー側スイッチ３２がオフ状態）された場合、ＰＩＮダイオードはオフとなる。ＰＩＮダイオードのカソードに駆動電源の負極側（Ｖ－）が接続（ハイ側スイッチ３１がオフ状態かつロー側スイッチ３２がオン状態）された場合、ＰＩＮダイオードはオンとなる。

このように制御回路４５１から１つ信号線を介して、ハイ側スイッチ３１（フォトカプラ）及びロー側スイッチ３２に対し、同じ電圧信号である共通入力信号を出力することにより、ハイ側スイッチ３１（フォトカプラ）及びロー側スイッチ３２を相補的にオン・オフ制御することができる。制御回路４５１から１つ信号線を介して共通入力信号を出力することにより、実施形態１における分岐回路４５２を不要とすることができる。

今回開示された実施形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上述した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。

１ インピーダンス整合装置
１１ 整合回路
２ 可変キャパシタ
２１ 第１キャパシタンス要素群
２１１ 第１キャパシタンス要素（キャパシタンス要素）
２１２ 上位ビットキャパシタ（キャパシタ）
２１３ 上位ビットスイッチ（半導体スイッチ）
２２ 第２キャパシタンス要素群
２２１ 第２キャパシタンス要素（キャパシタンス要素）
２２２ 下位ビットキャパシタ（キャパシタ）
２２３ 下位ビットスイッチ（半導体スイッチ）
３ 駆動回路
３１ ハイ側スイッチ
３２ ロー側スイッチ
３３ フィルタ回路
３４ 正極側出力端子
３５ 負極側出力端子
４ 制御部
４０ 記憶部
４１ インピーダンス演算部
４２ 静電容量演算部
４３ 目標スイッチ状態決定部
４４ 更新周期決定部
４５ スイッチ制御部
４５１ 制御回路
４５２ 分岐回路
５ インダクタ
６ 高周波電源
７ 高周波検出部（インピーダンス検出部）
８ 負荷

Claims (5)

1. 高周波電源と負荷との間に設けられ、
   前記高周波電源の出力端又は該出力端と同等の箇所から前記負荷側を見たインピーダンスに関する情報を取得して、該高周波電源と負荷とのインピーダンスの整合を図るインピーダンス整合装置であって、
   前記高周波電源に一端が接続されるキャパシタと、該キャパシタに直列に接続される半導体スイッチとを含むキャパシタンス要素を複数個有し、該複数のキャパシタンス要素が互いに並列に接続された可変キャパシタと、
   取得した前記インピーダンスに関する情報に基づいて、前記高周波電源と前記負荷との間のインピーダンスが整合するように前記複数の半導体スイッチ夫々をオンオフ制御する制御部とを備え、
   前記制御部は、取得した前記高周波電源から前記負荷側を見たインピーダンスに関する情報に基づいて反射係数を導出し、
   前記反射係数が所定値以上の場合、前記複数のキャパシタンス要素が含む半導体スイッチ夫々の状態を第１周期にて更新し、
   前記反射係数が所定値未満の場合、前記複数のキャパシタンス要素が含む半導体スイッチ夫々の状態を前記第１周期よりも長い第２周期で更新する
   インピーダンス整合装置。
2. 前記反射係数の所定値は、０．１である
   請求項１に記載のインピーダンス整合装置。
3. 前記複数のキャパシタンス要素は、第１キャパシタンス要素群と、前記第１キャパシタンス要素群を構成する一つのキャパシタの静電容量よりも小さい静電容量のキャパシタを有する第２キャパシタンス要素群とを含み、
   前記制御部は、
   前記第１周期にて更新する場合、前記第１キャパシタンス要素群が含む半導体スイッチ夫々の状態を更新し、前記第２キャパシタンス要素群の前記半導体スイッチの状態を維持し、
   前記第２周期にて更新する場合、前記第１キャパシタンス要素群及び前記第２キャパシタンス要素群が含む半導体スイッチ夫々の状態を更新する
   請求項１又は請求項２に記載のインピーダンス整合装置。
4. 前記第１キャパシタンス要素群のいずれかのキャパシタの静電容量は、前記第２キャパシタンス要素群の全てのキャパシタの静電容量の合計値よりも大きい
   請求項３のインピーダンス整合装置。
5. 高周波電源と負荷との間に設けられる可変キャパシタによって、前記高周波電源と前記負荷とのインピーダンスの整合を図るインピーダンス整合方法であって、
   前記可変キャパシタは、キャパシタ及び半導体スイッチを含むキャパシタンス要素を複数個有し、
   取得した前記高周波電源から前記負荷側を見たインピーダンスに関する情報に基づいて反射係数を導出し、
   前記反射係数が所定値以上の場合、前記複数のキャパシタンス要素が含む半導体スイッチ夫々の状態を第１周期にて更新し、
   前記反射係数が所定値未満の場合、前記複数のキャパシタンス要素が含む半導体スイッチ夫々の状態を前記第１周期よりも長い第２周期で更新する
   インピーダンス整合方法。

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