JP2023154532A - スイッチング回路 - Google Patents

Abstract

【課題】 並列接続された複数のスイッチング素子の１つでアバランシェ降伏が生じる場合に、アバランシェ降伏が生じているスイッチング素子に加わる負荷を軽減する。
【解決手段】 第１スイッチング素子と第２スイッチング素子の両方がオンしているオン期間（Ｔｏｎ）から前記第１スイッチング素子と前記第２スイッチング素子の両方がオフしているオフ期間（Ｔｏｆｆ）へ移行するターンオフ期間（Ｔｔｏｆｆ）において前記第１スイッチング素子と前記第２スイッチング素子のいずれか一方がアバランシェ降伏する片側降伏が生じているときに、前記第１スイッチング素子と前記第２スイッチング素子のうちのアバランシェ降伏していない非降伏素子のゲートにゲート閾値よりも高い特定電位を印加する特定電位印加動作を実行する。
【選択図】図６

Description

本明細書に開示の技術は、スイッチング回路に関する。

特許文献１には、並列接続された複数のスイッチング素子を有するスイッチング回路が開示されている。各スイッチング素子のゲート電位は、ゲート制御回路によって制御される。このスイッチング回路では、各スイッチング素子のゲート電流が等しくなるように、ゲート制御回路から各スイッチング素子のゲートに至る配線のインピーダンスが調整されている。

特開２０２０－１５６３０４号公報

並列接続された複数のスイッチング素子を共にターンオフするときに、各スイッチング素子にサージ電圧が印加される場合がある。各スイッチング素子のアバランシェ電圧にはばらつきが存在するので、ターンオフ時に生じるサージ電圧の印加によって並列接続された複数のスイッチング素子の１つでアバランシェ降伏が生じる場合がある。このように１つのスイッチング素子でアバランシェ降伏が生じると、そのスイッチング素子に高い負荷が加わる。本明細書では、並列接続された複数のスイッチング素子の１つでアバランシェ降伏が生じる場合に、アバランシェ降伏が生じているスイッチング素子に加わる負荷を軽減する技術を提案する。

本明細書が開示するスイッチング回路は、第１配線と、第２配線と、前記第１配線と前記第２配線の間に接続された第１スイッチング素子と、前記第１配線と前記第２配線の間に前記第１スイッチング素子に対して並列に接続された第２スイッチング素子と、前記第１スイッチング素子のゲートと前記第２スイッチング素子のゲートに接続されているゲート制御回路、を有する。前記ゲート制御回路が、前記第１スイッチング素子と前記第２スイッチング素子の両方がオンしているオン期間と前記第１スイッチング素子と前記第２スイッチング素子の両方がオフしているオフ期間とが交互に繰り返されるように前記第１スイッチング素子のゲート電位と前記第２スイッチング素子のゲート電位を制御する。前記ゲート制御回路が、前記オン期間から前記オフ期間へ移行するターンオフ期間において前記第１スイッチング素子と前記第２スイッチング素子のいずれか一方がアバランシェ降伏する片側降伏が生じているときに、前記第１スイッチング素子と前記第２スイッチング素子のうちのアバランシェ降伏していない非降伏素子のゲートにゲート閾値よりも高い特定電位を印加する特定電位印加動作を実行する。

なお、本明細書において、アバランシェ降伏は、スイッチング素子のゲート電位がゲート閾値以下であり、そのスイッチング素子の主端子間の電圧（例えば、ドレイン－ソース間電圧）がクランプ状態であり、そのスイッチング素子の主端子間に電流が流れている状態を意味する。

このスイッチング回路では、片側降伏が生じている場合（すなわち、第１スイッチング素子と第２スイッチング素子のいずれか一方がアバランシェ降伏している場合）に、アバランシェ降伏していない非降伏素子のゲートにゲート閾値よりも高い特定電位を印加する。したがって、非降伏素子に主電流が流れる。このように、アバランシェ降伏しているスイッチング素子に並列に接続された非降伏素子に主電流を流すことで、アバランシェ降伏しているスイッチング素子に流れる電流（すなわち、アバランシェ電流）を低減することができる。これによって、アバランシェ降伏しているスイッチング素子に加わる負荷を軽減することができる。

インバータ回路の回路図。 実施例１のスイッチング回路の回路図。 通常動作を示すグラフ。 特定電位印加動作が実施されない場合の片側降伏を示すグラフ。 制御ＩＣが実行する処理を示すフローチャート。 実施例１の特定電位印加動作を示すグラフ。 電位Ｖｍのフィードバック制御を示す制御ブロック図。 実施例２のスイッチング回路の回路図。 実施例２の特定電位印加動作を示すグラフ。 実施例３のスイッチング回路の回路図。 実施例４のスイッチング回路の回路図。 制御ＩＣが実行する処理を示すフローチャート。 実施例４の特定電位印加動作を示すグラフ。 制御ＩＣが実行する処理を示すフローチャート。

（構成１）本明細書が開示する一例のスイッチング回路では、前記特定電位が、前記オン期間における前記非降伏素子のゲート電位よりも低くてもよい。

この構成によれば、特定電位印加動作において非降伏素子に流れる電流を制限することができる。

上記構成１のスイッチング回路は、前記非降伏素子のゲートを充電する電源を有していてもよい。前記特定電位印加動作では、前記オン期間よりも前記電源の出力電圧を低下させてもよい。

前記ゲート制御回路が前記電源を有する場合には、前記ゲート制御回路が、前記特定電位印加動作において前記非降伏素子に流れる主電流に基づいて前記電源の前記出力電圧をフィードバック制御してもよい。

この構成によれば、降伏素子と非降伏素子に流れる電流を正確に制御できる。

上記構成１のスイッチング回路では、前記ゲート制御回路が、前記特定電位印加動作において、前記非降伏素子のゲートの充電と放電を交互に繰り返すことによって前記特定電位を前記オン期間における前記非降伏素子のゲート電位よりも低い値に制御してもよい。

上記構成１のスイッチング回路では、前記ゲート制御回路が、前記第１スイッチング素子と前記第２スイッチング素子のうちのアバランシェ降伏している降伏素子に流れる主電流（Ｉ１）がゼロまで低下したときに前記特定電位の印加を停止してもよい。

この構成によれば、降伏素子のアバランシェ降伏が終了した以降に非降伏素子に主電流が流れることを抑制できる。

本明細書が開示する一例のスイッチング回路では、前記ゲート制御回路が、前記ターンオフ期間に、前記第１配線と前記第２配線の間の電圧と、前記第１スイッチング素子の主電流と、前記第２スイッチング素子の主電流に基づいて、前記特定電位印加動作を実行するか否かを判定してもよい。

この構成によれば、片側降伏が生じているか否かを適切に判定して特定電位印加動作を実行できる。

（構成２）本明細書が開示する一例のスイッチング回路では、前記ゲート制御回路が、前記オン期間において前記第１スイッチング素子と前記第２スイッチング素子に流れる総電流（Ｉ３）に基づいて、その後の前記ターンオフ期間に前記特定電位印加動作を実行するか否かを判定してもよい。

この構成によれば、ターンオフ期間の前の時点で片側降伏が生じるか否かを判定し、ターンオフ期間に適切に特定電位印加動作を実行できる。

上記構成２のスイッチング回路では、前記ゲート制御回路が、前記オン期間における前記総電流が大きいほど、その後の前記特定電位印加動作における前記特定電位を高くしてもよい。上記構成２のスイッチング回路では、前記ゲート制御回路が、前記オン期間における前記総電流が大きいほど、その後の前記特定電位印加動作における前記特定電位の印加時間を長くしてもよい。上記構成２のスイッチング回路では、前記ゲート制御回路が、前記オン期間における前記総電流が大きいほど、その後の前記ターンオフ期間において前記非降伏素子のゲート電位を低下させるタイミングから前記特定電位印加動作を開始するタイミングまでの間隔を短くしてもよい。

この構成によれば、降伏素子の負荷をより効果的に軽減できる。

上記構成２のスイッチング回路では、前記ゲート制御回路が、前記オフ期間における前記第１配線と前記第２配線の間の電圧に基づいて、その後の前記ターンオフ期間に前記特定電位印加動作を実行するか否かを判定してもよい。この場合、前記ゲート制御回路が、前記オフ期間における前記第１配線と前記第２配線の間の前記電圧が大きいほど、その後の前記特定電位印加動作における前記特定電位の印加時間を長くしてもよい。

この構成によれば、降伏素子の負荷をより効果的に軽減できる。

本明細書が開示する一例のスイッチング回路では、前記特定電位の印加開始時における前記非降伏素子のゲート充電電流が、前記オフ期間から前記オン期間への移行時における前記非降伏素子のゲート充電電流よりも大きくてもよい。また、本明細書が開示する一例のスイッチング回路では、前記特定電位の印加停止時における前記非降伏素子のゲート放電電流が、前記片側降伏が生じていないときの前記ターンオフ期間における前記非降伏素子のゲート放電電流よりも大きくてもよい。これらの構成によれば、特定電位印加動作においてより高速でゲート電位を制御できる。

本明細書が開示する一例のスイッチング回路では、前記ゲート制御回路が、前記第１スイッチング素子のアバランシェ電圧と前記第２スイッチング素子のアバランシェ電圧のいずれが高いかを記憶する記憶部を有していてもよい。前記ゲート制御回路が、前記片側降伏が生じているときに、前記第１スイッチング素子と前記第２スイッチング素子のうちのアバランシェ電圧が高い方のスイッチング素子を前記非降伏素子として制御してもよい。

この構成によれば、第１スイッチング素子と第２スイッチング素子のいずれでアバランシェ降伏が生じるかが予め分かるので、制御が容易となる。

図１は、車両に搭載されたインバータ回路１０を有している。また、車両には、バッテリ１２とモータ１４が搭載されている。インバータ回路１０は、バッテリ１２から供給される直流電力を交流電力に変換し、交流電力をモータ１４に供給する。モータ１４が駆動すると、車両の駆動輪が回転し、車両が走行する。インバータ回路１０は、高電位配線２０と、低電位配線２２と、３つの出力配線２４ａ～２４ｃを有している。バッテリ１２の正極は、高電位配線２０に接続されている。バッテリ１２の負極は、低電位配線２２に接続されている。３つの出力配線２４ａ～２４ｃは、モータ１４に接続されている。インバータ回路１０は、６個のスイッチング回路３０を有している。２つのスイッチング回路３０が直列に接続された直列回路が３つ構成されている。各直列回路は、高電位配線２０と低電位配線２２の間に接続されている。各直列回路において、直列に接続された２つのスイッチング回路３０の接続点に、対応する１つの出力配線２４が接続されている。各スイッチング回路３０がスイッチングすることによって、電流経路が導通している状態と遮断されている状態とに切り換えられる。すなわち、高電位配線２０に接続されているスイッチング回路３０は、高電位配線２０と出力配線２４の間を導通状態と遮断状態に切り換える。また、低電位配線２２に接続されているスイッチング回路３０は、出力配線２４と低電位配線２２の間を導通状態と遮断状態に切り換える。各スイッチング回路３０がスイッチングすることで、出力配線２４ａ～２４ｃに三相交流電力が出力される。

図２は、各スイッチング回路３０の回路図を示している。スイッチング回路３０は、スイッチング素子３１、３２を有している。本実施形態では、スイッチング素子３１、３２は、ｎチャネル型のＦＥＴ（field effect transistor）である。例えば、スイッチング素子３１、３２は、ｎチャネル型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）であってもよい。但し、他の実施形態では、スイッチング素子３１、３２が、ｐチャネル型のＦＥＴであってもよいし、ゲート型の他のトランジスタであってもよい。スイッチング素子３１とスイッチング素子３２は、配線３６と配線３８の間に並列に接続されている。すなわち、スイッチング素子３１のドレインとスイッチング素子３２のドレインが配線３６に接続されており、スイッチング素子３１のソースとスイッチング素子３２のソースが配線３８に接続されている。配線３６はスイッチング回路３０を高電位側の配線と接続する配線であり、配線３８はスイッチング回路３０を低電位側の配線と接続する配線である。例えば、スイッチング回路３０が高電位配線２０に接続されているスイッチング回路である場合には、配線３６は図１に示す配線２５（すなわち、高電位配線２０とスイッチング回路３０を接続する配線）であり、配線３８は図１に示す配線２６（すなわち、スイッチング回路３０と出力配線２４を接続する配線）である。また、スイッチング回路３０が低電位配線２２に接続されているスイッチング回路である場合には、配線３６は図１に示す配線２６（すなわち、出力配線２４とスイッチング回路３０を接続する配線）であり、配線３８は図１に示す配線２７（すなわち、スイッチング回路３０と低電位配線２２を接続する配線）である。スイッチング素子３１がオンすると、スイッチング素子３１を介して配線３６から配線３８へ電流が流れる。スイッチング素子３２がオンすると、スイッチング素子３２を介して配線３６から配線３８へ電流が流れる。

スイッチング素子３１には、ダイオード３３が接続されている。ダイオード３３のアノードがスイッチング素子３１のソースに接続されており、ダイオード３３のカソードがスイッチング素子３１のドレインに接続されている。スイッチング素子３２には、ダイオード３４が接続されている。ダイオード３４のアノードがスイッチング素子３２のソースに接続されており、ダイオード３４のカソードがスイッチング素子３２のドレインに接続されている。

スイッチング回路３０は、ゲート制御回路４０を有している。ゲート制御回路４０は、スイッチング素子３１のゲートＧ１の電位（以下、ゲート電位Ｖｇ１という）とスイッチング素子３２のゲートＧ２の電位（以下、ゲート電位Ｖｇ２という）を制御する。ゲート制御回路４０は、第１制御回路５０、第２制御回路６０、及び、制御ＩＣ７０を有している。なお、以下の説明では、配線３８の電位を０Ｖ（すなわち、グランド）として各部の電位を説明する。

第１制御回路５０は、電源配線５１、ゲート電源５２、ゲートオンスイッチ５３、ゲートオン抵抗５４、ゲートオフ抵抗５５、及び、ゲートオフスイッチ５６を有している。ゲート電源５２は、電源配線５１に電位ＶＣＣ１を印加する。ゲートオンスイッチ５３とゲートオン抵抗５４は、電源配線５１とゲートＧ１の間に直列に接続されている。ゲートオンスイッチ５３は、制御ＩＣ７０から入力される信号Ｓｉｇ１に応じてスイッチングする。図３に示すように、信号Ｓｉｇ１は、電位ＨＩＧＨと電位ＬＯＷの間で変化する信号である。ゲートオンスイッチ５３は、信号Ｓｉｇ１がＨＩＧＨのときにオンし、信号Ｓｉｇ１がＬＯＷのときにオフする。ゲートオンスイッチ５３がオンすると、電源配線５１からゲートオンスイッチ５３とゲートオン抵抗５４を介してゲートＧ１に電流が流れ、ゲートＧ１が充電される。ゲートオフ抵抗５５とゲートオフスイッチ５６は、ゲートＧ１とグランドの間に直列に接続されている。ゲートオフスイッチ５６は、制御ＩＣ７０から入力される信号Ｓｉｇ１に応じてスイッチングする。ゲートオフスイッチ５６は、信号Ｓｉｇ１がＨＩＧＨのときにオフし、信号Ｓｉｇ１がＬＯＷのときにオンする。ゲートオフスイッチ５６がオンすると、ゲートＧ１からゲートオフ抵抗５５とゲートオフスイッチ５６を介してグランドに電流が流れ、ゲートＧ１が放電される。したがって、信号Ｓｉｇ１がＨＩＧＨの場合には、ゲートオンスイッチ５３がオンするとともにゲートオフスイッチ５６がオフするので、ゲートＧ１に電位ＶＣＣ１が印加される。信号Ｓｉｇ１がＬＯＷの場合には、ゲートオンスイッチ５３がオフするとともにゲートオフスイッチ５６がオンするので、ゲートＧ１に０Ｖが印加される。

第２制御回路６０は、電源配線６１、ゲート電源６２、ゲートオンスイッチ６３、ゲートオン抵抗６４、ゲートオフ抵抗６５、及び、ゲートオフスイッチ６６を有している。ゲート電源６２は、電源配線６１に電位ＶＣＣ２を印加する。ゲートオンスイッチ６３とゲートオン抵抗６４は、電源配線６１とゲートＧ２の間に直列に接続されている。ゲートオンスイッチ６３は、制御ＩＣ７０から入力される信号Ｓｉｇ２に応じてスイッチングする。図３に示すように、信号Ｓｉｇ２は、電位ＨＩＧＨと電位ＬＯＷの間で変化する信号である。ゲートオンスイッチ６３は、信号Ｓｉｇ２がＨＩＧＨのときにオンし、信号Ｓｉｇ２がＬＯＷのときにオフする。ゲートオンスイッチ６３がオンすると、電源配線６１からゲートオンスイッチ６３とゲートオン抵抗６４を介してゲートＧ２に電流が流れ、ゲートＧ２が充電される。ゲートオフ抵抗６５とゲートオフスイッチ６６は、ゲートＧ２とグランドの間に直列に接続されている。ゲートオフスイッチ６６は、制御ＩＣ７０から入力される信号Ｓｉｇ２に応じてスイッチングする。ゲートオフスイッチ６６は、信号Ｓｉｇ２がＨＩＧＨのときにオフし、信号Ｓｉｇ２がＬＯＷのときにオンする。ゲートオフスイッチ６６がオンすると、ゲートＧ２からゲートオフ抵抗６５とゲートオフスイッチ６６を介してグランドに電流が流れ、ゲートＧ２が放電される。したがって、信号Ｓｉｇ２がＨＩＧＨの場合には、ゲートオンスイッチ６３がオンするとともにゲートオフスイッチ６６がオフするので、ゲートＧ２に電位ＶＣＣ２が印加される。信号Ｓｉｇ２がＬＯＷの場合には、ゲートオンスイッチ６３がオフするとともにゲートオフスイッチ６６がオンするので、ゲートＧ２に０Ｖが印加される。

制御ＩＣ７０は、上述したように、第１制御回路５０に信号Ｓｉｇ１を入力するとともに、第２制御回路６０に信号Ｓｉｇ２を入力する。また、制御ＩＣ７０には、外部から信号Ｓｉｇ０が入力される。制御ＩＣ７０は、信号Ｓｉｇ０に基づいて信号Ｓｉｇ１、Ｓｉｇ２を生成する。また、スイッチング回路３０は、電流検出回路４１、４２、４３及び電圧検出回路４４を有している。電流検出回路４１は、スイッチング素子３１に流れる電流Ｉ１を検出する。電流検出回路４２は、スイッチング素子３２に流れる電流Ｉ２を検出する。電流検出回路４３は、配線３８に流れる電流Ｉ３を検出する。電流Ｉ３は、電流Ｉ１と電流Ｉ２を合計した電流と等しい。なお、電流Ｉ３は、図１に示す出力配線２４ａ～２４ｃに流れる電流（いわゆる、相電流）と等しい。したがって、電流Ｉ３は、出力配線２４ａ～２４ｃで検出されてもよい。電圧検出回路４４は、配線３６と配線３８の間の電圧Ｖｄｓ（すなわち、スイッチング素子３１、３２のドレイン－ソース間電圧）を検出する。制御ＩＣ７０には、電流検出回路４３が検出した電流Ｉ３の値と電圧検出回路４４が検出した電圧Ｖｄｓの値が入力される。また、制御ＩＣ９０には、電流検出回路４１が検出した電流Ｉ１を閾値Ｉｔｈ１と比較した判定値と、電流検出回路４２が検出した電流Ｉ２を閾値Ｉｔｈ２と比較した判定値が入力される。閾値Ｉｔｈ１は低い値に設定されているので、電流Ｉ１の判定値は電流Ｉ１が流れているか否かを示す。閾値Ｉｔｈ２は低い値に設定されているので、電流Ｉ２の判定値は電流Ｉ２が流れているか否かを示す。制御ＩＣ７０は、入力される電流Ｉ１の判定値、電流Ｉ２の判定値、電流Ｉ３、及び、電圧Ｖｄｓに基づいて、信号Ｓｉｇ１、Ｓｉｇ２を制御する。また、制御ＩＣ７０は、ゲート電源５２、６２を制御して、電位ＶＣＣ１、ＶＣＣ２を変更する。

図３は、スイッチング回路３０の動作中における各値の変化を示している。図３は、アバランシェ降伏が生じていない状態を示している。図３に示すように、制御ＩＣ７０に入力される信号Ｓｉｇ０は、電位ＨＩＧＨと電位ＬＯＷの間で変化する。アバランシェ降伏が生じていない状態では、制御ＩＣ７０は、信号Ｓｉｇ１、Ｓｉｇ２が信号Ｓｉｇ０と同じ波形となるように信号Ｓｉｇ１、Ｓｉｇ２を生成する。また、アバランシェ降伏が生じていない状態では、制御ＩＣ７０は、電位ＶＣＣ１、ＶＣＣ２を、常に電位Ｖｏｎに制御する。また、図３中に示す電位Ｖｔｈ１はスイッチング素子３１のゲート閾値（すなわち、スイッチング素子３１をオンするのに必要な最小のゲート電位Ｖｇ１）である。また、図３中に示す電位Ｖｔｈ２はスイッチング素子３２のゲート閾値（すなわち、スイッチング素子３２をオンするのに必要な最小のゲート電位Ｖｇ２）である。ゲート閾値Ｖｔｈ１はゲート閾値Ｖｔｈ２とほぼ等しい。図３に示すように、ゲート閾値Ｖｔｈ１、Ｖｔｈ２は、電位Ｖｏｎよりも低く、０Ｖよりも高い。

信号Ｓｉｇ０がＨＩＧＨの状態では、信号Ｓｉｇ１と信号Ｓｉｇ２が共にＨＩＧＨである。この状態では、ゲート制御回路４０が、ゲート電位Ｖｇ１を電位ＶＣＣ１（すなわち、電位Ｖｏｎ）に制御し、ゲート電位Ｖｇ２を電位ＶＣＣ２（すなわち、電位Ｖｏｎ）に制御する。このため、スイッチング素子３１、３２が共にオンし、スイッチング素子３１、３２のそれぞれにほぼ均等に電流Ｉ１、Ｉ２が流れる。以下では、スイッチング素子３１、３２が共にオンしている期間を、オン期間Ｔｏｎという。その後、信号Ｓｉｇ０がＨＩＧＨからＬＯＷに低下すると、信号Ｓｉｇ１と信号Ｓｉｇ２が共にＨＩＧＨからＬＯＷに低下する。すると、ゲート制御回路４０が、ゲート電位Ｖｇ１を０Ｖまで低下させ、ゲート電位Ｖｇ２を０Ｖまで低下させる。したがって、スイッチング素子３１、３２がオフする。このため、電圧Ｖｄｓが上昇し、電流Ｉ１、Ｉ２がゼロまで低下する。以下では、スイッチング素子３１、３２が共にオフしている期間を、オフ期間Ｔｏｆｆという。また、オン期間Ｔｏｎからオフ期間Ｔｏｆｆに移行する期間を、ターンオフ期間Ｔｔｏｆｆという。その後、信号Ｓｉｇ０がＬＯＷからＨＩＧＨに上昇すると、信号Ｓｉｇ１と信号Ｓｉｇ２が共にＬＯＷからＨＩＧＨに上昇する。すると、ゲート制御回路４０が、ゲート電位Ｖｇ１を電位Ｖｏｎまで上昇させ、ゲート電位Ｖｇ２を電位Ｖｏｎまで上昇させる。したがって、スイッチング素子３１、３２がオンする。このため、電圧Ｖｄｓが低下し、電流Ｉ１、Ｉ２が上昇する。すなわち、再度、オン期間Ｔｏｎとなる。以下では、オフ期間Ｔｏｆｆからオン期間Ｔｏｎに移行する期間を、ターンオン期間Ｔｔｏｎという。図３に示すように、ゲート制御回路４０は、オン期間Ｔｏｎとオフ期間Ｔｏｆｆが交互に繰り返すようにスイッチング素子３１、３２を制御する。

図３に示すように、ターンオフ期間Ｔｔｏｆｆでは、電圧Ｖｄｓが急上昇してサージ電圧Ｖｓが発生する場合がある。また、図３に示す電圧Ｖａ１はスイッチング素子３１のアバランシェ電圧であり、図３に示す電圧Ｖａ２はスイッチング素子３２のアバランシェ電圧である。なお、図３では、アバランシェ電圧Ｖａ１がアバランシェ電圧Ｖａ２よりも低いが、アバランシェ電圧Ｖａ１がアバランシェ電圧Ｖａ２よりも高い場合もある。スイッチング素子のドレイン－ソース間に印加される電圧がアバランシェ電圧を超えると、スイッチング素子の内部でアバランシェ降伏が発生する。アバランシェ降伏が発生すると、スイッチング素子のゲート電位がオフ電位（すなわち、ゲート閾値未満の電位）であってもスイッチング素子に電流が流れる。図３では、サージ電圧Ｖｓがアバランシェ電圧Ｖａ１、Ｖａ２よりも低いので、アバランシェ降伏は発生していない。

サージ電圧Ｖｓがアバランシェ電圧Ｖａ１またはＶａ２に達することで、スイッチング素子３１、３２の一方でアバランシェ降伏が発生する場合がある。以下では、スイッチング素子３１、３２の一方でアバランシェ降伏が発生することを、片側降伏という。以下に、片側降伏時の動作について説明する。なお、以下では、スイッチング素子３１がアバランシェ降伏する場合（すなわち、アバランシェ電圧Ｖａ１がアバランシェ電圧Ｖａ２よりも低い場合）を例として説明する。実施例１のスイッチング回路３０は、片側降伏の発生時に、アバランシェ降伏が生じたスイッチング素子の負荷を軽減する特定電位印加動作を実行する。まず、比較例として、特定電位印加動作を実行しない場合の片側降伏時の各値の変化について、図４を用いて説明する。

図４では、ターンオフ期間Ｔｔｏｆｆの開始タイミングｔ１でゲート電位Ｖｇ１、Ｖｇ２が低下し、電圧Ｖｄｓが急上昇する。ターンオフ期間Ｔｔｏｆｆ中のタイミングｔ２において、サージ電圧によって電圧Ｖｄｓがアバランシェ電圧Ｖａ１まで達する。このため、タイミングｔ２において、スイッチング素子３１でアバランシェ降伏が発生する。アバランシェ降伏が発生すると、ゲート電位Ｖｇ１が０Ｖに制御されているにも関わらず、スイッチング素子３１に電流Ｉ１が流れる。また、スイッチング素子３１でアバランシェ降伏が生じている間は、電圧Ｖｄｓがアバランシェ電圧Ｖａ１にクランプされる。また、スイッチング素子３１でアバランシェ降伏が生じている間は、スイッチング素子３２にはほとんど電流Ｉ２が流れない。このため、アバランシェ降伏が生じている間は、スイッチング素子３１に電流が集中し、スイッチング素子３１に高い負荷が加わる。その後、電流Ｉ１がほぼ０まで低下するとともに電圧Ｖｄｓがアバランシェ電圧Ｖａ１より低い値に低下することで、スイッチング素子３１のアバランシェ降伏が終了し、スイッチング素子３１がオフ状態となる。図４では、アバランシェ降伏が発生したタイミングｔ２においてスイッチング素子３１の電流Ｉ１が非常に高くなる。タイミングｔ２では電圧Ｖｄｓが高いので、スイッチング素子３１で発熱が大きくなり、スイッチング素子３１に高い負荷が加わる。なお、以下では、アバランシェ降伏が生じているスイッチング素子を降伏素子といい、アバランシェ降伏が生じていないスイッチング素子を非降伏素子という。

次に、実施例１のスイッチング回路３０が実行する特定電位印加動作について説明する。図５は、ターンオフ期間Ｔｔｏｆｆ中に制御ＩＣ７０が実行する処理を示している。制御ＩＣ７０は、図５の処理をターンオフ期間Ｔｔｏｆｆ中に繰り返し実行する。ステップＳ２では、制御ＩＣ７０は、電流Ｉ３が流れているか否かを判定する。ステップＳ４では、制御ＩＣ７０は、電圧Ｖｄｓがクランプされているか否か（すなわち、電圧Ｖｄｓの時間変化率ｄＶｄｓ／ｄｔが基準値以下であるか否か）を判定する。ステップＳ６では、制御ＩＣ７０は、電流Ｉ１と電流Ｉ２のいずれか一方だけが流れているか否かを判定する。ステップＳ２、Ｓ４、Ｓ６のいずれかでＮＯと判定した場合には、制御ＩＣ７０は、片側降伏が生じていないので、ステップＳ８で通常動作を継続する。制御ＩＣ７０は、ステップＳ２、Ｓ４、Ｓ６の全てでＹＥＳと判定した場合には、片側降伏が生じているので、ステップＳ１０で特定電位印加動作を実行する。ステップＳ１０では、制御ＩＣ７０は、非降伏素子に対して特定電位印加動作を実行する。すなわち、制御ＩＣ７０は、電流Ｉ１が流れているとともに電流Ｉ２が流れていない場合にはスイッチング素子３２に対して特定電位印加動作を実行し、電流Ｉ２が流れているとともに電流Ｉ１が流れていない場合にはスイッチング素子３１に対して特定電位印加動作を実行する。制御ＩＣ７０は、ステップＳ１２の条件が満たされるまでは、ステップＳ１０、Ｓ１２を繰り返し、特定電位印加動作を継続する。ステップＳ１２の条件が満たされると、制御ＩＣ７０は、ステップＳ１４で通常動作に戻る。

ターンオフ期間Ｔｔｏｆｆでスイッチング素子３１、３２のいずれでもアバランシェ降伏が生じていない場合（すなわち、片側降伏が生じていない場合）には、制御ＩＣ７０は、ステップＳ２～Ｓ６のいずれかでＮＯと判定し、通常動作を継続する。このため、片側降伏が生じていない場合には、制御ＩＣ７０は、上述した図３のように動作する。図６は、片側降伏が生じているときのスイッチング回路３０の動作を示している。

図６では、図４と同様に、ターンオフ期間Ｔｔｏｆｆの開始タイミングｔ１で電圧Ｖｄｓが急上昇し、ターンオフ期間Ｔｔｏｆｆ中のタイミングｔ２において電圧Ｖｄｓがアバランシェ電圧Ｖａ１に達する。タイミングｔ１とタイミングｔ２の間の期間では、アバランシェ降伏がまだ生じていないので、制御ＩＣ７０は図５のステップＳ２～Ｓ６のいずれかでＮＯと判定し、通常動作を継続する。タイミングｔ２においてスイッチング素子３１でアバランシェ降伏が発生すると、電圧Ｖｄｓがクランプされる。また、タイミングｔ２でアバランシェ降伏が発生すると、スイッチング素子３１に偏って電流が流れるようになり、電流Ｉ２がゼロまで低下する。なお、電流Ｉ２がゼロまで低下する期間が極めて短いので、図６ではタイミングｔ２で電流Ｉ２がゼロまで低下することが示されていない。タイミングｔ２の直後に、制御ＩＣ７０は、ステップＳ２～Ｓ６でＹＥＳと判定し、ステップＳ１０（すなわち、特定電位印加動作）を実行する。

タイミングｔ２において特定電位印加動作を開始すると、制御ＩＣ７０は、スイッチング素子３２（すなわち、非降伏素子）用のゲート電源６２を制御して、電位ＶＣＣ２を電位Ｖｏｎから電位Ｖｍに低下させる。電位Ｖｍは、電位Ｖｏｎよりも低く、ゲート閾値Ｖｔｈ２よりもわずかに高い電位である。同時に、制御ＩＣ７０は、信号Ｓｉｇ２をＬＯＷからＨＩＧＨに上昇させる。したがって、スイッチング素子３２のゲート電位Ｖｇ２が０Ｖから電位Ｖｍまで上昇する。電位Ｖｍがゲート閾値Ｖｔｈ２よりも高いので、スイッチング素子３２がオンし、電流Ｉ２が流れる。但し、電位Ｖｍが電位Ｖｏｎよりも低いので、スイッチング素子３２がオンするときのオン抵抗は比較的高い。このため、タイミングｔ２の直後に、スイッチング素子３１に電流Ｉ１が流れるとともにスイッチング素子３２に電流Ｉ２が流れる。すなわち、スイッチング素子３１とスイッチング素子３２に電流が分岐して流れ、スイッチング素子３１に偏って電流が流れることが防止される。このため、図６のタイミングｔ２の直後における電流Ｉ１が、図４のタイミングｔ２の直後における電流Ｉ１よりも小さい。これによって、スイッチング素子３１（すなわち、降伏素子）に加わる負荷が軽減される。

制御ＩＣ７０は、特定電位印加動作の実行中に、図５のステップＳ１０、Ｓ１２を繰り返す。図６に示すように、降伏素子であるスイッチング素子３１の電流Ｉ１は、タイミングｔ２の後に低下し、タイミングｔ３においてゼロまで低下する。制御ＩＣ７０は、タイミングｔ２とタイミングｔ３の間の期間では、ステップＳ１０、Ｓ１２を繰り返すことで特定電位印加動作を継続する。タイミングｔ３において電流Ｉ１がゼロまで低下すると、制御ＩＣ７０は、ステップＳ１２でＹＥＳと判定し、ステップＳ１４で通常動作に戻る。したがって、タイミングｔ３において、制御ＩＣ７０は、電位ＶＣＣ２を電位Ｖｍから電位Ｖｏｎに上昇させ、信号Ｓｉｇ２をＨＩＧＨからＬＯＷに低下させる。このため、タイミングｔ３において、ゲート電位Ｖｇ２が電位Ｖｍから０Ｖまで低下し、スイッチング素子３２がオフする。したがって、タイミングｔ３以降は、スイッチング素子３１に偏って電流が流れる。しかしながら、タイミングｔ３以降に流れる電流Ｉ３は低いので、スイッチング素子３１に偏って電流が流れてもスイッチング素子３１に加わる負荷は小さい。その後、電流Ｉ１がゼロまで低下し、電圧Ｖｄｓがアバランシェ電圧Ｖａ１よりも低くなると、スイッチング素子３１、３２のターンオフが完了する。

以上に説明したように、実施例１のスイッチング回路３０では、片側降伏が生じたときに、非降伏素子のゲートに電位Ｖｏｎよりも低くゲート閾値Ｖｔｈよりも高い電位Ｖｍが印加され、非降伏素子がオンする。これによって、降伏素子に加わる負荷が軽減される。また、実施例１のスイッチング回路３０では、降伏素子の電流がゼロまで低下した段階で特定電位印加動作を終了する。これによって、必要以上に長く非降伏素子がオンに維持されることが防止され、スイッチング回路３０のターンオフを適切に完了させることができる。

なお、実施例１の特定電位印加動作中に、非降伏素子に流れる電流に基づいて電位Ｖｍ（すなわち、特定電位印加動作中のゲート電位）をフィードバック制御してもよい。例えば、降伏素子がスイッチング素子３１である場合には、図７に示すように、特定電位印加動作の開始タイミングｔ２における電流Ｉ３の半分を目標電流Ｉｔとして設定し、電流Ｉ２が目標電流Ｉｔと一致するように電位Ｖｍを制御してもよい。

なお、上記の実施例１では、スイッチング素子３１がアバランシェ降伏する場合（すなわち、アバランシェ電圧Ｖａ１がアバランシェ電圧Ｖａ２よりも低い場合）を例として説明を行った。しかしながら、スイッチング素子３２がアバランシェ降伏する場合（すなわち、アバランシェ電圧Ｖａ２がアバランシェ電圧Ｖａ１よりも低い場合）にも特定電位印加動作を実施することができる。この場合、非降伏素子がスイッチング素子３１であるので、スイッチング素子３１に対して特定電位印加動作を実施することができる。また、後述する他の実施例でも、スイッチング素子３１がアバランシェ降伏する場合の特定電位印加動作を例として説明するが、スイッチング素子３２がアバランシェ降伏する場合に特定電位印加動作を実施してもよい。

図８に示す実施例２のスイッチング回路３０ａは、高周波駆動回路５７、６７を有している。

高周波駆動回路５７は、制御ＩＣ７０から第１制御回路５０に信号Ｓｉｇ１を入力する配線に設けられている。高周波駆動回路５７が作動していない状態では、制御ＩＣ７０から出力された信号がそのまま信号Ｓｉｇ１として第１制御回路５０に入力される。高周波駆動回路５７が作動すると、高周波駆動回路５７はＨＩＧＨとＬＯＷの間で高周波（例えば、１０ＭＨｚ程度）で振動する信号を信号Ｓｉｇ１として第１制御回路５０に入力する。高周波駆動回路６７は、制御ＩＣ７０から第２制御回路６０に信号Ｓｉｇ２を入力する配線に設けられている。高周波駆動回路６７が作動していない状態では、制御ＩＣ７０から出力された信号がそのまま信号Ｓｉｇ２として第２制御回路６０に入力される。高周波駆動回路６７が作動すると、高周波駆動回路６７はＨＩＧＨとＬＯＷの間で高周波（例えば、１０ＭＨｚ程度）で振動する信号を信号Ｓｉｇ２として第２制御回路６０に入力する。また、実施例２のスイッチング回路３０ａでは、電位ＶＣＣ１が電位Ｖｏｎに固定されており、電位ＶＣＣ２が電位Ｖｏｎに固定されている。実施例２のスイッチング回路３０ａのその他の構成は、実施例１のスイッチング回路３０と等しい。

実施例２のスイッチング回路３０ａでも、制御ＩＣ７０は、実施例１のスイッチング回路３０と同様にして、片側降伏が発生すると特定電位印加動作を実行する。

図９は、実施例２のスイッチング回路３０ａの動作中における各値の変化を示している。通常動作時は、制御ＩＣ７０は、高周波駆動回路５７、６７を停止させている。したがって、通常動作時は、信号Ｓｉｇ１、Ｓｉｇ２は信号Ｓｉｇ０と一致している。図９では、図６と同様に、タイミングｔ２においてスイッチング素子３１でアバランシェ降伏が発生する。制御ＩＣ７０は、タイミングｔ２において片側降伏を検知し、特定電位印加動作を実行する。特定電位印加動作では制御ＩＣ７０は、非降伏素子側の高周波駆動回路６７を作動させる。高周波駆動回路６７が作動するので、タイミングｔ２の直後に、信号Ｓｉｇ２がＨＩＧＨとＬＯＷの間で高周波で振動する。その結果、第２制御回路６０が高周波でゲートＧ２の充電と放電を繰り返す。このため、ゲート電位Ｖｇ２が電位Ｖｏｎよりも低くゲート閾値Ｖｔｈ２よりも高い電位に制御される。このため、実施例１（すなわち、図６）と同様に、スイッチング素子３２が比較的オン抵抗が高い状態でオンし、電流Ｉ２が流れる。このため、タイミングｔ２の直後に、スイッチング素子３１とスイッチング素子３２に電流が分岐して流れ、スイッチング素子３１（すなわち、降伏素子）に加わる負荷が軽減される。制御ＩＣ７０は、特定電位印加動作の実行中に電流Ｉ１がゼロまで低下すると、特定電位印加動作を終了して通常動作に戻る。すなわち、制御ＩＣ７０は、図９のタイミングｔ３で高周波駆動回路６７を停止させる。このため、タイミングｔ３の後にゲート電位Ｖｇ２が０Ｖに低下し、スイッチング素子３２がオフする。したがって、タイミングｔ３以降は、スイッチング素子３１に電流Ｉ１が流れる。その後、電流Ｉ１がゼロまで低下し、電圧Ｖｄｓがアバランシェ電圧Ｖａ１よりも低くなると、スイッチング素子３１、３２のターンオフが完了する。

以上に説明したように、実施例２のスイッチング回路３０ａでも、片側降伏が生じたときに、非降伏素子のゲートに電位Ｖｏｎよりも低くゲート閾値Ｖｔｈよりも高い電位が印加され、非降伏素子がオンする。これによって、降伏素子に加わる負荷が軽減される。また、実施例２のスイッチング回路３０ａでは、降伏素子の電流がゼロまで低下した段階で特定電位印加動作を終了する。これによって、必要以上に長く非降伏素子がオンに維持されることが防止され、スイッチング回路３０のターンオフを適切に完了させることができる。

図１０に示す実施例３のスイッチング回路３０ｂは、実施例１のスイッチング回路３０に対して、ゲートオンスイッチ５３ｆ、ゲートオン抵抗５４ｆ、ゲートオフ抵抗５５ｆ、ゲートオフスイッチ５６ｆ、ゲートオンスイッチ６３ｆ、ゲートオン抵抗６４ｆ、ゲートオフ抵抗６５ｆ、及び、ゲートオフスイッチ６６ｆを追加した構成を有している。ゲートオンスイッチ５３ｆとゲートオン抵抗５４ｆは、電源配線５１とゲートＧ１の間に直列に接続されている。ゲートオン抵抗５４ｆの抵抗値は、ゲートオン抵抗５４の抵抗値よりも低い。ゲートオフ抵抗５５ｆとゲートオフスイッチ５６ｆは、ゲートＧ１とグランドの間に直列に接続されている。ゲートオフ抵抗５５ｆの抵抗値は、ゲートオフ抵抗５５の抵抗値よりも低い。ゲートオンスイッチ６３ｆとゲートオン抵抗６４ｆは、電源配線６１とゲートＧ２の間に直列に接続されている。ゲートオン抵抗６４ｆの抵抗値は、ゲートオン抵抗６４の抵抗値よりも低い。ゲートオフ抵抗６５ｆとゲートオフスイッチ６６ｆは、ゲートＧ２とグランドの間に直列に接続されている。ゲートオフ抵抗６５ｆの抵抗値は、ゲートオフ抵抗６５の抵抗値よりも低い。ゲートオンスイッチ５３ｆ、ゲートオフスイッチ５６ｆ、ゲートオンスイッチ６３ｆ、及び、ゲートオフスイッチ６６ｆは、制御ＩＣ７０によって制御される。

実施例３のスイッチング回路３０ｂでは、制御ＩＣ７０は、ゲートオンスイッチ５３のオンによってゲートＧ１を充電することができるとともに、ゲートオンスイッチ５３ｆのオンによってゲートＧ１を充電することもできる。ゲートオン抵抗５４ｆの抵抗値がゲートオン抵抗５４の抵抗値よりも低いので、ゲートオンスイッチ５３ｆをオンする場合には、ゲートオンスイッチ５３をオンする場合よりも、ゲートＧ１を充電する充電電流が高くなり、ゲート電位Ｖｇ１を速く上昇させることができる。

実施例３のスイッチング回路３０ｂでは、制御ＩＣ７０は、ゲートオフスイッチ５６のオンによってゲートＧ１を放電することができるとともに、ゲートオフスイッチ５６ｆのオンによってゲートＧ１を放電することもできる。ゲートオフ抵抗５５ｆの抵抗値がゲートオフ抵抗５５の抵抗値よりも低いので、ゲートオフスイッチ５６ｆをオンする場合には、ゲートオフスイッチ５６をオンする場合よりも、ゲートＧ１を放電する放電電流が高くなり、ゲート電位Ｖｇ１を速く低下させることができる。

実施例３のスイッチング回路３０ｂでは、制御ＩＣ７０は、ゲートオンスイッチ６３のオンによってゲートＧ２を充電することができるとともに、ゲートオンスイッチ６３ｆのオンによってゲートＧ２を充電することもできる。ゲートオン抵抗６４ｆの抵抗値がゲートオン抵抗６４の抵抗値よりも低いので、ゲートオンスイッチ６３ｆをオンする場合には、ゲートオンスイッチ６３をオンする場合よりも、ゲートＧ２を充電する充電電流が高くなり、ゲート電位Ｖｇ２を速く上昇させることができる。

実施例３のスイッチング回路３０ｂでは、制御ＩＣ７０は、ゲートオフスイッチ６６のオンによってゲートＧ２を放電することができるとともに、ゲートオフスイッチ６６ｆのオンによってゲートＧ２を放電することもできる。ゲートオフ抵抗６５ｆの抵抗値がゲートオフ抵抗６５の抵抗値よりも低いので、ゲートオフスイッチ６６ｆをオンする場合には、ゲートオフスイッチ６６をオンする場合よりも、ゲートＧ２を放電する放電電流が高くなり、ゲート電位Ｖｇ２を速く低下させることができる。

実施例３では、制御ＩＣ７０は、スイッチング素子３２に対して特定電位印加動作を実行する場合には、ゲートオンスイッチ６３ｆとゲートオフスイッチ６６ｆを使用してゲート電位Ｖｇ２を制御し、通常動作時はゲートオンスイッチ６３とゲートオフスイッチ６６を使用してゲート電位Ｖｇ２を制御する。このため、特定電位印加動作時には通常動作時よりもゲートＧ２の充放電電流が大きくなる。すなわち、特定電位印加動作の開始タイミングｔ２におけるゲートＧ２のゲート充電電流が、ターンオン期間ＴｔｏｎにおけるゲートＧ２のゲート充電電流よりも大きくなる。また、特定電位印加動作の終了タイミングｔ３におけるゲートＧ２のゲート放電電流が、片側降伏が生じていないときのターンオフ期間ＴｔｏｆｆにおけるゲートＧ２のゲート放電電流よりも大きくなる。このため、特定電位印加動作時には通常動作時よりも高速でゲート電位Ｖｇ２が変化する。この構成によれば、スイッチング素子３１でアバランシェ降伏が生じたときの特定電位印加動作において素早くスイッチング素子３２をスイッチングさせることができ、適切にスイッチング素子３１を保護することができる。また、通常動作では比較的低速でスイッチング素子３２をスイッチングさせることができ、スイッチング素子３２及び第２制御回路６０で生じる損失を低減できる。

また、実施例３では、制御ＩＣ７０は、スイッチング素子３１に対して特定電位印加動作を実行する場合には、ゲートオンスイッチ５３ｆとゲートオフスイッチ５６ｆを使用してゲート電位Ｖｇ１を制御し、通常動作時はゲートオンスイッチ５３とゲートオフスイッチ５６を使用してゲート電位Ｖｇ１を制御する。このため、特定電位印加動作時には通常動作時よりもゲートＧ１の充放電電流が大きくなる。このため、特定電位印加動作時には通常動作時よりも高速でゲート電位Ｖｇ１が変化する。この構成によれば、スイッチング素子３２でアバランシェ降伏が生じたときの特定電位印加動作において素早くスイッチング素子３１をスイッチングさせることができ、適切にスイッチング素子３２を保護することができる。また、通常動作では比較的低速でスイッチング素子３１をスイッチングさせることができ、スイッチング素子３１及び第１制御回路５０で生じる損失を低減できる。

なお、実施例３では、特定電位印加動作時に使用するゲート充放電回路の抵抗値を通常動作時に使用するゲート充放電回路の抵抗値よりも低くすることで、特定電位印加動作時の充放電電流を通常動作時のゲート充放電電流よりも高くした。しかしながら、ゲート充放電電流を定電流回路で制御する場合は、定電流回路におけるゲート充放電電流の設定値を変更することによって特定電位印加動作時の充放電電流を通常動作時のゲート充放電電流よりも高くしてもよい。また、その他の構成によって特定電位印加動作時の充放電電流を通常動作時のゲート充放電電流よりも高くしてもよい。また、特定電位印加動作時の充放電電流を通常動作時のゲート充放電電流よりも高くする構成を、上述した実施例２に適用してもよく、後述する実施例４に適用してもよい。

上述した実施例１～３のスイッチング回路３０、３０ａ、３０ｂでは、ターンオフ期間Ｔｔｏｆｆ中に片側降伏を検出して特定電位印加動作を実行する。このため、制御ＩＣ７０が、片側降伏の検出と特定電位印加動作を高速で行う必要がある。これに対し、図１１に示す実施例３のスイッチング回路３０ｃは、ターンオフ期間Ｔｔｏｆｆよりも前のスイッチング素子３１、３２の状態に基づいて片側降伏が発生するか否かを判定する。スイッチング回路３０ｃは、片側降伏が発生すると判定した場合には、その後のターンオフ期間Ｔｔｏｆｆで特定電位印加動作を実行する。

図１１に示すように、実施例３のスイッチング回路３０ｃは、記憶装置７２を有している。記憶装置７２は、アバランシェ電圧データ７２ａと特定電位印加動作用マップデータ７２ｂを記憶している。アバランシェ電圧データ７２ａは、スイッチング素子３１のアバランシェ電圧Ｖａ１とスイッチング素子３２のアバランシェ電圧Ｖａ２のいずれが低いかを示すデータである。スイッチング回路３０ｃの製造時に、アバランシェ電圧Ｖａ１、Ｖａ２の測定が実施され、その測定結果に基づいてアバランシェ電圧データ７２ａが記憶装置７２に書き込まれる。特定電位印加動作用マップデータ７２ｂは、特定電位印加動作時における非降伏素子のゲート電位の制御方法を規定したデータである。

図１２は、実施例４において制御ＩＣ７０が通常動作中に実行する処理を示している。制御ＩＣ７０は、通常動作中に、図１２の処理を繰り返し実行する。ステップＳ４２は、オフ期間Ｔｏｆｆ中（例えば、図１３のタイミングｔａ）に実施される。ステップＳ４２では、制御ＣＩ７０は、電圧Ｖｄｓが基準値Ｖｄｓｔｈよりも高いか否かを判定する。また、ステップＳ４４は、オン期間Ｔｏｎ中（例えば、図１３のタイミングｔｂ）に実施される。ステップＳ４４では、制御ＩＣ７０は、電流Ｉ３（すなわち、スイッチング素子３１、３２に流れる総電流）が基準値Ｉ３ｔｈよりも高いか否かを判定する。ステップＳ４２、Ｓ４４のいずれかでＮＯと判定した場合には、制御ＩＣ７０は、ステップＳ４６で通常動作を継続する。この場合、制御ＩＣ７０は、その後のターンオフ期間Ｔｔｏｆｆで特定電位印加動作を実行しない。ステップＳ４２、Ｓ４４の両方でＹＥＳと判定した場合には、制御ＩＣ７０は、その後のターンオフ期間Ｔｔｏｆｆで特定電位印加動作を実行する（すなわち、ステップＳ４８）。

オフ期間Ｔｏｆｆにおいて電圧Ｖｄｓが高く、オン期間Ｔｏｎにおいて電流Ｉ３が高いと、その後のターンオフ期間Ｔｔｏｆｆにおいて高いサージ電圧が発生して片側降伏が発生し易い。このため、オフ期間Ｔｏｆｆにおける電圧Ｖｄｓとオン期間Ｔｏｎにおける電流Ｉ３に基づいて、その後のターンオフ期間Ｔｔｏｆｆで片側降伏が生じるか否かを予測できる。このため、図１２のように、ステップＳ４２、Ｓ４４の両方でＹＥＳと判定した場合にその後のターンオフ期間Ｔｔｏｆｆで特定電位印加動作を実行することで、ターンオフ期間Ｔｔｏｆｆ中に降伏素子を保護することができる。

制御ＩＣ７０は、ステップＳ４８で特定電位印加動作を実行することを決定した場合に、図１４に示す処理を実行する。ステップＳ５０、Ｓ５２は、ターンオフ期間Ｔｔｏｆｆの開始前に実行される。

ステップＳ５０では、制御ＩＣ７０は、アバランシェ電圧データ７２ａに基づいて、降伏素子（すなわち、その後のターンオフ期間Ｔｔｏｆｆでアバランシェ降伏が発生するスイッチング素子）と非降伏素子を特定する。例えば、図１３の場合には、アバランシェ電圧データ７２ａはアバランシェ電圧Ｖａ１がアバランシェ電圧Ｖａ２よりも低いことを示している。したがって、制御ＩＣ７０は、スイッチング素子３１を降伏素子として特定し、スイッチング素子３２を非降伏素子として特定する。

ステップＳ５２では、制御ＩＣ７０は、特定電位印加動作用マップデータ７２ｂに基づいて、ターンオフ期間Ｔｔｏｆｆ中における非降伏素子のゲート電位（すなわち、図１３の場合にはゲート電位Ｖｇ２）として印加する波形を決定する。ここでは、制御ＩＣ７０は、図１３に示す電位Ｖｐ、印加時間Ｔｐ、及び、遅延時間Ｔｄを決定する。特定電位印加動作用マップデータ７２ｂは、ステップＳ４２で検出される電圧ＶｄｓとステップＳ４４で検出される電流Ｉ３から適切な電位Ｖｐ、印加時間Ｔｐ、及び、遅延時間Ｔｄを特定するように構成されたマップデータである。

電位Ｖｐは、特定電位印加動作中に非降伏素子のゲートに印加される電位（すなわち、特定電位の高さ）である。特定電位印加動作用マップデータ７２ｂは、電流Ｉ３が大きいほど高い電位Ｖｐが算出されるように構成されている。電流Ｉ３が大きいほど高いサージ電圧が発生して降伏素子に大きいアバランシェ電流が流れやすいので、電流Ｉ３が大きいほど電位Ｖｐを高くすることで、降伏素子に加わる負荷を好適に軽減できる。

印加時間Ｔｐは、特定電位印加動作の実行時間の長さである。言い換えると、印加時間Ｔｐは、電位Ｖｐの波形のパルス幅である。特定電位印加動作用マップデータ７２ｂは、電流Ｉ３が大きいほど長い印加時間Ｔｐが算出され、電圧Ｖｄｓが高いほど長い印加時間Ｔｐが算出されるように構成されている。電流Ｉ３が大きく電圧Ｖｄｓが高いほど降伏素子に長時間アバランシェ電流が流れるので、電流Ｉ３が大きく電圧Ｖｄｓが高いほど印加時間Ｔｐを長くすることで、降伏素子に加わる負荷を好適に軽減できる。

遅延時間Ｔｄは、ターンオフ期間Ｔｔｏｆｆの開始タイミングｔ１（すなわち、ゲート電位Ｖｇ１、Ｖｇ２をＨＩＧＨから低下させるタイミング）から特定電位印加動作の開始タイミングｔ２までの時間間隔である。特定電位印加動作用マップデータ７２ｂは、電流Ｉ３が大きいほど短い遅延時間Ｔｄが算出されるように構成されている。電流Ｉ３が大きいほど早いタイミングでアバランシェ電流が流れるので、電流Ｉ３が大きいほど遅延時間Ｔｄを短くすることで、降伏素子に加わる負荷を好適に軽減できる。

ステップＳ５２で非降伏素子のゲートに印加する電位の波形を決定すると、制御ＩＣ７０は、ターンオフ期間Ｔｔｏｆｆの開始タイミングｔ１と同時にステップＳ５４を実行する。すなわち、制御ＩＣ７０は、ターンオフ期間Ｔｔｏｆｆの開始タイミングｔ１において、非降伏素子のゲート電位（すなわち、図１３ではゲート電位Ｖｇ２）がステップＳ５２で決定した波形となるようにそのゲート電位を制御する。したがって、ターンオフ期間Ｔｔｏｆｆ中に片側降伏が生じたときに、電流がスイッチング素子３１、３２に分散して流れ、降伏素子（すなわち、図１３ではスイッチング素子３１）に加わる負荷が軽減される。

以上に説明したように、実施例４のスイッチング回路３０ｃは、ターンオフ期間Ｔｔｏｆｆよりも前にスイッチング素子３１、３２の状態に基づいて片側降伏が発生するか否かを判定し、片側降伏が発生すると判定した場合にはその後のターンオフ期間Ｔｔｏｆｆで特定電位印加動作を実行する。したがって、この構成によれば、ターンオフ期間中にアバランシェ降伏を検出する場合よりも、スイッチング回路３０ｃに要求される応答速度が低い。言い換えると、この構成によれば、応答速度が低いスイッチング回路でも、特定電位印加動作を実行することができる。

なお、図１３では、実施例１と同様に、特定電位印加動作中にゲート電源６２が出力する電位ＶＣＣ２を低下させることによって電位Ｖｐを出力している。しかしながら、実施例２のように信号Ｓｉｇ２を高周波で振動させることによって電位Ｖｐを出力してもよい。

また、実施例４では、制御ＩＣ７０が、電圧Ｖｄｓと電流Ｉ３に基づいて電位Ｖｐ、印加時間Ｔｐ、及び、遅延時間Ｔｄを調整した。しかしながら、電位Ｖｐ、印加時間Ｔｐ、及び、遅延時間Ｔｄの調整を行わず、電位Ｖｐ、印加時間Ｔｐ、及び、遅延時間Ｔｄが固定値であってもよい。このような構成でも、降伏素子の負荷を軽減することは可能である。

また、実施例４では、制御ＩＣ７０が、電圧Ｖｄｓと電流Ｉ３に基づいて特定電位印加動作を実行するか否かを決定した。しかしながら、オン期間Ｔｏｎ中における電流Ｉ３のみに基づいてその後のターンオフ期間Ｔｔｏｆｆで特定電位印加動作を実行するか否かを決定してもよい。

また、実施例４では、記憶装置７２が、アバランシェ電圧データ７２ａ（すなわち、スイッチング素子３１のアバランシェ電圧Ｖａ１とスイッチング素子３２のアバランシェ電圧Ｖａ２のいずれが低いかを示すデータ）を記憶していた。しかしながら、スイッチング回路３０ｃの製造工程において、アバランシェ電圧Ｖａ１がアバランシェ電圧Ｖａ２よりも低くなるように（または、その逆となるように）スイッチング素子３１、３２を選定して実装してもよい。この場合には、記憶装置７２がアバランシェ電圧データ７２ａを記憶していなくてもよい。

以下に、本願明細書に記載のスイッチング回路の特徴を列記する。
（項目１）
スイッチング回路であって、
第１配線（３６）と、
第２配線（３８）と、
前記第１配線と前記第２配線の間に接続された第１スイッチング素子（３１）と、
前記第１配線と前記第２配線の間に前記第１スイッチング素子に対して並列に接続された第２スイッチング素子（３２）と、
前記第１スイッチング素子のゲートと前記第２スイッチング素子のゲートに接続されているゲート制御回路（４０）、
を有し、
前記ゲート制御回路が、前記第１スイッチング素子と前記第２スイッチング素子の両方がオンしているオン期間（Ｔｏｎ）と前記第１スイッチング素子と前記第２スイッチング素子の両方がオフしているオフ期間（Ｔｏｆｆ）とが交互に繰り返されるように前記第１スイッチング素子のゲート電位と前記第２スイッチング素子のゲート電位を制御し、
前記ゲート制御回路が、前記オン期間から前記オフ期間へ移行するターンオフ期間（Ｔｔｏｆｆ）において前記第１スイッチング素子と前記第２スイッチング素子のいずれか一方がアバランシェ降伏する片側降伏が生じているときに、前記第１スイッチング素子と前記第２スイッチング素子のうちのアバランシェ降伏していない非降伏素子のゲートにゲート閾値よりも高い特定電位を印加する特定電位印加動作を実行する、
スイッチング回路。
（項目２）
前記特定電位が、前記オン期間における前記非降伏素子のゲート電位（Ｖｏｎ）よりも低い、項目１に記載のスイッチング回路。
（項目３）
前記非降伏素子のゲートを充電する電源（６２）を有し、
前記特定電位印加動作では、前記オン期間よりも前記電源の出力電圧（ＶＣＣ２）を低下させる、
項目２に記載のスイッチング回路。
（項目４）
前記ゲート制御回路が、前記特定電位印加動作において前記非降伏素子に流れる主電流（Ｉ２）に基づいて前記電源の前記出力電圧をフィードバック制御する、項目３に記載のスイッチング回路。
（項目５）
前記ゲート制御回路が、前記特定電位印加動作において、前記非降伏素子のゲートの充電と放電を交互に繰り返すことによって前記特定電位を前記オン期間における前記非降伏素子のゲート電位よりも低い値に制御する、項目２に記載のスイッチング回路。
（項目６）
前記ゲート制御回路が、前記第１スイッチング素子と前記第２スイッチング素子のうちのアバランシェ降伏している降伏素子に流れる主電流（Ｉ１）がゼロまで低下したときに前記特定電位の印加を停止する、項目１～５のいずれか一項に記載のスイッチング回路。
（項目７）
前記ゲート制御回路が、前記ターンオフ期間に、前記第１配線と前記第２配線の間の電圧（Ｖｄｓ）と、前記第１スイッチング素子の主電流（Ｉ１）と、前記第２スイッチング素子の主電流（Ｉ２）に基づいて、前記特定電位印加動作を実行するか否かを判定する、項目１～６のいずれか一項に記載のスイッチング回路。
（項目８）
前記ゲート制御回路が、前記オン期間において前記第１スイッチング素子と前記第２スイッチング素子に流れる総電流（Ｉ３）に基づいて、その後の前記ターンオフ期間に前記特定電位印加動作を実行するか否かを判定する、項目１～６のいずれか一項に記載のスイッチング回路。
（項目９）
前記ゲート制御回路が、前記オン期間における前記総電流が大きいほど、その後の前記特定電位印加動作における前記特定電位（Ｖｐ）を高くする、項目８に記載のスイッチング回路。
（項目１０）
前記ゲート制御回路が、前記オン期間における前記総電流が大きいほど、その後の前記特定電位印加動作における前記特定電位の印加時間（Ｔｐ）を長くする、項目８または９に記載のスイッチング回路。
（項目１１）
前記ゲート制御回路が、前記オン期間における前記総電流が大きいほど、その後の前記ターンオフ期間において前記非降伏素子のゲート電位を低下させるタイミングから前記特定電位印加動作を開始するタイミングまでの間隔（Ｔｄ）を短くする、項目８～１０のいずれか一項に記載のスイッチング回路。
（項目１２）
前記ゲート制御回路が、前記オフ期間における前記第１配線と前記第２配線の間の電圧に基づいて、その後の前記ターンオフ期間に前記特定電位印加動作を実行するか否かを判定する、項目８～１１のいずれか一項に記載のスイッチング回路。
（項目１３）
前記ゲート制御回路が、前記オフ期間における前記第１配線と前記第２配線の間の前記電圧が大きいほど、その後の前記特定電位印加動作における前記特定電位の印加時間を長くする、項目１２に記載のスイッチング回路。
（項目１４）
前記特定電位の印加開始時における前記非降伏素子のゲート充電電流が、前記オフ期間から前記オン期間への移行時における前記非降伏素子のゲート充電電流よりも大きい、項目１～１３のいずれか一項に記載のスイッチング回路。
（項目１５）
前記特定電位の印加停止時における前記非降伏素子のゲート放電電流が、前記片側降伏が生じていないときの前記ターンオフ期間における前記非降伏素子のゲート放電電流よりも大きい、項目１～１４のいずれか一項に記載のスイッチング回路。
（項目１６）
前記ゲート制御回路が、前記第１スイッチング素子のアバランシェ電圧と前記第２スイッチング素子のアバランシェ電圧のいずれが高いかを記憶する記憶部（７２）を有しており、
前記ゲート制御回路が、前記片側降伏が生じているときに、前記第１スイッチング素子と前記第２スイッチング素子のうちのアバランシェ電圧が高い方のスイッチング素子を前記非降伏素子として制御する、
項目１～１５のいずれか一項に記載のスイッチング回路。

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

３０：スイッチング回路、３１：スイッチング素子、３２：スイッチング素子、５０：第１制御回路、６０：第２制御回路、７０：制御ＩＣ

Claims (16)

1. スイッチング回路であって、
   第１配線（３６）と、
   第２配線（３８）と、
   前記第１配線と前記第２配線の間に接続された第１スイッチング素子（３１）と、
   前記第１配線と前記第２配線の間に前記第１スイッチング素子に対して並列に接続された第２スイッチング素子（３２）と、
   前記第１スイッチング素子のゲートと前記第２スイッチング素子のゲートに接続されているゲート制御回路（４０）、
   を有し、
   前記ゲート制御回路が、前記第１スイッチング素子と前記第２スイッチング素子の両方がオンしているオン期間（Ｔｏｎ）と前記第１スイッチング素子と前記第２スイッチング素子の両方がオフしているオフ期間（Ｔｏｆｆ）とが交互に繰り返されるように前記第１スイッチング素子のゲート電位と前記第２スイッチング素子のゲート電位を制御し、
   前記ゲート制御回路が、前記オン期間から前記オフ期間へ移行するターンオフ期間（Ｔｔｏｆｆ）において前記第１スイッチング素子と前記第２スイッチング素子のいずれか一方がアバランシェ降伏する片側降伏が生じているときに、前記第１スイッチング素子と前記第２スイッチング素子のうちのアバランシェ降伏していない非降伏素子のゲートにゲート閾値よりも高い特定電位を印加する特定電位印加動作を実行する、
   スイッチング回路。
2. 前記特定電位が、前記オン期間における前記非降伏素子のゲート電位（Ｖｏｎ）よりも低い、請求項１に記載のスイッチング回路。
3. 前記非降伏素子のゲートを充電する電源（６２）を有し、
   前記特定電位印加動作では、前記オン期間よりも前記電源の出力電圧（ＶＣＣ２）を低下させる、
   請求項２に記載のスイッチング回路。
4. 前記ゲート制御回路が、前記特定電位印加動作において前記非降伏素子に流れる主電流（Ｉ２）に基づいて前記電源の前記出力電圧をフィードバック制御する、請求項３に記載のスイッチング回路。
5. 前記ゲート制御回路が、前記特定電位印加動作において、前記非降伏素子のゲートの充電と放電を交互に繰り返すことによって前記特定電位を前記オン期間における前記非降伏素子のゲート電位よりも低い値に制御する、請求項２に記載のスイッチング回路。
6. 前記ゲート制御回路が、前記第１スイッチング素子と前記第２スイッチング素子のうちのアバランシェ降伏している降伏素子に流れる主電流（Ｉ１）がゼロまで低下したときに前記特定電位の印加を停止する、請求項１に記載のスイッチング回路。
7. 前記ゲート制御回路が、前記ターンオフ期間に、前記第１配線と前記第２配線の間の電圧（Ｖｄｓ）と、前記第１スイッチング素子の主電流（Ｉ１）と、前記第２スイッチング素子の主電流（Ｉ２）に基づいて、前記特定電位印加動作を実行するか否かを判定する、請求項１～６のいずれか一項に記載のスイッチング回路。
8. 前記ゲート制御回路が、前記オン期間において前記第１スイッチング素子と前記第２スイッチング素子に流れる総電流（Ｉ３）に基づいて、その後の前記ターンオフ期間に前記特定電位印加動作を実行するか否かを判定する、請求項１～６のいずれか一項に記載のスイッチング回路。
9. 前記ゲート制御回路が、前記オン期間における前記総電流が大きいほど、その後の前記特定電位印加動作における前記特定電位（Ｖｐ）を高くする、請求項８に記載のスイッチング回路。
10. 前記ゲート制御回路が、前記オン期間における前記総電流が大きいほど、その後の前記特定電位印加動作における前記特定電位の印加時間（Ｔｐ）を長くする、請求項８に記載のスイッチング回路。
11. 前記ゲート制御回路が、前記オン期間における前記総電流が大きいほど、その後の前記ターンオフ期間において前記非降伏素子のゲート電位を低下させるタイミングから前記特定電位印加動作を開始するタイミングまでの間隔（Ｔｄ）を短くする、請求項８に記載のスイッチング回路。
12. 前記ゲート制御回路が、前記オフ期間における前記第１配線と前記第２配線の間の電圧に基づいて、その後の前記ターンオフ期間に前記特定電位印加動作を実行するか否かを判定する、請求項８に記載のスイッチング回路。
13. 前記ゲート制御回路が、前記オフ期間における前記第１配線と前記第２配線の間の前記電圧が大きいほど、その後の前記特定電位印加動作における前記特定電位の印加時間を長くする、請求項１２に記載のスイッチング回路。
14. 前記特定電位の印加開始時における前記非降伏素子のゲート充電電流が、前記オフ期間から前記オン期間への移行時における前記非降伏素子のゲート充電電流よりも大きい、請求項１に記載のスイッチング回路。
15. 前記特定電位の印加停止時における前記非降伏素子のゲート放電電流が、前記片側降伏が生じていないときの前記ターンオフ期間における前記非降伏素子のゲート放電電流よりも大きい、請求項１に記載のスイッチング回路。
16. 前記ゲート制御回路が、前記第１スイッチング素子のアバランシェ電圧と前記第２スイッチング素子のアバランシェ電圧のいずれが高いかを記憶する記憶部（７２）を有しており、
    前記ゲート制御回路が、前記片側降伏が生じているときに、前記第１スイッチング素子と前記第２スイッチング素子のうちのアバランシェ電圧が高い方のスイッチング素子を前記非降伏素子として制御する、
    請求項１に記載のスイッチング回路。

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