JP7112233B2 - 差動増幅回路 - Google Patents

Description

本明細書が開示する技術は、過電圧に対する保護機能を有する差動増幅回路に関する。

外部入力端子に加わる静電気に対策するために、外部入力端子と定電圧部位（例えばグランド電圧部位）の間に接続されているＥＳＤ保護用のダイオードを備える差動増幅回路が知られている。ダイオードは、外部入力端子から定電圧部位に向けて逆方向となるように接続されている。これにより、外部入力端子に静電気が加わって外部入力端子と定電圧部位の間の電圧差がダイオードのブレークダウン電圧を超えたときに、ダイオードが導通して静電気の電荷を放電する。

このような差動増幅回路では、高温動作時にダイオードを介して流れるリーク電流が問題となる。特許文献１は、外部入力端子と定電圧部位の間に２つのダイオードを直列接続させる技術を開示している。この差動増幅回路は、２つのダイオードの接続点の電圧を外部入力端子の電圧と同電位となるように調整する。これにより、外部入力端子側に接続されているダイオードの両端電圧が等しくなり、そのダイオードを介して定電圧部位に向けて流れるリーク電流が抑えられる。

特開２０１４－１１４３３号公報（特に、図３）

外部入力端子側に接続されているリーク防止用のダイオードと、定電圧部位側に接続されているＥＳＤ保護用のダイオードの２つが必要である。回路面積が大きくなってしまう。

本明細書が開示する差動増幅回路の一実施形態は、第１入力端子と第２入力端子とを備えたオペアンプを備える。第１ソース端子、第１ゲート端子、第１ドレイン端子を備えた第１ＭＯＳＦＥＴを備える。第１ソース端子が第１入力端子および第１ゲート端子に接続されており、第１ドレイン端子が所定電圧部位に接続されている。第１ソース端子に印加される電圧と同一の電圧を第１ＭＯＳＦＥＴのバックゲートに印加するバックゲート電圧供給部を備える。

ソースとバックゲートとによって第１の寄生ＰＮダイオードが形成され、バックゲートとドレインとによって第２の寄生ＰＮダイオードが形成される。すなわち、第１ソース端子と第１ドレイン端子との間に、第１および第２の寄生ＰＮダイオードが直列接続されている等価回路となる。ソースとバックゲートはバックゲート電圧供給部によって同電位とされるため、第１の寄生ＰＮダイオードの両端電位差はゼロである。従って、第１の寄生ＰＮダイオードによって、リーク電流を抑制することができる。また第２の寄生ＰＮダイオードによって、高電圧に対する保護機能を備えることができる。以上より、１つのＭＯＳＦＥＴ素子で、リーク電流の抑制機能と、高電圧に対する保護機能を実現することができる。回路規模を縮小することが可能となる。

バックゲート電圧供給部は、入力端子がオペアンプの第１入力端子または第２入力端子に接続され、出力端子が第１ＭＯＳＦＥＴのバックゲートに接続されているバッファアンプを備えていてもよい。効果の詳細は実施例で説明する。

第１ＭＯＳＦＥＴがＰ型の場合には所定電圧部位は基準電圧部位であってもよい。第１ＭＯＳＦＥＴがＮ型の場合には所定電圧部位は電源電圧部位であってもよい。効果の詳細は実施例で説明する。

第１ＭＯＳＦＥＴはＰ型の第１ＭＯＳＦＥＴとＮ型の第１ＭＯＳＦＥＴの２つを含んでいてもよい。Ｐ型の第１ＭＯＳＦＥＴの第１ドレイン端子は基準電圧部位に接続されていてもよい。Ｎ型の第１ＭＯＳＦＥＴの第１ドレイン端子は電源電圧部位に接続されていてもよい。効果の詳細は実施例で説明する。

第２ソース端子、第２ゲート端子、第２ドレイン端子を備えた第２ＭＯＳＦＥＴをさらに備えていてもよい。第２ソース端子が第２入力端子および第２ゲート端子に接続されており、第２ドレイン端子が所定電圧部位に接続されていてもよい。バックゲート電圧供給部は、第２ソース端子に印加される電圧と同一の電圧を第２ＭＯＳＦＥＴのバックゲートに印加してもよい。効果の詳細は実施例で説明する。

第１ＭＯＳＦＥＴは、第１ソース端子が接続されているソース拡散領域と、第１ドレイン端子が接続されているドレイン拡散領域を備えていてもよい。ソース拡散領域の面積は、ドレイン拡散領域の面積よりも小さくてもよい。効果の詳細は実施例で説明する。

実施例１に係るチャージアンプ１の回路構成図を示す。 第１ＭＯＳＦＥＴ（Ｍ１１）の上面概略図を示す。 図２のＩＩＩ－ＩＩＩ線における断面概略図を示す。 比較例の差動増幅回路１０２の回路構成図を示す。 実施例２に係る差動増幅回路の回路構成図を示す。 実施例３に係る差動増幅回路の回路構成図を示す。 ツインウェル構造における断面概略図を示す。

（チャージアンプ１の構成)
図１に、本実施形態に係るチャージアンプ１の回路構成図を示す。チャージアンプ１は、差動増幅回路２、キャパシタＣ１１およびＣ１２、抵抗器Ｒ１１、信号源３、参照電圧部位４、出力端子Ｔ４を備える。信号源３は、例えば圧電型加速度センサである。信号源３の一端は、キャパシタＣ１２を介して信号入力端子Ｔ１に接続されている。信号源３の他端は、参照電圧部位４を介して信号入力端子Ｔ２に接続されている。参照電圧部位４は、参照電圧Ｖｒｅｆを供給する部位である。キャパシタＣ１１の一端は信号入力端子Ｔ１に接続され、他端は出力端子Ｔ３およびＴ４に接続されている。抵抗器Ｒ１１の一端は信号入力端子Ｔ１に接続され、他端は出力端子Ｔ３およびＴ４に接続されている。

（差動増幅回路２の構成）
差動増幅回路２は、信号入力端子Ｔ１およびＴ２、出力端子Ｔ３、オペアンプＯＰ１、バッファアンプＯＰ２、Ｐ型の第１ＭＯＳＦＥＴ（Ｍ１１）、を備える。信号入力端子Ｔ１には、信号源３のセンサ出力信号Ｖｉｎが入力されている。信号入力端子Ｔ２には、参照電圧Ｖｒｅｆが入力されている。出力端子Ｔ３は、チャージアンプ１の出力端子Ｔ４に接続されている。オペアンプＯＰ１は、信号入力端子Ｔ１に入力するセンサ出力信号Ｖｉｎを出力電圧ＶＯに変換し、出力端子Ｔ３を介して出力端子Ｔ４へ出力する。

オペアンプＯＰ１の反転入力端子は、信号入力端子Ｔ１および第１ＭＯＳＦＥＴ（Ｍ１１）のソース端子Ｓ１１に接続されている。オペアンプＯＰ１の非反転入力端子は、信号入力端子Ｔ２およびバッファアンプＯＰ２の非反転入力端子に接続されている。

第１ＭＯＳＦＥＴ（Ｍ１１）のソース端子Ｓ１１は、信号入力端子Ｔ１、オペアンプＯＰ１の反転入力端子およびゲート端子Ｇ１１に接続されている。ドレイン端子Ｄ１１は、グランド電圧部位ＧＮＤに接続されている。バッファアンプＯＰ２の出力端子は、バッファアンプＯＰ２の反転入力端子および第１ＭＯＳＦＥＴ（Ｍ１１）のバックゲートＢ１１に接続されている。またオペアンプＯＰ１およびバッファアンプＯＰ２には、電源電圧部位ＶＤＤおよびグランド電圧部位ＧＮＤが接続されている。本実施形態では、電源電圧部位ＶＤＤによって供給される電源電圧は５Ｖであり、グランド電圧部位ＧＮＤによって供給されるグランド電圧は０Ｖである。なお本明細書では、第１ＭＯＳＦＥＴ（Ｍ１１）のソース端子は、「バッファアンプＯＰ２によってバックゲートＢ１１と同電位とされる端子」と定義する。

第１ＭＯＳＦＥＴ（Ｍ１１）のソースとバックゲートとによって第１寄生ダイオードＰＤ１１が形成され、バックゲートとドレインとによって第２寄生ダイオードＰＤ１２が形成される。また第１ＭＯＳＦＥＴ（Ｍ１１）はゲートとソースを接続しているため、オフ状態である。すなわち、信号入力端子Ｔ１からグランド電圧部位ＧＮＤに向けて、順方向の第１寄生ダイオードＰＤ１１と逆方向の第２寄生ダイオードＰＤ１２が直列接続されている等価回路となる。

（第１ＭＯＳＦＥＴ（Ｍ１１）の構造）
図２に、第１ＭＯＳＦＥＴ（Ｍ１１）の上面概略図を示す。図３に、図２のＩＩＩ－ＩＩＩ線における断面概略図を示す。図３に示すように、Ｎウェル領域２３およびＮ^－領域２４は、ＳｉＯ_２層２２によって基板２１から絶縁されている。すなわち第１ＭＯＳＦＥＴ（Ｍ１１）は、ＳＯＩ（Silicon on Insulator）技術に基づいたトレンチ分離素子である。

第１ＭＯＳＦＥＴ（Ｍ１１）は、Ｐ^＋型のソース拡散領域ＳＲ、Ｐ^＋型のドレイン拡散領域ＤＲ、Ｎ^＋型のバックゲートコンタクト領域ＢＲ、を備えている。ソース拡散領域ＳＲには、ソース端子Ｓ１１が接続されている。ドレイン拡散領域ＤＲには、ドレイン端子Ｄ１１が接続されている。ソース拡散領域ＳＲとドレイン拡散領域ＤＲとの間に配置されているチャネル領域の上面には、ゲート酸化膜Ｇｏｘおよびゲート電極ＧＥが配置されている。ゲート電極ＧＥには、ゲート端子Ｇ１１が接続されている。ソース拡散領域ＳＲとＮウェル領域２３とによって、第１寄生ダイオードＰＤ１１が形成されている。ドレイン拡散領域ＤＲとＮウェル領域２３とによって、第２寄生ダイオードＰＤ１２が形成されている。従って、ソース拡散領域ＳＲとドレイン拡散領域ＤＲとの間には、第１寄生ダイオードＰＤ１１および第２寄生ダイオードＰＤ１２が直列接続されている。

また図２の上面図に示すように、ソース拡散領域ＳＲの面積は、ドレイン拡散領域ＤＲの面積よりも小さい。

（バッファアンプＯＰ２の機能）
バッファアンプＯＰ２は、第１寄生ダイオードＰＤ１１と第２寄生ダイオードＰＤ１２との接続点であるバックゲートＢ１１の電圧を、信号入力端子Ｔ１の信号電圧ＶＭと同電位となるように調整する機能を有している。具体的に説明する。バッファアンプＯＰ２は、ボルテージホロワとして機能する。バッファアンプＯＰ２は、非反転入力端子が信号入力端子Ｔ２に接続されている。バーチャルショートによって、信号入力端子Ｔ１の信号電圧ＶＭと信号入力端子Ｔ２の信号電圧ＶＰが等しい。従ってバッファアンプＯＰ２は、信号電圧ＶＰ（即ち、信号電圧ＶＭ）をインピーダンス変換した電圧を出力する。すなわちバッファアンプＯＰ２は、ソース端子Ｓ１１に印加される電圧と同一の電圧をバックゲートＢ１１に印加するバックゲート電圧供給部として機能する。このため、バックゲートＢ１１の電圧が信号入力端子Ｔ１の信号電圧ＶＭと同電位となるように調整される。換言すると、バックゲートＢ１１がオペアンプＯＰ１の反転入力端子に接続されていることと等価になる。よって、ソース端子Ｓ１１とバックゲートＢ１１の間に接続されている第１寄生ダイオードＰＤ１１の両端電圧が等しくなる。第１寄生ダイオードＰＤ１１を介してグランド電圧部位ＧＮＤに向けて流れるリーク電流を、抑制することができる。

（効果）
図４の比較例の差動増幅回路１０２を用いて、実施例１に係る差動増幅回路２の効果を説明する。比較例の差動増幅回路１０２（図４）は、実施例１の差動増幅回路２（図１）の第１ＭＯＳＦＥＴ（Ｍ１１）に代えて、ダイオードＤ１０１およびＤ１０２を備えている。図１と図４とで同一の符号が付されている部位は同一内容であるため、説明を省略する。ダイオードＤ１０１は、信号入力端子Ｔ１と接続点Ｎ１０１との間に、信号入力端子Ｔ１から接続点Ｎ１０１に向けて逆方向となるように接続されている。ダイオードＤ１０２は、接続点Ｎ１０１とグランド電圧部位ＧＮＤとの間に、接続点Ｎ１０１からグランド電圧部位ＧＮＤに向けて逆方向となるように接続されている。バッファアンプＯＰ２の出力端子は、接続点Ｎ１０１に接続されている。バッファアンプＯＰ２の前述した機能によって、ダイオードＤ１０１の両端の電位差がゼロにされているため、リーク電流を抑止できる。また、比較例の差動増幅回路１０２は、ダイオードＤ１０１およびＤ１０２の直列接続構造によってＥＳＤ(静電気)保護を実現する。すなわち、静電気が信号入力端子Ｔ１に加わり、信号入力端子Ｔ１と基準電圧部位（ＧＮＤ）の電位差がダイオードＤ１０１のブレークダウン電圧およびダイオードＤ１０２のブレークダウン電圧の合計値を超えると、ダイオードＤ１０２が導通し、静電気の電荷がグランド電圧部位ＧＮＤに放電される。すると、第１の問題として、ＥＳＤ保護用のダイオードＤ１０１およびＤ１０２の２つが必要であるため、回路面積が増大してしまう。また第２の問題として、ＥＳＤ保護機能が動作する電圧は、ダイオードＤ１０１のブレークダウン電圧およびダイオードＤ１０２のブレークダウン電圧の合計値である。ＥＳＤ保護機能の動作電圧が高くなり、オペアンプＯＰ１の内部回路に過電圧が印加されてしまう。

そこで実施例１に係る差動増幅回路２では、前述したように、第１寄生ダイオードＰＤ１１の両端電位差をバッファアンプＯＰ２によってゼロにすることができるため、リーク電流を抑制することができる。また第２寄生ダイオードＰＤ１２によってＥＳＤ(静電気)保護機能を備えることができる。１つの第１ＭＯＳＦＥＴ（Ｍ１１）で、リーク電流の抑制機能と、ＥＳＤ保護機能を実現することができる。２つのダイオードを備える比較例の差動増幅回路１０２に比して、回路規模を縮小することが可能となる。第１の問題を解決することができる。

実施例１に係る差動増幅回路２では、信号入力端子Ｔ１からグランド電圧部位ＧＮＤに向けて、第１寄生ダイオードＰＤ１１が順方向、第２寄生ダイオードＰＤ１２が逆方向に直列接続されている。従ってＥＳＤ保護機能が動作する電圧は、第１寄生ダイオードＰＤ１１の順方向電圧と、第２寄生ダイオードＰＤ１２のブレークダウン電圧との合計値となる。順方向電圧はブレークダウン電圧に比して十分に小さいため、比較例の差動増幅回路１０２に比して、ＥＳＤ保護機能の動作電圧を低くすることができる。第２の問題を解決することができる。

第１寄生ダイオードＰＤ１１の両端電位差は、理想的にはゼロになるが、実際には微小な電位差（例：１ｍＶ）が存在する。すると、第１寄生ダイオードＰＤ１１にリーク電流が発生してしまう。実施例１に係る差動増幅回路２では、図２に示すように、ソース拡散領域ＳＲの面積を、ドレイン拡散領域ＤＲの面積よりも小さくしている。これにより、ソース拡散領域ＳＲとＮウェル領域２３との接合面積を、ドレイン拡散領域ＤＲとＮウェル領域２３との接合面積よりも小さくすることができる。これにより、第１寄生ダイオードＰＤ１１の面積を小さくすることで、リーク電流を低減することが可能となる。なお、ソース拡散領域ＳＲとドレイン拡散領域ＤＲの面積比は、保護電圧がオペアンプＯＰ１の入力段のＭＯＳＦＥＴの耐圧以下になる範囲であれば、自由に設定することができる。

実施例２に係る差動増幅回路２ａ（図５）は、実施例１に係る差動増幅回路２（図１）に加えて、Ｎ型の第１ＭＯＳＦＥＴ（Ｍ１２）を備えている。図１と図５とで同一の符号が付されている部位は同一内容であるため、説明を省略する。

第１ＭＯＳＦＥＴ（Ｍ１２）のソース端子Ｓ１２は、信号入力端子Ｔ１、オペアンプＯＰ１の反転入力端子およびゲート端子Ｇ１２に接続されている。ドレイン端子Ｄ１２は、電源電圧部位ＶＤＤに接続されている。バッファアンプＯＰ２の出力端子は、バックゲートＢ１１およびＢ１２に接続されている。

第１ＭＯＳＦＥＴ（Ｍ１２）のソースとバックゲートとによって第３寄生ダイオードＰＤ１３が形成され、バックゲートとドレインとによって第４寄生ダイオードＰＤ１４が形成される。また第１ＭＯＳＦＥＴ（Ｍ１２）はゲートとソースを接続しているため、オフ状態である。すなわち、電源電圧部位ＶＤＤから信号入力端子Ｔ１に向けて、逆方向の第４寄生ダイオードＰＤ１４と順方向の第３寄生ダイオードＰＤ１３が直列接続されている等価回路となる。

（効果）
差動増幅回路２ａは、オペアンプＯＰ１の一つの反転入力端子に、Ｐ型の第１ＭＯＳＦＥＴ（Ｍ１１）とＮ型の第１ＭＯＳＦＥＴ（Ｍ１２）の両方を接続した構成を備える。これにより、電源電圧部位ＶＤＤが供給する電源電圧よりも高い電圧が、静電気によって信号入力端子Ｔ１に印加された場合には、第２寄生ダイオードＰＤ１２がブレークダウンし、電流が信号入力端子Ｔ１からグランド電圧部位ＧＮＤへ逃がされる。また、グランド電圧部位ＧＮＤが供給するグランド電圧よりも低い電圧が信号入力端子Ｔ１に印加された場合には、第４寄生ダイオードＰＤ１４がブレークダウンし、電流が電源電圧部位ＶＤＤから信号入力端子Ｔ１へ流れる。以上より、正負両方のＥＳＤ保護機能を実現することが可能となる。

実施例３に係る差動増幅回路２ｂ（図６）は、実施例２に係る差動増幅回路２ａ（図５）に加えて、オペアンプＯＰ１の非反転入力端子に接続されているＰ型の第２ＭＯＳＦＥＴ（Ｍ２１）およびＮ型の第２ＭＯＳＦＥＴ（Ｍ２２）を備えている。図６と図５とで同一の符号が付されている部位は同一内容であるため、説明を省略する。

第２ＭＯＳＦＥＴ（Ｍ２１）のソース端子Ｓ２１は、信号入力端子Ｔ２、オペアンプＯＰ１の非反転入力端子およびゲート端子Ｇ２１に接続されている。ドレイン端子Ｄ２１は、グランド電圧部位ＧＮＤに接続されている。バックゲートＢ２１は、バッファアンプＯＰ２の出力端子に接続されている。第２ＭＯＳＦＥＴ（Ｍ２２）のソース端子Ｓ２２は、信号入力端子Ｔ２、オペアンプＯＰ１の非反転入力端子およびゲート端子Ｇ２２に接続されている。ドレイン端子Ｄ２２は、電源電圧部位ＶＤＤに接続されている。バックゲートＢ２２は、バッファアンプＯＰ２の出力端子に接続されている。

これにより、信号入力端子Ｔ２からグランド電圧部位ＧＮＤに向けて、順方向の第１寄生ダイオードＰＤ２１と逆方向の第２寄生ダイオードＰＤ２２が直列接続されている等価回路となる。また、電源電圧部位ＶＤＤから信号入力端子Ｔ２に向けて、逆方向の第４寄生ダイオードＰＤ２４と順方向の第３寄生ダイオードＰＤ２３が直列接続されている等価回路となる。

Ｐ型の第１ＭＯＳＦＥＴ（Ｍ１１）および第２ＭＯＳＦＥＴ（Ｍ２１）は、共通のＮウェル領域２３（図３）に作成してもよい。これにより、バックゲートＢ１１およびＢ２１を、バッファアンプＯＰ２に共通に接続することができる。

（効果）
差動増幅回路２ｂは、オペアンプＯＰ１の反転入力端子に接続されている第１ＭＯＳＦＥＴ（Ｍ１１）および第１ＭＯＳＦＥＴ（Ｍ１２）加えて、非反転入力端子に接続されている第２ＭＯＳＦＥＴ（Ｍ２１）および第２ＭＯＳＦＥＴ（Ｍ２２）を備えている。これにより、実施例２で説明したＥＳＤ保護機能を、オペアンプＯＰ１の反転入力端子のみならず、非反転入力端子にも持たせることが可能となる。

電源電圧部位ＶＤＤが供給する電源電圧よりも高い電圧が、静電気によって信号入力端子Ｔ１に印加された場合には、第１ＭＯＳＦＥＴ（Ｍ１１）の第２寄生ダイオードＰＤ１２を介した放電経路ＩＰ１と、第２ＭＯＳＦＥＴ（Ｍ２１）の第２寄生ダイオードＰＤ２２を介した放電経路ＩＰ２との、並列な放電経路が形成される。これにより、第２ＭＯＳＦＥＴ（Ｍ２１）を備えない場合に比して、放電能力を高めることができる。また、第２ＭＯＳＦＥＴ（Ｍ２１）を備えない場合と同等の放電能力にする場合には、第１ＭＯＳＦＥＴ（Ｍ１１）および第２ＭＯＳＦＥＴ（Ｍ２１）の素子面積を縮小することが可能となる。なお、グランド電圧部位ＧＮＤが供給するグランド電圧よりも低い電圧が、静電気によって信号入力端子Ｔ１に印加された場合には、第１ＭＯＳＦＥＴ（Ｍ１２）の第４寄生ダイオードＰＤ１４を介した放電経路と、第２ＭＯＳＦＥＴ（Ｍ２２）の第４寄生ダイオードＰＤ２４を介した放電経路との、並列な放電経路が形成される。この場合の効果は、前述の効果と同様である。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

（変形例）
本明細書に記載の第１ＭＯＳＦＥＴ（Ｍ１１、Ｍ１２）および第２ＭＯＳＦＥＴ（Ｍ２１、Ｍ２２）は、図３の断面概略図に示すようなＳＯＩ構造に限られない。例えば図７に示すように、の第１ＭＯＳＦＥＴ（Ｍ１１、Ｍ１２）を、ツインウェル構造で形成してもよい。この構造では、Ｐ型基板にディープＮウェル（深いＮ型拡散層）が形成されている。そしてディープＮウェルにさらにＰウェルおよびＮウェルが形成されている。ツインウェル構造では、Ｐウェルの電位をＰ型基板とは別に設定することが可能である。ツインウェル構造を用いる場合においても、第１寄生ダイオードＰＤ１１～第４寄生ダイオードＰＤ１４を形成することができる。

バッファアンプＯＰ２は、第１寄生ダイオードＰＤ１１およびＰＤ２１、第３寄生ダイオードＰＤ１３およびＰＤ２３の両端電圧を等しくするような接続関係を有していればよい。従って、バッファアンプＯＰ２の非反転入力端子は、信号入力端子Ｔ１およびＴ２の何れに接続されていてもよい。

図２に示すソース拡散領域ＳＲの形状は一例であり、何れの形状であってもよい。ソース拡散領域ＳＲの形状は、不純物をイオン注入する際のマスク形状によって任意の形状とすることができる。

オペアンプＯＰ１の反転入力端子は、第１入力端子の一例である。オペアンプＯＰ１の非反転入力端子は、第２入力端子の一例である。グランド電圧部位ＧＮＤは基準電圧部位の一例である。

１：チャージアンプ ２、２ａ、２ｂ：差動増幅回路 Ｂ１１、Ｂ１２、Ｂ２１、Ｂ２２：バックゲート Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２：ドレイン端子 Ｇ１１、Ｇ１２、Ｇ２１、Ｇ２２：ゲート端子 Ｓ１１、Ｓ１２、Ｓ２１、Ｓ２２：ソース端子 Ｍ１１、Ｍ１２：第１ＭＯＳＦＥＴ Ｍ２１、Ｍ２２：第２ＭＯＳＦＥＴ ＯＰ１：オペアンプ ＯＰ２：バッファアンプ ＰＤ１１、ＰＤ２１：第１寄生ダイオード ＰＤ１２、ＰＤ２２：第２寄生ダイオード ＰＤ１３、ＰＤ２３：第３寄生ダイオード ＰＤ１４、ＰＤ２４：第４寄生ダイオード

Claims (5)

1. 第１入力端子と第２入力端子とを備えたオペアンプと、
   第１ソース端子、第１ゲート端子、第１ドレイン端子を備えたＰ型の第１ＭＯＳＦＥＴであって、前記第１ソース端子が前記第１入力端子および前記第１ゲート端子に接続されており、前記第１ドレイン端子が基準電圧部位に接続されている前記第１ＭＯＳＦＥＴと、
   第２ソース端子、第２ゲート端子、第２ドレイン端子を備えたＮ型の第２ＭＯＳＦＥＴであって、前記第２ソース端子が前記第１入力端子および前記第２ゲート端子に接続されており、前記第２ドレイン端子が電源電圧部位に接続されている前記第２ＭＯＳＦＥＴと、
   前記第１ソース端子および前記第２ソース端子に印加される電圧と同一の電圧を前記第１ＭＯＳＦＥＴのバックゲートおよび前記第２ＭＯＳＦＥＴのバックゲートに印加するバックゲート電圧供給部と、
   を備える、差動増幅回路。
2. 前記バックゲート電圧供給部は、入力端子が前記オペアンプの前記第１入力端子または前記第２入力端子に接続され、出力端子が前記第１ＭＯＳＦＥＴのバックゲートおよび前記第２ＭＯＳＦＥＴのバックゲートに接続されているバッファアンプを備える、請求項１に記載の差動増幅回路。
3. 前記第１ＭＯＳＦＥＴは、前記第１ソース端子が接続されている第１ソース拡散領域と、前記第１ドレイン端子が接続されている第１ドレイン拡散領域を備えており、
   前記第２ＭＯＳＦＥＴは、前記第２ソース端子が接続されている第２ソース拡散領域と、前記第２ドレイン端子が接続されている第２ドレイン拡散領域を備えており、
   前記第１ソース拡散領域の面積は、前記第１ドレイン拡散領域の面積よりも小さく、
   前記第２ソース拡散領域の面積は、前記第２ドレイン拡散領域の面積よりも小さい、請求項１または２に記載の差動増幅回路。
4. 第１入力端子と第２入力端子とを備えたオペアンプと、
   第１ソース端子、第１ゲート端子、第１ドレイン端子を備えた第１ＭＯＳＦＥＴであって、前記第１ソース端子が前記第１入力端子および前記第１ゲート端子に接続されており、前記第１ドレイン端子が所定電圧部位に接続されている前記第１ＭＯＳＦＥＴと、
   第２ソース端子、第２ゲート端子、第２ドレイン端子を備えた第２ＭＯＳＦＥＴであって、前記第２ソース端子が前記第２入力端子および前記第２ゲート端子に接続されており、前記第２ドレイン端子が前記所定電圧部位に接続されている前記第２ＭＯＳＦＥＴと、
   前記第１ソース端子および前記第２ソース端子に印加される電圧と同一の電圧を前記第１ＭＯＳＦＥＴのバックゲートおよび前記第２ＭＯＳＦＥＴのバックゲートに印加するバッファアンプであって、入力端子が前記オペアンプの前記第１入力端子または前記第２入力端子に接続され、出力端子が前記第１ＭＯＳＦＥＴのバックゲートおよび前記第２ＭＯＳＦＥＴのバックゲートに接続されている前記バッファアンプと、
   を備える、差動増幅回路。
5. 前記第１ＭＯＳＦＥＴは、前記第１ソース端子が接続されている第１ソース拡散領域と、前記第１ドレイン端子が接続されている第１ドレイン拡散領域を備えており、
   前記第２ＭＯＳＦＥＴは、前記第２ソース端子が接続されている第２ソース拡散領域と、前記第２ドレイン端子が接続されている第２ドレイン拡散領域を備えており、
   前記第１ソース拡散領域の面積は、前記第１ドレイン拡散領域の面積よりも小さく、
   前記第２ソース拡散領域の面積は、前記第２ドレイン拡散領域の面積よりも小さい、請求項４に記載の差動増幅回路。

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