JP7109173B2 - フレームレートの変更が可能な表示装置 - Google Patents

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Description

本発明は、フレームレートを変更することが可能な表示装置に関する。
表示装置は、複数のゲートライン、複数のデータライン、複数のゲートライン及び複数のデータラインにそれぞれ連結された複数の画素を含む。表示装置は複数のゲートラインにゲート信号を提供するゲート駆動回路及び複数のデータラインにデータ信号を出力するデータ駆動回路を含む。
高画質ゲーム映像及び仮想現実映像はグラフィック処理プロセッサーでレンダリングするのに多くの時間を必要とする。１フレームの映像信号に対するレンダリング時間が表示装置のフレームレートよりも長くなる場合、表示装置に表示される映像の品質が低下する。
韓国登録特許第１０－０８３２２０９号公報 韓国公開特許第１０－２０１５－０１０８１７２号公報
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、表示映像の品質を向上させた表示装置を提供することにある。
上記目的を達成するためになされた本発明の一特徴による表示装置は、複数のゲートライン及び複数のデータラインにそれぞれ連結された複数のピクセルを含む表示パネルと、クロック信号及び駆動電圧を受信して前記複数のゲートラインを駆動するゲート駆動回路と、前記複数のデータラインを駆動するデータ駆動回路と、外部から受信された映像信号及び制御信号に応答して前記データ駆動回路を制御し、前記ゲート駆動回路に前記クロック信号及び前記駆動電圧を提供する駆動コントローラと、を備え、前記駆動コントローラは、前記制御信号に基づいて１フレーム内に表示区間及びブランク区間を有するデータイネーブル信号を復元し、前記ブランク区間の時間の長さに応じて前記ゲート駆動回路に提供される駆動電圧の電圧レベルを設定する。
前記駆動コントローラは、前記ブランク区間の時間の長さが短いほど、前記駆動電圧の電圧レベルをノーマルレベルよりも高い電圧レベルとして設定し得る。
前記駆動コントローラは、前記ブランク区間の時間の長さに応じて前記駆動電圧の電圧レベルを設定して前記複数のピクセルの中の少なくとも一部内の漏洩電流の値を維持させ得る。
前記ゲート駆動回路は、前記クロック信号に応答して前記複数のゲートラインを順次的に駆動し、前記複数のゲートラインを前記駆動電圧にディスチャージし得る。
前記駆動コントローラは、前記制御信号を前記データイネーブル信号に復元し、前記データイネーブル信号に同期してクロックパルス信号を出力し、前記データイネーブル信号のブランク区間の時間の長さに対応する電圧レベル制御信号を出力するコントローラを含み得る。
前記駆動コントローラは、前記クロックパルス信号に応答して前記クロック信号を生成し、前記電圧レベル制御信号に対応する電圧レベルを有する駆動電圧を発生するクロック発生回路を更に含み得る。
前記コントローラは、前記制御信号を前記データイネーブル信号に復元する受信部と、前記データイネーブル信号に同期して前記クロックパルス信号を出力し、前記データイネーブル信号のブランク区間の時間の長さに対応する電圧レベル制御信号を出力する制御信号発生部と、を含み得る。
前記制御信号発生部は、前記データイネーブル信号の表示区間及びブランク区間に基づいてフレームレートを感知するフレームレート感知部と、前記フレームレート感知部によって感知されたフレームレートに対応する電圧レベル制御信号を出力する電圧制御器と、前記クロックパルス信号を生成するクロック発生器と、を含み得る。
前記制御信号発生部は、フレーム毎に前記制御信号に基づいて前記データイネーブル信号を復元して前記駆動電圧の電圧レベルを設定する。
前記駆動コントローラは、現在のフレームの映像信号を格納するフレームメモリと、前記フレームメモリから出力される前のフレームの映像信号をデータ信号に変換する映像信号処理部と、前記データ信号を映像データ信号としてデータドライバーに提供する送信部と、を更に含む。
前記制御信号発生部は、前のフレームの制御信号に基づいて前記データイネーブル信号を復元し、前記ブランク区間の時間の長さに応じて前記ゲート駆動回路に提供される駆動電圧の電圧レベルを設定する。
前記駆動コントローラは、前記ブランク区間の時間の長さに応じて前記ゲート駆動回路に提供されるクロック信号のパルス幅を設定する。
前記駆動コントローラは、前記ブランク区間の時間の長さが短いほど、前記クロック信号のパルス幅を広く設定する。
前記駆動コントローラは、前記制御信号を前記データイネーブル信号に復元し、前記データイネーブル信号に同期して、前記データイネーブル信号のブランク区間の時間の長さに対応する電圧レベルを有する電圧レベル制御信号及び前記ブランク区間の時間の長さに対応するパルス幅を有するクロックパルス信号を出力するコントローラと、前記電圧レベル制御信号に応答して前記駆動電圧の電圧レベルを設定し、前記クロックパルス信号に応答して前記クロック信号を生成するクロック発生回路と、を含む。
前記コントローラは、前記制御信号を前記データイネーブル信号に復元する受信部と、前記データイネーブル信号のブランク区間の時間の長さに対応する電圧レベルを有する電圧レベル制御信号及び前記データイネーブル信号に同期してクロックパルス信号を出力する制御信号発生部と、を含む。
前記制御信号発生部は、前記データイネーブル信号の表示区間及びブランク区間に基づいてフレームレートを感知するフレームレート感知部と、感知されたフレームレートに対応する電圧レベル制御信号を出力する電圧制御器と、前記データイネーブル信号に応答して前記クロックパルス信号を生成し、前記ブランク区間の間に前記感知されたフレームレートに対応するパルス幅を有するクロックパルス信号を生成するクロック発生器と、を含む。
上記目的を達成するためになされた本発明の他の特徴による表示装置は、複数のゲートライン及び複数のデータラインにそれぞれ連結された複数のピクセルを含む表示パネルと、クロック信号及び駆動電圧を受信して前記複数のゲートラインを駆動するゲート駆動回路と、前記複数のデータラインを駆動するデータ駆動回路と、外部から受信された映像信号及び制御信号に応答して前記データ駆動回路を制御し、前記ゲート駆動回路に前記クロック信号及び前記駆動電圧を提供する駆動コントローラと、を備え、前記駆動コントローラは、前記制御信号に基づいて１フレーム内に表示区間及びブランク区間を有するデータイネーブル信号を復元し、前記ブランク区間の時間の長さに応じて前記ブランク区間の間に前記ゲート駆動回路に提供されるクロック信号のパルス幅を設定する。
前記駆動コントローラは、前記ブランク区間の時間の長さが短いほど、前記クロック信号のパルス幅を広く設定する。
前記駆動コントローラは、前記制御信号を前記データイネーブル信号に復元し、前記データイネーブル信号に同期してクロックパルス信号を出力し、前記データイネーブル信号のブランク区間の時間の長さに対応するパルス幅を有するクロックパルス信号を出力する制御信号発生部を含むコントローラと、前記クロックパルス信号に応答して前記クロック信号を生成し、前記電圧レベル制御信号に対応する電圧レベルを有する駆動電圧を発生するクロック発生回路と、を含む。
前記ブランク区間の間に前記コントローラから出力されるクロックパルス信号のパルス幅は、前記ブランク区間の時間の長さに対応する。
前記コントローラは、前記制御信号を前記データイネーブル信号に復元する受信部と、前記データイネーブル信号に同期して前記クロックパルス信号を出力し、前記データイネーブル信号のブランク区間の時間の長さに対応するパルス幅を有するクロックパルス信号を出力する制御信号発生部と、を含む。
前記制御信号発生部は、前記データイネーブル信号の表示区間及びブランク区間に基づいてフレームレートを感知するフレームレート感知部と、前記データイネーブル信号に応答して前記クロックパルス信号を生成し、前記ブランク区間の間に前記感知されたフレームレートに対応するパルス幅を有するクロックパルス信号を生成するクロック発生器と、を含む。
上記目的を達成するためになされた本発明の更に他の特徴に従うよる表示装置は、複数のゲートライン及び複数のデータラインにそれぞれ連結された複数のピクセルを含む表示パネルと、クロック信号及び駆動電圧を受信して前記複数のゲートラインを駆動するゲート駆動回路と、前記複数のデータラインを駆動するデータ駆動回路と、外部から受信された映像信号、制御信号、及びフレームレート可変信号に応答して前記データ駆動回路を制御し、前記ゲート駆動回路に前記クロック信号及び前記駆動電圧を提供する駆動コントローラと、を備え、前記駆動コントローラは、前記制御信号に基づいて１フレーム内に表示区間及びブランク区間を有するデータイネーブル信号を復元し、前記フレームレート可変信号から復元されたフレームレート信号に応じて前記ゲート駆動回路に提供される駆動電圧の電圧レベルを設定する。
前記ゲート駆動回路は、前記クロック信号に応答して前記複数のゲートラインを順次的に駆動し、前記ブランク区間の間に前記複数のゲートラインを前記駆動電圧にディスチャージする。
前記駆動コントローラは、前記フレームレート信号に応じて前記ブランク区間の間に前記ゲート駆動回路に提供されるクロック信号のパルス幅を設定する。
一実施形態による表示装置の駆動方法は、１フレーム内に表示区間及びブランク区間を有するデータイネーブル信号を受信する段階と、前記データイネーブル信号のブランク区間の時間をカウントする段階と、前記ブランク区間の時間の長さが第１基準値よりも短い場合に駆動電圧の電圧レベルを第１レベルとして設定する段階と、前記ブランク区間の時間の長さが第１基準値よりも長いか又は同一である場合に前記駆動電圧の電圧レベルを第２レベルとして設定する段階と、前記駆動電圧をゲート駆動回路に提供する段階と、を有する。
前記ゲート駆動回路は、前記ブランク区間の間に複数のピクセルに連結された複数のゲートラインを前記駆動電圧にディスチャージする。
前記駆動電圧の前記第１レベルは、前記第２レベルよりも高い電圧レベルである。
前記表示装置の駆動方法は、前記データイネーブル信号に基づいてクロックパルス信号を生成する段階と、前記ブランク区間の時間の長さが第１基準値よりも短い場合に前記ブランク区間の間に前記クロックパルス信号のパルス幅を第１時間として設定する段階と、前記ブランク区間の時間の長さが第１基準値よりも長いか又は同一である場合に前記ブランク区間の間に前記クロックパルス信号のパルス幅を第２時間として設定する段階と、前記クロックパルス信号に対応するクロック信号を前記ゲート駆動回路に提供する段階と、を更に含む。
前記ゲート駆動回路は、前記クロック信号に応答して前記複数のゲートラインを順次的に駆動し、前記ブランク区間の間に前記複数のゲートラインを前記駆動電圧にディスチャージする。
前記ブランク区間の時間の長さが第１基準値よりも短い場合に設定された前記クロックパルス信号のパルス幅である前記第１時間は、前記第２時間よりも長い。
本発明の表示装置によれば、フレームレートが変更された場合、ブランク区間の時間の長さに応じてゲート駆動回路に提供される駆動電圧の電圧レベルを設定することができ、またブランク区間の時間の長さに応じてブランク区間の間にゲート駆動回路に提供されるゲートクロック信号のパルス幅を設定することができる。
これにより、フレームレートの変更によってブランク区間の時間の長さが変化しても輝度変化が生じることを防止することができる。従って、表示装置に表示される映像の表示品質を向上させることができる。
本発明の一実施形態による表示装置の平面図である。 本発明の一実施形態による表示装置の信号のタイミング図である。 本発明の一実施形態による画素の等価回路図である。 外部から受信される映像信号に応じて表示装置に表示される映像信号の一例を示すタイミング図である。 外部から受信される映像信号に応じて表示装置に表示される映像信号の他の例を示すタイミング図である。 フレームレートに従う映像の輝度変化を例示的に示す図である。 本発明の一実施形態によるゲート駆動回路のブロック図である。 本発明の一実施形態による駆動ステージの回路図である。 図８に示した駆動ステージの動作を説明するためのタイミング図である。 本発明の一実施形態による駆動コントローラの構成を示すブロック図である。 本発明の第１実施形態による制御信号発生部のブロック図である。 本発明の第１実施形態による表示装置の駆動方法を示すフローチャートである。 フレームレートに従う第１接地電圧の変化を例示的に示すタイミング図である。 本発明の第２実施形態による制御信号発生部のブロック図である。 本発明の第２実施形態による表示装置の駆動方法を示すフローチャートである。 フレームレートに従うクロックパルス信号の変化を例示的に示すタイミング図である。 本発明の第３実施形態による制御信号発生部のブロック図である。 本発明の第３実施形態による表示装置の駆動方法を示すフローチャートである。 本発明の一実施形態による映像表示システムを示す図である。 本発明の他の実施形態による駆動コントローラの構成を示すブロック図である。 本発明の第４実施形態による制御信号発生部のブロック図である。
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
図１は、本発明の一実施形態による表示装置の平面図であり、図２は、本発明の一実施形態による表示装置１００の信号のタイミング図である。
図１及び図２に示すように、本実施形態による表示装置１００は、表示パネルＤＰ、ゲート駆動回路１３０、データ駆動回路１４０、及び駆動コントローラ１５０を含む。
表示パネルＤＰは、特別に限定されるものではなく、例えば液晶表示パネル（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ ｐａｎｅｌ）、有機発光表示パネル（ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｓｐｌａｙ ｐａｎｅｌ）、電気泳動表示パネル（ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ ｄｉｓｐｌａｙ ｐａｎｅｌ）、エレクトロ・ウェッティング表示パネル（ｅｌｅｃｔｒｏｗｅｔｔｉｎｇ ｄｉｓｐｌａｙ ｐａｎｅｌ）等の多様な表示パネルを含む。本実施形態で、表示パネルＤＰを液晶表示パネルとして説明する。一方、液晶表示パネルを含む表示装置１００は、図示しない偏光子、バックライトユニット等を更に含む。
表示パネルＤＰは、第１基板１１０、第１基板１１０と離隔された第２基板１２０、及び第１基板１１０と第２基板１２０との間に配置された液晶層（図示せず）を含む。平面上で、表示パネルＤＰは複数の画素ＰＸ１１～ＰＸｎｍが配置された表示領域ＤＡ及び表示領域ＤＡを囲む非表示領域ＮＤＡを含む。
表示パネルＤＰは第１基板１１０上に配置された複数のゲートライン（ＧＬ１～ＧＬｎ）及びゲートライン（ＧＬ１～ＧＬｎ）と交差する複数のデータライン（ＤＬ１～ＤＬｍ）を含む。複数のゲートライン（ＧＬ１～ＧＬｎ）はゲート駆動回路１３０に連結される。複数のデータライン（ＤＬ１～ＤＬｍ）はデータ駆動回路１４０に連結される。図１には複数のゲートライン（ＧＬ１～ＧＬｎ）の中の一部と複数のデータライン（ＤＬ１～ＤＬｍ）の中の一部のみを示した。
また、図１には複数の画素（ＰＸ１１～ＰＸｎｍ）の中の一部のみを示した。複数の画素（ＰＸ１１～ＰＸｎｍ）は複数のゲートライン（ＧＬ１～ＧＬｎ）の中の対応するゲートライン及び複数のデータライン（ＤＬ１～ＤＬｍ）の中の対応するデータラインにそれぞれ連結される。
複数の画素（ＰＸ１１～ＰＸｎｍ）は表示されるカラーによって複数のグループに区分される。複数の画素（ＰＸ１１～ＰＸｎｍ）は主要色（ｐｒｉｍａｒｙｃｏｌｏｒ）の中の１つを表示する。主要色は、レッド、グリーン、ブルー、及びホワイトを含む。一方、これに制限されるものではなく、主要色は、イエロー、シアン、マゼンタ等の多様な色相を更に含むことができる。
ゲート駆動回路１３０及びデータ駆動回路１４０は駆動コントローラ１５０から制御信号を受信する。駆動コントローラ１５０はメイン回路基板ＭＣＢに実装される。駆動コントローラ１５０は外部のグラフィック制御部（図示せず）から映像信号及び制御信号を受信する。制御信号は、フレーム区間（Ｆｔ－１、Ｆｔ、Ｆｔ＋１）を区別する信号である垂直同期信号Ｖｓｙｎｃ、水平区間ＨＰを区別する信号、即ち行区別信号である水平同期信号Ｈｓｙｎｃ、データが入ってくる区域を表示するためにデータが出力される区間の間のみにハイレベルであるデータイネーブル信号、及びクロック信号を含む。
ゲート駆動回路１３０は、フレーム区間（Ｆｔ－１、Ｆｔ、Ｆｔ＋１）の間に駆動コントローラ１５０から信号ラインＧＳＬを通じて受信した制御信号（以下、ゲート制御信号）に基づいてゲート信号（Ｇ１～Ｇｎ）を生成し、ゲート信号（Ｇ１～Ｇｎ）を複数のゲートライン（ＧＬ１～ＧＬｎ）に出力する。ゲート信号（Ｇ１～Ｇｎ）は水平区間ＨＰに対応するように順次的に出力される。ゲート駆動回路１３０は薄膜工程を通じて画素（ＰＸ１１～ＰＸｎｍ）と同時に形成される。例えば、ゲート駆動回路１３０は非表示領域ＮＤＡにＯＳＧ（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＴＦＴ Ｇａｔｅ ｄｒｉｖｅｒ ｃｉｒｃｕｉｔ）として実装される。
図１は複数のゲートライン（ＧＬ１～ＧＬｎ）の左側末端に連結された１つのゲート駆動回路１３０を例示的に示した。一実施形態で、表示装置１００は２つのゲート駆動回路を含む。２つのゲート駆動回路の中の１つは複数のゲートライン（ＧＬ１～ＧＬｎ）の左側末端に連結され、他の１つは複数のゲートライン（ＧＬ１～ＧＬｎ）の右側末端に連結される。また、２つのゲート駆動回路の中の１つは奇数番目のゲートラインに連結され、他の１つは偶数番目のゲートラインに連結される。
データ駆動回路１４０は駆動コントローラ１５０から受信した制御信号（以下、データ制御信号）に基づいて駆動コントローラ１５０から提供された映像データに従う階調電圧を生成する。データ駆動回路１４０は階調電圧をデータ電圧ＤＳとして複数のデータライン（ＤＬ１～ＤＬｍ）に出力する。
データ電圧ＤＳは共通電圧に対して正の値を有する正極性データ電圧及び／又は負の値を有する負極性データ電圧を含む。各々の水平区間ＨＰの間にデータライン（ＤＬ１～ＤＬｍ）に印加されるデータ電圧の中の一部は正極性を有し、他の一部は負極性を有する。データ電圧ＤＳの極性は液晶の劣化を防止するためにフレーム区間（Ｆｔ－１、Ｆｔ、Ｆｔ＋１）に応じて反転される。データ駆動回路１４０は反転信号に応答してフレーム区間単位に反転されたデータ電圧を生成する。
データ駆動回路１４０は駆動チップ１４１及び駆動チップ１４１を実装するフレキシブル回路基板１４２を含む。駆動チップ１２１及びフレキシブル回路基板１２２はそれぞれ複数提供される。フレキシブル回路基板１４２はメイン回路基板ＭＣＢと第１基板１１０とを電気的に連結する。複数の駆動チップ１４１は複数のデータライン（ＤＬ１～ＤＬｍ）の中の対応するデータラインに対応するデータ信号を提供する。
図１はテープキャリヤーパッケージ（ＴＣＰ：Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）タイプのデータ駆動回路１４０を例示的に示した。他の実施形態で、データ駆動回路１４０はチップオンガラス（ＣＯＧ：Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）方式で第１基板１１０の非表示領域ＮＤＡ上に配置される。
図３は、本発明の一実施形態による画素の等価回路図である。図１に示した複数の画素（ＰＸ１１～ＰＸｎｍ）の各々は図３に示す等価回路を有する。
図３に示すように、画素ＰＸｉｊは、画素薄膜トランジスタ（ＴＲ、以下画素トランジスタ）、液晶キャパシターＣｌｃ、及びストレージキャパシターＣｓｔを含む。以下、本明細書でトランジスタは薄膜トランジスタを意味する。一実施形態で、ストレージキャパシターＣｓｔは省略される。
画素トランジスタＴＲはｉ番目のゲートラインＧＬｉとｊ番目のデータラインＤＬｊとに電気的に連結される。画素トランジスタＴＲはｉ番目のゲートラインＧＬｉから受信したゲート信号に応答してｊ番目のデータラインＤＬｊから受信したデータ信号に対応する画素電圧を出力する。
液晶キャパシターＣｌｃは画素トランジスタＴＲから出力された画素電圧を充電する。液晶キャパシターＣｌｃに充電された電荷量に従って液晶層（ＬＣＬ、図４参照）に含まれる液晶方向子の配列が変化する。液晶方向子の配列に従って液晶層に入射した光は透過するか又は遮断される。
ストレージキャパシターＣｓｔは液晶キャパシターＣｌｃに並列に連結される。ストレージキャパシターＣｓｔは液晶方向子の配列を一定区間の間維持させる。
図４及び図５は、外部から受信される映像信号に応じて表示装置に表示される映像信号を例示的に示すタイミング図である。
図１及び図４を参照すると、外部から受信される映像信号ＲＧＢはグラフィックプロセッサ（図示せず）によってレンダリングされた信号であり、グラフィックプロセッサのレンダリング時間に応じて映像信号ＲＧＢのフレームレート（ｆｒａｍｅ ｒａｔｅ）は変更される。例えば、フレームＦ２のフレームレートは他のフレーム（Ｆ１、Ｆ３、Ｆ４）のフレームレートよりも小さい。
以下の説明で、フレームレートは１秒当たりに伝送されるフレームの数（ｆｒａｍｅ ｐｅｒ ｓｅｃｏｎｄ）を意味し、フレームレートが大きいほど１フレームの時間の長さは短くなり、フレームレートが小さいほど１フレームの時間の長さは長くなる。
映像信号ＲＧＢは、表示装置１００内の駆動コントローラ１５０で信号処理された後、１フレーム遅延されてデータ電圧ＤＳとして出力される。表示装置１００のフレームレートが固定された場合、次のフレームの映像信号ＲＧＢが全て受信される時まで現在のフレームのデータ電圧ＤＳが反復的にデータライン（ＤＬ１～ＤＬｍ）に提供される。
例えば、フレームＦａ１の“Ａ”データ電圧ＤＳがデータライン（ＤＬ１～ＤＬｍ）に提供される間に次のフレームの“Ｂ”映像信号ＲＧＢが全て受信されなかったため、フレームＦａ２にも“Ａ”であるデータ電圧ＤＳがデータライン（ＤＬ１～ＤＬｍ）に提供され、フレームＦｂに初めて“Ｂ”であるデータ電圧ＤＳがデータライン（ＤＬ１～ＤＬｍ）に提供される。
このように、同一のデータ電圧ＤＳが連続するフレーム（Ｆａ１、Ｆａ２）で反復的にデータライン（ＤＬ１～ＤＬｍ）に提供されると、使用者は表示パネルＤＰに表示される映像を不自然に認知する。
図１及び図５を参照すると、グラフィックプロセッサのレンダリング時間に応じて映像信号ＲＧＢのフレームレートが変化する場合、表示装置１００のフレームレートも変更される。
表示装置１００のフレームレートは外部から受信される映像信号ＲＧＢの１フレーム遅延されたフレームのフレームレートと同一である。例えば、表示装置１００の“Ａ”データ電圧ＤＳが出力されるフレームＦａのフレームレートは“Ｂ”映像信号ＲＧＢが受信されるフレームＦ２のフレームレートと同一であり、表示装置１００の“Ｂ”データ電圧ＤＳが出力されるフレームＦｂのフレームレートは“Ｃ”映像信号ＲＧＢが受信されるフレームＦ３のフレームレートと同一である。
表示装置１００の１フレームは映像データが出力される表示区間（ｄｉｓｐｌａｙ ｐｅｒｉｏｄ）及びブランク区間（ｂｌａｎｋ ｐｅｒｉｏｄ）を含む。表示装置１００のフレームＦａ、Ｆｂ、Ｆｃ、Ｆｄでそれぞれ映像データ“Ａ”、“Ｂ”、“Ｃ”、及び“Ｄ”が出力される表示区間ＤＰａ、ＤＰｂ、ＤＰｃ、ＤＰｄの時間の長さはそれぞれ同一であり、ブランク区間ＢＰａ、ＢＰｂ、ＢＰｃ、ＢＰｄの時間の長さは、フレームＦａ、Ｆｂ、Ｆｃ、Ｆｄの各々のフレームレートと表示区間ＤＰａ、ＤＰｂ、ＤＰｃ、ＤＰｄとの差に応じて変化する。
図５に示した例で、“Ａ”データ電圧ＤＳが出力されるフレームＦａのフレームレートが“Ｂ”データ電圧ＤＳが出力されるフレームＦｂのフレームレートよりも小さいため、ブランク区間ＢＰａの時間の長さはブランク区間ＢＰｂの時間の長さよりも長い。
図３に示した画素ＰＸｉｊ内の液晶キャパシターＣｌｃ及びストレージキャパシターＣｓｔに充電された電荷は１フレームの間維持される。しかし、フレームレートが遅くなってブランク区間の時間の長さが長くなると、画素ＰＸｉｊの漏洩電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）によって液晶キャパシターＣｌｃ及びストレージキャパシターＣｓｔに充電された電荷が減少する。即ち、ブランク区間の時間の長さが長くなるほど、画素ＰＸｉｊに表示される映像の輝度が低下する。フレーム毎にフレームレートが変更される場合、フレーム毎にブランク区間の時間の長さが変化することになり、これはフレーム毎に輝度低下量が異なることもたらす。その結果、使用者は画面が点滅するフリッカ（ｆｌｉｃｋｅｒ）を認知する。
図６は、フレームレートに従う映像の輝度変化を例示的に示す図である。
図６を参照すると、フレーム毎にフレームレートが１２０ｆｐｓ、８０ｆｐｓ、４０ｆｐｓの順に変更される場合、ブランク区間ＢＰａ、ＢＰｂ、ＢＰｃの時間の長さが徐々に長くなり、ピクセル漏洩電流の量が増加することが分かる。ピクセル漏洩電流の量が増加すると、ピクセルに表示される映像の輝度は減少する。特に、毎フレームのブランク区間で映像の輝度が変化すると、使用者は画面が点滅するフリッカを認知する。
図７は、本発明の一実施形態によるゲート駆動回路のブロック図である。
図７に示すように、ゲート駆動回路１３０は複数の駆動ステージ（ＳＲＣ１～ＳＲＣｎ）及びダミー駆動ステージ（ＳＲＣｎ＋１、ＳＲＣｎ＋２）を含む。複数の駆動ステージ（ＳＲＣ１～ＳＲＣｎ）及びダミー駆動ステージ（ＳＲＣｎ＋１、ＳＲＣｎ＋２）は前のステージから出力されるキャリー信号及び次のステージから出力されるキャリー信号に応答して動作する従属的連結関係を有する。
複数の駆動ステージ（ＳＲＣ１～ＳＲＣｎ）の各々は、図１に示した駆動コントローラ１５０から第１クロック信号ＣＫＶ、第２クロック信号ＣＫＶＢ、第１接地電圧ＶＳＳ１、及び第２接地電圧ＶＳＳ２を受信する。第１駆動ステージＳＲＣ１及びダミー駆動ステージ（ＳＲＣｎ＋１、ＳＲＣｎ＋２）は開始信号ＳＴＶを更に受信する。本実施形態で、複数の駆動ステージ（ＳＲＣ１～ＳＲＣｎ）は複数のゲートライン（ＧＬ１～ＧＬｎ）にそれぞれ連結される。複数の駆動ステージ（ＳＲＣ１～ＳＲＣｎ）は複数のゲートライン（ＧＬ１～ＧＬｎ）にゲート信号（Ｇ１～Ｇｎ）をそれぞれ提供する。一実施形態で、複数の駆動ステージ（ＳＲＣ１～ＳＲＣｎ）に連結されたゲートラインは全体のゲートラインの中の奇数番目のゲートラインであるか又は偶数番目のゲートラインである。
複数の駆動ステージ（ＳＲＣ１～ＳＲＣｎ）及びダミー駆動ステージ（ＳＲＣｎ＋１、ＳＲＣｎ＋２）の各々は第１入力端子ＩＮ１、第２入力端子ＩＮ２、ゲート出力端子ＯＵＴ、キャリー出力端子ＣＲ、クロック端子ＣＫ、第１接地端子Ｖ１、及び第２接地端子Ｖ２を含む。
複数の駆動ステージ（ＳＲＣ１～ＳＲＣｎ）の各々のゲート出力端子ＯＵＴは複数のゲートライン（ＧＬ１～ＧＬｎ）の中の対応するゲートラインに連結される。複数の駆動ステージ（ＳＲＣ１～ＳＲＣｎ）から生成されたゲート信号はゲート出力端子ＯＵＴを通じて複数のゲートライン（ＧＬ１～ＧＬｎ）に提供される。
複数の駆動ステージ（ＳＲＣ１～ＳＲＣｎ）の各々のキャリー出力端子ＣＲは次の駆動ステージの第１入力端子ＩＮ１に電気的に連結される。また、複数の駆動ステージ（ＳＲＣ２～ＳＲＣｎ）の各々のキャリー出力端子ＣＲは前の駆動ステージの第２入力端子ＩＮ２に電気的に連結される。例えば、駆動ステージ（ＳＲＣ１～ＳＲＣｎ）の中のｋ番目の駆動ステージのキャリー出力端子ＣＲはｋ－１番目の駆動ステージの第２入力端子ＩＮ２及びｋ＋１番目の駆動ステージの第１入力端子ＩＮ１に連結される。複数の駆動ステージ（ＳＲＣ１～ＳＲＣｎ）及びダミー駆動ステージ（ＳＲＣｎ＋１、ＳＲＣｎ＋２）の各々のキャリー出力端子ＣＲはキャリー信号を出力する。
複数の駆動ステージ（ＳＲＣ２～ＳＲＣｎ）及びダミー駆動ステージ（ＳＲＣｎ＋１、ＳＲＣｎ＋２）の各々の第１入力端子ＩＮ１は前の駆動ステージのキャリー信号を受信する。例えば、ｋ番目の駆動ステージＳＲＣｋの第１入力端子ＩＮ１はｋ－１番目の駆動ステージＳＲＣｋ－１のキャリー信号ＣＲｋ－１を受信する。複数の駆動ステージ（ＳＲＣ１～ＳＲＣｎ）の中の第１番目の駆動ステージＳＲＣ１の第１入力端子ＩＮ１はキャリー信号の代わりに図１に示した駆動コントローラ１５０から垂直開始信号ＳＴＶを受信する。
複数の駆動ステージ（ＳＲＣ１～ＳＲＣｎ）の各々の第２入力端子ＩＮ２は次の駆動ステージのキャリー出力端子ＣＲからキャリー信号を受信する。例えば、ｋ番目の駆動ステージＳＲＣｋの第２入力端子ＩＮ２はｋ＋１番目の駆動ステージＣＲｋ＋１のキャリー出力端子ＣＲから出力されたキャリー信号ＣＲｋ＋１を受信する。他の実施形態で、複数の駆動ステージ（ＳＲＣ１～ＳＲＣｎ）の各々の第２入力端子ＩＮ２は次の駆動ステージのゲート出力端子ＯＵＴに電気的に連結される。駆動ステージＳＲＣｎの第２入力端子ＩＮ２はダミー駆動ステージＳＲＣｎ＋１のキャリー出力端子ＣＲから出力されたキャリー信号ＣＲｎ＋１を受信する。
複数の駆動ステージ（ＳＲＣ１～ＳＲＣｎ）の各々のクロック端子ＣＫは第１クロック信号ＣＫＶ及び第２クロック信号ＣＫＶＢの中のいずれか１つを受信する。複数の駆動ステージ（ＳＲＣ１～ＳＲＣｎ）の中の奇数番目の駆動ステージ（ＳＲＣ１、ＳＲＣ３、…、ＳＲＣｎ－１）のクロック端子ＣＫは第１クロック信号ＣＫＶをそれぞれ受信する。複数の駆動ステージ（ＳＲＣ１～ＳＲＣｎ）の中の偶数番目の駆動ステージ（ＳＲＣ２、ＳＲＣ４、…、ＳＲＣｎ）のクロック端子ＣＫは第２クロック信号ＣＫＶＢをそれぞれ受信する。第１クロック信号ＣＫＶと第２クロック信号ＣＫＶＢとは位相が異なる信号である。
複数の駆動ステージ（ＳＲＣ１～ＳＲＣｎ）の各々の第１接地端子Ｖ１は第１接地電圧ＶＳＳ１を受信する。複数の駆動ステージ（ＳＲＣ１～ＳＲＣｎ）の各々の第２接地端子Ｖ２は第２接地電圧ＶＳＳ２を受信する。第１接地電圧ＶＳＳ１と第２接地電圧ＶＳＳ２とは互いに異なる電圧レベルを有し、第２接地電圧ＶＳＳ２は第１接地電圧ＶＳＳ１よりも低い電圧レベルである。
一実施形態で、複数の駆動ステージ（ＳＲＣ１～ＳＲＣｎ）の各々は、その回路構成に従って第１入力端子ＩＮ１、第２入力端子ＩＮ２、ゲート出力端子ＯＵＴ、キャリー出力端子ＣＲ、クロック端子ＣＫ、第１接地端子Ｖ１、及び第２接地端子Ｖ２の中のいずれか１つが省略されるか又は他の端子を更に含む。例えば、第１接地端子Ｖ１及び第２接地端子Ｖ２の中のいずれか１つは省略される。この場合、複数の駆動ステージ（ＳＲＣ１～ＳＲＣｎ）の各々は第１接地電圧ＶＳＳ１及び第２接地電圧ＶＳＳ２の中のいずれか１つのみを受信する。また、複数の駆動ステージ（ＳＲＣ１～ＳＲＣｎ）の連結関係も変更される。
図８は、本発明の一実施形態による駆動ステージの回路図である。
図８は、図７に示した複数の駆動ステージ（ＳＲＣ１～ＳＲＣｎ）の中のｋ（ｋは１よりも大きい正の整数）番目の駆動ステージＳＲＣｋを例示的に示した。図７に示した複数の駆動ステージ（ＳＲＣ１～ＳＲＣｎ）の各々はｋ番目の駆動ステージＳＲＣｋと同一の回路を有する。図８に示す駆動ステージＳＲＣｋは、第１クロック信号ＣＫＶを受信するが、第１クロック信号ＣＫＶの代わりに第２クロック信号ＣＫＶＢを受信することができる。
図８を参照すると、ｋ番目の駆動ステージＳＲＣｋは、入力回路１３１、第１出力回路１３２、第２出力回路１３３、ディスチャージホールド回路１３４、ディスチャージ回路１３５、第１プルダウン回路１３６、及び第２プルダウン回路１３７を含む。
入力回路１３１は、ｋ－１番目のステージＳＲＣｋ－１からｋ－１番目のキャリー信号ＣＲｋ－１を受信し、第１ノードＮ１をプリチャージする。第１出力回路１３２は第１ノードＮ１の信号に応答してクロック信号ＣＫＶをｋ番目のゲート信号Ｇｋとして出力する。第２出力回路１３３は第１ノードＮ１の信号に応答してクロック信号ＣＫＶをｋ番目のキャリー信号ＣＲｋとして出力する。
ディスチャージホールド回路１３４は、第１クロック信号ＣＫＶに応答して第１クロック信号ＣＫＶを第２ノードＮ２に伝達し、ｋ番目のキャリー信号ＣＲｋに応答して第２ノードＮ２を第２接地電圧ＶＳＳ２にディスチャージする。
第１プルダウン回路１３６はｋ＋２番目のステージＳＲＣｋ＋２からのｋ＋２番目のキャリー信号ＣＲｋ＋２に応答して第１ノードＮ１を第２接地電圧ＶＳＳ２にディスチャージする。第２プルダウン回路１３７は第２ノードＮ２の信号に応答して第１ノードＮ１を第２接地電圧ＶＳＳ２にディスチャージする。ディスチャージ回路１３５は、第２ノードＮ２の信号及びｋ＋１番目のステージＣＲｋ＋１からのｋ＋１番目のキャリー信号ＣＲｋ＋１に応答して、ｋ番目のゲート信号Ｇｋを第１接地電圧ＶＳＳ１にディスチャージし、第１ノードＮ１及びｋ番目のキャリー信号ＣＲｋを第２接地電圧ＶＳＳ２にディスチャージする。
入力回路１３１、第１出力回路１３２、第２出力回路１３３、ディスチャージホールド回路１３４、ディスチャージ回路１３５、第１プルダウン回路１３６、及び第２プルダウン回路１３７の具体的な構成例は次の通りである。
入力回路１３１は入力トランジスタＴＲ１を含む。入力トランジスタＴＲ１は、ｋ－１番目のステージＳＲＣｋ－１からｋ－１番目のキャリー信号ＣＲｋ－１を受信する第１入力端子ＩＮ１に連結された第１電極、第１ノードＮ１に連結された第２電極、及び第１入力端子ＩＮ１に連結されたゲート電極を含む。
第１出力回路１３２は第１出力トランジスタＴＲ２及びキャパシターＣ１を含む。第１出力トランジスタＴＲ２は、第１クロック信号ＣＫＶを受信するクロック端子ＣＫに連結された第１電極、ｋ番目のゲート信号Ｇｋを出力するゲート出力端子ＯＵＴに連結された第２電極、及び第１ノードＮ１に連結されたゲート電極を含む。キャパシターＣ１は第１ノードＮ１とゲート出力端子ＯＵＴとの間に連結される。
第２出力回路１３３は第２出力トランジスタＴＲ３を含む。第２出力トランジスタＴＲ３は、クロック端子ＣＫに連結された第１電極、ｋ番目のキャリー信号ＣＲｋを出力するキャリー出力端子ＣＲに連結された第２電極、及び第１ノードＮ１に連結されたゲート電極を含む。
ディスチャージホールド回路１３４は、第１～第４ホールドトランジスタ（ＴＲ４、ＴＲ５、ＴＲ６、ＴＲ７）を含む。第１ホールドトランジスタＴＲ４、はクロック端子ＣＫに連結された第１電極、第２電極、及びクロック端子ＣＫに連結されたゲート電極を含む。第２ホールドトランジスタＴＲ５は、クロック端子ＣＫに連結された第１電極、第２ノードＮ２に連結された第２電極、及び第１ホールドトランジスタＴＲ４の第２電極に連結されたゲート電極を含む。第３ホールドトランジスタＴＲ６は、第１ホールドトランジスタＴＲ４の第２電極に連結された第１電極、第２接地電圧ＶＳＳ２を受信する第２接地端子Ｖ２に連結された第２電極、及びｋ番目のキャリー信号ＣＲｋを出力するキャリー出力端子ＣＲに連結されたゲート電極を含む。第４ホールドトランジスタＴＲ７は、第２ノードＮ２に連結された第１電極、第２接地端子Ｖ２に連結された第２電極、及びキャリー出力端子ＣＲに連結されたゲート電極を含む。
ディスチャージ回路１３５は、第１～第４ディスチャージトランジスタ（ＴＲ８、ＴＲ９、ＴＲ１０、ＴＲ１１）を含む。第１ディスチャージトランジスタＴＲ８は、第１ノードＮ１に連結された第１電極、第２接地端子Ｖ２に連結された第２電極、及び第２入力端子ＩＮ２に連結されたゲート電極を含む。第２ディスチャージトランジスタＴＲ９は、ゲート出力端子ＯＵＴに連結された第１電極、第１接地電圧ＶＳＳ１を受信する第１接地端子Ｖ１に連結された第２電極、及び第２ノードＮ２に連結されたゲート電極を含む。第３ディスチャージトランジスタＴＲ１０は、ゲート出力端子ＯＵＴに連結された第１電極、第１接地端子Ｖ１に連結された第２電極、及びｋ＋１番目のステージＣＲｋ＋１からｋ＋１番目のキャリー信号ＣＲｋ＋１を受信する第２入力端子ＩＮ２に連結されたゲート電極を含む。第４ディスチャージトランジスタＴＲ１１は、キャリー出力端子ＣＲに連結された第１電極、第２接地端子Ｖ２に連結された第２電極、及び第２ノードＮ２に連結されたゲート電極を含む。
第１プルダウン回路１３６は第１プルダウントランジスタＴＲ１３を含む。第１プルダウントランジスタＴＲ１３は、第１ノードＮ１に連結された第１電極、第２接地端子Ｖ２に連結された第２電極、及び第３入力端子ＩＮ３に連結されたゲート電極を含む。
第２プルダウン回路１３７は第２プルダウントランジスタＴＲ１２を含む。第２プルダウントランジスタＴＲ１２は、第１ノードＮ１に連結された第１電極、第２接地端子Ｖ２に連結された第２電極、及び第２ノードＮ２に連結されたゲート電極を含む。
図９は、図８に示した駆動ステージの動作を説明するためのタイミング図である。
図８及び図９を参照すると、１つのフレーム区間Ｆｔは表示区間ＤＰ及びブランク区間ＢＰを含む。第１クロック信号ＣＫＶ及び第２クロック信号ＣＫＶＢは表示区間ＤＰの間周期的にハイレベルとローレベルとに遷移するパルス信号である。第１クロック信号ＣＫＶ及び第２クロック信号ＣＫＶＢは相補的信号である。
図８に示したｋ番目のキャリー信号ＣＲｋの出力時点を中心に駆動ステージＳＲＣｋの動作を説明する。第１区間Ｐ１で第１クロック信号ＣＫＶはハイレベルに遷移する。第２区間Ｐ２で、第１クロック信号ＣＫＶはローレベルに遷移し、ｋ－１番目のキャリー信号ＣＲｋ－１はハイレベルに遷移する。ハイレベルのｋ－１番目のキャリー信号ＣＲｋ－１に応答して入力トランジスタＴＲ１がターンオンされると、第１ノードＮ１は所定の電圧レベル（ｋ－１番目のキャリー信号ＣＲｋ－１に対応する電圧レベル）にプリチャージされる。
第３区間Ｐ３で第１クロック信号ＣＫＶがハイレベルに遷移すると、第１出力トランジスタＴＲ２がターンオンされて第１ノードＮ１の信号レベルは第１キャパシターＣ１によってブーストアップ（Ｂｏｏｓｔ－ｕｐ）され、ゲート出力端子ＯＵＴに出力されるｋ番目のゲート信号Ｇｋはハイレベルに遷移する。一方、第１クロック信号ＣＫＶがハイレベルに遷移すると、第２出力トランジスタＴＲ３がターンオンされてキャリー出力端子ＣＲに出力されるｋ番目のキャリー信号ＣＲｋもハイレベルに遷移する。この時、ハイレベルのｋ番目のキャリー信号ＣＲｋによって第３ホールドトランジスタＴＲ６及び第４ホールドトランジスタＴＲ７がターンオンされて第２ノードＮ２は第２接地電圧ＶＳＳ２レベルに維持（ｈｏｌｄ）される。
第４区間Ｐ４で、第１クロック信号ＣＫＶがローレベルに遷移すると、第１出力トランジスタＴＲ２及び第２出力トランジスタＴＲ３はそれぞれターンオフされる。続いて、ｋ＋１番目のステージＣＲｋ＋１からのｋ＋１番目のキャリー信号ＣＲｋ＋１がハイレベルに遷移すると、第１ディスチャージトランジスタＴＲ８及び第３ディスチャージトランジスタＴＲ１０がターンオンされて第１ノードＮ１及びｋ番目のキャリー信号ＣＲｋは第２接地電圧ＶＳＳ２にディスチャージされ、ｋ番目のゲート信号Ｇｋは第１接地電圧ＶＳＳ１にディスチャージされる。
第５区間Ｐ５で、第１クロック信号ＣＫＶがハイレベルに遷移すると、ディスチャージホールド回路１３４内の第１ホールドトランジスタＴＲ４及び第２ホールドトランジスタＴＲ５がターンオンされるため、ハイレベルの第１クロック信号ＣＫＶが第２ノードＮ２に伝達される。第２ノードＮ２がハイレベルである間第２プルダウントランジスタＴＲ９及び第４プルダウントランジスタＴＲ１１がターンオンされるため、ｋ番目のゲート信号Ｇｋは第１接地電圧ＶＳＳ１に維持され、ｋ番目のキャリー信号ＣＲｋは第２接地電圧ＶＳＳ２に維持される。
図２に示したフレーム区間Ｆｔでｋ番目のゲート信号Ｇｋ及びｋ番目のキャリー信号ＣＲｋがハイレベルからローレベルに遷移した後、次のフレーム区間Ｆｔ＋１でｋ番目のゲート信号Ｇｋ及びｋ番目のキャリー信号ＣＲｋが再びハイレベルに遷移する時まで図９に示す第４区間Ｐ４と第５区間Ｐ５とが反複されながら、ｋ番目のゲート信号Ｇｋ及びｋ番目のキャリー信号ＣＲｋはローレベルに維持される。
第１接地電圧ＶＳＳ１と第２接地電圧ＶＳＳ２とは互いに異なる電圧レベルを有し、第２接地電圧ＶＳＳ２は第１接地電圧ＶＳＳ１のノーマルレベルよりも低い電圧レベルである。例えば、第１接地電圧ＶＳＳ１のノーマルレベルは－９．７Ｖであり、第２接地電圧ＶＳＳ２のノーマルレベルは－１１．５Ｖである。
フレーム区間Ｆｔの間第１接地電圧ＶＳＳ１及び第２接地電圧ＶＳＳ２は一定のレベルに固定される。一実施形態による表示装置は、ブランク区間ＢＰの間第１接地電圧ＶＳＳ１の電圧レベルをノーマルレベルよりも高い電圧レベルに変更する。ブランク区間ＢＰの間第１接地電圧ＶＳＳ１の電圧レベルが上昇すると、ゲート信号Ｇｋの電圧レベルも上昇する。ゲート信号Ｇｋの電圧レベルが上昇することによって図３に示した画素ＰＸｉｊの薄膜トランジスタＴＲが弱くターンオンされて画素ＰＸｉｊでの漏洩電流の量を増加させる。他の実施形態による表示装置は、ブランク区間ＢＰの間第２接地電圧ＶＳＳ２の電圧レベルをノーマルレベルよりも高い電圧レベルに変更する。
ブランク区間ＢＰの間第１クロック信号ＣＫＶ及び第２クロック信号ＣＫＶＢは両方ともローレベルに維持される。他の実施形態による表示装置はブランク区間ＢＰの中の一部の時間の間第１クロック信号ＣＫＶ及び第２クロック信号ＣＫＶＢをハイレベルに遷移させる。第１クロック信号ＣＫＶ及び第２クロック信号ＣＫＶＢがハイレベルに遷移すると、第１出力トランジスタＴＲ２のドレイン－ソース電圧Ｖｄｓが上昇し、第１出力トランジスタＴＲ２のドレイン－ソース端子の間に電流が流れる。第１出力トランジスタＴＲ２のドレイン－ソース端子の間に電流が流れると、第１出力トランジスタＴＲ２のソース端子の電圧が上昇してゲート信号Ｇｋの電圧レベルが上昇する。その結果、図３に示した画素ＰＸｉｊの薄膜トランジスタＴＲが弱くターンオンされて漏洩電流の量を増加させる。
図１０は、本発明の一実施形態による駆動コントローラの構成を示すブロック図である。
図１０を参照すると、駆動コントローラ１５０はコントローラ１５１及びクロック発生回路１５３を含む。駆動コントローラ１５０は、外部から受信された映像信号ＲＧＢ及び制御信号ＣＴＲＬに応答して図１に示したデータ駆動回路１４０を制御するための制御信号ＣＯＮＴ１及び映像データ信号ＲＧＢ＿ＤＡＴＡを出力し、ゲート駆動回路１３０に提供される第１クロック信号ＣＫＶ、第２クロック信号ＣＫＶＢ、及び駆動電圧を出力する。駆動電圧は第１接地電圧ＶＳＳ１及び第２接地電圧ＶＳＳ２を含む。駆動コントローラ１５０は、制御信号ＣＴＲＬに基づいて１フレーム内に表示区間及びブランク区間を有するデータイネーブル信号ＤＥを復元し、ブランク区間の時間の長さに応じてゲート駆動回路１３０に提供される駆動電圧の電圧レベルを設定する。以下の説明で、駆動コントローラ１５０がデータイネーブル信号ＤＥのブランク区間の時間の長さに応じてゲート駆動回路１３０に提供される第１接地電圧ＶＳＳ１の電圧レベルを変更する場合を一例として説明する。
駆動コントローラ１５０はコントローラ１５１及びクロック発生回路１５３を含む。コントローラ１５１は、受信部２１０、フレームメモリ２２０、映像信号処理部２３０、制御信号発生部２４０、及び送信部２５０を含む。受信部２１０は制御信号ＣＴＲＬをデータイネーブル信号ＤＥに復元する。受信部２１０は、制御信号ＣＴＲＬに基づいて水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖ＿ｓｙｎｃ、メインクロック信号ＭＣＬＫを更に復元する。
フレームメモリ２２０は受信部２１０から出力された映像信号ＲＧＢ′を１フレーム遅延させて遅延映像信号ＲＧＢ″を出力する。映像信号処理部２３０は遅延映像信号ＲＧＢ″をデータ信号ＤＡＴＡに変換して出力する。映像信号処理部２３０は遅延映像信号ＲＧＢ″のガンマ特性が輝度に比例するように線形化してデータ信号ＤＡＴＡを出力する。
制御信号発生部２４０は、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖ＿ｓｙｎｃ、データイネーブル信号ＤＥ、及びメインクロック信号ＭＣＬＫを受信し、ラインラッチ信号ＴＰ、反転信号ＲＥＶ、開始信号ＳＴＶ、電圧レベル制御信号ＣＴＲＬＶ、及びクロックパルス信号ＣＰＶを出力する。送信部２５０は、データ信号ＤＡＴＡを映像データ信号ＲＧＢ＿ＤＡＴＡとして出力し、ラインラッチ信号ＴＰ及び反転信号ＲＥＶを第１制御信号ＣＯＮＴ１として出力する。データ信号ＤＡＴＡ及び第１制御信号ＣＯＮＴ１は図１に示したデータ駆動回路１４０に提供される。
一例として、外部から提供される映像信号ＲＧＢ及び制御信号ＣＴＲＬはＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）方式で受信部２１０に提供される。送信部２５０はＲＳＤＳ（Ｒｅｄｕｃｅｄ Ｓｉｇｎａｌ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）方式に変換された映像データ信号ＲＧＢ＿ＤＡＴＡ及び第１制御信号ＣＯＮＴ１を出力する。
クロック発生回路１５３は、クロックパルス信号ＣＰＶ及び電圧レベル制御信号ＣＴＲＬＶを受信し、第１クロック信号ＣＫＶ、第２クロック信号ＣＫＶＢ、第１接地電圧ＶＳＳ１、及び第２接地電圧ＶＳＳ２を発生する。クロック発生回路１５３は、クロックパルス信号ＣＰＶに対応する第１クロック信号ＣＫＶ及び第２クロック信号ＣＫＶＢを出力し、電圧レベル制御信号ＣＴＲＬＶに対応する電圧レベルを有する第１接地電圧ＶＳＳ１及び第２接地電圧ＶＳＳ２を発生する。
図１１は、本発明の第１実施形態による制御信号発生部のブロック図である。
図１１を参照すると、制御信号発生部２４０は、データイネーブル信号ＤＥの表示区間及びブランク区間に基づいてフレームレートを感知するフレームレート感知部２４１、感知されたフレームレートに対応する電圧制御信号ＣＴＲＬＶを出力する電圧制御器２４２、及びデータイネーブル信号ＤＥ及びメインクロック信号ＭＣＬＫに応答してクロックパルス信号ＣＰＶを生成するクロック発生器２４３を含む。
図１２は、本発明の第１実施形態による表示装置の駆動方法を示すフローチャートであり、図１３は、フレームレートに従う第１接地電圧の変化を例示的に示すタイミング図である。
図１０、図１１、図１２、及び図１３を参照すると、受信部２１０は外部から制御信号ＣＴＲＬを受信する（段階Ｓ３００）。受信部２１０は制御信号ＣＴＲＬに基づいてデータイネーブル信号ＤＥを復元する（段階Ｓ３０５）。
復元されたデータイネーブル信号ＤＥは１フレーム内に表示区間ＤＰｘ及びブランク区間ＢＰｘを含む。図１１に示した制御信号発生部２４０内のフレームレート感知部２４１は受信部２１０からデータイネーブル信号ＤＥを受信する。
フレームレート感知部２４１は、データイネーブル信号ＤＥの表示区間ＤＰｘとブランク区間ＢＰｘとを区別し、ブランク区間ＢＰｘの時間をカウントする（段階Ｓ３１０）。例えば、フレームレート感知部２４１はデータイネーブル信号ＤＥのブランク区間ＢＰｘの間にメインクロック信号ＭＣＬＫのパルスをカウントしてブランク区間ＢＰｘの時間をカウントする。フレームレート感知部２４１はカウント信号ＣＮＴを電圧制御器２４２に提供する。カウント信号ＣＮＴはブランク区間ＢＰｘの時間の長さと同一である。フレームレート感知部２４１はデータイネーブル信号ＤＥのブランク区間ＢＰｘの時間をカウントすることによってフレームレートを判別する。
ブランク区間ＢＰｘの時間の長さ（カウント信号ＣＮＴ）が第１基準値ＲＥＦ１よりも短い場合（段階Ｓ３２０）、電圧制御器２４２は電圧レベル制御信号ＣＴＬＲＶを第１レベルＶ１として設定する（段階Ｓ３３０）。
ブランク区間ＢＰｘの時間の長さ（カウント信号ＣＮＴ）が第２基準値ＲＥＦ２よりも短い場合（段階Ｓ３４０）、電圧制御器２４２は電圧レベル制御信号ＣＴＬＲＶを第２レベルＶ２として設定する（段階Ｓ３５０）。
ブランク区間ＢＰｘの時間の長さ（カウント信号ＣＮＴ）が第３基準値ＲＥＦ３よりも短い場合（段階Ｓ３６０）、電圧制御器２４２は電圧レベル制御信号ＣＴＬＲＶを第３レベルＶ３として設定する（段階Ｓ３７０）。
ブランク区間ＢＰｘの時間の長さ（カウント信号ＣＮＴ）が第３基準値ＲＥＦ３よりも短くない場合（段階Ｓ３６０）、電圧制御器２４２は電圧レベル制御信号ＣＴＬＲＶを第４レベルＶ４として設定する（段階Ｓ３８０）。
但し、第１基準値ＲＥＦ１＜第２基準値ＲＥＦ２＜第３基準値ＲＥＦ３であり、第１レベルＶ１＞第２レベルＶ２＞第３レベルＶ３＞第４レベルＶ４である。
図１０に示したクロック発生回路１５３は電圧レベル制御信号ＣＴＬＲＶに応答して第１接地電圧ＶＳＳ１の電圧レベルを設定する。
図１３に示すように、ブランク区間ＢＰｘの時間の長さが短いほど第１接地電圧ＶＳＳ１の電圧レベルが高く設定され、ブランク区間ＢＰｘの時間の長さが長くなるほど第１接地電圧ＶＳＳ１の電圧レベルは低く設定される。
例えば、フレームレートが１２０ｆｐｓである時のブランク区間ＢＰａの時間の長さはフレームレートが８０ｆｐｓである時のブランク区間ＢＰａの時間の長さよりも短い。また、フレームレートが８０ｆｐｓである時のブランク区間ＢＰｂの時間の長さはフレームレートが４０ｆｐｓである時のブランク区間ＢＰｃの時間の長さよりも短い。従って、フレームレートが１２０ｆｐｓである時に第１接地電圧ＶＳＳ１の電圧レベルが最も高く、フレームレートが４０ｆｐｓである時に第１接地電圧ＶＳＳ１の電圧レベルが最も低い。
先に図６で説明したように、フレームレートが４０ｆｐｓである時に漏洩電流の量が最も大きいため、フレームレートが１２０ｆｐｓである時に第１接地電圧ＶＳＳ１の電圧レベルをフレームレートが４０ｆｐｓである時よりも高く設定することによってフレームレートが１２０ｆｐｓである時の漏洩電流の量を増加させる。また、フレームレートが８０ｆｐｓである時に第１接地電圧ＶＳＳ１の電圧レベルをフレームレートが４０ｆｐｓである時よりも高く設定することによってフレームレートが８０ｆｐｓである時の漏洩電流の量を増加させる。
フレームレートが１２０ｆｐｓ、８０ｆｐｓ、４０ｆｐｓである時、第１接地電圧ＶＳＳ１の電圧レベルを異なって設定することによって画素ＰＸｉｊでの漏洩電流の量は実質的に同一になる。その結果、フレームレートが変更される時に輝度差が発生しない。
図１４は、本発明の第２実施形態による制御信号発生部のブロック図である。
図１４を参照すると、制御信号発生部４００は、データイネーブル信号ＤＥの表示区間及びブランク区間に基づいてフレームレートを感知するフレームレート感知部４１０、電圧レベル制御信号ＣＴＲＬＶを出力する電圧制御器４２０、並びにデータイネーブル信号ＤＥ、メインクロック信号ＭＣＬＫ、及びフレームレート感知部４１０からのカウント信号ＣＮＴに応答してクロックパルス信号ＣＰＶを生成するクロック発生器４３０を含む。
図１５は、本発明の第２実施形態による表示装置の駆動方法を示すフローチャートであり、図１６は、フレームレートに従うクロックパルス信号のパルス幅変化を例示的に示すタイミング図である。
図１０、図１４、図１５、及び図１６を参照すると、受信部２１０は外部から制御信号ＣＴＲＬを受信する（段階Ｓ５００）。受信部２１０は制御信号ＣＴＲＬに基づいてデータイネーブル信号ＤＥを復元する（段階Ｓ５０５）。
復元されたデータイネーブル信号ＤＥは１フレーム内に表示区間ＤＰｘ及びブランク区間ＢＰｘを含む。図１４に示した制御信号発生部４００内のフレームレート感知部４１０は受信部２１０からデータイネーブル信号ＤＥを受信する。
フレームレート感知部４１０は、データイネーブル信号ＤＥの表示区間ＤＰｘとブランク区間ＢＰｘとを区別し、ブランク区間ＢＰｘの時間をカウントする（段階Ｓ５１０）。例えば、フレームレート感知部４１０はデータイネーブル信号ＤＥのブランク区間ＢＰｘの間にメインクロック信号ＭＣＬＫのパルスをカウントしてブランク区間ＢＰｘの時間をカウントする。フレームレート感知部４１０はカウント信号ＣＮＴをクロック発生器４３０に提供する。カウント信号ＣＮＴはブランク区間ＢＰｘの時間の長さと同一である。フレームレート感知部４１０はデータイネーブル信号ＤＥのブランク区間ＢＰｘの時間をカウントすることによってフレームレートを判別する。
ブランク区間ＢＰｘの時間の長さ（カウント信号ＣＮＴ）が第１基準値ＲＥＦ１よりも短い場合（段階Ｓ５２０）、クロック発生器４３０はブランク区間ＢＰｘの間にクロックパルス信号ＣＰＶのパルス幅を第１時間Ｈ１として設定する（段階Ｓ５３０）。
ブランク区間ＢＰｘの時間の長さ（カウント信号ＣＮＴ）が第２基準値ＲＥＦ２よりも短い場合（段階Ｓ５４０）、クロック発生器４３０はブランク区間ＢＰｘの間にクロックパルス信号ＣＰＶのパルス幅を第２時間Ｈ２として設定する（段階Ｓ５５０）。
ブランク区間ＢＰｘの時間の長さ（カウント信号ＣＮＴ）が第３基準値ＲＥＦ３よりも短い場合（段階Ｓ５６０）、クロック発生器４３０はブランク区間ＢＰｘの間にクロックパルス信号ＣＰＶのパルス幅を第３時間Ｈ３として設定する（段階Ｓ５７０）。
ブランク区間ＢＰｘの時間の長さ（カウント信号ＣＮＴ）が第３基準値ＲＥＦ３よりも短くない場合（段階Ｓ５６０）、クロック発生器４３０はブランク区間ＢＰｘの間にクロックパルス信号ＣＰＶのパルス幅を第４時間Ｈ４として設定する（段階Ｓ５８０）。
但し、第１基準値ＲＥＦ１＜第２基準値ＲＥＦ２＜第３基準値ＲＥＦ３であり、第１時間Ｈ１＞第２時間Ｈ２＞第３時間Ｈ３＞第４時間Ｈ４である。
図１０に示したクロック発生回路１５３はクロックパルス信号ＣＰＶに応答して第１クロック信号ＣＫＶ及び第２クロック信号ＣＫＶＢを発生する。
図１６に示すように、ブランク区間ＰＢｘの時間の長さが短いほどブランク区間ＰＢｘの間にクロックパルス信号ＣＰＶのパルス幅が長く設定され、ブランク区間ＰＢｘの時間の長さが長くなるほど、クロックパルス信号ＣＰＶのパルス幅は短く設定される。
例えば、フレームレートが１２０ｆｐｓである時のブランク区間ＢＰａの時間の長さはフレームレートが８０ｆｐｓである時のブランク区間ＢＰａの時間の長さよりも短い。また、フレームレートが８０ｆｐｓである時のブランク区間ＢＰｂの時間の長さはフレームレートが４０ｆｐｓである時のブランク区間ＢＰｃの時間の長さよりも短い。従って、フレームレートが１２０ｆｐｓである時にクロックパルス信号ＣＰＶのパルス幅が最も長く、フレームレートが４０ｆｐｓである時にクロックパルス信号ＣＰＶのパルス幅が最も短い。
先に図６で説明したように、フレームレートが４０ｆｐｓである時に漏洩電流の量が最も大きいため、フレームレートが１２０ｆｐｓである時にクロックパルス信号ＣＰＶのパルス幅をフレームレートが４０ｆｐｓである時よりも長く設定することによってフレームレートが１２０ｆｐｓである時の漏洩電流の量を増加させる。また、フレームレートが８０ｆｐｓである時にクロックパルス信号ＣＰＶのパルス幅をフレームレートが４０ｆｐｓである時よりも長く設定することによってフレームレートが８０ｆｐｓである時の漏洩電流の量を増加させる。
フレームレートが１２０ｆｐｓ、８０ｆｐｓ、４０ｆｐｓである時、クロックパルス信号ＣＰＶのパルス幅を異なって設定することによって画素ＰＸｉｊでの漏洩電流の量は実質的に同一になる。その結果、フレームレートが変更される時に輝度差が発生しない。
図１７、は本発明の第３実施形態による制御信号発生部のブロック図である。
図１７を参照すると、制御信号発生部６００は、データイネーブル信号ＤＥの表示区間及びブランク区間に基づいてフレームレートを感知するフレームレート感知部６１０、フレームレート感知部６１０からのカウント信号ＣＮＴに応答して電圧制御信号ＣＴＲＬＶを出力する電圧制御器６２０、並びにデータイネーブル信号ＤＥ、メインクロック信号ＭＣＬＫ、及びフレームレート感知部６１０からのカウント信号ＣＮＴに応答してクロックパルス信号ＣＰＶを生成するクロック発生器６３０を含む。
図１８は、本発明の第３実施形態による表示装置の駆動方法を示すフローチャートである。
先ず図１０及び図１８を参照すると、受信部２１０は外部から制御信号ＣＴＲＬを受信する（段階Ｓ７００）。受信部２１０は制御信号ＣＴＲＬに基づいてデータイネーブル信号ＤＥを復元する（段階Ｓ７０５）。復元されたデータイネーブル信号ＤＥは１フレーム内に表示区間ＤＰｘ及びブランク区間ＢＰｘを含む。
図１７及び図１８を参照すると、制御信号発生部６００内のフレームレート感知部６１０は受信部２１０からデータイネーブル信号ＤＥを受信する。
フレームレート感知部６１０は、データイネーブル信号ＤＥの表示区間ＤＰｘとブランク区間ＢＰｘとを区別し、ブランク区間ＢＰｘの時間をカウントする（段階Ｓ７１０）。例えば、フレームレート感知部６１０はデータイネーブル信号ＤＥのブランク区間ＢＰｘの間にメインクロック信号ＭＣＬＫのパルスをカウントしてブランク区間ＢＰｘの時間をカウントする。フレームレート感知部６１０はカウント信号ＣＮＴを電圧制御器６２０及びクロック発生器６３０に提供する。カウント信号ＣＮＴはブランク区間ＢＰｘの時間の長さと同一である。フレームレート感知部６１０はデータイネーブル信号ＤＥのブランク区間ＢＰｘの時間をカウントすることによってフレームレートを判別する。
ブランク区間ＢＰｘの時間の長さ（カウント信号ＣＮＴ）が第１基準値ＲＥＦ１よりも短い場合（段階Ｓ７２０）、電圧制御器６２０は電圧レベル制御信号ＣＴＲＬＶを第１レベルＶ１１として設定し、クロック発生器６３０はブランク区間ＢＰｘの間にクロックパルス信号ＣＰＶのパルス幅を第１時間Ｈ１１として設定する（段階Ｓ７３０）。
ブランク区間ＢＰｘの時間の長さ（カウント信号ＣＮＴ）が第２基準値ＲＥＦ２よりも短い場合（段階Ｓ７４０）、電圧制御器６２０は電圧レベル制御信号ＣＴＲＬＶを第２レベルＶ１２として設定し、クロック発生器６３０はブランク区間ＢＰｘの間にクロックパルス信号ＣＰＶのパルス幅を第２時間Ｈ１２として設定する（段階Ｓ７５０）。
ブランク区間ＢＰｘの時間の長さ（カウント信号ＣＮＴ）が第３基準値ＲＥＦ３よりも短い場合（段階Ｓ７６０）、電圧制御器６２０は電圧レベル制御信号ＣＴＲＬＶを第３レベルＶ１３として設定し、クロック発生器６３０はブランク区間ＢＰｘの間にクロックパルス信号ＣＰＶのパルス幅を第３時間Ｈ１３として設定する（段階Ｓ７７０）。
ブランク区間ＢＰｘの時間の長さ（カウント信号ＣＮＴ）が第３基準値ＲＥＦ１よりも短くない場合（段階Ｓ７６０）、電圧制御器６２０は電圧レベル制御信号ＣＴＲＬＶを第４レベルＶ１４として設定し、クロック発生器６３０はブランク区間ＢＰｘの間にクロックパルス信号ＣＰＶのパルス幅を第４時間Ｈ１４として設定する（段階Ｓ７８０）。
但し、第１基準値ＲＥＦ１＜第２基準値ＲＥＦ２＜第３基準値ＲＥＦ３であり、第１レベルＶ１１＞第２レベルＶ１２＞第３レベルＶ１３＞第４レベルＶ１４であり、第１時間Ｈ１１＞第２時間Ｈ１２＞第３時間Ｈ１３＞第４時間Ｈ１４である。
図１０に示したクロック発生回路１５３は電圧レベル制御信号ＣＴＲＬＶに応答して第１接地電圧ＶＳＳ１の電圧レベルを設定し、クロックパルス信号ＣＰＶに応答して第１クロック信号ＣＫＶ及び第２クロック信号ＣＫＶＢを発生する。
図１０に示した駆動回路１５０は、フレームレート、即ちブランク区間ＢＰａの時間の長さに応じて第１接地電圧ＶＳＳ１の電圧レベルを設定し、第１クロック信号ＣＫＶ及び第２クロック信号ＣＫＶＢを発生することによって画素での漏洩電流量を調節する。従って、フレームレートが変更されても輝度変化が生じないため、表示品質の低下を防止することができる。
図１９は、本発明の一実施形態による映像表示システムを示す図である。
図１９を参照すると、映像表示システムはグラフィックプロセッサ１０００及び表示装置１１００を含む。グラフィックプロセッサ１０００は、映像信号ＲＧＢ、制御信号ＣＴＲＬ、及びフレームレート可変信号ＦＲＥＥ＿ＳＹＮＣを表示装置１１００に提供する。
フレームレート可変信号ＦＲＥＥ＿ＳＹＮＣはグラフィックプロセッサ１０００から表示装置１１００に提供される映像信号ＲＧＢ及び制御信号ＣＴＲＬのフレームレートがフレーム毎に変更されることを示す信号である。映像信号ＲＧＢ及び制御信号ＣＴＲＬのフレームレートはグラフィックプロセッサ１０００のレンダリング速度に応じて変化する。
図２０は、本発明の他の実施形態による駆動コントローラの構成を示すブロック図である。
図２０を参照すると、駆動コントローラ１１５０はコントローラ１１５１及びクロック発生回路１１５３を含む。駆動コントローラ１１５０は、外部から受信された映像信号ＲＧＢ及び制御信号ＣＴＲＬに応答して図１に示したデータ駆動回路１４０を制御するための制御信号ＣＯＮＴ１及び映像データ信号ＲＧＢ＿ＤＡＴＡを出力し、ゲート駆動回路１３０に提供される第１クロック信号ＣＫＶ、第２クロック信号ＣＫＶＢ、及び駆動電圧を出力する。駆動電圧は第１接地電圧ＶＳＳ１及び第２接地電圧ＶＳＳ２を含む。上述した第１実施形態で、駆動コントローラ１１５０は、制御信号ＣＴＲＬに基づいて１フレーム内に表示区間及びブランク区間を有するデータイネーブル信号ＤＥを復元し、ブランク区間の時間の長さに応じてゲート駆動回路１３０に提供される駆動電圧の電圧レベルを設定した。以下の説明で、駆動コントローラ１１５０はフレームレート可変信号ＦＲＥＥ＿ＳＹＮＣから復元されたフレームレート信号ＦＲＥＥ＿ＳＹＮＣ′に応じてゲート駆動回路１３０に提供される第１接地電圧ＶＳＳ１の電圧レベルを変更することを一例として説明する。
図２０に示す駆動コントローラ１１５０は図１０に示した駆動コントローラ１５０と類似な構成を有するため、重複する説明は省略する。
駆動コントローラ１１５０はコントローラ１１５１及びクロック発生回路１１５３を含む。コントローラ１１５１は、受信部１２１０、映像信号処理部１２２０、制御信号発生部１２３０、及び送信部１２４０を含む。受信部１２１０は制御信号ＣＴＲＬをデータイネーブル信号ＤＥに復元する。受信部１２１０は、制御信号ＣＴＲＬに基づいて水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃ、メインクロック信号ＭＣＬＫを更に復元する。受信部１２１０はフレームレート可変信号ＦＲＥＥ＿ＳＹＮＣをフレームレート信号ＦＲＥＥ＿ＳＹＮＣ′に復元する。
制御信号発生部１２３０は、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃ、データイネーブル信号ＤＥ、メインクロック信号ＭＣＬＫ、及びフレームレート信号ＦＲＥＥ＿ＳＹＮＣ′を受信し、ラインラッチ信号ＴＰ、反転信号ＲＥＶ、開始信号ＳＴＶ、電圧レベル制御信号ＣＴＲＬＶ、及びクロックパルス信号ＣＰＶを出力する。
図２１は、本発明の第４実施形態による制御信号発生部のブロック図である。
図２１を参照すると、制御信号発生部１２３０は、フレームレート信号ＦＲＥＥ＿ＳＹＮＣ′に基づいてフレームレートを感知してカウント信号ＣＮＴを出力するフレームレート感知部１２３１、カウント信号ＣＮＴに対応する電圧制御信号ＣＴＲＬＶを出力する電圧制御器１２３２、並びにデータイネーブル信号ＤＥ、メインクロック信号ＭＣＬＫ、及びカウント信号ＣＮＴに応答してクロックパルス信号ＣＰＶを生成するクロック発生器１２３３を含む。
電圧制御器１２３２は、先に図１２で説明したように、カウント信号ＣＮＴと第１～第３基準値（ＲＥＦ１～ＲＥＦ３）とを比較し、比較結果に従って電圧制御信号ＣＴＲＬＶを第１～第４レベル（Ｖ１～Ｖ４）の中のいずれか１つとして設定する。
クロック発生器１２３３は、先に図１５で説明したように、カウント信号ＣＮＴと第１～第３基準値（ＲＥＦ１～ＲＥＦ３）とを比較し、比較結果に従ってブランク区間の間にクロックパルス信号ＣＰＶのパルス幅を第１～第４時間（Ｈ１～Ｈ４）の中のいずれか１つとして設定する。
図２０に示した駆動コントローラ１１５０は、フレームレート信号ＦＲＥＥ＿ＳＹＮＣに基づいて第１接地電圧ＶＳＳ１の電圧レベルを設定し、第１クロック信号ＣＫＶ及び第２クロック信号ＣＫＶＢのブランク区間のパルス幅を設定するため、画素の漏洩電流量を調節することができる。従って、フレームレートが変更されても輝度変化が生じないため、表示品質の低下を防止することができる。
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
１００、１１００ 表示装置
１１０ 第１基板
１２０ 第２基板
１３０ ゲート駆動回路
１３１ 入力回路
１３２ 第１出力回路
１３３ 第２出力回路
１３４ ディスチャージホールド回路
１３５ ディスチャージ回路
１３６ 第１プルダウン回路
１３７ 第２プルダウン回路
１４０ データ駆動回路
１４１ 駆動チップ
１４２ フレキシブル回路基板
１５０、１１５０ 駆動コントローラ
１５１、１１５１ コントローラ
１５３、２５３、１１５３ クロック発生回路
２１０、１２１０ 受信部
２２０ フレームメモリ
２３０、１２２０ 映像信号処理部
２４０、４００、６００、１２３０ 制御信号発生部
２４１、４１０、６１０、１２３１ フレームレート感知部
２４２、４２０、６２０、１２３２ 電圧制御器
２４３、４３０、６３０、１２３３ クロック発生器
２５０、１２４０ 送信部
１０００ グラフィックプロセッサ
ＢＰａ～ＢＰｄ（ＢＰ） ブランク区間
ＣＫＶ 第１クロック信号
ＣＫＶＢ 第２クロック信号
ＣＮＴ カウント信号
ＣＯＮＴ１ 第１制御信号
ＣＰＶ クロックパルス信号
ＣＴＲＬ 制御信号
ＣＴＲＬＶ 電圧レベル制御信号
ＤＡ 表示領域
ＤＡＴＡ データ信号
ＤＥ データイネーブル信号
ＤＬ１～ＤＬｍ（ＤＬｊ） データライン
ＤＰ 表示パネル
ＤＰａ～ＤＰｄ 表示区間
ＤＳ データ電圧
Ｆａ～Ｆｄ フレーム
ＦＲＥＥ＿ＳＹＮＣ フレームレート可変信号
ＦＲＥＥ＿ＳＹＮＣ′ フレームレート信号
Ｆｔ－１、Ｆｔ、Ｆｔ＋１ フレーム区間
Ｇ１～Ｇｎ ゲート信号
ＧＬ１～ＧＬｎ（ＧＬｉ） ゲートライン
ＧＳＬ 信号ライン
ＨＰ 水平区間
Ｈｓｙｎｃ 水平同期信号
ＭＣＢ メイン回路基板
ＭＣＬＫ メインクロック信号
ＮＤＡ 非表示領域
ＰＸ１１～ＰＸｎｍ（ＰＸｉｊ） 画素
ＲＧＢ 映像信号
ＲＧＢ＿ＤＡＴＡ 映像データ信号
ＳＴＶ 開始信号
ＶＳＳ１ 第１接地（駆動）電圧
ＶＳＳ２ 第２接地（駆動）電圧
Ｖｓｙｎｃ 垂直同期信号

Claims (7)

  1. 複数のゲートライン及び複数のデータラインにそれぞれ連結された複数のピクセルを含む表示パネルと、
    クロック信号及び駆動電圧を受信して前記複数のゲートラインを駆動するゲート駆動回路と、
    前記複数のデータラインを駆動するデータ駆動回路と、
    外部から受信された映像信号及び制御信号に応答して前記データ駆動回路を制御し、前記ゲート駆動回路に前記クロック信号及び前記駆動電圧を提供する駆動コントローラと、を備え、
    前記駆動コントローラは、
    前記制御信号に基づいて１フレーム内に表示区間及びブランク区間を有するデータイネーブル信号を復元し、前記ブランク区間の時間の長さが短いほど前記ピクセルを駆動するトランジスタが弱くターンオンして前記ピクセルの漏洩電流の量を増加させるように前記ゲート駆動回路に提供される接地電圧としての前記駆動電圧の電圧レベルをノーマルレベルよりも高い電圧レベルに設定して前記複数のピクセルの中の少なくとも一部内の漏洩電流の量を維持させ、
    前記データイネーブル信号に同期してクロックパルス信号を出力し、前記データイネーブル信号の表示区間及びブランク区間に基づいてフレームレートを感知し、感知された前記フレームレートに対応して前記ゲート駆動回路に提供される接地電圧としての前記駆動電圧に対応する電圧レベル制御信号を出力し、
    前記電圧レベル制御信号に対応する電圧レベルを有する前記駆動電圧を発生するクロック発生回路を含むことを特徴とする表示装置。
  2. 前記ゲート駆動回路は、前記クロック信号に応答して前記複数のゲートラインを順次的に駆動し、前記複数のゲートラインを前記駆動電圧にディスチャージすることを特徴とする請求項１に記載の表示装置。
  3. 前記駆動コントローラは、前記制御信号を前記データイネーブル信号に復元し、前記データイネーブル信号に同期して前記クロックパルス信号を出力し、前記データイネーブル信号のブランク区間の時間の長さに対応する前記電圧レベル制御信号を出力するコントローラを含むことを特徴とする請求項１に記載の表示装置。
  4. 前記クロック発生回路は、前記クロックパルス信号に応答して前記クロック信号を生成することを特徴とする請求項３に記載の表示装置。
  5. 前記コントローラは、
    前記制御信号を前記データイネーブル信号に復元する受信部と、
    前記データイネーブル信号に同期して前記クロックパルス信号を出力し、前記データイネーブル信号のブランク区間の時間の長さに対応する前記電圧レベル制御信号を出力する制御信号発生部と、を含むことを特徴とする請求項４に記載の表示装置。
  6. 前記制御信号発生部は、
    前記データイネーブル信号の表示区間及びブランク区間に基づいてフレームレートを感知するフレームレート感知部と、
    前記フレームレート感知部によって感知されたフレームレートに対応する前記電圧レベル制御信号を出力する電圧制御器と、
    前記クロックパルス信号を生成するクロック発生器と、を含むことを特徴とする請求項５に記載の表示装置。
  7. 前記駆動コントローラは、外部から受信されたフレームレート可変信号に応答して前記データ駆動回路を制御し、前記フレームレート可変信号から復元されたフレームレート信号に応じて前記ゲート駆動回路に提供される前記駆動電圧の電圧レベルを設定することを特徴とする請求項１に記載の表示装置。
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