KR20220037554A - 표시 장치 및 그 구동 방법 - Google Patents

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Abstract

본 발명의 표시 장치는, 프레임 기간들의 액티브 기간들(active periods)에서 계조 데이터를 공급하고, 상기 프레임 기간들의 블랭크 기간들에서 상기 계조 데이터의 공급을 중단하는 프로세서; 제1 프레임 기간의 제1 블랭크 기간(a first blank period)과 제2 프레임 기간의 제2 블랭크 기간의 차이가 임계 값보다 큰 경우, 변경 신호를 생성하는 타이밍 제어부; 상기 변경 신호에 기초하여 변경된 전압 레벨을 갖는 제1 전원 전압을 제1 전원 라인에 공급하는 전원 제공부; 및 상기 제1 전원 라인에 공통적으로 연결된 화소들을 포함한다.

Description

표시 장치 및 그 구동 방법{DISPLAY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 표시 장치 및 그 구동 방법에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 표시 장치의 사용이 증가하고 있다.
표시 장치의 렌더링 속도(rendering speed)와 표시 주파수가 매칭되지 않는 경우 티어링(tearing), 스터터링(stuttering) 등의 이슈가 발생할 수 있다. 이러한 이슈를 해결하기 위해서 표시 장치에 G-sync, Free-sync 등의 기술을 적용할 것이 종종 제안된다.
하지만, 표시 장치에 G-sync, Free-sync 등의 기술이 적용되는 경우, 표시 주파수의 변동이 잦아지고, 이에 따라 플리커(flicker)가 발생할 수 있다.
해결하고자 하는 기술적 과제는, 렌더링 속도와 표시 주파수를 매칭시키는 과정에서 티어링, 스터터링, 플리커 등의 이슈를 방지할 수 있는 표시 장치 및 그 구동 방법을 제공하는 데 있다.
본 발명의 한 실시예에 따른 표시 장치는, 프레임 기간들의 액티브 기간들(active periods)에서 계조 데이터를 공급하고, 상기 프레임 기간들의 블랭크 기간들에서 상기 계조 데이터의 공급을 중단하는 프로세서; 제1 프레임 기간의 제1 블랭크 기간(a first blank period)과 제2 프레임 기간의 제2 블랭크 기간의 차이가 임계 값보다 큰 경우, 변경 신호를 생성하는 타이밍 제어부; 상기 변경 신호에 기초하여 변경된 전압 레벨을 갖는 제1 전원 전압을 제1 전원 라인에 공급하는 전원 제공부; 및 상기 제1 전원 라인에 공통적으로 연결된 화소들을 포함한다.
상기 제1 프레임 기간은 상기 제2 프레임 기간의 이전 프레임 기간일 수 있다.
상기 제2 블랭크 기간이 상기 제1 블랭크 기간보다 긴 경우, 상기 전원 제공부는 증가된 전압 레벨을 갖는 상기 제1 전원 전압을 공급할 수 있다.
상기 제2 블랭크 기간이 상기 제1 블랭크 기간보다 짧은 경우, 상기 전원 제공부는 감소된 전압 레벨을 갖는 상기 제1 전원 전압을 공급할 수 있다.
상기 제2 블랭크 기간이 상기 제1 블랭크 기간보다 긴 경우, 상기 전원 제공부는 감소된 전압 레벨을 갖는 상기 제1 전원 전압을 공급할 수 있다.
상기 제2 블랭크 기간이 상기 제1 블랭크 기간보다 짧은 경우, 상기 전원 제공부는 증가된 전압 레벨을 갖는 상기 제1 전원 전압을 공급할 수 있다.
상기 전원 제공부는 제2 전원 전압을 제2 전원 라인에 공급하고, 상기 화소들은 상기 제2 전원 라인에 공통적으로 연결되고, 상기 제2 블랭크 기간이 상기 제1 블랭크 기간보다 긴 경우, 상기 전원 제공부는 상기 제1 전원 전압과 상기 제2 전원 전압의 차이가 감소하도록 상기 제1 전원 전압 및 상기 제2 전원 전압을 공급할 수 있다.
상기 제2 블랭크 기간이 상기 제1 블랭크 기간보다 짧은 경우, 상기 전원 제공부는 상기 제1 전원 전압과 상기 제2 전원 전압의 차이가 증가하도록 상기 제1 전원 전압 및 상기 제2 전원 전압을 공급할 수 있다.
상기 타이밍 제어부는: 클록 신호를 이용하여 상기 제2 블랭크 기간을 카운트함으로써 블랭크 카운트 값을 산출하는 블랭크 기간 산출부; 상기 제1 블랭크 기간에 대한 이전 카운트 값을 제공하는 메모리; 및 상기 블랭크 카운트 값 및 상기 이전 카운트 값의 차이가 상기 임계 값보다 큰 경우, 상기 변경 신호를 생성하는 블랭크 기간 비교부를 포함할 수 있다.
상기 프로세서는, 상기 계조 데이터가 공급되는 동안 인에이블 레벨이고 상기 블랭크 기간들 동안 디스에이블 레벨인 데이터 인에이블 신호(a data enable signal)를 제공하고, 상기 블랭크 기간 산출부는 상기 데이터 인에이블 신호가 디스에이블 레벨인 동안 상기 제2 블랭크 기간을 카운트할 수 있다.
상기 메모리는 상기 이전 카운트 값을 상기 블랭크 카운트 값으로 업데이트할 수 있다.
본 발명의 한 실시예에 따른 표시 장치의 구동 방법은, 프로세서가 제1 프레임 기간의 제1 블랭크 기간에서 계조 데이터의 공급을 중단하는 단계; 상기 타이밍 제어부가 상기 제1 블랭크 기간을 산출하는 단계; 프로세서가 상기 제1 프레임 기간 이후인 제2 프레임 기간의 제2 블랭크 기간에서 상기 계조 데이터의 공급을 중단하는 단계; 상기 타이밍 제어부가 상기 제2 블랭크 기간을 산출하는 단계; 상기 타이밍 제어부가 상기 제1 블랭크 기간 및 상기 제2 블랭크 기간의 차이가 임계 값보다 큰 경우, 변경 신호를 생성하는 단계; 전원 제공부가 상기 변경 신호에 기초하여 변경된 전압 레벨을 갖는 제1 전원 전압을 제1 전원 라인에 공급하는 단계; 및 상기 제1 전원 라인에 공통적으로 연결된 화소들이 상기 제1 전원 전압을 수신하는 단계를 포함한다.
상기 제2 블랭크 기간이 상기 제1 블랭크 기간보다 긴 경우, 상기 전원 제공부는 증가된 전압 레벨을 갖는 상기 제1 전원 전압을 공급할 수 있다.
상기 제2 블랭크 기간이 상기 제1 블랭크 기간보다 짧은 경우, 상기 전원 제공부는 감소된 전압 레벨을 갖는 상기 제1 전원 전압을 공급할 수 있다.
상기 제2 블랭크 기간이 상기 제1 블랭크 기간보다 긴 경우, 상기 전원 제공부는 감소된 전압 레벨을 갖는 상기 제1 전원 전압을 공급할 수 있다.
상기 제2 블랭크 기간이 상기 제1 블랭크 기간보다 짧은 경우, 상기 전원 제공부는 증가된 전압 레벨을 갖는 상기 제1 전원 전압을 공급할 수 있다.
상기 구동 방법은, 상기 전원 제공부가 제2 전원 전압을 제2 전원 라인에 공급하는 단계; 및 상기 제2 전원 라인에 공통적으로 연결된 상기 화소들이 상기 제2 전원 전압을 수신하는 단계를 더 포함하고, 상기 제2 블랭크 기간이 상기 제1 블랭크 기간보다 긴 경우, 상기 전원 제공부는 상기 제1 전원 전압과 상기 제2 전원 전압의 차이가 감소하도록 상기 제1 전원 전압 및 상기 제2 전원 전압을 공급할 수 있다.
상기 제2 블랭크 기간이 상기 제1 블랭크 기간보다 짧은 경우, 상기 전원 제공부는 상기 제1 전원 전압과 상기 제2 전원 전압의 차이가 증가하도록 상기 제1 전원 전압 및 상기 제2 전원 전압을 공급할 수 있다.
상기 구동 방법은, 상기 타이밍 제어부가 클록 신호를 이용하여 상기 제1 블랭크 기간을 카운트함으로써 이전 카운트 값을 산출하는 단계; 상기 타이밍 제어부가 상기 클록 신호를 이용하여 상기 제2 블랭크 기간을 카운트함으로써 블랭크 카운트 값을 산출하는 단계; 및 상기 타이밍 제어부가 상기 블랭크 카운트 값 및 상기 이전 카운트 값의 차이가 상기 임계 값보다 큰 경우, 상기 변경 신호를 생성하는 단계를 더 포함할 수 있다.
상기 프로세서는, 상기 계조 데이터가 공급되는 동안 인에이블 레벨이고 상기 제1 및 제2 블랭크 기간들 동안 디스에이블 레벨인 데이터 인에이블 신호를 제공하고, 상기 타이밍 제어부는 상기 데이터 인에이블 신호가 상기 디스에이블 레벨인 동안 상기 제1 및 제2 블랭크 기간을 카운트할 수 있다.
본 발명에 따른 표시 장치 및 그 구동 방법은 렌더링 속도와 표시 주파수를 매칭시키는 과정에서 티어링, 스터터링, 플리커 등의 이슈를 방지할 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다.
도 3은 본 발명의 한 실시예에 따른 화소의 구동 방법을 설명하기 위한 도면이다.
도 4는 본 발명의 한 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 도면이다.
도 5는 본 발명의 다른 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 한 실시예에 따른 렌더링 속도와 표시 주파수의 매칭 방법을 설명하기 위한 도면이다.
도 7은 표시 주파수가 비교적 작을 때 화소의 휘도 변화를 설명하기 위한 도면이다.
도 8은 표시 주파수가 비교적 클 때 화소의 휘도 변화를 설명하기 위한 도면이다.
도 9는 표시 주파수의 크기에 기초하여 전원 전압을 변환하는 경우 인지되는 표시 장치의 휘도를 설명하기 위한 도면이다.
도 10은 본 발명의 한 실시예에 따른 타이밍 제어부를 설명하기 위한 도면이다.
도 11은 본 발명의 한 실시예에 따른 타이밍 제어부의 알고리즘을 설명하기 위한 도면이다.
도 12는 표시 주파수의 변화율 및 크기에 기초하여 전원 전압을 변환하는 경우 인지되는 표시 장치의 휘도를 설명하기 위한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
또한, 설명에서 "동일하다"라고 표현한 것은, "실질적으로 동일하다"는 의미일 수 있다. 즉, 통상의 지식을 가진 자가 동일하다고 납득할 수 있을 정도의 동일함일 수 있다. 그 외의 표현들도 "실질적으로"가 생략된 표현들일 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 1을 참조하면 본 발명의 한 실시예에 다른 표시 장치(DD)는 프로세서(10), 타이밍 제어부(11), 데이터 구동부(12), 주사 구동부(13), 화소부(14), 센싱부(15), 및 전원 제공부(16)를 포함할 수 있다.
프로세서(10)는 데이터 인에이블 신호(a data enable signal, DE) 및 계조 데이터(RGB)를 공급할 수 있다. 실시예에 따라, 프로세서(10)는 수직 동기 신호(a vertical synchronization signal, Vsync) 및 수평 동기 신호(a horizontal synchronization signal, Hsync)를 공급할 수도 있다. 프로세서(10)는 GPU(Graphics Processing Unit), CPU(Central Processing Unit), AP(Application Processor) 등으로 구성될 수 있다. 프로세서(10)는 하나의 IC(an integrated chip)를 지칭하거나 또는 복수의 IC들로 구성된 그룹을 지칭할 수도 있다.
프로세서(10)는 렌더링(rendering)을 수행함으로써, 각각의 이미지들에 대한 계조 데이터(RGB)를 생성할 수 있다.
프로세서(10)는 프레임 기간들(frame periods)의 액티브 기간들(active periods)에서 계조 데이터(RGB)를 공급하고, 프레임 기간들의 블랭크 기간들(blank periods)에서 계조 데이터(RGB)의 공급을 중단할 수 있다. 이때, 프로세서(10)는 데이터 인에이블 신호(DE)를 이용하여, 계조 데이터(RGB)의 공급 여부를 알릴 수 있다. 예를 들어, 데이터 인에이블 신호(DE)는 계조 데이터(RGB)가 공급되는 동안 인에이블 레벨(an enable level)이고, 블랭크 기간들 동안 디스에이블 레벨(a disable level)일 수 있다. 예를 들어, 데이터 인에이블 신호(DE)는, 각각의 액티브 기간에서, 인에이블 레벨의 펄스들을 수평 기간(a horizontal period) 단위로 포함할 수 있다. 계조 데이터(RGB)는 데이터 인에이블 신호(DE)의 인에이블 레벨의 펄스에 대응하여 수평 라인(a horizontal line) 단위로 공급될 수 있다. 수평 라인은 동일한 주사 라인에 연결된 화소들(예를 들어, 화소행)을 의미할 수 있다.
수직 동기 신호(Vsync)의 각각의 주기들은 각각의 프레임 기간들과 대응할 수 있다. 예를 들어, 수직 동기 신호(Vsync)는 로직 하이 레벨일 때 해당 프레임 기간의 액티브 기간을 가리키고, 로직 로우 레벨일 때 해당 프레임 기간의 블랭크 기간을 가리킬 수 있다. 수평 동기 신호(Hsync)의 각각의 주기들은 각각의 수평 기간들과 대응할 수 있다.
타이밍 제어부(11)는 프로세서(10)로부터 데이터 인에이블 신호(DE) 및 계조 데이터(RGB)를 수신할 수 있다. 실시예에 따라, 타이밍 제어부(11)는 프로세서(10)로부터 수직 동기 신호(Vsync) 및 수평 동기 신호(Hsync)를 수신할 수도 있다.
타이밍 제어부(11)는 데이터 구동부(12), 주사 구동부(13), 전원 제공부(16), 센싱부(15) 등의 사양(specification)에 대응하여 제어 신호들을 공급할 수 있다. 또한, 타이밍 제어부(11)는 가공된 또는 가공되지 않은 계조 데이터(RGB)를 데이터 구동부(12)에 제공할 수 있다.
한 실시예에 따르면, 타이밍 제어부(11)는 제1 프레임 기간의 제1 블랭크 기간과 제2 프레임 기간의 제2 블랭크 기간의 차이가 임계 값보다 큰 경우, 변경 신호를 생성할 수 있다. 이때, 제1 프레임 기간은 제2 프레임 기간의 이전 프레임 기간일 수 있다.
데이터 구동부(12)는 계조 데이터(RGB) 및 제어 신호들을 이용하여 데이터 라인들(D1, D2, D3, Dm)로 제공할 데이터 전압들을 생성할 수 있다. 예를 들어, 데이터 구동부(12)는 클록 신호를 이용하여 계조 데이터(RGB)를 샘플링하고, 계조 데이터(RGB)에 대응하는 데이터 전압들을 화소행 단위로 데이터 라인들(D1~Dm)에 인가할 수 있다. m은 0보다 큰 정수일 수 있다.
주사 구동부(13)는 타이밍 제어부(11)로부터 클록 신호, 주사 시작 신호 등을 수신하여 제1 주사 라인들(S11, S12, S1n)에 제공할 제1 주사 신호들 및 제2 주사 라인들(S21, S22, S2n)에 제공할 제2 주사 신호들을 생성할 수 있다. n은 0보다 큰 정수일 수 있다.
주사 구동부(13)는 제1 주사 라인들(S11, S12, S1n)에 턴-온 레벨의 펄스를 갖는 제1 주사 신호들을 순차적으로 공급할 수 있다. 또한, 주사 구동부(13)는 제2 주사 라인들(S21, S22, S2n)에 턴-온 레벨의 펄스를 갖는 제2 주사 신호들을 순차적으로 공급할 수 있다.
예를 들어, 주사 구동부(13)는 제1 주사 라인들(S11, S12, S1n)에 연결된 제1 주사 구동부 및 제2 주사 라인들(S21, S22, S2n)에 연결된 제2 주사 구동부를 포함할 수도 있다. 각각의 제1 주사 구동부 및 제2 주사 구동부는 시프트 레지스터(shift register) 형태로 구성된 주사 스테이지들을 포함할 수 있다. 각각의 제1 주사 구동부 및 제2 주사 구동부는 클록 신호의 제어에 따라 턴-온 레벨의 펄스 형태인 주사 시작 신호를 다음 주사 스테이지로 순차적으로 전달하는 방식으로 주사 신호들을 생성할 수 있다.
실시예에 따라, 제1 주사 신호들 및 제2 주사 신호들이 동일할 수 있다. 이러한 경우, 각 화소(PXij)에 연결되는 제1 주사 라인 및 제2 주사 라인은 서로 동일한 노드에 연결될 수 있다. 이러한 경우, 주사 구동부(13)는 제1 주사 구동부 및 제2 주사 구동부로 나뉘어지지 않고, 단일(single) 주사 구동부로 구성될 수도 있다.
센싱부(15)는 타이밍 제어부(11)로부터 제어 신호를 수신하여 센싱 라인들(I1, I2, I3, Ip)로 초기화 전압을 공급하거나, 센싱 신호를 수신할 수 있다. 예를 들어, 센싱부(15)는 표시 기간 중 적어도 일부 기간 동안 센싱 라인들(I1, I2, I3, Ip)로 초기화 전압을 공급할 수 있다. 예를 들어, 센싱부(15)는 센싱 기간 중 적어도 일부 기간 동안 센싱 라인들(I1, I2, I3, Ip)을 통해서 센싱 신호를 수신할 수 있다. p는 0보다 큰 정수일 수 있다.
센싱부(15)는 센싱 라인들(I1, I2, I3, Ip)에 연결된 센싱 채널들을 포함할 수 있다. 예를 들어, 센싱 라인들(I1, I2, I3, Ip)과 센싱 채널들은 1대 1로 대응할 수 있다.
화소부(14)는 화소들을 포함한다. 각각의 화소(PXij)는 대응하는 데이터 라인, 주사 라인, 및 센싱 라인에 연결될 수 있다. 예시적인 화소(PXij)의 구조에 대해서는 도 2를 참조하여 후술한다.
전원 제공부(16)는 전원 라인들(ELVDD, ELVSS)을 통해서 화소들과 연결될 수 있다. 화소들은 전원 라인들(ELVDD, ELVSS)과 공통적으로 연결될 수 있다. 전원 제공부(16)는 전원 라인들(ELVDD, ELVSS)에 전원 전압들을 공급할 수 있다. 예를 들어서, 화소부(14)의 표시 기간 중, 전원 라인(ELVDD)의 전원 전압은 전원 라인(ELVSS)의 전원 전압보다 클 수 있다.
한 실시예에서, 전원 제공부(16)는 변경 신호에 기초하여 변경된 전압 레벨을 갖는 전원 전압을 전원 라인(ELVSS)에 공급할 수 있다. 다른 실시예에서, 전원 제공부(16)는 변경 신호에 기초하여 변경된 전압 레벨을 갖는 전원 전압을 전원 라인(ELVDD)에 공급할 수도 있다. 또 다른 실시예에서, 전원 제공부(16)는 변경 신호에 기초하여 변경된 전압 레벨들을 갖는 전원 전압들을 전원 라인들(ELVSS, ELVDD)로 공급할 수도 있다.
도 2는 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다. 도 3은 본 발명의 한 실시예에 따른 화소의 구동 방법을 설명하기 위한 도면이다.
도 2를 참조하면, 화소(PXij)는 트랜지스터들(T1, T2, T3), 스토리지 커패시터(Cst), 및 발광 다이오드(LD)를 포함할 수 있다.
트랜지스터들(T1, T2, T3)은 N형 트랜지스터로 구성될 수 있다. 다른 실시예에서, 트랜지스터들(T1, T2, T3)은 P형 트랜지스터로 구성될 수도 있다. 다른 실시예에서, 트랜지스터들(T1, T2, T3)은 N형 트랜지스터 및 P형 트랜지스터의 조합으로 구성될 수도 있다. P형 트랜지스터란 게이트 전극과 소스 전극 간의 전압 차가 음의 방향으로 증가할 때 흐르는 전류량이 증가하는 트랜지스터를 통칭한다. N형 트랜지스터란 게이트 전극과 소스 전극 간의 전압 차가 양의 방향으로 증가할 때 흐르는 전류량이 증가하는 트랜지스터를 통칭한다. 트랜지스터는 TFT(thin film transistor), FET(field effect transistor), BJT(bipolar junction transistor) 등 다양한 형태로 구성될 수 있다.
제1 트랜지스터(T1)는 게이트 전극이 제1 노드(N1)에 연결되고, 제1 전극이 전원 라인(ELVDD)에 연결되고, 제2 전극이 제2 노드(N2)에 연결될 수 있다. 제1 트랜지스터(T1)는 구동 트랜지스터로 명명될 수 있다.
제2 트랜지스터(T2)는 게이트 전극이 제1 주사 라인(S1i)에 연결되고, 제1 전극이 데이터 라인(Dj)에 연결되고, 제2 전극이 제1 노드(N1)에 연결될 수 있다. 제2 트랜지스터(T2)는 스캐닝 트랜지스터로 명명될 수 있다.
제3 트랜지스터(T3)는 게이트 전극이 제2 주사 라인(S2i)에 연결되고, 제1 전극이 제2 노드(N2)에 연결되고, 제2 전극이 센싱 라인(Ik)에 연결될 수 있다. 제3 트랜지스터(T3)는 센싱 트랜지스터로 명명될 수 있다.
스토리지 커패시터(Cst)는 제1 전극이 제1 노드(N1)에 연결되고, 제2 전극이 제2 노드(N2)에 연결될 수 있다.
발광 다이오드(LD)는 애노드가 제2 노드(N2)에 연결되고, 캐소드가 전원 라인(ELVSS)에 연결될 수 있다. 발광 다이오드(LD)는 유기 발광 다이오드(organic light emitting diode), 무기 발광 다이오드(inorganic light emitting diode), 퀀텀 닷/웰 발광 다이오드(quantum dot/well light emitting diode) 등으로 구성될 수 있다. 또한, 발광 다이오드(LD)는 직렬, 병렬, 또는 직병렬로 연결된 복수의 발광 다이오드들로 구성될 수도 있다.
표시 기간 중 전원 라인(ELVDD)의 전원 전압은 전원 라인(ELVSS)의 전원 전압보다 클 수 있다. 다만, 발광 다이오드(LD)의 발광을 방지하는 등의 특수한 상황에서는 전원 라인(ELVSS)의 전원 전압이 전원 라인(ELVDD)의 전원 전압보다 크게 설정될 수도 있다.
도 3을 참조하면, 주사 라인들(S1i, S2i)에 대응하는 수평 기간 동안, 화소(PXij)에 연결된 주사 라인들(S1i, S2i), 데이터 라인(Dj) 및 센싱 라인(Ik)에 인가되는 신호들의 예시적인 파형이 도시된다. k는 0보다 큰 정수일 수 있다. 하나의 프레임 기간은 화소행들에 대응하는 복수의 수평 기간들을 포함할 수 있다.
센싱 라인(Ik)에는 초기화 전압(VINT)이 인가될 수 있다.
데이터 라인(Dj)에는 수평 기간 단위로 순차적으로 데이터 전압들(DS(i-1)j, DSij, DS(i+1)j)이 인가될 수 있다. 제1 주사 라인(S1i)에는 해당하는 수평 기간에 턴-온 레벨(로직 하이 레벨)의 제1 주사 신호가 인가될 수 있다. 또한, 제1 주사 라인(S1i)과 동기화 되어, 제2 주사 라인(S2i)에도 턴-온 레벨의 제2 주사 신호가 인가될 수 있다.
예를 들어, 제1 주사 라인(S1i) 및 제2 주사 라인(S2i)에 턴-온 레벨의 주사 신호들이 인가되면, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴-온 상태가 될 수 있다. 따라서, 화소(PXij)의 스토리지 커패시터(Cst)에는 데이터 전압(DSij) 및 초기화 전압(VINT)의 차이에 해당하는 전압이 기입된다.
이때, 제2 노드(N2)에 인가되는 초기화 전압(VINT) 및 전원 라인(ELVSS)의 전원 전압 간의 차이는 발광 다이오드(LD)의 문턱 전압보다 작을 수 있다. 따라서, 이 시점에서 발광 다이오드(LD)는 비발광 상태(non-emission state)일 수 있다.
이후, 제1 주사 라인(S1i) 및 제2 주사 라인(S2i)에 턴-오프 레벨(로직 로우 레벨)의 주사 신호가 인가되면, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴-오프 상태가 될 수 있다. 따라서, 데이터 라인(Dj)의 전압 변화에 무관하게, 스토리지 커패시터(Cst)에 의해서 제1 트랜지스터(T1)의 게이트 전극 및 소스 전극 간의 전압차가 유지될 수 있다.
이에 따라서, 전원 라인(ELVDD), 제1 트랜지스터(T1), 발광 다이오드(LD), 및 전원 라인(ELVSS)을 연결하는 구동 경로가 형성될 수 있다. 구동 경로에 흐르는 구동 전류에 따라 발광 다이오드(LD)의 발광 휘도가 결정될 수 있다.
구동 전류는 다음 수학식 1과 같이 나타낼 수 있다.
[수학식 1]
Ids=(1/2)*(W/L)*u*Cox*((Vdata-Vanode-Vth)^2)*(1+lmd*(Velvdd-Vanode))
여기서, Ids는 제1 트랜지스터(T1)의 드레인 전극과 소스 전극 사이에 흐르는 구동 전류이고, W는 제1 트랜지스터(T1)의 채널 폭이고, L은 제1 트랜지스터(T1)의 채널 길이이고, u는 제1 트랜지스터(T1)의 이동도(mobility)이고, Cox는 제1 트랜지스터(T1)의 채널, 절연층, 및 게이트 전극으로 형성되는 커패시턴스이고, Vdata는 데이터 전압(DSij)이고, Vanode는 발광 다이오드(LD)의 애노드 전압이고, Vth는 제1 트랜지스터(T1)의 문턱 전압이고, lmd는 상수이고, Velvdd는 전원 라인(ELVDD)의 전원 전압일 수 있다.
또한, Vanode는 다음 수학식 2와 같이 나타낼 수 있다.
[수학식 2]
Vanode=Velvss+Vel
여기서, Velvss는 전원 라인(ELVSS)의 전원 전압이고, Vel은 발광 다이오드(LD)의 양단 전압 차이 일 수 있다.
도 1 내지 도 3을 참조하여 설명한 화소(PXij)의 구조 및 구동 방법은 하나의 실시예에 해당한다. 종래 기술에 따른 어떠한 화소의 구조 및 구동 방법에도 후술하는 실시예들이 적용될 수 있다. 예를 들어, 센싱부(15) 및 제2 주사 라인들(S21, S22, S2n)을 구비하지 않는 경우, 화소(PXij)의 제3 트랜지스터(T3)를 제외시킴으로써, 후술하는 실시예들이 적용될 수 있다.
도 4는 본 발명의 한 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 도면이다.
도 4를 참조하면, 연속되는 제1 프레임 기간(FP1) 및 제2 프레임 기간(FP2)이 예시적으로 도시된다. 제1 프레임 기간(FP1)은 제1 액티브 기간(APP1)과 제1 블랭크 기간(BLK1)을 포함할 수 있다. 제2 프레임 기간(FP2)은 제2 액티브 기간(APP2)과 제2 블랭크 기간을 포함할 수 있다. 이하에서는 제1 프레임 기간(FP1)을 기준으로 설명하지만, 이러한 설명은 다른 프레임 기간들에도 동일하게 적용될 수 있다.
제1 액티브 기간(APP1)에서 수평 기간 단위로 인에이블 레벨(예를 들어, 로직 하이 레벨)의 데이터 인에이블 신호(DE)가 공급될 수 있다. 이때, 인에이블 레벨의 데이터 인에이블 신호(DE)와 동기화하여 수평 라인 단위의 계조 데이터들(RGB1, RGB2, RGB3, RGBn)이 공급될 수 있다.
데이터 구동부(12)는 타이밍 제어부(11)로부터 가공되거나 가공되지 않은 계조 데이터들(RGB1, RGB2, RGB3, RGBn)을 수신할 수 있다. 한 실시예에 따르면, 데이터 구동부(12)는 수평 라인 단위의 계조 데이터(RGB1)를 직렬(serial)로 수신하고, 수신이 완료된 경우 병렬(parallel)로 래치(latch)함으로써, 데이터 전압들을 생성할 수 있다. 이러한 데이터 전압들 중 j 번째 데이터 전압(DS1j)이 j 번째 데이터 라인(Dj)에 인가될 수 있다. 유사하게, 계조 데이터(RGB2) 중 일부는 다음 수평 기간에 데이터 전압(DS2j)으로 출력되고, 계조 데이터(RGBn) 중 일부는 다음 수평 기간에 데이터 전압(DSnj)으로 출력될 수 있다.
주사 라인들(S11, S21, S12, S22, S1n, S2n)에 순차적으로 턴-온 레벨(예를 들어, 로직 하이 레벨)의 주사 신호들이 인가됨에 따라서, 데이터 라인들에 인가된 데이터 전압들은 대응하는 화소들에 기입될 수 있다. 예를 들어, 주사 라인들(S11, S21)에 턴-온 레벨의 주사 신호들이 인가되면, 첫 번째 수평 라인(또는 화소행)의 화소들에 데이터 전압들(DS1j, ...)이 기입될 수 있다. 다음으로, 주사 라인들(S12, S22)에 턴-온 레벨의 주사 신호들이 인가되면, 두 번째 수평 라인의 화소들에 데이터 전압들(DS2j, ...)이 기입될 수 있다. 이를 반복하여, 주사 라인들(S1n, S2n)에 턴-온 레벨의 주사 신호들이 인가되면, 마지막 수평 라인의 화소들에 데이터 전압들(DSnj, ...)이 기입될 수 있다.
제1 블랭크 기간(BLK1)에서는 디스에이블 레벨(예를 들어, 로직 로우 레벨)의 데이터 인에이블 신호(DE)가 공급될 수 있다. 이때, 계조 데이터들의 공급은 중단될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 도면이다.
도 5를 참조하면, 프로세서(10)는 타이밍 제어부(11)로 수직 동기 신호(Vsync) 및 수평 동기 신호(Hsync)를 공급할 수 있다.
예를 들어, 제1 프레임 기간은 제1 프론트 포치 기간(a first front porch period, FPP1), 제1 액티브 기간(APP1), 제1 백 포치 기간(a first back porch period, BPP1), 및 제1 블랭크 기간(BLK1)을 포함할 수 있다. 예를 들어, 제2 프레임 기간은 제2 프론트 포치 기간(FPP2), 제2 액티브 기간, 제2 백 포치 기간, 제2 블랭크 기간을 포함할 수 있다.
예를 들어, 제1 프론트 포치 기간(FPP1)은 수직 동기 신호(Vsync)가 로직 하이 레벨이고 데이터 인에이블 신호(DE)가 로직 로우 레벨인 기간으로써, 계조 데이터들(RGB1, RGB2, RGB3, RGBn)의 공급이 시작되기 전 기간일 수 있다.
예를 들어, 제1 액티브 기간(APP1)은 수직 동기 신호(Vsync)가 로직 하이 레벨이고 데이터 인에이블 신호(DE)가 인에이블 레벨의 펄스들을 포함하는 기간으로써, 계조 데이터들(RGB1, RGB2, RGB3, RGBn)이 공급되는 기간일 수 있다.
예를 들어, 제1 백 포치 기간(BPP1)은 수직 동기 신호(Vsync)가 로직 하이 레벨이고 데이터 인에이블 신호(DE)가 로직 로우 레벨인 기간으로써, 계조 데이터들(RGB1, RGB2, RGB3, RGBn)의 공급이 종료된 이후 기간일 수 있다.
예를 들어, 제1 블랭크 기간(BLK1)은 수직 동기 신호(Vsync)가 로직 로우 레벨이고 데이터 인에이블 신호(DE)가 로직 로우 레벨인 기간일 수 있다.
데이터 인에이블 신호(DE), 계조 데이터(RGB), 데이터 전압들(DS1j, DS2j, DSnj), 주사 신호들에 대한 설명은 도 4의 설명과 동일하므로, 중복된 설명은 생략한다.
도 6은 본 발명의 한 실시예에 따른 렌더링 속도와 표시 주파수의 매칭 방법을 설명하기 위한 도면이다.
도 6의 상단을 참조하면, 렌더링 속도와 표시 주파수가 대응하지 않을 때, 이를 매칭시키기 위한 비교예가 도시된다. 비교예에서는 블랭크 기간들(BLK1', BLK2', BLK3', BLK4')의 길이가 동일하다. 따라서, 비교예에서는 프레임 기간들(FP1', FP2', FP3', FP4', FP5')의 길이가 동일하다. 설명을 위해서, 렌더링 기간들(Render_A', Render_C', Render_D')은 프레임 기간보다 짧음을 가정하고, 렌더링 기간(Render_B')은 프레임 기간보다 긴 경우를 가정한다.
예를 들어, 프로세서(10)는 A' 이미지에 대해서 렌더링 기간(Render_A') 동안 렌더링을 수행할 수 있다. 렌더링 기간(Render_A') 종료 후인 시점(t1a')에서 A' 이미지에 대한 계조 데이터(RGB_A')가 타이밍 제어부(11)로 제공될 수 있다. 이러한 계조 데이터(RGB_A')에 대응하여 제1 프레임 기간(FP1')의 제1 액티브 기간(APP1') 및 제1 블랭크 기간(BLK1')이 진행될 수 있다(도 4 또는 도 5의 구동 방법 참조). 즉, 제1 프레임은 A' 이미지를 표시할 수 있다.
시점(t1a') 이후에 프로세서(10)는 B' 이미지에 대해서 렌더링 기간(Render_B') 동안 렌더링을 수행할 수 있다. 예를 들어, 렌더링 기간(Render_B')은 제2 프레임 기간(FP2')이 시작하는 시점(t2a')보다 이후에 종료될 수 있다. 만약 제2 액티브 기간(APP2') 중 계조 데이터(RGB_B')가 제공된다면, 제2 프레임은 A' 이미지 및 B' 이미지를 동시에 표시하게 되어 티어링 이슈(tearing issue)가 발생할 수 있다. 따라서, 프로세서(10)는 제2 프레임 기간(FP2') 동안 계조 데이터(RGB_B')를 제공하지 않고, 따라서 제2 프레임은 A' 이미지를 표시하게 된다. 이에 따라, 제1 프레임 및 제2 프레임이 동일한 A' 이미지를 표시하는 스터터링 이슈가 발생한다.
프로세서(10)는 B' 이미지에 대한 계조 데이터(RGB_B')를 제3 프레임 기간(FP3')이 시작하는 시점(t3a')에 제공할 수 있다. 이에 따라, 제3 프레임은 B' 이미지를 표시하게 된다.
유사하게, C' 이미지에 대한 계조 데이터(RGB_C')가 시점(t4a')에 제공되어 제4 프레임은 C' 이미지를 표시하고, D' 이미지에 대한 계조 데이터(RGB_D')가 시점(t5a')에 제공되어 제5 프레임은 D' 이미지를 표시할 수 있다.
도 6의 하단을 참조하면, 렌더링 속도와 표시 주파수가 대응하지 않을 때, 이를 매칭시키기 위한 한 실시예가 도시된다. 본 실시예에서는 블랭크 기간들(BLK1, BLK2, BLK3)의 길이가 서로 다를 수 있다. 따라서, 본 실시예에서는 프레임 기간들(FP1, FP2, FP3, FP4)의 길이가 서로 다를 수 있다. 유사하게, 렌더링 기간들(Render_A, Render_C, Render_D)은 프레임 기간 보다 짧음을 가정하고, 렌더링 기간(Render_B)은 프레임 기간보다 긴 경우를 가정한다.
프로세서(10)는 시점(t1a')에서 A 이미지에 대한 계조 데이터(RGB_A)를 제공함으로써, 제1 프레임은 A 이미지를 표시할 수 있다.
프로세서(10)는 시점(t2a')에서 B 이미지에 대한 렌더링 기간(Render_B)이 종료되지 않은 경우, 제1 블랭크 기간(BLK1)의 길이를 연장시킬 수 있다. 예를 들어, 프로세서(10)는 데이터 인에이블 신호(DE)를 디스에이블 레벨로 유지시키는 기간을 연장시킴으로써 제1 블랭크 기간(BLK1)의 길이를 연장시킬 수 있다(도 4 및 도 5 참조). 한편, 프로세서(10)는 수직 동기 신호(Vsync)를 로직 로우 레벨로 유지시키는 기간을 연장시킴으로써 제1 블랭크 기간(BLK1)의 길이를 연장시킬 수 있다(도 5 참조).
프로세서(10)는 렌더링 기간(Render_B)의 종료 이후 시점(t2a)에서 계조 데이터(RGB_B)를 제공할 수 있다. 이에 따라, 제2 프레임은 B 이미지를 표시할 수 있다. 한편, 제3 프레임은 C 이미지를 표시하고, 제4 프레임은 D 이미지를 표시할 수 있다.
본 실시예에 따르면, 티어링 및 스터터링 이슈 없이 비교예보다 빠르게 이미지들을 표시할 수 있는 장점이 있다.
도 7은 표시 주파수가 비교적 작을 때 화소의 휘도 변화를 설명하기 위한 도면이다. 도 8은 표시 주파수가 비교적 클 때 화소의 휘도 변화를 설명하기 위한 도면이다.
도 7을 참조하면, 예를 들어, 시점(t1b)은 한 수평 기간에서 화소(PXij)의 제2 노드(N2)에 초기화 전압(VINT)이 인가되는 시점일 수 있다. 전술한 바와 같이, 이때 발광 다이오드(LD)는 비발광 상태이므로, 화소(PXij)의 휘도는 감소할 수 있다.
시점(t2b)은 다음 수평 기간에서 화소(PXij)의 제2 노드(N2)에 초기화 전압(VINT)이 인가되는 시점일 수 있다. 전술한 바와 같이, 이때 발광 다이오드(LD)는 비발광 상태이므로, 화소(PXij)의 휘도는 감소할 수 있다.
도 8의 경우도 마찬가지로, 시점(t1c) 및 시점(t2c)은 각각의 수평 기간에서 발광 다이오드(LD)의 비발광 상태인 시점들일 수 있다. 도 7은 표시 주파수가 비교적 작을 때이고, 도 8은 표시 주파수가 비교적 클 때이므로, 기간(t1c~t2c)은 기간(t1b~t2b)보다 짧다. 동일한 기간을 기준으로, 도 8의 경우는 도 7과 경우보다 발광 다이오드(LD)의 비발광 기간이 더 길게 된다. 이에 따라, 도 8의 경우의 평균 휘도(AVG2)는 도 7의 경우의 평균 휘도(AVG1)보다 작게 된다. 즉, 표시 주파수가 높을수록 평균 휘도가 감소하고, 표시 주파수가 낮을수록 평균 휘도가 증가하므로, 이러한 경우들을 보상해줄 필요가 있다.
표시 주파수가 높아지는 경우, 휘도가 높아지도록 보상할 필요가 있다. 수학식 1 및 수학식 2를 참조하면, 전원 라인(ELVSS)의 전원 전압(Velvss)를 낮추는 경우, 구동 전류(Ids)를 증가시킬 수 있으므로, 화소(PXij)의 휘도가 증가할 수 있다. 또한, 전원 라인(ELVDD)의 전원 전압(Velvdd)을 높이는 경우에도 구동 전류(Ids)를 증가시킬 수 있다. 또한, 전원 전압(Velvdd) 및 전원 전압(Velvss)의 차이를 크게 하는 경우에도 구동 전류(Ids)를 증가시킬 수 있다.
반면에, 표시 주파수가 낮아지는 경우, 휘도가 낮아지도록 보상할 필요가 있다. 전원 라인(ELVSS)의 전원 전압(Velvss)를 높이는 경우, 구동 전류(Ids)를 감소시킬 수 있으므로, 화소(PXij)의 휘도가 감소할 수 있다. 또한, 전원 라인(ELVDD)의 전원 전압(Velvdd)을 낮추는 경우에도 구동 전류(Ids)를 감소시킬 수 있다. 또한, 전원 전압(Velvdd) 및 전원 전압(Velvss)의 차이를 작게 하는 경우에도 구동 전류(Ids)를 감소시킬 수 있다.
도 9는 표시 주파수의 크기에 기초하여 전원 전압을 변환하는 경우 인지되는 표시 장치의 휘도를 설명하기 위한 도면이다.
도 9를 참조하면, 표시 주파수가 높아지는 경우 전원 라인(ELVSS)의 전원 전압을 낮추고, 표시 주파수가 낮아지는 경우 전원 라인(ELVSS)의 전원 전압을 높이는 방법으로 보상을 할 수 있다.
이러한 경우 평균적인 휘도는 보상될 수 있으나, 전원 전압의 잦은 변경으로 인한 플리커가 시인될 수 있다(관찰 영역(PCL1) 참조). 특히 도 6의 실시예와 같이 프레임 기간들(FP1, FP2, FP3, FP4)의 길이 변화가 잦은 경우, 즉 표시 주파수가 변화가 잦은 경우, 이러한 플리커 이슈가 더 자주 발생할 수 있다.
도 10은 본 발명의 한 실시예에 따른 타이밍 제어부를 설명하기 위한 도면이다.
도 10을 참조하면, 본 발명의 한 실시예에 따른 타이밍 제어부(11)는 블랭크 기간 산출부(111), 블랭크 기간 비교부(112), 및 메모리(113)를 포함할 수 있다.
블랭크 기간 산출부(111)는 클록 신호(CLK)를 이용하여 현재 블랭크 기간(예를 들어, 제2 블랭크 기간(BLK2))을 카운트함으로써 블랭크 카운트 값(blk_cnt)을 산출할 수 있다. 블랭크 기간 산출부(111)는 데이터 인에이블 신호(DE)가 디스에이블 레벨인 동안 현재 블랭크 기간(예를 들어, 제2 블랭크 기간(BLK2))을 카운트할 수 있다.
클록 신호(CLK)의 주기는 1 수평 주기보다 짧을 수 있다. 예를 들어, 1 수평 주기는 클록 신호(CLK)의 주기의 정수배일 수 있다. 예를 들어, 클록 신호(CLK)는 계조 데이터(RGB)를 샘플링하는 데 이용하는 클록 신호일 수 있다.
메모리(113)는 이전 블랭크 기간(예를 들어, 제1 블랭크 기간(BLK1))에 대한 이전 카운트 값(pre_cnt)을 제공할 수 있다.
블랭크 기간 비교부(112)는 블랭크 카운트 값(blk_cnt) 및 이전 카운트 값(pre_cnt)의 차이가 임계 값(TH1)보다 큰 경우, 변경 신호(VVA)를 생성할 수 있다. 이때, 블랭크 카운트 값(blk_cnt) 및 이전 카운트 값(pre_cnt)의 차이의 절대 값과 임계 값(TH1)을 비교할 수 있다.
임계 값(TH1)은 제품에 따라 적절히 설정될 수 있다. 따라서, 표시 주파수가 급격하게 변하는 경우에만 변경 신호(VVA)를 생성함으로써, 플리커 발생을 완화할 수 있다. 즉, 본 실시예에 따르면, 표시 주파수의 크기뿐만 아니라 표시 주파수의 변화율에 기초하여 전원 전압을 변환할 수 있다.
한 실시예에서, 변경 신호(VVA)는 전원 전압의 전압 레벨에 대한 정보를 직접 또는 간접적으로 포함할 수 있다. 전원 전압의 전압 레벨은 표시 주파수에 따라 LUT(look-up table)로 미리 구비될 수 있다.
한 실시예에서, 전원 제공부(16)는 변경 신호(VVA)에 기초하여 변경된 전압 레벨을 갖는 전원 전압을 전원 라인(ELVSS)에 공급할 수 있다. 예를 들어, 제2 블랭크 기간(BLK2)이 제1 블랭크 기간(BLK1)보다 긴 경우, 전원 제공부(16)는 증가된 전압 레벨을 갖는 전원 전압을 전원 라인(ELVSS)에 공급할 수 있다. 한편, 제2 블랭크 기간(BLK2)이 제1 블랭크 기간(BLK1)보다 짧은 경우, 전원 제공부(16)는 감소된 전압 레벨을 갖는 전원 전압을 전원 라인(ELVSS)에 공급할 수 있다.
다른 실시예에서, 전원 제공부(16)는 변경 신호(VVA)에 기초하여 변경된 전압 레벨을 갖는 전원 전압을 전원 라인(ELVDD)에 공급할 수 있다. 예를 들어, 제2 블랭크 기간(BLK2)이 제1 블랭크 기간(BLK1)보다 긴 경우, 전원 제공부(16)는 감소된 전압 레벨을 갖는 전원 전압을 전원 라인(ELVDD)에 공급할 수 있다. 한편, 제2 블랭크 기간(BLK2)이 제1 블랭크 기간(BLK1)보다 짧은 경우, 전원 제공부(16)는 증가된 전압 레벨을 갖는 전원 전압을 전원 라인(ELVDD)에 공급할 수 있다.
또 다른 실시예에서, 전원 제공부(16)는 변경 신호(VVA)에 기초하여 변경된 전압 레벨을 갖는 전원 전압들을 전원 라인들(ELVDD, ELVSS)에 공급할 수 있다. 예를 들어, 제2 블랭크 기간(BLK2)이 제1 블랭크 기간(BLK1)보다 긴 경우, 전원 제공부(16)는 전원 라인(ELVDD)의 전원 전압과 전원 라인(ELVSS)의 전원 전압의 차이가 감소하도록 전원 전압들을 공급할 수 있다. 한편, 제2 블랭크 기간(BLK2)이 제1 블랭크 기간(BLK1)보다 짧은 경우, 전원 제공부(16)는 전원 라인(ELVDD)의 전원 전압과 전원 라인(ELVSS)의 전원 전압의 차이가 증가하도록 전원 전압들을 공급할 수 있다.
블랭크 기간 비교부(112)의 비교 동작 이후에, 메모리(113)는 이전 카운트 값(pre_cnt)을 블랭크 카운트 값(blk_cnt)으로 업데이트할 수 있다.
도 11은 본 발명의 한 실시예에 따른 타이밍 제어부의 알고리즘을 설명하기 위한 도면이다.
블랭크 기간 산출부(111)는 클록 신호(CLK)의 주기마다 클록 카운트 값(clk_cnt)을 1씩 증가시킬 수 있다(S101). 단계(S101)는 클록 카운트 값(clk_cnt)이 1 수평 기간(H_total)에 대응하게 될 때까지 반복될 수 있다(S102).
블랭크 기간 산출부(111)는 클록 카운트 값(clk_cnt)이 1 수평 기간(H_total)에 대응하게 된 경우, 데이터 인에이블 신호(DE)가 인에이블 레벨인지 확인할 수 있다(S103).
만약 현재 시점이 블랭크 기간 내라면 데이터 인에이블 신호(DE)는 디스에이블 레벨일 것이고, 블랭크 기간 산출부(111)는 클록 카운트 값(clk_cnt)을 초기화시킬 수 있다(S104). 또한, 블랭크 기간 산출부(111)는 블랭크 카운트 값(blk_cnt)을 1 증가시킬 수 있다(S105).
이러한 단계들(S101~S105)를 반복하여 현재 블랭크 기간과 대응하는 블랭크 카운트 값(blk_cnt)이 산출될 수 있다. 블랭크 기간 산출부(111)는 데이터 인에이블 신호(DE)가 인에이블 레벨임을 확인하여 블랭크 기간이 종료된 것을 확인할 수 있다(S103).
블랭크 기간 산출부(111)가 블랭크 카운트 값(blk_cnt)이 0이 아님을 확인한 경우(S106), 블랭크 기간 비교부(112)가 이전 카운트 값(pre_cnt) 및 블랭크 카운트 값(blk_cnt)의 차이(예를 들어, 절대 값)가 임계 값(TH1)보다 큰 지 확인할 수 있다(S107). 블랭크 카운트 값(blk_cnt)이 0인 경우, 현재 시점이 액티브 기간 내임을 가리키는 것으로써, 단계(S101)부터 다시 반복될 수 있다.
이전 카운트 값(pre_cnt) 및 블랭크 카운트 값(blk_cnt)의 차이가 임계 값(TH1)보다 큰 경우, 블랭크 기간 비교부(112)는 변경 신호(VVA)를 제공할 수 있다(S108).
메모리(113)는 이전 카운트 값(pre_cnt)을 블랭크 카운트 값(blk_cnt)으로 업데이트할 수 있다(S109). 또한, 블랭크 기간 산출부(111)는 클록 카운트 값(clk_cnt)을 0으로 초기화하고(S110), 블랭크 카운트 값(blk_cnt)을 0으로 초기화할 수 있다(S111).
도 12는 표시 주파수의 변화율 및 크기에 기초하여 전원 전압을 변환하는 경우 인지되는 표시 장치의 휘도를 설명하기 위한 도면이다.
도 12는 도 10 및 도 11의 실시예가 적용된 경우의 예시적인 그래프이다.
도 12를 참조하면, 표시 주파수가 점진적으로 변경되는 기간(예를 들어, SAW 파형)에는 이전 카운트 값(pre_cnt) 및 블랭크 카운트 값(blk_cnt)의 차이(예를 들어, 절대 값)가 임계 값(TH1)보다 작고, 이에 따라서 전원 라인(ELVSS)의 전원 전압이 변경되지 않는다.
한편, 표시 주파수가 급진적으로 변경되는 기간(예를 들어, 수직 상승 또는 수직 하강)에는 이전 카운트 값(pre_cnt) 및 블랭크 카운트 값(blk_cnt)의 차이(예를 들어, 절대 값)가 임계 값(TH1)보다 크고, 이에 따라서 전원 라인(ELVSS)의 전원 전압이 변경된다. 다만, 전원 라인(ELVSS)의 전원 전압은 미리 정해진 범위 내(Min~Max)에서만 변경되도록 설정될 수 있다.
도 9의 관찰 영역(PCL1)과 비교했을 때, 관찰 영역(PCL2)을 참조하면 평균적인 휘도가 보상되면서도 플리커의 발생 빈도가 낮음을 확인할 수 있다.
도 12의 실시예에서는 전원 라인(ELVSS)의 전원 전압을 변경하는 경우가 예시적으로 설명되었다. 다른 실시예에서는 전원 라인(ELVDD)의 전원 전압을 변경함으로써 본 발명의 효과를 발휘할 수 있다. 또 다른 실시예에서는 전원 라인들(ELVDD, ELVSS)의 전원 전압들을 변경함으로써 본 발명의 효과를 발휘할 수 있다(도 10의 설명 참조).
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
11: 타이밍 제어부
16: 전원 제공부
111: 블랭크 기간 산출부
112: 블랭크 기간 비교부
113: 메모리

Claims (20)

  1. 프레임 기간들의 액티브 기간들(active periods)에서 계조 데이터를 공급하고, 상기 프레임 기간들의 블랭크 기간들에서 상기 계조 데이터의 공급을 중단하는 프로세서;
    제1 프레임 기간의 제1 블랭크 기간(a first blank period)과 제2 프레임 기간의 제2 블랭크 기간의 차이가 임계 값보다 큰 경우, 변경 신호를 생성하는 타이밍 제어부;
    상기 변경 신호에 기초하여 변경된 전압 레벨을 갖는 제1 전원 전압을 제1 전원 라인에 공급하는 전원 제공부; 및
    상기 제1 전원 라인에 공통적으로 연결된 화소들을 포함하는,
    표시 장치.
  2. 제1 항에 있어서,
    상기 제1 프레임 기간은 상기 제2 프레임 기간의 이전 프레임 기간인,
    표시 장치.
  3. 제2 항에 있어서,
    상기 제2 블랭크 기간이 상기 제1 블랭크 기간보다 긴 경우, 상기 전원 제공부는 증가된 전압 레벨을 갖는 상기 제1 전원 전압을 공급하는,
    표시 장치.
  4. 제3 항에 있어서,
    상기 제2 블랭크 기간이 상기 제1 블랭크 기간보다 짧은 경우, 상기 전원 제공부는 감소된 전압 레벨을 갖는 상기 제1 전원 전압을 공급하는,
    표시 장치.
  5. 제2 항에 있어서,
    상기 제2 블랭크 기간이 상기 제1 블랭크 기간보다 긴 경우, 상기 전원 제공부는 감소된 전압 레벨을 갖는 상기 제1 전원 전압을 공급하는,
    표시 장치.
  6. 제5 항에 있어서,
    상기 제2 블랭크 기간이 상기 제1 블랭크 기간보다 짧은 경우, 상기 전원 제공부는 증가된 전압 레벨을 갖는 상기 제1 전원 전압을 공급하는,
    표시 장치.
  7. 제2 항에 있어서,
    상기 전원 제공부는 제2 전원 전압을 제2 전원 라인에 공급하고,
    상기 화소들은 상기 제2 전원 라인에 공통적으로 연결되고,
    상기 제2 블랭크 기간이 상기 제1 블랭크 기간보다 긴 경우, 상기 전원 제공부는 상기 제1 전원 전압과 상기 제2 전원 전압의 차이가 감소하도록 상기 제1 전원 전압 및 상기 제2 전원 전압을 공급하는,
    표시 장치.
  8. 제7 항에 있어서,
    상기 제2 블랭크 기간이 상기 제1 블랭크 기간보다 짧은 경우, 상기 전원 제공부는 상기 제1 전원 전압과 상기 제2 전원 전압의 차이가 증가하도록 상기 제1 전원 전압 및 상기 제2 전원 전압을 공급하는,
    표시 장치.
  9. 제2 항에 있어서,
    상기 타이밍 제어부는:
    클록 신호를 이용하여 상기 제2 블랭크 기간을 카운트함으로써 블랭크 카운트 값을 산출하는 블랭크 기간 산출부;
    상기 제1 블랭크 기간에 대한 이전 카운트 값을 제공하는 메모리; 및
    상기 블랭크 카운트 값 및 상기 이전 카운트 값의 차이가 상기 임계 값보다 큰 경우, 상기 변경 신호를 생성하는 블랭크 기간 비교부를 포함하는,
    표시 장치.
  10. 제9 항에 있어서,
    상기 프로세서는, 상기 계조 데이터가 공급되는 동안 인에이블 레벨이고 상기 블랭크 기간들 동안 디스에이블 레벨인 데이터 인에이블 신호(a data enable signal)를 제공하고,
    상기 블랭크 기간 산출부는 상기 데이터 인에이블 신호가 디스에이블 레벨인 동안 상기 제2 블랭크 기간을 카운트하는,
    표시 장치.
  11. 제10 항에 있어서,
    상기 메모리는 상기 이전 카운트 값을 상기 블랭크 카운트 값으로 업데이트하는,
    표시 장치.
  12. 프로세서가 제1 프레임 기간의 제1 블랭크 기간에서 계조 데이터의 공급을 중단하는 단계;
    타이밍 제어부가 상기 제1 블랭크 기간을 산출하는 단계;
    상기 프로세서가 상기 제1 프레임 기간 이후인 제2 프레임 기간의 제2 블랭크 기간에서 상기 계조 데이터의 공급을 중단하는 단계;
    상기 타이밍 제어부가 상기 제2 블랭크 기간을 산출하는 단계;
    상기 타이밍 제어부가 상기 제1 블랭크 기간 및 상기 제2 블랭크 기간의 차이가 임계 값보다 큰 경우, 변경 신호를 생성하는 단계;
    전원 제공부가 상기 변경 신호에 기초하여 변경된 전압 레벨을 갖는 제1 전원 전압을 제1 전원 라인에 공급하는 단계; 및
    상기 제1 전원 라인에 공통적으로 연결된 화소들이 상기 제1 전원 전압을 수신하는 단계를 포함하는,
    표시 장치의 구동 방법.
  13. 제12 항에 있어서,
    상기 제2 블랭크 기간이 상기 제1 블랭크 기간보다 긴 경우, 상기 전원 제공부는 증가된 전압 레벨을 갖는 상기 제1 전원 전압을 공급하는,
    표시 장치의 구동 방법.
  14. 제13 항에 있어서,
    상기 제2 블랭크 기간이 상기 제1 블랭크 기간보다 짧은 경우, 상기 전원 제공부는 감소된 전압 레벨을 갖는 상기 제1 전원 전압을 공급하는,
    표시 장치의 구동 방법.
  15. 제12 항에 있어서,
    상기 제2 블랭크 기간이 상기 제1 블랭크 기간보다 긴 경우, 상기 전원 제공부는 감소된 전압 레벨을 갖는 상기 제1 전원 전압을 공급하는,
    표시 장치의 구동 방법.
  16. 제15 항에 있어서,
    상기 제2 블랭크 기간이 상기 제1 블랭크 기간보다 짧은 경우, 상기 전원 제공부는 증가된 전압 레벨을 갖는 상기 제1 전원 전압을 공급하는,
    표시 장치의 구동 방법.
  17. 제12 항에 있어서,
    상기 전원 제공부가 제2 전원 전압을 제2 전원 라인에 공급하는 단계; 및
    상기 제2 전원 라인에 공통적으로 연결된 상기 화소들이 상기 제2 전원 전압을 수신하는 단계를 더 포함하고,
    상기 제2 블랭크 기간이 상기 제1 블랭크 기간보다 긴 경우, 상기 전원 제공부는 상기 제1 전원 전압과 상기 제2 전원 전압의 차이가 감소하도록 상기 제1 전원 전압 및 상기 제2 전원 전압을 공급하는,
    표시 장치의 구동 방법.
  18. 제17 항에 있어서,
    상기 제2 블랭크 기간이 상기 제1 블랭크 기간보다 짧은 경우, 상기 전원 제공부는 상기 제1 전원 전압과 상기 제2 전원 전압의 차이가 증가하도록 상기 제1 전원 전압 및 상기 제2 전원 전압을 공급하는,
    표시 장치의 구동 방법.
  19. 제12 항에 있어서,
    상기 타이밍 제어부가 클록 신호를 이용하여 상기 제1 블랭크 기간을 카운트함으로써 이전 카운트 값을 산출하는 단계;
    상기 타이밍 제어부가 상기 클록 신호를 이용하여 상기 제2 블랭크 기간을 카운트함으로써 블랭크 카운트 값을 산출하는 단계; 및
    상기 타이밍 제어부가 상기 블랭크 카운트 값 및 상기 이전 카운트 값의 차이가 상기 임계 값보다 큰 경우, 상기 변경 신호를 생성하는 단계를 더 포함하는,
    표시 장치의 구동 방법.
  20. 제19 항에 있어서,
    상기 프로세서는, 상기 계조 데이터가 공급되는 동안 인에이블 레벨이고 상기 제1 및 제2 블랭크 기간들 동안 디스에이블 레벨인 데이터 인에이블 신호를 제공하고,
    상기 타이밍 제어부는 상기 데이터 인에이블 신호가 상기 디스에이블 레벨인 동안 상기 제1 및 제2 블랭크 기간을 카운트하는,
    표시 장치의 구동 방법.
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