JP7091594B2 - 薄膜トランジスタ、アレイ基板、表示装置、及び薄膜トランジスタの製造方法 - Google Patents

薄膜トランジスタ、アレイ基板、表示装置、及び薄膜トランジスタの製造方法 Download PDF

Info

Publication number
JP7091594B2
JP7091594B2 JP2018562182A JP2018562182A JP7091594B2 JP 7091594 B2 JP7091594 B2 JP 7091594B2 JP 2018562182 A JP2018562182 A JP 2018562182A JP 2018562182 A JP2018562182 A JP 2018562182A JP 7091594 B2 JP7091594 B2 JP 7091594B2
Authority
JP
Japan
Prior art keywords
drain electrode
source electrode
thin film
film transistor
contact portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018562182A
Other languages
English (en)
Other versions
JP2020532090A (ja
Inventor
ウェイ リウ、
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Publication of JP2020532090A publication Critical patent/JP2020532090A/ja
Application granted granted Critical
Publication of JP7091594B2 publication Critical patent/JP7091594B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Description

本開示は、表示技術に関し、特に、薄膜トランジスタ、アレイ基板、表示装置及び薄膜トランジスタの製造方法に関する。
液晶表示（ＬＣＤ）装置や有機EL（ＯＬＣＤ）表示装置などの表示装置が広く用いられている。ＬＣＤ及びＯＬＥＤ表示装置は、ディスプレイパネル内のピクセルを制御するために薄膜トランジスタ（ＴＦＴ）を使用した。ＴＦＴの例として、アモルファスシリコンＴＦＴ、多結晶シリコンＴＦＴ、単結晶シリコンＴＦＴ、金属酸化物ＴＦＴ、及び有機半導体ＴＦＴなどがある。
一実施形態では、本開示の薄膜トランジスタは、相互に離間して配置された第１ソース電極及び第１ドレイン電極と、前記第１ソース電極及び前記第１ドレイン電極に配置され、かつ前記第１ソース電極と前記第１ドレイン電極との間に配置されたチャネル部、前記第１ソース電極に電気的に接続されたソース電極コンタクト部、及び前記第１のドレイン電極に電気的に接続されたドレイン電極コンタクト部とを有する活性層と、前記ソース電極コンタクト部の前記第１ソース電極から離れた側に配置され、かつ前記第１ソース電極に電気的に接続された第２ソース電極と、前記ドレイン電極コンタクト部の前記第１ドレイン電極から離れた側に配置され、かつ前記第１ドレイン電極に電気的に接続された第２ドレイン電極と、を備える。
選択的に、前記ソース電極コンタクト部は、前記第１ソース電極と前記第２ソース電極との間に挟まれた、前記ソース電極コンタクト部の第１部分を含み、前記ドレイン電極コンタクト部は、前記第１ドレイン電極と前記第２ドレイン電極との間に挟まれた、前記ドレイン電極コンタクト部の第１部分を含む。
選択的に、前記ソース電極コンタクト部は、前記ソース電極コンタクト部の第２部分を含み、前記ドレイン電極コンタクト部は、前記ドレイン電極コンタクト部の第２部分を含み、前記ソース電極コンタクト部の第２部分及び前記ドレイン電極コンタクト部の第２部分とが導電部とする。
選択的に、前記薄膜トランジスタは、前記ソース電極コンタクト部を貫通する第１ビアと、前記ドレイン電極コンタクト部を貫通する第２ビアとをさらに含み、前記第２ソース電極は、前記第１ビアを介して前記第１ソース電極に電気的に接続され、第２ドレイン電極は、前記第２ビアを介して第１ドレイン電極に電気的に接続されている。
選択的に、前記薄膜トランジスタは、前記活性層上に配置されたゲート絶縁層と、前記ゲート絶縁層の前記チャネル部から離れた側のゲート電極とをさらに有する。
選択的に、前記ゲート電極、前記第２ソース電極、および第２ドレイン電極は、同一の層にあり、同じ材料からなる。
選択的に、活性層は、金属酸化物半導体材料を含む。
選択的に、前記薄膜トランジスタは、トップゲート型の薄膜トランジスタである。
別の実施形態では、本開示は、本明細書に記載の薄膜トランジスタ、または本明細書に記載の方法によって製造された薄膜トランジスタを含むアレイ基板を提供する。
選択的に、前記アレイ基板は、前記アレイ基板のアライメント領域にアライメントマークをさらに備え、前記アライメントマークは、前記第１ソース電極および前記第１ドレイン電極と同一の層にある。
別の実施形態では、本開示は、本明細書に記載の薄膜トランジスタ、または本明細書に記載の方法によって製造された薄膜トランジスタを含むディスプレイ装置を提供する。
選択的に、前記表示装置は、トップエミッション型の表示装置であり、前記表示装置の光出射側は前記第２ソース電極及び前記第２ドレイン電極の前記活性層から離れた側にある。
別の実施形態では、本開示は、相互に離間して配置された第１ソース電極及び第１ドレイン電極を形成するステップと、前記第１ソース電極及び前記第１ドレイン電極に配置され、かつ前記第１ソース電極と前記第１ドレイン電極との間に配置されたチャネル部、前記第１ソース電極に電気的に接続されたソース電極コンタクト部、及び前記第１のドレイン電極に電気的に接続されたドレイン電極コンタクト部とを有する活性層を形成するステップと、前記第１ソース電極に電気的に接続されるように、前記ソース電極コンタクト部の前記第１ソース電極から離れた側に第２ソース電極を形成するステップと、前記第１ドレイン電極に電気的に接続されるように、前記ドレイン電極コンタクト部の前記第１ドレイン電極から離れた側に第２ドレイン電極を形成するステップと、を含む薄膜トランジスタの製造方法を提供する。
選択的に、前記ソース電極コンタクト部の第１部分は、前記第１ソース電極と前記第２ソース電極との間に挟まれるように形成され、前記ドレイン電極コンタクト部の第１部分は、前記第１ドレイン電極と前記第２ドレイン電極との間に挟まれるように形成される。
選択的に、前記第２ソース電極を形成した後、前記ソース電極コンタクト部の第２部分に導電化処理を施すステップをさらに含み、前記第２ドレイン電極を形成した後、前記ドレイン電極コンタクト部の第２部分に導電化処理を施すステップをさらに含む。
選択的に、前記ソース電極コンタクト部の第２部分に対する導電化処理、および前記ドレイン電極コンタクト部の第２部分に対する導電化処理は、プラズマを用いて行われる。
選択的に、前記プラズマは、水素、ヘリウム、窒素およびアルゴンの１つまたはそれらの組合せを含む。
選択的に、前記方法は、前記ソース電極コンタクト部を貫通する第１ビア及び前記ドレイン電極コンタクト部を貫通する第２ビアを形成するステップをさらに含み、前記第２ソース電極は、前記第１ビアを介して前記第１ソース電極に電気的に接続され、第２ドレイン電極は、第２ビアを介して第１ドレイン電極に電気的に接続されている。
選択的に、前記方法は、前記活性層上にゲート絶縁層を形成するステップと、前記ゲート絶縁層の前記チャネル部から離れた側にゲート電極を形成するステップと、をさらに含む。
選択的に、前記ゲート電極、前記第２ソース電極、および第２ドレイン電極は、同じプロセスで同一の層に同じ材料で形成される。
別の実施形態では、本開示は、本明細書に記載の方法に従って薄膜トランジスタを形成するステップを含む、アレイ基板の製造方法を提供する。
選択的に、前記方法は、前記第１のソース電極層および前記第１のドレイン電極層と同一の層に同じパターニングプロセスで同じ材料で形成されるアライメントマークを形成するステップをさらに含む。
以下の図面は、開示された様々な実施形態による例示的な目的のための単なる例であり、本開示の範囲を限定するものではない。図１ａは、本開示の実施例によるネットワーク構造図である。
従来の薄膜トランジスタの構造を示す模式図である。
本開示によるいくつかの実施形態における薄膜トランジスタの構造を示す模式図である。
図２に示す本開示によるいくつかの実施形態における薄膜トランジスタのＡ-Ａ’線に沿った横断面図である。
図２に示す本開示によるいくつかの実施形態における薄膜トランジスタのＢ-Ｂ’線に沿った横断面図である。
図２に示す本開示によるいくつかの実施形態における薄膜トランジスタのＢ-Ｂ’線に沿った横断面図である。
図２に示す本開示によるいくつかの実施形態における薄膜トランジスタのＣ-Ｃ’線に沿った横断面図である。
図２に示す本開示によるいくつかの実施形態における薄膜トランジスタのＣ-Ｃ’線に沿った横断面図である。
図２に示す本開示によるいくつかの実施形態における薄膜トランジスタのＣ-Ｃ’線に沿った横断面図である。
図２に示す本開示によるいくつかの実施形態における薄膜トランジスタのＣ-Ｃ’線に沿った横断面図である。
本開示によるいくつかの実施形態における薄膜トランジスタの製造プロセスを示す。 本開示によるいくつかの実施形態における薄膜トランジスタの製造プロセスを示す。 本開示によるいくつかの実施形態における薄膜トランジスタの製造プロセスを示す。 本開示によるいくつかの実施形態における薄膜トランジスタの製造プロセスを示す。 本開示によるいくつかの実施形態における薄膜トランジスタの製造プロセスを示す。 本開示によるいくつかの実施形態における薄膜トランジスタの製造プロセスを示す。 本開示によるいくつかの実施形態における薄膜トランジスタの製造プロセスを示す。 本開示によるいくつかの実施形態における薄膜トランジスタの製造プロセスを示す。
以下の実施形態を参照して、本開示を詳細に説明する。いくつかの実施形態に対する以下の説明は、例示および説明のみを目的として本明細書に提示されることに留意されたい。本開示を包括的な、または精確的な形態に限定することを意図するものではない。
図１は、従来の薄膜トランジスタの構造を示す模式図である。前記薄膜トランジスタは、図１に示すように、ボトムエミッション型の表示装置に用いられるトップゲート型の薄膜トランジスタである。前記ボトムエミッション型表示装置は、ベース基板７０上に配置された遮光層１００と、遮光層１００のベース基板７０から離れた側に配置されたバッファ層６０と、バッファ層６０のベース基板７０から離れた側に配置された活性層１０と、活性層１０のバッファ層６０から離れた側に配置されたゲート絶縁層５０と、ゲート絶縁層５０の活性層１０から離れた側のゲート電極４０と、ソース電極２０と、及びドレイン電極３０とを含む。ソース電極２０及びドレイン電極３０は、絶縁層を貫通するビアを介して活性層10のソース電極コンタクト領域及びドレイン電極コンタクト領域にそれぞれ接続されている。従来のボトムエミッション型の表示装置では、遮光層と同一の層にアライメントマークを形成することができる。従来のボトムエミッション型の表示装置を構成するために、合計５枚のマスクプレートが必要となる。
しかしながら、トップエミッション型の表示装置では遮光層が必要ではなく、特に薄膜トランジスタがトップゲート型の薄膜トランジスタである場合にはそうである。遮光層を有さないトップエミッション型の表示装置では、活性層を構成する半導体材料が透明または半透明であるため、アライメントマークを活性層と同一の層に形成することは理想的ではない。アライメントマークとして独立した金属層を形成することは、製造コストを増大させる。
したがって、本開示は、従来技術の制限または欠点による１つまたは複数の問題を実質的に解決した薄膜トランジスタ、アレイ基板、表示装置、および薄膜トランジスタの製造方法を特に提供する。一実施形態では、本開示は、薄膜トランジスタを提供する。実施例として、前記薄膜トランジスタは、相互に離間して配置された第１ソース電極及び第１ドレイン電極と、第１ソース電極及び第１ドレイン電極に配置され、かつ第１ソース電極と第１ドレイン電極との間に配置されたチャネル部、第１ソース電極に電気的に接続されたソース電極コンタクト部、及び第１のドレイン電極に電気的に接続されたドレイン電極コンタクト部とを有する活性層と、ソース電極コンタクト部の第１ソース電極から離れた側に配置され、かつ第１ソース電極に電気的に接続された第２ソース電極と、ドレイン電極コンタクト部の第１ドレイン電極から離れた側に配置され、かつ第１ドレイン電極に電気的に接続された第２ドレイン電極とを備える。この薄膜トランジスタでは、第１ソース電極層及び第１ドレイン電極層と同一の層にアライメントマークを形成することにより、製造工程で必要なマスクプレートの総数を削減することができる。なお、本開示の薄膜トランジスタでは、電気的特性を大幅に向上させることができる。
図２は、本開示によるいくつかの実施形態における薄膜トランジスタの構造を示す模式図である。図３は、図２に示す本開示によるいくつかの実施形態における薄膜トランジスタのＡ-Ａ’線に沿った横断面図である。図２に示すように、実施例として、薄膜トランジスタは相互に離間して配置された第１ソース電極２０及び第１ドレイン電極３０を含む。第１ソース電極２０及び第１ドレイン電極３０は、ベース基板７０上に配置されてもよい。必要に応じて、第１ソース電極２０及び第１ドレイン電極３０がベース基板７０のバッファ層６０上に配置される。薄膜トランジスタは、第１ソース電極２０および第１ドレイン電極３０に、例えば第１ソース電極２０および第１ドレイン電極３０のバッファ層60から離れた側に活性層１０をさらに含む。活性層１０は、第１ソース電極２０と第１ドレイン電極３０との間にあるチャンネル部１と、第１ソース電極２０に接するソース電極コンタクト部２と、第１ドレイン電極３０に接するドレイン電極コンタクト部３とを有する。薄膜トランジスタは、第２ソース電極２１および第２ドレイン電極３１をさらに備えている。第２ソース電極２１は、ソース電極コンタクト部２の第１ソース電極２０から離れた側に配置されている。第２ソース電極２１は、第１ソース電極２０に電気的に接続されている。第２ドレイン電極３１は、ドレイン電極コンタクト部３の第１ドレイン電極３０から離れた側に配置されている。第２ドレイン電極３１は、第１ドレイン電極３０に電気的に接続されている。
図２および図３に示すように、ソース電極コンタクト部２は、ソース電極コンタクト部２の第１部分２ａとソース電極コンタクト部２の第２部分２ｂとを含み、ドレイン電極コンタクト部３は、ドレイン電極コンタクト部３の第１部分３ａとドレイン電極コンタクト部３の第２部分３ｂとを含む。ソース電極コンタクト部２の第１部分２ａは、第１ソース電極２０と第２ドレイン電極２１の間に挟まれている。ドレイン電極コンタクト部３の第１部分３ａは、第１ドレイン電極３０と第２ドレイン電極３１との間に挟まれている。選択的に、活性層のベース基板７０における射影は、第２ソース電極２１および第３ドレイン電極３１のベース基板７０における射影と実質的に重なっている。選択的に、ソース電極コンタクト部２の第１部分２ａのベース基板７０における射影は第２ソース電極２１のベース基板７０における射影と実質的に重なっている。選択的に、ドレイン電極コンタクト部３の第１部分３ａのベース基板７０における射影は、第２ドレイン電極３１のベース基板７０における射影と実質的に重なっている。
選択的に、ソース電極コンタクト部２の第１部分２ａは、第１ソース電極２０および第２ソース電極２１の両方とともに接している。選択的に、薄膜トランジスタは、ソース電極コンタクト部２の第１部分２ａと第１ソース電極２０との間にオーミックコンタクト層をさらに含む。選択的に、薄膜トランジスタは、ソース電極コンタクト部２の第１部分２ａと第２ソース電極２１との間にオーミックコンタクト層をさらに含む。
選択的に、ドレイン電極コンタクト部３の第１部分３ａは、第１ドレイン電極３０および第２ドレイン電極３１の両方とともに接している。選択的に、薄膜トランジスタは、ドレイン電極コンタクト部３の第１部分３ａと第１ドレイン電極３０との間にオーミックコンタクト層をさらに含む。選択的に、薄膜トランジスタは、ドレイン電極コンタクト部３の第１部分３ａと第２ドレイン電極３１との間にオーミックコンタクト層をさらに含む。
ソース電極コンタクト部２の第２部分２ｂは、第２ソース電極２１に覆われておらず、ドレイン電極コンタクト部３の第２部分３ｂは、第２ドレイン電極３１によって覆われていない。薄膜トランジスタを製造する中に、第２ソース電極２１及び第２ドレイン電極３１を形成した後、ソース電極コンタクト部２の第２部分２ｂ及びドレイン電極コンタクト部３の第２部分３ｂを露出させる。選択的に、例えばプラズマ処理により、ソース電極コンタクト部２の第２部分２ｂ及びドレイン電極コンタクト部３の第２部分３ｂに導電化処理を施す。選択的に、ソース電極コンタクト部２の第２部分２ｂおよびドレイン電極コンタクト部３の第２部分３ｂは、導電部分である。実施例として、活性層は、金属酸化物半導体材料を含み、ソース電極コンタクト部２の第２部分２ｂ及びドレイン電極コンタクト部３の第２部分３ｂの酸素含有量を低減することにより導電化処理を行われ、例えば、ソース電極コンタクト部２の第２部分２ｂとドレイン電極コンタクト部３の第２部分３ｂが、部分的にメタライズされた部分である。この導電化処理は、例えば、ソース電極コンタクト部２の第２部分２ｂとドレイン電極コンタクト部３の第２部分３ｂを、水素プラズマ、ヘリウムプラズマ、窒素プラズマ、アルゴンプラズマ、またはそれらの組み合わせで処理することにより行われる。
この薄膜トランジスタでは、第１ソース電極２０及び第１ドレイン電極３０は、活性層１０のベース基板７０側に設けられている。例えば、活性層の形成後、第１ソース電極２０および第１ドレイン電極３０は、活性層１０の下に少なくとも部分的に埋め込まれる。通常、活性層１０の露出した表面上の薄い層のみが、導電化処理（例えば、プラズマ処理）により導電される。活性層１０と第１ソース電極２０との界面、及び活性層１０と第１ドレイン電極３０との界面は露出せずに埋め込まれている。このように、活性層の導電化処理は、活性層１０と第１ソース電極２０との間、及び活性層１０と第１ドレイン電極３０との間の電気的導通を向上させるには有効ではない。第２ソース電極２１及び第２ドレイン電極３１を活性層１０の第１ソース電極２０および第１ドレイン電極３０から離れた側に配置することにより、ソース電極コンタクト部２の第２部分２ｂおよびドレイン電極コンタクト部３の第２部分３ｂに対する導電化処理は活性層１０と第２ソース電極２１との間、及び活性層１０と第２ドレイン電極３１との間の電気的導通を効果的に高めることができる。この薄膜トランジスタの電気特性は、従来の薄膜トランジスタに比べて大幅に改善されている。
図３に示すように、実施例としては、第１ソース電極２０及び第１ドレイン電極３０と同一の層にアライメントマーク２００を形成する。例えば、アライメントマーク２００は第１ソース電極２０及び第１ドレイン電極３０と同じパターニング工程で形成される。
実施例として、第２ソース電極２１は第１ソース電極２０に電気的に接続され、第２ドレイン電極３１は第１ドレイン電極３０に電気的に接続される。図４Ａは、図２に示す本開示によるいくつかの実施形態における薄膜トランジスタのＢ-Ｂ’線に沿った横断面図である。図４Ｂは、図２に示す本開示によるいくつかの実施形態における薄膜トランジスタのＢ-Ｂ’線に沿った横断面図である。実施例として、図４Ａ及び図４Ｂに示すとうに、薄膜トランジスタは、活性層１０（例えば、ソース電極コンタクト部２の第１部分２ａ）を貫通する第１ビアＶ１と、活性層１０（例えば、ドレイン電極コンタクト部３の第１部分３ａ）を貫通する第２ビアＶ２をさらに有する。第２ソース電極２１は、第１ビアＶ１を介して第１ソース電極２０に電気的に接続され、第２ドレイン電極３１は、第２ビアＶ２を介して第１ドレイン電極３０に電気的に接続されている。
実施例として、薄膜トランジスタは、第２ソース電極２１とソース電極コンタクト部２の第１部分２ａとの間及び第２ドレイン電極３１とドレイン電極コンタクト部３の第１部分３ａとの間に配置された絶縁層をさらに含む。図５Ａは、図２に示す本開示によるいくつかの実施形態における薄膜トランジスタのＣ-Ｃ’線に沿った横断面図である。図５Ｂは、図２に示す本開示によるいくつかの実施形態における薄膜トランジスタのＣ-Ｃ’線に沿った横断面図である。図５Ａ及び図５Ｂに示すように、薄膜トランジスタは、第２ソース電極２１とソース電極コンタクト部２の第１部分２ａとの間及び第２ドレイン電極３１とドレイン電極コンタクト部３の第１部分３ａとの間に配置された絶縁層５１をさらに含む。薄膜トランジスタは、活性層１０（例えば、ソース電極コンタクト部２ａ）及び絶縁層５１を貫通する第１ビアＶ１と、活性層１０（例えば、ドレイン電極コンタクト部３）及び絶縁層５１を貫通する第２ビアＶ２をさらに含む。第２ソース電極２１は、第１ビアＶ１を介して第１ソース電極２０に電気的に接続され、第２ドレイン電極３１は、第２ビアＶ２を介して第１ドレイン電極３０に電気的に接続されている。
実施例として、第２ソース電極２１の一部は、第１ソース電極20の一部に直接的に配置され、第２ドレイン電極３１の一部は、第１ドレイン電極３０の一部に直接的に配置される。図６Ａは、図２に示す本開示によるいくつかの実施形態における薄膜トランジスタのＣ-Ｃ’線に沿った横断面図である。図６Ｂは、図２に示す本開示によるいくつかの実施形態における薄膜トランジスタのＣ-Ｃ’線に沿った横断面図である。図６Ａに示すように、第１ソース電極２０の一部及び第２ソース電極２１の一部に対応する領域には、活性層１０及び絶縁層５１が存在せず、第１ソース電極２０の一部は、前記領域内の第２ソース電極２１の一部に直接的に接続されている。図６Ｂに示すように、第１ドレイン電極３０の一部及び第２ドレイン電極３１の一部に対応する領域には、活性層１０及び絶縁層５１が存在せず、第１ドレイン電極３０の一部は、前記領域内の第２ドレイン電極３１の一部に直接的に接続されている。これにより、第１ソース電極２０と第２ソース電極２１とを接続するための第１ビアＶ１と、第１ドレイン電極３０と第２ドレイン電極３１とを接続するための第２ビアＶ２を形成する必要がなくなる。
実施例として、図２および図３に示すように、薄膜トランジスタは、活性層１０上のゲート絶縁層５０と、ゲート絶縁層５０のチャネル部１から離れた側に配置されたゲート電極４０とを含む。選択的に、ゲート電極４０、第２ソース電極２１および第２ドレイン電極３１は、同一の層にあり、同じ材料を含む。薄膜トランジスタは、ゲート電極４０のベース基板７０から離れた側に不動態化層８０をさらに含む。選択的に、第１ソース電極２０は、データ線ＤＬに電気的に接続されている。選択的に、第２ソース電極２１は、データ線ＤＬに電気的に接続されている。本明細書における「同一の層」という用語は、同一のステップで同時に形成される層の間の関係を指す。一例では、ゲート電極４０、第２ソース電極２１および第２ドレイン電極３１は、同じパターニングプロセスの１つまたは複数のステップで同一の材料層に形成されるとき、同一の層にあることとなる。別の例では、ゲート電極４０、第２ソース電極２１及び第２ドレイン電極３１は、ゲート電極４０を形成するステップ、第２ソース電極２１を形成するステップ、第２ソース電極２１を形成するステップを同時に行うことにより、同一の層に形成されることができる。「同一の層」とは、必ずしも、横断面図にはその層の厚さまたは高さが同じであることを意味するものではない。
選択的に、活性層は、インジウムスズ酸化物、インジウムガリウム亜鉛酸化物、インジウム亜鉛酸化物、インジウムガリウムスズ酸化物などのような金属酸化物半導体材料を含む。
選択的に、薄膜トランジスタは、トップゲート型の薄膜トランジスタである。
別の実施形態では、本開示は、薄膜トランジスタの製造方法を提供する。実施形態としては、前記方法は、相互に離間して配置された第１ソース電極及び第１ドレイン電極を形成するステップと、第１ソース電極及び第１ドレイン電極に配置され、かつ第１ソース電極と第１ドレイン電極との間に配置されたチャネル部、第１ソース電極に電気的に接続されたソース電極コンタクト部、及び第１のドレイン電極に電気的に接続されたドレイン電極コンタクト部とを有する活性層を形成するステップと、第１ソース電極に電気的に接続されるように、ソース電極コンタクト部の第１ソース電極から離れた側に第２ソース電極を形成するステップと、第１ドレイン電極に電気的に接続されるように、ドレイン電極コンタクト部の第１ドレイン電極から離れた側に第２ドレイン電極を形成するステップと、を含む。
実施形態として、ソース電極コンタクト部の第１部分は、第１ソース電極と第２ソース電極との間に挟まれるように形成され、ドレイン電極コンタクト部の第１部分は、第１ドレイン電極と第２ドレイン電極との間に挟まれるように形成される。
選択的に、ソース電極コンタクト部の第１部分は、第１ソース電極および第２ソース電極の両方とともに接している。選択的に、前記方法は、ソース電極コンタクト部の第１部分と第1のソース電極との間にオーミックコンタクト層を形成するステップをさらに含む。選択的に、前記方法は、ソース電極コンタクト部の第１部分と第２ソース電極との間にオーミックコンタクト層を形成するステップをさらに含む。選択的に、ドレイン電極コンタクト部の第１部分は、第１ドレイン電極および第２ドレイン電極の両方とともに接するように形成される。選択的に、前記方法は、ドレイン電極コンタクト部の第１部分と第１ドレイン電極との間にオーミックコンタクト層を形成するステップをさらに含む。選択的に、前記方法は、ドレイン電極コンタクト部の第１部分と第２ドレイン電極との間にオーミックコンタクト層を形成するステップをさらに含む。
実施形態として、前記方法は、第２ソース電極を形成した後、ソース電極コンタクト部の第２部分に導電化処理を施すステップと、第２ドレイン電極を形成した後、ドレイン電極コンタクト部の第２部分に導電化処理を施すステップをさらに含む。ソース電極コンタクト部の第２部分及びドレイン電極コンタクト部の第２部分の導電性を高めるために、種々の適切な導電化処理方法を使用することができる。選択的に、ソース電極コンタクト部の第２部分およびドレイン電極コンタクト部の第２部分は、プラズマ（例えば還元性ガスまたは不活性ガスなどのプラズマ）によって導電性部分に変換される。選択的に、前記方法は、水素プラズマ、ヘリウムプラズマ、窒素プラズマ、アルゴンプラズマ、またはそれらの組み合わせで、ソース電極コンタクト部の第２部分およびドレイン電極コンタクト部の第２部分を処理するステップを含む。
実施形態として、前記方法は、ソース電極コンタクト部を貫通する第１ビア及びドレイン電極コンタクト部を貫通する第２ビアを形成するステップをさらに含む。第２ソース電極は、第１ビアを介して第１ソース電極に電気的に接続される。第２ドレイン電極は、第２ビアを介して第１ドレイン電極に電気的に接続される。
実施形態として、前記方法は、活性層上にゲート絶縁層を形成するステップと、ゲート絶縁層のチャネル部から離れた側にゲート電極を形成するステップと、をさらに含む。選択的に、ゲート電極、第２ソース電極、および第２ドレイン電極は、同じプロセスで、同一の層に同じ材料を用いて形成されている。
図７Ａ～図７Ｈは、本開示によるいくつかの実施形態における薄膜トランジスタの製造プロセスを示す。図７Ａ～図７Ｈにおける左側のパネルは、図２の薄膜トランジスタのＢ-Ｂ’線に沿った横断面図に対応する。図７Ａ～図７Ｈにおける中央のパネルは、図２の薄膜トランジスタのＡ-Ａ’線に沿った横断面図に対応する。図７Ａ～図７Ｈにおける右側のパネルは、図２の薄膜トランジスタのＣ-Ｃ’線に沿った横断面図に対応する。図７Ａに示すように、ベース基板７０上にバッファ層６０が形成される。図７Ｂに示すように、バッファ層６０上には、バッファ層６０のベース基板７０から離れた側に第１ソース電極２０及び第１ドレイン電極３０が形成される。第１ソース電極２０及び第１ドレイン電極３０は、互いに離間して配置されている。第１ソース電極２０と第１ドレイン電極３０との間の領域に活性層のチャンネル部１が形成される。図７Ｃに示すように、第１ソース電極２０及び第１ドレイン電極３０のバッファ層６０から離れた側に半導体材料層１０ａが形成され、半導体材料層１０ａのベース基板７０から離れた側に第１絶縁材料層５０ａが形成される。
図７Ｄに示すように、第１絶縁物質層５０ａの半導体物質層１０ａから離れた側に第１フォトレジスト層９０が形成される。次に、第１フォトレジスト層９０は、ハーフトーンマスクプレートまたはグレートーンマスクプレートで露光されてから現像される。第１フォトレジスト層９０を現像することにより、第１部分Ｚ１、第２部分Ｚ２、および第３部分Ｚ３を有するフォトレジストパターンが得られる。第１部分Ｚ１は、チャネル部１、ソース電極コンタクト部２の第２部分２ｂ、及びドレイン電極コンタクト部３の第２部分３ｂに対応する。第２部分Ｚ２は、第１絶縁材料層５０ａおよび半導体材料層１０ａをそれぞれ貫通して延びる第１ビアＶ１及び第２ビアＶ２に対応する。第１ビアＶ１および第２ビアＶ２は、第１ソース電極２０と形成される予定の第２ソース電極２１とを電気的に接続し、第１ドレイン電極３０と形成される予定の第２ドレイン電極３１とを電気的に接続するために形成される。第３部分Ｚ３は、第１部分Ｚ１および第２部分Ｚ２の外側にある。第１部分Ｚ１は、実質的に露出されていない。第３部分Ｚ３の一部が露出されている。第２部分Ｚ２は完全に露出され、第２部分Ｚ２のフォトレジスト材料が除去される。第２部分Ｚ２における第１絶縁材料層５０ａおよび半導体材料層１０ａを、例えばエッチングによって除去することにより、第２部分Ｚ２における第１ソース電極２０および第１ドレイン電極３０を露出させる。
そして、図７Ｅに示すように、第３部分Ｚ３のフォトレジスト材料を、例えばアッシングによって除去することにより、第３部分Ｚ３における第１絶縁材料層５０ａを露出させる。第１部分Ｚ１のフォトレジスト材料が残り、それによって第２フォトレジスト層９１が形成される。その後、第３部分Ｚ３における第１絶縁材料層５０ａは、例えばエッチングによって除去される。続いて、第１部分Ｚ１における第２フォトレジスト層９１を除去することにより、第２絶縁材料層５０ｂが形成される。
図７Ｆに示すように、第２絶縁材料層５０ｂの、活性層１０のチャネル部１から離れた側にゲート電極４０が形成され、ソース電極コンタクト部２の第１部分２ａの、第１ソース電極２０から離れた側に第２ソース電極２１が形成され、ドレイン電極コンタクト部３の第１部分３ａの、第１ドレイン電極３０から離れた側に第２ドレイン電極３１が形成される。次に、第２ソース電極２１、ゲート電極４０及び第２ドレイン電極３１のベース基板７０から離れた側に第３フォトレジスト層９２が形成される。第３フォトレジスト層９２を露出させて現像することによりフォトレジストパターンが形成される。チャネル部１、ソース電極コンタクト部２の第１部分２ａ及びドレイン電極コンタクト部３の第１部分３ａに対応する領域におけるフォトレジスト材料が残る。ソース電極コンタクト部２の第２部分２ｂ及びドレイン電極コンタクト部３の第２部分３ｂに対応する領域におけるフォトレジスト材料を除去することにより、第２絶縁材料層５０ｂを露出させる。
図７Ｇに示すように、ソース電極コンタクト部２の第２部分２ｂ及びドレイン電極コンタクト部３の第２部分３ｂに対応する領域における第２絶縁材料層５０ｂを例えばエッチングにより除去することにより、ゲート絶縁層５０が形成される。次に、第３フォトレジスト層９２が除去される。これにより、ソース電極コンタクト部２の第２部分２ｂとドレイン電極コンタクト部３の第２部分３ｂとが露出される。次に、ソース電極コンタクト部２の第２部分２ｂとドレイン電極コンタクト部３の第２部分３ｂは、上述したように、例えばプラズマによって導電部に変換される。
図７Ｈに示すように、ゲート電極４０、第２ソース電極２１及び第２ドレイン電極３１のベース基板７０から離れた側に不動態化層８０が形成される。
別の実施形態では、本開示は、本明細書に記載される薄膜トランジスタ、または本明細書に記載の方法によって製造される薄膜トランジスタを有するアレイ基板を提供する。実施形態として、アレイ基板はトップエミッション型のアレイ基板であり、アレイ基板の光出射側は、第２ソース電極および第２ドレイン電極の活性層から離れた側にある。
別の実施形態では、本開示は、アレイ基板の製造方法を提供する。実施形態として、前記アレイ基板の製造方法は、本明細書に記載の薄膜トランジスタの製造方法に従って１つまたは複数の薄膜トランジスタを形成するステップを含む。選択的に、前記方法は、アライメントマークを形成するステップをさらに含む。選択的に、アライメントマークは、第１ソース電極層および第１ドレイン電極層と同じ材料を用いて同一の層に形成される。選択的に、アライメントマークは、第１ソース電極層および第１ドレイン電極層と同じパターニングプロセス（例えば、単一のパターニングプロセス）で形成される。
別の実施形態では、本開示は、本明細書に記載の薄膜トランジスタ、または本明細書に記載の方法によって製造された薄膜トランジスタを有するディスプレイパネルを提供する。実施形態として、ディスプレイパネルはトップエミッション型のディスプレイパネルであり、ディスプレイパネルの光出射側は第２ソース電極及び第２ドレイン電極の前記活性層から離れた側にある。選択的に、表示装置は、液晶ディスプレイパネルである。選択的に、表示装置は、有機発光ダイオードディスプレイパネルである。
別の実施形態では、本開示は、本明細書に記載される薄膜トランジスタ、または本明細書に記載の方法によって作製される薄膜トランジスタを有する表示装置を提供する。実施形態として、表示装置は、トップエミッション型の表示装置であり、表示装置の光出射側は第２ソース電極及び前記第２ドレイン電極の活性層から離れた側にある。選択的に、表示装置は液晶表示装置である。選択的に、表示装置は有機発光ダイオードディスプレイ装置である。適切な表示装置の例としては、電子ペーパー、携帯電話、タブレットコンピュータ、テレビジョン、モニタ、ノートブックコンピュータ、デジタルアルバム、ＧＰＳなどが挙げられるが、これらに限定されない。
本開示の実施形態に対する前記の説明は、例示および説明のために提示されたものである。本開示を包括的な、または精確的な形態または例示的な実施形態に限定することを意図するものではない。したがって、前記の説明は、限定的ではなく例示的なものとみなされるべきである。明らかに、当業者には多くの修正および変更が明らかであろう。実施形態は、当業者が本開示を理解するように本開示の原理および最良の形態の実用的な適用を説明するために選択して説明され、本開示は、様々な実施形態に適用可能であり、本開示の様々な変更が、想定された特定の応用または実施に適している。本開示の範囲は、添付の特許請求の範囲およびそれらの均等物によって定義されることが意図されており、ただし、すべての用語は、特に明記しない限り、最も広い合理的な意味である。したがって、「開示」、「本開示」などの用語は、特許請求の範囲を特定の実施形態に限定するものではなく、本開示の例示的な実施形態への言及は本開示の限定や制限を意味するものではない。本開示は、添付の特許請求の範囲の精神および範囲のみによって限定される。さらに、これらの請求項は、名詞または要素の前に「第１」、「第２」などを使用する可能性がある。そのような用語は、命名法として理解されるべきであり、特定の数が与えられていない限り、そのような命名法によって改変される要素の数に制限を与えるものと解釈されるべきではない。記載された利点および利益は、本開示のすべての実施形態に適用されるわけではない。以下の請求項によって定義される本開示の範囲から逸脱することなく、当業者によって記載された実施形態に変更を加えることができることを理解されたい。さらに、本開示における要素および構成要素は、その要素または構成要素が以下の請求項において明示的に列挙されているかどうかにかかわらず、公衆に専用されることを意図していない。

Claims (24)

  1. 相互に離間して配置された第１ソース電極及び第１ドレイン電極と、
    前記第１ソース電極及び前記第１ドレイン電極に配置され、かつ前記第１ソース電極と前記第１ドレイン電極との間に配置されたチャネル部、前記第１ソース電極に電気的に接続されたソース電極コンタクト部、及び前記第１ドレイン電極に電気的に接続されたドレイン電極コンタクト部とを有する活性層と、
    前記ソース電極コンタクト部の前記第１ソース電極から離れた側に配置され、かつ前記第１ソース電極に電気的に接続された第２ソース電極と、
    前記ドレイン電極コンタクト部の前記第１ドレイン電極から離れた側に配置され、かつ前記第１ドレイン電極に電気的に接続された第２ドレイン電極と、を備え、
    前記活性層は、長尺状部分と２つの突出部を含み、前記第２ソース電極は、前記長尺状部分と前記２つの突出部のうちの一方の突出部の上方に位置し、且つ前記長尺状部分と前記２つの突出部のうちの一方の突出部の上方に接触し、前記第２ドレイン電極は、前記長尺状部分と前記２つの突出部のうちの他方の突出部の上方に位置し、且つ前記長尺状部分と前記２つの突出部のうちの他方の突出部の上方に接触し、前記第２ソース電極は、１つの突出部を含み、前記第２ドレイン電極は、１つの突出部を含み、前記活性層の一方の突出部と前記第２ソース電極の突出部のベース基板における正射影が重なり、前記活性層の他方の突出部と前記第２ドレイン電極の突出部のベース基板における正射影が重なり、前記第１ソース電極と前記第２ソース電極は、前記活性層の突出部に位置する第１ビアによって接続され、前記第１ドレイン電極と前記第２ドレイン電極は、前記活性層の突出部に位置する第２ビアによって接続され、
    前記第１ソース電極、前記第１ドレイン電極とゲート電極のベース基板における正射影が分離し、
    チャネル部の、ベース基板に近い表面は、バッファ層に接触し、且つチャネル部は、平板形状であることを特徴とする薄膜トランジスタ。
  2. 請求項１に記載の薄膜トランジスタにおいて、
    前記ソース電極コンタクト部は、前記第１ソース電極と前記第２ソース電極との間に挟まれた、前記ソース電極コンタクト部の第１部分を含み、
    前記ドレイン電極コンタクト部は、前記第１ドレイン電極と前記第２ドレイン電極との間に挟まれた、前記ドレイン電極コンタクト部の第１部分を含むことを特徴とする薄膜トランジスタ。
  3. 請求項１に記載の薄膜トランジスタにおいて、
    前記ソース電極コンタクト部は、前記ソース電極コンタクト部の第２部分を含み、
    前記ドレイン電極コンタクト部は、前記ドレイン電極コンタクト部の第２部分を含み、
    前記ソース電極コンタクト部の第２部分及び前記ドレイン電極コンタクト部の第２部分とが導電部であることを特徴とする薄膜トランジスタ。
  4. 請求項１に記載の薄膜トランジスタにおいて、
    前記ソース電極コンタクト部を貫通する第１ビアと、前記ドレイン電極コンタクト部を貫通する第２ビアとをさらに含み、
    前記第２ソース電極は、前記第１ビアを介して前記第１ソース電極に電気的に接続され、第２ドレイン電極は、前記第２ビアを介して第１ドレイン電極に電気的に接続されていることを特徴とする薄膜トランジスタ。
  5. 請求項１に記載の薄膜トランジスタにおいて、
    前記活性層上に配置されたゲート絶縁層と、
    前記ゲート絶縁層の前記チャネル部から離れた側のゲート電極と
    を有することを特徴とする薄膜トランジスタ。
  6. 請求項５に記載の薄膜トランジスタにおいて、
    前記ゲート電極、前記第２ソース電極、および第２ドレイン電極は、同一の層にあり、同じ材料からなることを特徴とする薄膜トランジスタ。
  7. 請求項１に記載の薄膜トランジスタにおいて、
    前記活性層は、金属酸化物半導体材料を含むことを特徴とする薄膜トランジスタ。
  8. 請求項１に記載の薄膜トランジスタにおいて、
    前記薄膜トランジスタは、トップゲート型の薄膜トランジスタであることを特徴とする薄膜トランジスタ。
  9. 請求項１に記載の薄膜トランジスタにおいて、
    ゲート絶縁層をさらに含み、
    ゲート絶縁層のベース基板における射影は、ゲート電極のベース基板における射影と完全に重なっていることを特徴とする薄膜トランジスタ。
  10. 請求項１～９のいずれか１つに記載の薄膜トランジスタを備えることを特徴とするアレイ基板。
  11. 請求項１０に記載のアレイ基板において、
    前記アレイ基板のアライメント領域にアライメントマークをさらに備え、
    前記アライメントマークは、前記第１ソース電極および前記第１ドレイン電極と同一の層にあることを特徴とするアレイ基板。
  12. 請求項１～９のいずれか１つに記載の薄膜トランジスタを備えることを特徴とする表示装置。
  13. 請求項１２に記載の表示装置において、
    前記表示装置は、トップエミッション型の表示装置であり、
    前記表示装置の光出射側は前記第２ソース電極及び前記第２ドレイン電極の前記活性層から離れた側にあることを特徴とする表示装置。
  14. 相互に離間して配置された第１ソース電極及び第１ドレイン電極を形成するステップと、
    前記第１ソース電極及び前記第１ドレイン電極に配置され、かつ前記第１ソース電極と前記第１ドレイン電極との間に配置されたチャネル部、前記第１ソース電極に電気的に接続されたソース電極コンタクト部、及び前記第１ドレイン電極に電気的に接続されたドレイン電極コンタクト部とを有する活性層を形成するステップと、
    前記第１ソース電極に電気的に接続されるように、前記ソース電極コンタクト部の前記第１ソース電極から離れた側に第２ソース電極を形成するステップと、
    前記第１ドレイン電極に電気的に接続されるように、前記ドレイン電極コンタクト部の前記第１ドレイン電極から離れた側に第２ドレイン電極を形成するステップと、
    を含み、
    前記活性層は、長尺状部分と２つの突出部を含み、前記第２ソース電極は、前記長尺状部分と前記２つの突出部のうちの一方の突出部の上方に位置し、且つ前記長尺状部分と前記２つの突出部のうちの一方の突出部の上方に接触し、前記第２ドレイン電極は、前記長尺状部分と前記２つの突出部のうちの他方の突出部の上方に位置し、且つ前記長尺状部分と前記２つの突出部のうちの他方の突出部の上方に接触し、前記第２ソース電極は、１つの突出部を含み、前記第２ドレイン電極は、１つの突出部を含み、前記活性層の一方の突出部と前記第２ソース電極の突出部のベース基板における正射影が重なり、前記活性層の他方の突出部と前記第２ドレイン電極の突出部のベース基板における正射影が重なり、前記第１ソース電極と前記第２ソース電極は、前記活性層の突出部に位置する第１ビアによって接続され、前記第１ドレイン電極と前記第２ドレイン電極は、前記活性層の突出部に位置する第２ビアによって接続され、
    前記第１ソース電極、前記第１ドレイン電極とゲート電極のベース基板における正射影が分離し、
    チャネル部の、ベース基板に近い表面は、バッファ層に接触し、且つチャネル部は、平板形状であることを特徴とする薄膜トランジスタの製造方法。
  15. 請求項１４に記載の薄膜トランジスタの製造方法において、
    前記ソース電極コンタクト部の第１部分は、前記第１ソース電極と前記第２ソース電極との間に挟まれるように形成され、
    前記ドレイン電極コンタクト部の第１部分は、前記第１ドレイン電極と前記第２ドレイン電極との間に挟まれるように形成されることを特徴とする薄膜トランジスタの製造方法。
  16. 請求項１４に記載の薄膜トランジスタの製造方法において、
    前記第２ソース電極を形成した後、前記ソース電極コンタクト部の第２部分に導電化処理を施すステップをさらに含み、
    前記第２ドレイン電極を形成した後、前記ドレイン電極コンタクト部の第２部分に導電化処理を施すステップをさらに含むことを特徴とする薄膜トランジスタの製造方法。
  17. 請求項１４に記載の薄膜トランジスタの製造方法において、
    ゲート絶縁層を形成するステップをさらに含み、
    前記ゲート絶縁層のベース基板における射影は、ゲート電極のベース基板における射影と完全に重なっていることを特徴とする薄膜トランジスタの製造方法。
  18. 請求項１６に記載の薄膜トランジスタの製造方法において、
    前記ソース電極コンタクト部の第２部分に対する導電化処理、および前記ドレイン電極コンタクト部の第２部分に対する導電化処理は、プラズマを用いて行われることを特徴とする薄膜トランジスタの製造方法。
  19. 請求項１８に記載の薄膜トランジスタの製造方法において、
    前記プラズマは、水素、ヘリウム、窒素およびアルゴンの１つまたはそれらの組合せを含むことを特徴とする薄膜トランジスタの製造方法。
  20. 請求項１４に記載の薄膜トランジスタの製造方法において、
    前記ソース電極コンタクト部を貫通する第１ビア及び前記ドレイン電極コンタクト部を貫通する第２ビアを形成するステップをさらに含み、
    前記第２ソース電極は、前記第１ビアを介して前記第１ソース電極に電気的に接続され、
    前記第２ドレイン電極は、前記第２ビアを介して前記第１ドレイン電極に電気的に接続されていることを特徴とする薄膜トランジスタの製造方法。
  21. 請求項１４に記載の薄膜トランジスタの製造方法において、
    前記活性層上にゲート絶縁層を形成するステップと、
    前記ゲート絶縁層の前記チャネル部から離れた側にゲート電極を形成するステップと、をさらに含むことを特徴とする薄膜トランジスタの製造方法。
  22. 請求項２１に記載の薄膜トランジスタの製造方法において、
    前記ゲート電極、前記第２ソース電極、および第２ドレイン電極は、同じプロセスで同一の層に同じ材料で形成されることを特徴とする薄膜トランジスタの製造方法。
  23. 請求項１４～２２のいずれか１つに記載の薄膜トランジスタの製造方法に従って薄膜トランジスタを形成するステップを含むことを特徴とするアレイ基板の製造方法。
  24. 請求項２３に記載のアレイ基板の製造方法において、
    前記第１ソース電極および前記第１ドレイン電極と同一の層に同じパターニングプロセスで形成されるアライメントマークを形成するステップをさらに含むことを特徴とするアレイ基板の製造方法。
JP2018562182A 2017-08-31 2017-08-31 薄膜トランジスタ、アレイ基板、表示装置、及び薄膜トランジスタの製造方法 Active JP7091594B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2017/099983 WO2019041248A1 (en) 2017-08-31 2017-08-31 THIN FILM TRANSISTOR, NETWORK SUBSTRATE, DISPLAY APPARATUS, AND METHOD FOR MANUFACTURING THIN FILM TRANSISTOR

Publications (2)

Publication Number Publication Date
JP2020532090A JP2020532090A (ja) 2020-11-05
JP7091594B2 true JP7091594B2 (ja) 2022-06-28

Family

ID=65524842

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018562182A Active JP7091594B2 (ja) 2017-08-31 2017-08-31 薄膜トランジスタ、アレイ基板、表示装置、及び薄膜トランジスタの製造方法

Country Status (5)

Country Link
US (1) US11177356B2 (ja)
EP (1) EP3676876A4 (ja)
JP (1) JP7091594B2 (ja)
CN (1) CN109937484B (ja)
WO (1) WO2019041248A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220140048A1 (en) * 2020-03-31 2022-05-05 Boe Technology Group Co., Ltd. Display panel, method for preparing the same, and display device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003264198A (ja) 2003-02-06 2003-09-19 Nec Corp 薄膜トランジスタおよび薄膜トランジスタを用いた電子機器
JP2012169610A (ja) 2011-01-28 2012-09-06 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法及び半導体装置
JP2012178439A (ja) 2011-02-25 2012-09-13 Nippon Hoso Kyokai <Nhk> 半導体デバイス及びその製造方法
JP2013080915A (ja) 2011-09-22 2013-05-02 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013089646A (ja) 2011-10-13 2013-05-13 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法及び半導体装置
JP2015144176A (ja) 2014-01-31 2015-08-06 国立研究開発法人物質・材料研究機構 薄膜トランジスタ、薄膜トランジスタの製造方法および半導体装置
JP2015179818A (ja) 2013-12-27 2015-10-08 株式会社半導体エネルギー研究所 半導体装置及び該半導体装置を用いた表示装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04206732A (ja) 1990-11-30 1992-07-28 Casio Comput Co Ltd 薄膜トランジスタ
JP3277548B2 (ja) * 1991-05-08 2002-04-22 セイコーエプソン株式会社 ディスプレイ基板
JPH10173197A (ja) 1996-12-06 1998-06-26 Casio Comput Co Ltd 薄膜トランジスタ及びその製造方法
GB9626344D0 (en) 1996-12-19 1997-02-05 Philips Electronics Nv Electronic devices and their manufacture
JP2001148480A (ja) 1999-11-18 2001-05-29 Nec Corp 薄膜トランジスタ、薄膜トランジスタの製造装置、および薄膜トランジスタその製造方法
JP2002221735A (ja) 2001-01-26 2002-08-09 Matsushita Electric Ind Co Ltd アクティブマトリクス基板、液晶表示装置、および、それらの製造方法
TW200507279A (en) 2003-07-16 2005-02-16 Adv Lcd Tech Dev Ct Co Ltd Thin-film semiconductor substrate, method of manufacturing the same; apparatus for and method of crystallization;Thin-film semiconductor apparatus, method of manufacturing the same;
CN101278403B (zh) 2005-10-14 2010-12-01 株式会社半导体能源研究所 半导体器件及其制造方法
KR101453829B1 (ko) * 2007-03-23 2014-10-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그 제조 방법
JP5322530B2 (ja) 2008-08-01 2013-10-23 富士フイルム株式会社 薄膜電界効果型トランジスタの製造方法及び該製造方法によって製造された薄膜電界効果型トランジスタ
KR101642384B1 (ko) 2008-12-19 2016-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터의 제작 방법
WO2013042696A1 (en) 2011-09-23 2013-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI445181B (zh) 2012-02-08 2014-07-11 E Ink Holdings Inc 薄膜電晶體
US10276698B2 (en) 2015-10-21 2019-04-30 International Business Machines Corporation Scalable process for the formation of self aligned, planar electrodes for devices employing one or two dimensional lattice structures
CN106856199B (zh) 2015-12-08 2020-04-24 群创光电股份有限公司 显示面板及其制造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003264198A (ja) 2003-02-06 2003-09-19 Nec Corp 薄膜トランジスタおよび薄膜トランジスタを用いた電子機器
JP2012169610A (ja) 2011-01-28 2012-09-06 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法及び半導体装置
JP2012178439A (ja) 2011-02-25 2012-09-13 Nippon Hoso Kyokai <Nhk> 半導体デバイス及びその製造方法
JP2013080915A (ja) 2011-09-22 2013-05-02 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013089646A (ja) 2011-10-13 2013-05-13 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法及び半導体装置
JP2015179818A (ja) 2013-12-27 2015-10-08 株式会社半導体エネルギー研究所 半導体装置及び該半導体装置を用いた表示装置
JP2015144176A (ja) 2014-01-31 2015-08-06 国立研究開発法人物質・材料研究機構 薄膜トランジスタ、薄膜トランジスタの製造方法および半導体装置

Also Published As

Publication number Publication date
US20210184006A1 (en) 2021-06-17
EP3676876A4 (en) 2021-04-07
JP2020532090A (ja) 2020-11-05
EP3676876A1 (en) 2020-07-08
CN109937484B (zh) 2022-06-10
CN109937484A (zh) 2019-06-25
WO2019041248A1 (en) 2019-03-07
US11177356B2 (en) 2021-11-16

Similar Documents

Publication Publication Date Title
CN108470717B (zh) 阵列基板及其制备方法、显示面板及显示装置
US11257957B2 (en) Thin film transistor, method of fabricating the same, array substrate and display device
CN109300840B (zh) 显示基板及其制造方法、显示装置
CN105702744B (zh) 薄膜晶体管及其制作方法、阵列基板、显示装置
WO2021036840A1 (zh) 显示基板及其制造方法、显示装置
US9893206B2 (en) Thin film transistor, array substrate, their manufacturing methods, and display device
WO2019205440A1 (zh) Tft基板的制作方法及tft基板
WO2016197502A1 (zh) 薄膜晶体管及制作方法、阵列基板及制作方法和显示装置
JP7060210B2 (ja) アレイ基板、表示装置およびアレイ基板の製造方法
WO2018214802A1 (zh) Oled基板及其制备方法、显示装置及其制备方法
US20140206139A1 (en) Methods for fabricating a thin film transistor and an array substrate
KR102224457B1 (ko) 표시장치와 그 제조 방법
CN103681514A (zh) 阵列基板及其制作方法、显示装置
JP7091594B2 (ja) 薄膜トランジスタ、アレイ基板、表示装置、及び薄膜トランジスタの製造方法
WO2021248609A1 (zh) 一种阵列基板及其制备方法以及显示面板
US10818798B2 (en) Display panel, array substrate, thin film transistor and method for manufacturing the same
CN109216373B (zh) 阵列基板及其制备方法
WO2018040795A1 (zh) 一种阵列基板及其制备方法、显示面板及其制备方法
US9685463B2 (en) Array substrate, its manufacturing method, display panel and display device
KR100848506B1 (ko) 픽셀 구조체 제조방법
CN108288652B (zh) 薄膜晶体管及其制造方法、阵列基板和显示面板
US8021972B1 (en) Method of manufacturing array substrate
CN108511457B (zh) 一种tft像素结构、阵列基板及其制作方法、显示装置
TWI594440B (zh) 薄膜電晶體、薄膜電晶體的製造方法及陣列基板的製造方法
CN115084163A (zh) Tft阵列基板、显示屏及tft阵列基板的制作方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200422

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210629

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210929

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220111

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220411

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220517

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220527

R150 Certificate of patent or registration of utility model

Ref document number: 7091594

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150