JP7066791B2 - ゲートクロックを用いたデータサンプリング整合性検査の電子デバイスおよび方法 - Google Patents

ゲートクロックを用いたデータサンプリング整合性検査の電子デバイスおよび方法 Download PDF

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Description

本発明は、電子回路におけるデータの安全性に関わり、特に故障注入攻撃を防止する方法およびシステムに関するものである。
故障注入攻撃は、安全な電子回路（例えば、暗号回路）から情報をアクセス、分析、または抽出するための一連の技術である。通常では、故障注入攻撃は例として、物理的に信号線と接触すること、高出力パワーレーザーあるいは電磁パルスを印加すること、または電源もしくは他の外部インターフェース上でグリッチを引き起こすことが挙げられる。前記の攻撃による故障は、機密な情報を回路に出力させるか、または他の方法で攻撃者が回路または保存されている情報への侵入をサポートすることが予想される。
故障注入攻撃の検出および／または軽減させる為に用いる様々な技術は当技術分野で既に知られている。例えば、米国特許出願公開２００９／０３１５０３は電子回路の一部の第１フリップフロップのグループから少なくとも１つの第１フリップフロップの状態を検出するための方法および回路について記載している。前記のグループの第１フリップフロップのそれぞれの出力を機能目的とは無関係に組み合わせて、信号とその反転信号を提供することによって、２つの第２フリップフロップをトリガする。データ入力を強制的に同じ状態にし、第２フリップフロップの各出力フリップフロップを組み合わせて、検出結果を提供する。少なくともこのグループの第１フリップフロップにある個々のトリガエッジのパルスからなるパルス信号が、第２フリップフロップを起動することができるが挙げられる。
別の例として、米国特許７，９７７，９６５は、デジタルＩＣにおけるソフトエラー検出用のシステムおよび方法を記載している。前記のシステムはラッチに結合された観察回路を含み、前記の観察回路はラッチの状態が変化すると応答できる。システムはさらにラッチおよび観察回路に供給される同期クロッキングを含む。ラッチに対してクロッキングがラッチがデータを受信させない時間枠を定め、且つクロッキングは同期する方法で、観察回路での応答を有効にする。クロッキングは、ラッチがデータを受信させない際に、時間枠内だけで回路の応答を有効にするような方法で同期される。
米国特許出願公開２００５／０２３５１７９は一種な論理回路を記載し、前記の論理回路は論理モジュールを含んでおり、前記の論理モジュールは機能同期フリップフロップをさらに含んでいる。前記の機能同期フリップフロップは複数の並行ビットの機能結果を受信し、且つ同期結果を提供する。それらは、機能フリップフロップの完全性をチェックするためのモジュールは、機能結果を受信して第１のコードを提供する第１コーディングブロックと、同期結果を受信して第２のコードを提供する第２コーディングブロックと、第１結果を受信する同期検査フリップフロップを含む、および第２コードと第３コードと比較し且つ第１エラー信号を提供する比較器を含む。
米国特許公開２００５／０２３５１７９
本発明の実施例は、組合せ論理回路と、１つ以上の機能状態サンプリングコンポーネントと、１つ以上の保護状態サンプリングコンポーネントおよび保護ロジックを含む電子デバイスを提供する。組合せ論理回路は、１つ以上の出力を持っている。機能状態サンプリングコンポーネントは、組合せ論理回路の各出力に対してサンプリングするように構成されている。保護状態サンプリングコンポーネントは、それぞれの機能状態サンプリングコンポーネントに関連付けられており、各保護状態サンプリングコンポーネントは機能状態サンプリングコンポーネントと同じ出力をする組合せ論理回路に対してサンプリングを行うが、機能状態サンプリングコンポーネントと対照的に、保護状態サンプリングコンポーネントは一定の時間オフセットを有する（ｐｒｅｄｅｆｉｎｅｄ ｔｉｍｅ ｏｆｆｓｅｔ）。保護ロジックは、機能状態サンプリングコンポーネントによってサンプリングされた出力と保護状態サンプリングコンポーネントによってサンプリングされた各出力との相違を検出し、相違に応じて応答動作を開始するように構成されている。
本発明の実施例において、電子デバイスは遅延出力を生成するために組合せ論理回路の出力を遅延させるように構成された遅延要素をさらに含んでいる。機能状態サンプリングコンポーネントは、前記の出力と遅延出力のうちの片方をサンプリングするように構成され、対応する保護状態サンプリングコンポーネントは、出力と遅延出力のもう片方をサンプリングするように構成されている。
他の実施例において、電子デバイスは遅延クロック信号を発生させるように構成された遅延要素も備えていて、機能状態サンプリングコンポーネントはクロック信号と遅延クロック信号の片方をサンプリングクロックとするように構成されており、対応する保護状態サンプリングコンポーネントは、クロック信号と遅延クロック信号のもう片方を用いてサンプリングクロックとするように構成されている。
本発明の１つの実施例において、機能状態サンプリングコンポーネントと対応する保護状態サンプリングコンポーネントはフリップフロップ（ＦＦｓ）を含む。もう１つの実施例では、機能状態サンプリングコンポーネントは、第２ラッチを駆動する第１ラッチを含み、対応する保護状態サンプリングコンポーネントは、第１ラッチに関連する第３ラッチを含む。
また他の本発明の実施例では、保護ロジックは２つ以上の機能状態サンプリングコンポーネントと２つ以上の保護状態サンプリングコンポーネントとの間で検出された複数の相違を統合し、前記の相違に応じて応答動作を開始するように構成されている。さらに他の実施例では、保護ロジックは検出された相違がクロックサイクルの所定された一部の期間だけで発生したときに応答動作を開始するように構成されている。本発明の実施例では、機能状態サンプリングコンポーネントは、第１しきい電圧を有する組合せ論理回路の出力をサンプリングするように構成され、対応する保護状態サンプリングコンポーネントは、第１しきい電圧よりも高い第２しきい電圧を有する組合せ論理回路の同じ出力をサンプリングするように構成されている。
本発明の実施例によれば、電子デバイスを保護するための方法がさらに１つ提供する。前記の方法は、１つ以上の機能状態サンプリング・コンポーネントを使用して、組合せ論理回路の１つ以上の出力をサンプリングする。また、それぞれ機能状態サンプリング・コンポーネントと対応する１つ以上の保護状態サンプリングコンポーネントを使用して１つ以上の出力をサンプリングする。各保護状態サンプリングコンポーネントは、それぞれの機能状態サンプリングコンポーネントと同じである組合せ論理回路の出力をサンプリングするが、各保護状態サンプリングコンポーネントは、機能状態サンプリングコンポーネントと対照的に一定の時間オフセットを有する。機能状態サンプリングコンポーネントによりサンプリングされた出力と保護状態サンプリングコンポーネントによりサンプリングされた各出力との相違を検出し、その相違に応じて応答動作を開始する。
本発明の実施例によれば、クロック発生回路、組合せ論理回路、１つ以上の機能状態サンプリングコンポーネント、および保護ロジックを含む電子デバイスも提供される。クロック発生回路は、周期的なクロックサイクルを有するクロック信号を生成するように構成される。組合せ論理回路は、多数の内部ネットおよび１つ以上の出力を含む。１つ以上の機能状態サンプリングコンポーネントは、クロック信号に従って周期的に組み合わせ論理回路のそれぞれの出力をサンプリングするように構成される。保護ロジックは、組合せ論理回路の内部ネットまたは出力から１つ以上の信号を受信するように構成され、１つ以上の受信信号において、組合せ論理回路の設計に従って、周期的なクロックサイクルの所定の一部の期間に発生する信号の不安定性を検出する。組合せ論理回路の設計によれば、信号は安定していると期待され、検出された信号不安定性に応じて応答動作を開始する。
一部の実施例において、保護ロジックは制御信号を受信するように構成される。前記の制御信号は、クロック信号からクロックサイクルの部分を定義するとしてとして導出される。前記の予め定義された部分では、信号が安定していると期待され、且つ前記の制御信号を用いて周期なクロックサイクルの予め定義された部分で信号不安定性が発生することを検出する。１つの実施例では、保護ロジックは、検出された信号不安定性に応じてパルスを発生させ、保護状態サンプリングコンポーネントのデータ入力をパルスで駆動し、且つ保護状態サンプリングコンポーネントの出力に応じて応答動作を開始する。
本発明の実施例において、保護ロジックは検出された信号不安定性に応じて修正されたクロック信号を生成し、修正されたクロック信号で保護状態サンプリングコンポーネントのクロック入力を駆動し、且つ保護状態サンプリングコンポーネントの出力に応じて応答動作を開始するように構成されている。実施例では、保護ロジックは、組合せ論理回路のクリティカルタイミングパス以外の各内部ネットワークから信号を受信するように構成される。
本発明の実施例によれば、複数の内部ネットワークと１つ以上の出力を有する組合せ論理回路を保護するための方法が提供され、周期的なクロックサイクルを有するクロック信号が出力に対してサンプリングする。前記の方法は、組合せ論理回路の内部ネットワークまたは出力から１つ以上の信号を受信することを含む。周期的なクロックサイクルの予め定義された部分の間に発生する信号不安定性の検出は１つ以上の受信信号にて行われ、組合せ論理回路の設計に基づくと、信号が安定することが期待される。検出された信号不安定性に応じて応答動作を開始する。
図１Ａは、本発明の実施例において、相対的遅延を有する一対のフリップフロップ（ＦＦｓ）を使用して、データサンプリングの完全性を検証する電子回路のブロック図である。 図１Ｂは、本発明の実施例において、相対的遅延を有する一対のフリップフロップ（ＦＦｓ）を使用して、データサンプリングの完全性を検証する電子回路のブロック図である。 図２Ａは、本発明の実施例において、重複ラッチおよび相対遅延を有するフリップフロップ回路を使用して、データサンプリングの完全性を検証する回路のブロック図である。 図２Ｂは、本発明の実施例において、重複ラッチおよび相対遅延を有するフリップフロップ回路を使用して、データサンプリングの完全性を検証する回路のブロック図である。 図３Ａは、本発明の実施例において、複数の組合せ論理ネットワークからの信号間の相違を検出することによってデータサンプリングの完全性を検証する回路のブロック図である。 図３Ｂは、本発明の実施例において、複数の組合せ論理ネットワークからの信号間の相違を検出することによってデータサンプリングの完全性を検証する回路のブロック図である。 図３Ｃは、本発明の実施例において、複数の組合せ論理ネットワークからの信号間の相違を検出することによってデータサンプリングの完全性を検証する回路のブロック図である。 図４は、本発明の実施例において、クリティカルタイミングパス以外の複数の組合せ論理ネットワークを使用して、データサンプリングの完全性を検証する回路のブロック図である。 図５は、本発明の実施例において、クロックゲーティングを使用してデータサンプリングの完全性を検証する回路のブロック図である。 図６は、本発明の実施例において、クロックゲーティングを使用してデータサンプリングの完全性を検証する回路のブロック図である。 図７は、本発明の実施例において、クロックゲーティングを使用してデータサンプリングの完全性を検証する回路のブロック図である。
本発明で説明される実施例は、電子デバイスをタイミング違反を引き起こす攻撃（例えば、故障注入攻撃）から保護するための改良された方法および回路を提供する。本発明の実施例は、主に故障注入する為の故障注入攻撃に関するが、開示される技術は、他の様々なタイプの攻撃を防ぐためにも有効である。開示された技術は、メモリデバイスおよび組み込みコントローラのような様々なタイプの電子デバイスで使用することができる。
本発明の実施例において、電子デバイスは組合せ論理回路を含んでいる。組合せ論理回路は、通常だと機能データに対して特定の動作を実行する複数の相互接続された論理ステージを備えている。組合せ論理回路は、１つ以上の入力で処理する機能データを受信し、１つ以上の出力で処理結果を提供する。
前記の電子デバイスは、組合せ論理回路の出力を連続的なクロックサイクルでサンプリングするように構成された１つ以上のフリップフロップ（ＦＦｓ）をさらに含む。前記のフリップフロップは本発明では「機能フリップフロップ」と呼ばれ、組み合わせ論理回路の出力で機能信号の状態をサンプリングする。機能フリップフロップのサンプリング出力は、次のクロックサイクルで組合せ論理回路の入力として機能する。
実際には、組合せ論理は入力を処理するのに時間がかかる（出力処理結果まで）。前記の時間は本発明では伝搬遅延と呼ぶ。正確に動作するためには、組み合わせ論理の伝搬遅延は電子デバイスのセットアップ時間とホールド時間の要求に適合する必要がある。そうでないと、機能フリップフロップがエラーした値をサンプリングすることがある（このようなイベントは「タイミング違反」と呼ばれることがある）。正常動作条件（デバイスがサポートするように設計された条件）において、セットアップ時間とホールド時間の要求を満たすと、設計を通して組合せ機能フリップフロップに提供される論理の出力が安定的に正確な処理結果を出すことを保証し、機能フリップフロップが正しくサンプリングすることを保証する。
攻撃の例として、攻撃者は、例えば機能フリップフロップまたは組合せ論理回路にグリッチをを挿入または誘導することによるか、または正常な動作以外に電子デバイスを操作することによって、機能フリップフロップにエラーした値をサンプリングされようとする可能性がある。例えば、クロック周波数、温度または電圧範囲を改竄する。
例えば、ある攻撃のイメージシーンでは、故障注入攻撃により、組合せ論理回路の入力に１つ以上のグリッチ（ｇｌｉｔｃｈ）が発生すると考えると、前記のグリッチは、例えば、１ナノ秒未満の短い電圧スパイク、または任意の適切なグリッチを含むことができる。グリッチは、組合せ論理回路に入り、１つ以上の出力に伝搬することができる。
組合せ論理回路の特定の出力において、伝搬したグリッチの効果が議論された出力をサンプリングする機能フリップフロップのサンプリング時間と偶然に一致した場合、機能フリップフロップがエラー状態をサンプリングする可能性がある。そして、前記のエラー状態は、次のクロックサイクルで組合せ論理回路への入力として使用され、このような場合は、組合せ論理回路に故障をもたらす可能性がある。例えば、故障注入攻撃のシナリオでは、組合せ論理回路を異常状態に強制的にさせることで望ましくない情報が漏れる恐れがある。
攻撃から電子デバイスを保護するために、一部の実施例では、電子デバイスは、１つ以上の他のフリップフロップ（「保護フリップフロップ」とも呼ばれる）と保護ロジックを含む。各保護フリップフロップは、機能フリップフロップの１つと関連しており、対応する機能フリップフロップの出力と同じ組合せ論理回路の出力をサンプリングするように構成されているが、各保護フリップフロップには一定の時間オフセットがある。一般的に、時間オフセットは、組合せ論理またはその他の故障注入によって伝播されるグリッチによって、サンプリング時間の近くの出力（組合せ論理）が不安定性であるため、異なる値が取り込まれる可能性が高いほど、十分長く時間を設定している。
前記の保護ロジックは、機能フリップフロップによってサンプリングされた出力と保護フリップフロップによってサンプリングされた各時間オフセット出力との差を検出するように構成されている。相違が検出されると、保護ロジックは、適切な応答動作を開始するように構成され、例えばアラートが発令される。
本発明は、二重サンプリング方式の様々な実施例を説明する。例えば、時間オフセットは、２つのフリップフロップのうちの１つのデータ（組合せ論理出力）またはクロック信号のいずれかを遅延させることによって達成され得る。一部の実施例では、機能フリップフロップの一部（例えば、１つのラッチ）が保護フリップフロップにコピーされる。一部の実施例においては、保護ロジックは、機能／保護フリップフロップの複数のペアから起こりえる相違を統合する。
一部の実施例において、開示された技術は、機能フリップフロップの選択された一部のみを保護する。いくつかの実施例において、機能フリップフロップと対応する保護フリップフロップは、異なるしきい電圧でサンプリングするように構成されているので、双方のサンプリング時間にグリッチが発生する場合でも、保護フリップフロップまたは機能フリップフロップのいずれかの片方が小さなグリッチを捕捉する。一部の実施例では、保護フリップフロップへの入力は、対応する機能のフリップフロップの入力に対して反転される。
また、本発明にて開示した技術はフリップフロップに限定されず、他の様々な種類の適切な状態サンプリングコンポーネントを使用して実施することが可能。本発明の文脈および特許請求の範囲において、「状態サンプリングコンポーネント」という用語は、組合せ論理回路の出力の現在の状態をサンプリングする任意のコンポーネントを指す。状態サンプリングコンポーネントは、例えば、ラッチ、静的ランダムアクセスメモリ（ＳＲＡＭ）ユニット、または他の適切なタイプの記憶ユニットを含むことができる。明確化するために、以下の説明は、例として主にフリップフロップを参照する。
本発明で説明される他の実施例において、保護ロジックは、組合せ論理回路から選択された信号を受信する。保護ロジックは、１つ以上の信号で、クロックサイクルの予め定義された部分の間に発生する信号不安定性を検出するように構成されており、組合せ論理回路の設計によれば、信号は安定していることが期待される。検出された信号の不安定性に応じて適切な応答動作を開始する。
本発明は、上記技術のいくつかの変形例を説明する。いくつかの実施例では、保護ロジックは検出された信号の不安定性に応じてパルスを発生し、前記のパルスを利用してラッチのデータ入力を駆動する。前記のラッチの出力は応答動作を起動する為に使用される。他の実施例では、保護ロジックは、検出された信号不安定性に応じて修正されたクロック信号を生成し、修正されたクロック信号を用いてフリップフロップのクロック入力を駆動する。フリップフロップ出力は応答動作を起動する為に使用される。例の実施例では、選択された信号は、組合せ論理回路のクリティカルタイミングパス以外のネットワークから取得する。
図１ Ａは本発明の実施例によるデータサンプリングの完全性を検証するための回路の電子デバイス２０のブロック図である。電子デバイス２０は、例えば、開示された技術を使用する故障注入攻撃から保護される安全な不発性メモリデバイスまたは安全な組み込みコントローラを含むことができる。あるいは、電子デバイス２０は、攻撃を防止する必要がある他の適切なタイプの電子デバイスを含むことができる。
通常、必ずしも必要ではないが、電子デバイス２０の各種コンポーネントは、集積回路（ＩＣ）に含まれる。電子デバイス２０は、一般に、指定された機能を実行するための各種の入出力（図示せず）を含む。
本例では、電子デバイス２０は、組合せ論理回路２４を含み、簡潔する為に「組合せ論理」とも呼ぶ。組合せ論理回路２４は、一般に、機能データに対して何かの指定された動作を共に実行する複数の相互接続された論理ステージ（例えば、論理ゲート）を含む。例えば、安全なデバイスでは、組合せ論理回路２４は、暗号化または解読、または安全な署名または検証などの暗号操作の一部または全部を実行することが可能。しかしながら、一般的に、開示された技術は、他の適切な機能を実行する任意の他の適切なタイプの組合せ論理と共に使用することができる。組合せ論理回路２４は、処理の為の機能データを受信するための１つ以上の入力と、処理結果を出力するための１つ以上の出力とを含む。
電子デバイス２０は、１つまたは複数のデュアルサンプリングのフリップフロップ回路（ｄｕａｌ－ｓａｍｐｌｉｎｇ ＦＦ、ＤＦＦ）２８をさらに含む。各フリップフロップ回路２８は、すべてのクロックサイクルで組合せ論理回路２４のそれぞれの出力をサンプリングする。各フリップフロップ回路２８のサンプリングされた出力は、次のクロックサイクルにおいて、組合せ論理回路２４と対応する入力として使用される。各フリップフロップ回路２８はクロック信号（ＣＫ）をサンプリングクロックとする。前記のクロック信号は、適切なクロック生成回路によって生成され、クロックツリー論理４０（ｃｌｏｃｋ ｔｒｅｅ ｌｏｇｉｃ）によって提供される。クロックツリー論理はクロックルート（ｃｌｏｃｋ ｒｏｏｔ）に接続できる。
図１Ａの底部の差し込み図は、各フリップフロップ回路２８の内部構成を示すものである。フリップフロップ回路２８によりサンプリングされた組合せ論理回路２４の出力は、Ｄｉｎと表す。組合せ論理回路２４への入力としてフィードバックされるフリップフロップ回路２８のサンプリング出力はＱｏｕｔと表現する。
実施例において、フリップフロップ回路２８は、機能フリップフロップ３２Ａと保護フリップフロップ３２Ｂとを含む。本実施例では、２つの前記のフリップフロップは遅延フリップフロップであるが、前記の実施例以外に他の適切なタイプのフリップフロップで代替使用することができる。機能フリップフロップ（ＤＦＦ）３２Ａは、各ＣＫ周期にＱｏｕｔを生成するようにＤｉｎをサンプリングするように構成されている。保護フリップフロップ（ＤＦＦ）３２Ｂは、Ｄｉｎの遅延レプリカをサンプリングするように構成されている。
前記の例では、フリップフロップ回路２８は、Ｄｉｎを所定の時間オフセットだけ遅延させる遅延要素３６を含む。保護フリップフロップ３２Ｂは、遅延素子（ＤＬＹ）３６の出力において、遅延Ｄｉｎをサンプリングする。機能フリップフロップ３２Ａおよび保護フリップフロップ３２Ｂは、同じクロック信号（ＣＫ）をサンプリングクロックとして用いている。前記したように、遅延要素３６の遅延は、通常では、機能フリップフロップ３２Ａおよび保護フリップフロップ３２Ｂが攻撃が発生したときに異なる値を取り込むように十分に長く設定される。一方、長い遅延要素は面積を占有し、遅延によってフリップフロップ回路のセットアップ時間またはホールド時間のマージンを減少する為、過剰な遅延は回避されるべきである。実施例において、遅延要素３６の遅延は０．５～３ナノ秒の範囲内であり、他の任意の適切な遅延値を使用してもよい。
排他的論理和（ＸＯＲ）ゲート４４は、機能フリップフロップ３２Ａと保護フリップフロップ３２Ｂのサンプリング出力（Ｑ）との間で論理ＸＯＲ演算を実行する。ＸＯＲゲート４４の出力はアラート信号として使用される。
前記のＤｉｎ上にグリッチがない場合、機能フリップフロップ３２Ａと保護フリップフロップ３２Ｂのサンプリング出力は同じであるため、アラート信号は低レベルのままである。Ｄｉｎがフリップフロップのサンプリング時間の直前に（遅延要素３６よりも遅延が短い）変更されると、通常では、機能フリップフロップ３２Ａと保護フリップフロップ３２Ｂの片方は、変更後の値をサンプリングし、もう他方のフリップフロップは変更前の値をサンプリングする。前記の二つのフリップフロップ器が同じ値をサンプリングすると、警報信号は低レベルに保たれる。機能フリップフロップ３２Ａと保護フリップフロップ３２Ｂが異なる値をサンプリングすると、アラート信号は高くなり、データサンプリングの完全性が損なわれることを示す。したがって、前記の例では、ＸＯＲゲート４４は、機能フリップフロップ３２Ａと保護フリップフロップ３２Ｂのサンプリング出力との違いを検出する保護ロジックとして使用される。
図１Ａの例では、保護フリップフロップ（３２Ｂ）によってサンプリングされたデータ信号（Ｄｉｎ）に遅延が印加され、機能フリップフロップ（３２Ａ）が遅延していないデータ信号（Ｄｉｎ）をサンプリングする。しかしながら、代わりに、機能フリップフロップ（３２Ａ）によってサンプリングされたデータ信号に遅延を適用してもよく、この場合、保護フリップフロップ（３２Ｂ）は遅延していないデータ信号をサンプリングする。
図１Ａの例では、すべての機能フリップフロップは、それぞれの保護フリップフロップによって保護されている。代替する実施例においては、このようにして、機能フリップフロップの選択されたサブセットのみが前記の方法に保護される。
本発明の実施例では、 図１Ｂは相対的な遅延を有するフリップフロップ（ＦＦｓ）のペアを使用して、データサンプリングの完全性を検証するための代替フリップフロップ回路のブロック図である。図１Ｂの回路は、前記の図１Ａのフリップフロップ器回路２８の代わりに使用することが可能。本実施例は、時間オフセットがデータ信号の代わりにクロック信号を遅延させることによって達成されるという点で図１Ａの実施例とは異なる。
図１Ｂの実施例では、機能フリップフロップ３２Ａおよび保護フリップフロップ３２Ｂは、非遅延データ信号Ｄｉｎをサンプリングする（組合せ論理回路２４の出力の１つ）。遅延要素３６は、クロック信号（ＣＫ）を遅延させるように構成される。機能フリップフロップ３２Ａは、遅延していないクロック信号で提供され、保護フリップフロップ３２Ｂは、遅延したクロック信号（遅延要素３６の出力）によってク提供される。代替の実施例では、機能性フリップフロップ３２Ａは、遅延したクロック信号をそのサンプリングクロックとして使用することができ、この場合、保護フリップフロップ３２Ｂは、非遅延のクロック信号をそのサンプリングクロックとして使用する。
一部の実施例では、保護されたフリップフロップ構造のセット、例えば図１Ｂおよび図２Ｂの構造に対して、遅延されたクロックが一度に生成される。つまり、単一の遅延要素３６は、複数の保護されたフリップフロップに役立つすることができる。
場合によっては、ＸＯＲゲート４４に出力されるタイミング伝搬の違い（正しい回路動作中でも）により、アラート信号は機能フリップフロップ３２Ａ信号Ｑと保護フリップフロップ３２Ｂ信号Ｑの遷移時間の前後で瞬時に判定されることがある。したがって、いくつかの実施例では、付加的なフリップフロップでアラーム信号をサンプリングして、前記のグリッチをフィルタリングして誤ったアラートを防ぐ。
図２Ａは、本発明の他の実施例による、データサンプリングの完全性を検証するためのフリップフロップ回路４８のブロック図である。フリップフロップ回路４８は、例えば、図１Ａのフリップフロップ回路２８の代わりに、電子デバイス２０において使用されてもよい。前記の実施例および以下の図２Ｂの実施例は、対応する保護状態サンプリングコンポーネントを実現するために、機能状態サンプリングコンポーネント全体をコピーすることは必須ではないことを示している。
図２Ａの例では、機能状態サンプリングコンポーネントは１つのフリップフロップを含み、前記のフリップフロップは、第１ラッチＬ１と第１ラッチＬ１に駆動される第２ラッチＬ２の２つのラッチを含む。第１ラッチＬ １は、データ信号Ｄ（組合せ論理回路２４の出力の１つ）をサンプリングする。第２ラッチＬ ２は、第１ラッチＬ １の出力をサンプリングし、回路４８のサンプリングされた出力Ｑを出力する。第１ラッチＬ １のイネーブル（Ｅ）入力は、クロック信号の反転形式で駆動される。第２ラッチＬ ２のイネーブル入力は、クロック信号の２次反転バージョンで駆動される。
本例では、保護状態サンプリングコンポーネントは、Ｌ １１と表されるラッチを含む。ラッチＬ １１は、第１ラッチＬ １と同じ（反転）のクロック信号によってイネーブルされ、データ信号Ｄの遅延レプリカをサンプリングする。データ信号の遅延レプリカは、遅延要素３６によって生成される。ＸＯＲゲート４４は、第１ラッチＬ １およびラッチＬ １１のサンプリングされた出力をＸＯＲ計算する。ＸＯＲゲート４４の出力はアラート信号として使用される。
図２Ａの例では、ＸＯＲゲート４４は、機能および保護状態サンプリングコンポーネントのサンプリング出力の相違を検出する保護ロジックとして使用される。
図２Ｂは、本発明の他の実施例によって、データサンプリングの完全性を検証するためのフリップフロップ回路５６の概略的に示すブロック図である。フリップフロップ回路５６は、例えば、上の図１Ａのフリップフロップ回路２８の代わりに、電子デバイス２０において使用することが可能。本実施例では、図２Ａの実施例とは異なり、データ信号ではなくクロック信号を遅延させることによって時間オフセットを実現する。
図２Ｂの実施例では、第１のラッチＬ１およびラッチＬ１１は、非遅延データ信号Ｄをサンプリングする（組合せ論理回路２４の出力の１つ）。遅延要素３６は、（反転された）クロック信号を遅延させるように構成される。第１ラッチＬ１は、非遅延（反転）クロック信号によってイネーブルが、ラッチＬ１１は遅延（反転）クロック信号（遅延要素３６の出力）によってイネーブルされる。代替の実施例では、第１ラッチＬ１は、遅延（反転）クロック信号によってイネーブルされるが、ラッチＬ１１は、非遅延（反転）クロック信号によってイネーブルされる。
図２Ａ及び図２Ｂにおいて、ラッチＬ １１は、クロック信号（ＣＬＫ）が高レベルである場合にのみ出力を安定に保ち、誤ったアラート検出をフィルタリングする為、例えば、クロック信号（ＣＬＫ）の下降したエッジによってアラートをサンプリングすることができる。複数のアラーム信号は、例えば、ＯＲゲートなどで統合し、１つのサンプリングコンポーネントを一グループアラート信号に使用することが可能。
図１Ａ、図１Ｂ、図２Ａおよび図２Ｂが示す電子デバイスおよび回路の構成は、単に概念の明確化のために描いた例である。代替の実施例では、他の任意の適切な構成を使用することができる。
例えば、前記の実施例において、機能状態サンプリングコンポーネントと対応する保護状態サンプリングコンポーネントは、同じしきい電圧でデータ信号をサンプリングする。代替の実施例では、機能状態サンプリングコンポーネントは、対応する保護状態サンプリング素子よりも低いしきい電圧を有するように構成されてもよい。
一部の実施例では、図１Ａ、図１Ｂ、図２Ａおよび図２Ｂのいずれかの説明した実施例は、従来のフリップフロップユニットの代わりに、単一のライブラリセルとして実施することができる。他の実施例では、これらの回路は、別のデバイスとして実装されてもよい（図に示してる通り）。
機能フリップフロップと保護フリップフロップがサンプリングするデータとの間に相対的な遅延を挿入することに関する開示された任意の技術において、遅延を保護フリップフロップのサンプリングされるデータ信号の保護（この場合、機能フリップフロップは非遅延データ信号に対応）または機能フリップフロップにサンプリングされるデータ信号（この場合、保護フリップフロップは遅延していないデータ信号をサンプリングする）。
複数の組合せ論理ネットで信号の不安定性を検出する攻撃検出。図３Ａ及び図３Ｂは、本発明の実施例にある保護論理回路の電子デバイスの保護デバイスであり、保護論理回路は組合せ論理ネットから取得した信号の中から信号の不安定性でデータの完全性を検証する。
図３Ａの例とされてる回路は、組合せ論理回路から来た複数の選択された信号を統合する。図３Ｂの保護論理回路は、組合せ論理回路の設計によれば、信号が安定であることが期待されクロックサイクルの所定の部分内での信号の不安定性が発生するか否かを検査する。本発明の文脈では、「信号が不安定」と「信号の変化」という用語は、ある論理状態から別の論理状態への遷移、すなわち「低い」から「高い」またはその逆への遷移を指す。
図３Ａに示すように、フリップフロップ６２は、組合せ論理回路２４の出力をサンプリングする。各フリップフロップ６２は、クロックサイクルごとに合成論理回路２４のそれぞれの出力をサンプリングし、各フリップフロップ６２のサンプリング出力をフリップフロップの対応する入力として用いる。次のクロックサイクルにおける組合せ論理回路２４。各フリップフロップ６２は、ＣＫと表されるクロック信号によって供給され、このクロック信号は適切なクロック発生回路によって生成され、クロックツリー論理４０によって提供される。典型的な回路も入力および出力を有するが、簡略化のために図では省略する。
また、保護ロジックは、ＸＯＲゲート６０を含み、ＸＯＲゲート６０は組合せ論理２４からの複数の信号の間で論理ＸＯＲを実行し、論理「ＸＯＲ」の出力を生成するようにする。また、前記のデバイスは、クロックツリー論理４０から「パルス」を表す制御信号を出力する。前記のパルス信号は、クロック信号から導出され、且つクロックサイクルの「ＸＯＲ」出力信号（ＸＯＲゲート６０）の一部は所定のフリップフロップ６２で安定的にサンプリングされることを定義。前記の信号は、禁止された時間ウィンドウ内でＸＯＲ信号に変化が生じたか否かを検出する為に、図３Ｂおよび図３Ｃの回路にて使用することが可能。例えば、機能状態サンプリングコンポーネントのサンプリング時間に関連して、または、クロック信号の周期性を有する他の任意の適切な基準時間に対して、クロック周期の一部を定義してもよい。
図３Ｂの回路は、図３Ａの回路から統合されたＸＯＲ信号と「パルス」信号を受信する。遅延要素６４の遅延は、遅延ＸＯＲ信号によってＤＬＹ１として表す。ＸＯＲゲート６８は、統合されたＸＯＲ信号の遅延レプリカおよび非遅延レプリカをＸＯＲする。ＡＮＤゲート（ＡＮＤ ｇａｔｅ）７６は、ＸＯＲゲート６８の出力と「パルス」信号との間に論理ＡＮＤを生成する。ＡＮＤゲート７６の出力はラッチ７２（または他の適切な保護状態サンプリングコンポーネント）の「ＳＥＴ」データ入力を設定する。ＮＯＴゲート（ＮＯＴ ｇａｔｅ）８０は、「パルス」信号を反転させ、ラッチ７２の「ＲＥＳＥＴ」入力を否定の「パルス」信号で駆動する。ラッチ７２の出力はアラート信号とする。
前記の構成では、アラート信号は（ｉ）１つ以上の組合せ論理２４の出力に変化（または他の信号が検出された場合、図４が示すように）、および（ｉｉ）前記の変化がデータ信号（組合せ論理回路２４の出力）が安定していることが必要である時間間隔において、前記の場合のみ高くなる。
図３Ｃは、本発明の実施例による図３Ｂの保護論理回路の代替的な実施例を概略的に示すブロック図である。上記の図３Ｂでは、ラッチ７２は、各クロックサイクルごとに定期的にリセットされ、すなわち、アラーム信号がクリアされ、グリッチ検出プロセスがサイクルごとに自動的に繰り返される。図３Ｃでは、グリッチが検出されると、アラート信号は外部の「ＲＥＳＥＴ」信号が有効になるまで高いレベルに維持される。
図３Ａ～３Ｃは単に例としてのみ示されている。代替の実施例では、任意の他の適切な統合案を使用することが可能。
図４は、本発明の実施例にある電子デバイス８１のブロック図であり、前記の電子デバイス８１は、クリティカルタイミングパスから外れている複数の組合せ論理ネットを用いてデータのサンプリングの完全性を検証する回路を備えている。組合せ論理回路２４がいくつかの部分に分割されて示されている（楕円形として描かれている）。組合せ論理回路２４を介したクリティカルタイミングパスは破線のクリティカルタイミングパス８４で示している。
本例では、Ｎ１、Ｎ２とＮ３で示されている３つのネットを選択して保護する。保護ロジックの一部と考えられるＸＯＲゲート８２は、ネットＮ１、Ｎ２、Ｎ３から取得された信号をＸＯＲする。ＸＯＲゲート８２の出力は、前記の図３Ｂまたは図３Ｃの回路または図５～７のような保護回路に入力されるＸＯＲ信号として使用される。ＸＯＲゲート８２の役割は、前記の図３ＡのＸＯＲゲート６０と同様である。
様々な実施例において、電子デバイス８１の任意の適切なネットを選択して保護することができる。特に、クリティカルタイミングパス８４以外のネットを選択することが有利である。前記の選択により，保護スキームによるセットアップ時間および／またはホールド時間のマージンの減少が許容される。保護スキームは、電子デバイス８１の全体的な性能（例えば、達成可能な最大クロックレート）を低下させない。
図３Ａ－３Ｃに示される電子デバイスおよび回路の構成は、単に概念を明確にするために描いた例である。代替の実施例では、他の任意の適切なものが使用されてもよい。
例えば、前記の例示的な回路は、組合せ論理回路２４の複数のネットから信号を収集しているが、開示されたされた技術は単一ネットにも適用可能。後者の場合は、ＸＯＲゲート６０を省略することができる。
様々な実施例において、前記の様々な回路によって生成された「アラート」信号は、グリッチをサンプリングしたことが検出されたときに起動または実行するために使用され得る。例えば、電子デバイス２０は、ホストまたは人間のユーザにアラートを発信し、一部または全部のデバイス回路または機能をオフにしたり、敏感なデータを消去することができる。
図５および図６は、本発明の実施例において、クロックゲーティングを使用してデータサンプリングの完全性を検証するための保護論理回路を概略的に示すブロック図である。図５および図６の回路は、前記の図３Ｂおよび図３Ｃと同様である。それらは、組合せ論理回路２４の選択されたネットにおける信号不安定性（例えば、グリッチ）を検出、前記の不安定性は信号が安定していると予想されるクロックサイクルの一部の間にて発生する。時系列周期の一部で発生し、それらの信号は安定であることが期待される。しかしながら、図３Ｂ及び図３Ｃとは異なり、図５及び図６は、フリップフロップのデータ入力ではなくフリップフロップのクロックゲーティング入力によりアラームをトリガする。
図５を参照する。図５の回路はＸＯＲゲート９０を含み、ＸＯＲゲート９０は選択された出力および／または組合せ論理回路２４の内部ネットから取得された２つ以上の信号の間で論理的ＸＯＲを実行して、統合された「ＸＯＲ」出力を生成する。本例では、「１」、「２」と「３」を示される３つの信号を例示しているが、開示された技術は、他の適切な数の信号とともに使用することが可能。以下の図７は、多数のネットから取得された多数の信号を処理するための他のスキームをさらに提供する。
遅延要素６４の遅延は、遅延ＸＯＲ信号でＤＬＹ１と示される。ＸＯＲゲート６８は、ＸＯＲ信号の遅延レプリカと非遅延レプリカをＸＯＲ計算する。インバータ（ＮＯＴゲート）９４は、ＸＯＲゲート６８の出力を反転する。これまでの回路は「信号変化検出器」と見なすことができ、選択されたネットワークの１つ（「１」、「２」、または「３」）に信号変化（例えば攻撃によるグリッチ）が発生するたびに、インバータ９４は、長さがＤＬＹ１のパルスを出力する。
本実施例では、クロック信号（ＣＬＫ）が低い（「０」）時に検出された信号の変化が発生した場合にのみ、アラームをトリガするべきである。本実例では、「低」から「高」（クロック上昇）へのクロック遷移上でサンプリングを行うことを前提にする。正常の動作では、クロックが「低」の時は安定している信号を選択する必要がある。
関心のある信号の変化だけを検出するために、ＯＲゲート９８は、インバータ（ＮＯＴゲート）９４の出力とクロック信号（ＣＬＫ）（適切なクロック発生回路によって発生成）との間の論理ＯＲを出力する。ＯＲゲート９８の出力における信号は、本発明では修正されたクロック信号と称される。前記の修正されたクロック信号は、保護フリップフロップ１０２のにクロッキングとして使用される。保護フリップフロップ１０２のデータ入力（Ｄ）は常に「高い」に設定されている。通常、リセット時にはＲＳＴ線を使用して保護フリップフロップ１０２を「０」に起動する。
保護フリップフロップ１０２の出力（Ｑ）（「ＴＯＧＧＬＥ（トグル）」と示される）は、以下のように攻撃を検出する為に用いられ、ＯＲゲート９８の出力（したがって、保護フリップフロップ１０２のクロックＣＫ）は、クロック信号（ＣＬＫ）を含む。さらに、クロック信号（ＣＬＫ）が「低」である際に、選択されたネットワークの１つ（「１」、「２」または「３」）に信号の変化が発生すると（例えば、攻撃によるグリッチ）、スペアパルス長さＤＬＹ １の「０」がＯＲゲート９８の出力に現れる（これにより、保護フリップフロップ１０２のクロックＣＫに生じる）。実際には、図５の例では、通常動作条件において、ＯＲゲート９８の出力は常に「高い」を維持し、クロックの変換は予想されない。そのため、クロックの上昇エッジは攻撃の指示として使用可能。
正常条件（すなわち、ネットワーク「１」、「２」、および「３」が時系列信号（ＣＬＫ）において、「低い」の時に信号が変化しない場合）では、保護フリップフロップ１０２のＴＯＧＧＬＥ（トグル）出力は常に「低い」である。クロック信号（ＣＬＫ）が「低」である場合、ネット「１」、「２」および「３」のうちの１つ以上で信号が変化した場合、保護フリップフロップ１０２のＴＯＧＧＬＥ（トグル）出力は「高」に変換される。このため、ＴＯＧＧＬＥ（トグル）は、疑わしい攻撃を示すアラート信号として利用できる。
一部の実施例では、上記の回路は複数回繰り返され、その中の各回路は組合せ論理回路２４の異なるセットのいネットを処理する。ＯＲゲート１０４は、複数の回路のＴＯＧＧＬＥ（トグル）出力のＯＲを取る。ＯＲゲート１０４の出力はアラーム信号として使用される。
図６を参照すると、図６の回路は、保護フリップフロップ１０２のクロックＣＫをゲーティングする方式は前記の図５の回路と似ている、すなわち、ＸＯＲゲート９０の間のＸＯＲゲート６０を含む回路の部分において同様である。図５の回路と異なる部分は、図６において、保護フリップフロップ１０２の出力（Ｑ）は、インバータ（ＮＯＴゲート）１１０を介して保護フリップフロップ１０２のデータ入力（Ｄ）にフィードバックされる。図５を参照すると、正常の条件（すなわち、ネット「１」、「２」、および「３」の信号がクロック信号（ＣＬＫ）が「低い」の時に変化がない場合）では、保護フリップフロップ１０２のＴＯＧＧＬＥ（トグル）出力は常に「低い」である。クロック信号（ＣＬＫ）が「低」である時に、ネット「１」、「２」および「３」のうちの１つ以上で信号が変化した場合、保護フリップフロップ１０２のＴＯＧＧＬＥ（トグル）出力は「高」に変遷する。したがって、ＴＯＧＧＬＥ（トグル）は疑わしい攻撃を示すアラート信号として利用できる。
図６の代わりに、インバータ（ＮＯＴゲート）９４を省略することができる。前記の代替として、保護フリップフロップ１０２のＴＯＧＧＬＥ（トグル）出力は、保護フリップフロップ１０２のＣＫの各クロックパルス上でトグルする（極性は「高」と「低」の間で反転する）。
正常の場合（すなわち、ネットワークが「１」、「２」と「３」の信号がクロック信号（ＣＬＫ）が「低い」の時に変化がない場合）、保護フリップフロップ１０２のＴＯＧＧＬＥ（トグル）出力は、クロック信号（ＣＬＫ）の周期ごとにトグルする。さらに、クロック信号（ＣＬＫ）が「低」である時に、ネット「１」、「２」および「３」のうちの１つ以上で信号が変化した場合、保護フリップフロップ１０２のＴＯＧＧＬＥ（トグル）出力はトグルされる（余分のパルスが発生するため）。ＸＯＲゲート６８の出力は、ＣＫに伝搬される。ＴＯＧＧＬＥ（トグル）信号の定期的なトグルバターンの前記の変更は、攻撃の検出に利用できる。
同様に図６の代替（インバータ（ＮＯＴゲート）１１０を省略したものを含む）において、前記の回路は複数回繰り返され、各回路は組合せ論理回路２４の異なる組のネットを処理する。ＸＯＲゲート１０６は、複数の回路のＴＯＧＧＬＥ（トグル）出力をＸＯＲすることができる。次に、ＸＯＲゲート１０６の出力は、アラート信号として利用できる。
図７は、本発明の実施例による、クロックゲーティングを使用してデータサンプリングの完全性を検証する回路を概略的に示すブロック図である。図７の回路は、複数のクロックゲート収集ブロック１１４を含む。各ブロック１１４の構成は、上の図５または図６の回路のクロックゲーティング部分と似ている（ＸＯＲゲート９０とまたはＯＲゲート９８の間の回路部分ではあるが、保護フリップフロップ１０２はない）。
ＡＮＤゲート１１８は、複数のブロック１１４の出力の論理積を出力し、ＡＮＤゲート１１８の出力は、単一の保護フリップフロップ１０２のＣＫ入力にクロックするために使用される。図７の統合スキーム方式は、フリップフロップの数を減らすため、ダイ面積において効率的である。
例えば、図７の回路は、図６のフリップフロップスキームを使用する（フリップフロップ１０２の出力Ｑは、インバータ（ＮＯＴゲート）１１０を介して入力Ｄにフィードバックされる）。しかしながら、代替として、図５のスキーム（フリップフロップ１０２入力Ｄが一定に保持される）も使用することが可能。図６の代替構成インバータ（ＮＯＴゲート）１１０が省略される場合、ＡＮＤびゲート１１８は、ＯＲゲートに置き換えられるべきである。
図５～７に示す電子デバイスおよび回路の構成は、概念的に明確にする為に描いた構成例である。代替とする実施例では、他の任意の適切なものが使用することが可能。
例えば、前記したように、図５～７は、「低」から「高」（クロック上昇）へのクロック変遷をサンプリングする回路に適用する。つまり、クロックが「低」の時に信号が安定していると期待される。但し、この選択は単なる例示である。開示された回路は、「高」から「低」（クロック低下）へのクロック変遷をサンプリングする回路での作動に直接的な方法で適用させることができ、クロックが「高」の時には信号が安定であることが期待される。
別の例として、図５および図６は、組合せ論理回路２４の複数のネットから信号を収集するが、開示された技術は、単一のネットにも適用される。後者の場合は、ＸＯＲゲート９０を省略することができる。
様々な実施例において、任意の適切なハードウェアを使用して、開示された電子デバイスおよび回路を実現することができる。例えば、１つ以上の個別構成要素、１つ以上の特定アプリケーション集積回路（ＡＳＩＣｓ）および／または１つ以上のフィールドプログラマブルゲートアレイ（ＦＰＧＡｓ）が使用される。
したがって、実施例は、本発明の技術思想及び特徴を説明するために例とするもので、技術分野に通常の知識を有する者に本発明の内容を理解させ実施させることができるようにする目的であり、本発明の範囲を限定することは意図していない。実施例は、その他の様々な形態で実施されることが可能であり、考案の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施例やその変形は、考案の範囲や要旨に含まれると同様に、特許請求の範囲に記載された考案とその均等の範囲に含まれるものである。
２０、８１：電子デバイス
２４：組合せ論理回路
２８、４８、５６：フリップフロップ回路
３２ Ａ：機能フリップフロップ
３２ Ｂ、１０２：保護フリップフロップ
３６、６４：遅延要素
４０：クロックツリー論理
４４、６０、６８、８２、９０、１０６：ＸＯＲゲート
６２：フリップフロップ
７２：ラッチ
７６、１１８：ＡＮＤゲート
８０：ＮＯＴゲート
８４：クリティカルタイミングパス
９４、１１０：インバータ（ＮＯＴゲート）
９８、１０４：ＯＲゲート
１１４：クロックゲート取集ブロック
Ｄ：データ信号
Ｌ １：第１ラッチ
Ｌ １１：ラッチ
Ｌ ２：第２ラッチ
Ｑ：出力

Claims (10)

  1. 周期的なクロックサイクルを有するクロック信号を生成するようなクロック生成回路と、
    複数の内部ネットと１つ以上の出力を含む組合せ論理回路と、
    組み合わせ論理回路のそれぞれの出力をクロック信号に従って周期的にサンプリングするように構成された１つ以上の機能状態サンプリングコンポーネントと、
    保護ロジックと、を備え
    前記保護ロジックは、
    組合せ論理回路の内部ネットまたは出力から１つ以上の信号を受信し、
    １つ以上の受信信号において、組合せ論理回路の設計に従って信号が安定であると予想される、周期的クロックサイクルの所定の部分の間に発生する信号不安定性を検出し、検出された信号の不安定性に応じて応答動作を開始する
    ことを特徴とする電子デバイス。
  2. 前記保護ロジックは、パルスを表す制御信号を受信するように構成され、
    前記制御信号は、
    前記クロック信号から導出され、且つ前記クロック信号のサイクル性を有する基準時間又はサンプリング時間に基づいて前記クロックサイクルの所定の部分を定義し、前記信号が安定であると予想され、且つ前記制御信号を用いて周期なクロックサイクルの予め定義された部分で信号不安定性が発生することを検出する請求項１に記載の電子デバイス。
  3. 前記保護ロジックは、
    前記検出された信号不安定性に応じてパルス発生させ、保護状態サンプリングコンポーネントのデータ入力を前記パルスで駆動し、且つ保護状態サンプリングコンポーネントの出力に応じて応答動作を開始する請求項１に記載の電子デバイス。
  4. 前記保護ロジックは、
    検出された信号の不安定性に応じて修正されたクロック信号を生成し、前記修正されたクロック信号で保護状態サンプリングコンポーネントのクロック入力を駆動し、且つ保護状態サンプリングコンポーネントの出力に応じて応答動作を開始し、
    前記修正されたクロック信号は、前記受信された信号と前記クロック信号によって生成される請求項１に記載の電子デバイス。
  5. 前記保護ロジックは、前記組合せ論理回路のクリティカルタイミングパス以外の各内部ネットワークから信号を受信する請求項１に記載の電子デバイス。
  6. 保護ロジックで実行される方法であって、
    複数の内部ネットワークと１つ以上の出力を有する組合せ論理回路を保護する、周期的なクロックサイクルを有するクロック信号が前記出力に対してサンプリングする方法であって、
    前記組合せ論理回路の内部ネットワークまたは出力から１つ以上の信号を受信することと、
    前記１つ以上の信号から、周期的なクロックサイクルの予め定義された部分の間に発生する信号不安定性の検出を行うことと、
    検出された信号不安定性に応じて応答動作を開始することと、
    を含むことを特徴とする方法。
  7. パルスを表す制御信号を受信し、前記クロック信号から導出され、且つ前記クロック信号のサイクル性を有する基準時間又はサンプリング時間に基づいて前記クロックサイクルの所定の部分を定義し、前記信号が安定であると予想され、且つ前記制御信号を用いて周期なクロックサイクルの予め定義された部分で信号不安定性が発生することを検出する請求項６に記載の方法。
  8. 前記応答動作を開始することは、
    検出された信号不安定性に応じてパルスを発生させ、保護状態サンプリングコンポーネントのデータ入力をパルスで駆動し、且つ保護状態サンプリングコンポーネントの出力に応じて応答動作を開始することを含む
    請求項６に記載の方法。
  9. 前記応答動作を開始することは、
    検出された信号不安定性に応じて修正されたクロック信号を生成し、修正されたクロック信号で保護状態サンプリングコンポーネントのクロック入力を駆動し、且つ保護状態サンプリングコンポーネントの出力に応じて応答動作を開始することを含み、
    前記修正されたクロック信号は、前記受信された信号と前記クロック信号によって生成される請求項６に記載の方法。
  10. 前記信号の受信は、組合せ論理回路のクリティカルタイミングパス以外の各内部ネットワークから１つ以上の信号を受信する請求項６に記載の方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11520940B2 (en) * 2020-06-21 2022-12-06 Nuvoton Technology Corporation Secured communication by monitoring bus transactions using selectively delayed clock signal
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US20230077386A1 (en) * 2021-09-10 2023-03-16 Arm Limited Attack Detector Architecture
US20230179206A1 (en) * 2021-12-07 2023-06-08 Mediatek Inc. Clock gating cells

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110004813A1 (en) 2009-07-06 2011-01-06 Vikas Chandra Low overhead circuit and method for predicting timing errors
WO2013005313A1 (ja) 2011-07-06 2013-01-10 三菱電機株式会社 信号処理装置
JP2014038294A (ja) 2012-08-20 2014-02-27 Waseda Univ 故障攻撃検出回路および暗号処理装置
CN105391542A (zh) 2015-10-22 2016-03-09 天津大学 用于集成电路检测电磁故障注入攻击探测方法及探测器
US20170344438A1 (en) 2016-05-24 2017-11-30 Virginia Polytechnic Institute And State University Microprocessor fault detection and response system

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS592057B2 (ja) 1979-02-07 1984-01-17 株式会社日立製作所 エラ−訂正・検出方式
US5493242A (en) 1993-06-30 1996-02-20 Vlsi Technology, Inc. Status register with asynchronous read and reset and method for providing same
DE19529434B4 (de) 1995-08-10 2009-09-17 Continental Teves Ag & Co. Ohg Microprozessorsystem für sicherheitskritische Regelungen
US7428694B2 (en) 2004-03-02 2008-09-23 Stmicroelectronics S.A. Device for protection against error injection into a synchronous flip-flop of an elementary logic module
US7590880B1 (en) * 2004-09-13 2009-09-15 National Semiconductor Corporation Circuitry and method for detecting and protecting against over-clocking attacks
TWI323562B (en) * 2007-01-25 2010-04-11 Realtek Semiconductor Corp A delay stage selecting circuit and a related method thereof
EP1993057B1 (fr) 2007-05-18 2010-10-20 STMicroelectronics (Rousset) SAS Détection d'une perturbation d'état d'une bascule d'un circuit électronique
TWI388123B (zh) * 2008-02-28 2013-03-01 Japan Display West Inc 相位偵測器，相位比較器及時脈同步裝置
US8042010B2 (en) * 2008-10-22 2011-10-18 Synopsys, Inc. Two-phase clock-stalling technique for error detection and error correction
FR2946787A1 (fr) 2009-06-16 2010-12-17 St Microelectronics Rousset Procede de detection d'une attaque par injection de faute d'un dispositif de memoire, et dispositif de memoire correspondant
US7977965B1 (en) 2010-03-12 2011-07-12 International Business Machines Corporation Soft error detection for latches
TWI452828B (zh) * 2011-04-19 2014-09-11 Univ Nat Taiwan 時脈產生裝置
US9122891B2 (en) * 2013-08-12 2015-09-01 Microsoft Technology Licensing, Llc Functional timing sensors
TWI542156B (zh) * 2014-05-09 2016-07-11 瑞昱半導體股份有限公司 時脈資料回復電路與方法以及等化訊號分析電路與方法
US9523736B2 (en) * 2014-06-19 2016-12-20 Nuvoton Technology Corporation Detection of fault injection attacks using high-fanout networks
US9397663B2 (en) * 2014-07-22 2016-07-19 Winbond Electronics Corporation Fault protection for high-fanout signal distribution circuitry
US10013581B2 (en) * 2014-10-07 2018-07-03 Nuvoton Technology Corporation Detection of fault injection attacks
TWI550291B (zh) * 2014-11-19 2016-09-21 華邦電子股份有限公司 積體電路及其錯誤檢測方法
CN105701422B (zh) * 2014-11-27 2018-11-09 华邦电子股份有限公司 集成电路及其错误检测方法
CN105337609B (zh) * 2015-12-02 2018-07-20 上海兆芯集成电路有限公司 延迟锁定回路
TWI637186B (zh) * 2017-03-28 2018-10-01 奇景光電股份有限公司 異常時脈偵測方法及其電路
US10289840B2 (en) * 2017-06-02 2019-05-14 Silicon Laboratories Inc. Integrated circuit with tamper protection and method therefor
EP3506548A1 (en) 2017-12-27 2019-07-03 Secure-IC SAS Quantitative digital sensor
US10224936B1 (en) * 2018-01-30 2019-03-05 Realtek Semiconductor Corp. Self-calibrating frequency quadrupler circuit and method thereof
US10305479B1 (en) 2018-06-12 2019-05-28 Nxp B.V. Fault attack protection against synchronized fault injections
US10649487B2 (en) * 2018-07-05 2020-05-12 Microchip Technology Incorporated Fail-safe clock monitor with fault injection
US11263322B2 (en) 2018-08-27 2022-03-01 Infineon Technologies Ag Secure x-modular redundancy
TWI670939B (zh) * 2018-12-03 2019-09-01 新唐科技股份有限公司 具有校正功能的延遲線電路及其校正方法
US11355457B2 (en) 2019-06-19 2022-06-07 Nxp B.V. Fully digital glitch detection mechanism with process and temperature compensation

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110004813A1 (en) 2009-07-06 2011-01-06 Vikas Chandra Low overhead circuit and method for predicting timing errors
WO2013005313A1 (ja) 2011-07-06 2013-01-10 三菱電機株式会社 信号処理装置
JP2014038294A (ja) 2012-08-20 2014-02-27 Waseda Univ 故障攻撃検出回路および暗号処理装置
CN105391542A (zh) 2015-10-22 2016-03-09 天津大学 用于集成电路检测电磁故障注入攻击探测方法及探测器
US20170344438A1 (en) 2016-05-24 2017-11-30 Virginia Polytechnic Institute And State University Microprocessor fault detection and response system

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