JP2002535793A - 集積回路上の機密モジュールの統合 - Google Patents
集積回路上の機密モジュールの統合Info
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- G06F21/86—Secure or tamper-resistant housings
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Abstract
(57)【要約】
【課題】 集積回路上の機密モジュールの統合
【解決手段】 集積回路は保護を必要とする機密論理を備える。機密保障論理はこの機密論理を保護する。機密保障論理は危険な状態の発生を監視する複数の保護モジュールを備える。各保護モジュールは異なるタイプの危険な状態を監視する。各保護モジュールは自身と関連する危険な状態を検出したとき警告を発行する。これら複数の保護モジュールによって発行された警告信号はレジスタに格納される。
Description
【０００１】
本発明は集積回路設計内での機密保護、より詳細には、集積回路上の機密モジ
ュールの統合に関する。
ュールの統合に関する。
【０００２】
幾つかのプロセシングアプリケーションにおいては、動作が探索されたり、変
更されたりしないように、機密環境内で動作することを要求される。従来の技術
においても機密プロセシング環境を実現するための様々な方法が開発されている
。
更されたりしないように、機密環境内で動作することを要求される。従来の技術
においても機密プロセシング環境を実現するための様々な方法が開発されている
。
【０００３】 例えば、プロセシング環境を収容するために機械的シャシーが用いられること
もある。この機械的シャシーは、改竄および変更を検出および保護するための改
竄（タンパ）スイッチおよび他の要素を備える。ただし、残念なことに、このよ
うな機械的シャシーは、製造コストを大幅に押し上げる。
もある。この機械的シャシーは、改竄および変更を検出および保護するための改
竄（タンパ）スイッチおよび他の要素を備える。ただし、残念なことに、このよ
うな機械的シャシーは、製造コストを大幅に押し上げる。
【０００４】 別の方法として、特定の集積回路へのアクセスを制限するために、集積回路が
アクセスを妨げるためにエポキシあるいは他の化学材料にて覆われることもある
。ただし、残念なことに、これは容易に突破でき、ほんの気休め程度の保護しか
得られない。
アクセスを妨げるためにエポキシあるいは他の化学材料にて覆われることもある
。ただし、残念なことに、これは容易に突破でき、ほんの気休め程度の保護しか
得られない。
【０００５】
機密プロセシング環境を達成するためのもう一つの方法においては、システム
が単一の集積回路上に実装され、この集積回路の一部分が、例えば、機密動作を
遂行するために用いられる。ただし、この構成を突破しようとする試みもある。
が単一の集積回路上に実装され、この集積回路の一部分が、例えば、機密動作を
遂行するために用いられる。ただし、この構成を突破しようとする試みもある。
【０００６】 例えば、アタッカは、機密キーに関する情報あるいは機密システムに関する情
報を、適当な位置に放射線やアルファ粒子を照射することで見破ることを試みる
。過剰な放射線やアルファ粒子は、単一事象反転（SEU）を発生させる。この単
一事象反転は、機密動作のデータ健全性に影響を与える。単一事象反転が機密キ
ーあるいは機密キーを用いて暗号化されたデータと関係する動作の際に発生した
場合、これは、集積回路内の保護の有効性を弱め、恐らくは、機密システムを突
破する道を与える。
報を、適当な位置に放射線やアルファ粒子を照射することで見破ることを試みる
。過剰な放射線やアルファ粒子は、単一事象反転（SEU）を発生させる。この単
一事象反転は、機密動作のデータ健全性に影響を与える。単一事象反転が機密キ
ーあるいは機密キーを用いて暗号化されたデータと関係する動作の際に発生した
場合、これは、集積回路内の保護の有効性を弱め、恐らくは、機密システムを突
破する道を与える。
【０００７】 他のタイプのアタックを受けることも考えられる。集積回路をこれらアタック
に対して保護するために様々なタイプの回路が追加されているが、これらは、通
常は、その場しのぎのやり方で追加されており、集積回路を保護するための統合
された努力は払われていない。
に対して保護するために様々なタイプの回路が追加されているが、これらは、通
常は、その場しのぎのやり方で追加されており、集積回路を保護するための統合
された努力は払われていない。
【０００８】
本発明の好ましい実施例によると、集積回路は、保護を必要とする機密論理を
備える。機密保障論理は、この機密論理を保護する。機密保障論理は、危険な状
態の発生を監視する複数の保護モジュールを備える。各保護モジュールは、異な
るタイプの危険な状態を監視する。各保護モジュールは、自身と関連する危険な
状態を検出すると、警告を発行する。これら複数の保護モジュールによって発行
された警告は、レジスタに格納される。
備える。機密保障論理は、この機密論理を保護する。機密保障論理は、危険な状
態の発生を監視する複数の保護モジュールを備える。各保護モジュールは、異な
るタイプの危険な状態を監視する。各保護モジュールは、自身と関連する危険な
状態を検出すると、警告を発行する。これら複数の保護モジュールによって発行
された警告は、レジスタに格納される。
【０００９】 好ましい実施例においては、いったん警告が発行されると、警告信号は第一の
レジスタによって受信される。第二のレジスタがこれら警告信号をマスキングす
るために用いられる。第二のレジスタによって遂行されるマスキングは、選択さ
れた警告が伝搬されるのを阻止するために用いられる。これによって機密保障論
理のテストの際に幾つかの警告を阻止することが可能となる。第三のレジスタは
、発行された警告信号の内の第二のレジスタによってマスキングされなかった警
告信号を格納する。集積回路は警告信号が検出された場合、リセットされる。
レジスタによって受信される。第二のレジスタがこれら警告信号をマスキングす
るために用いられる。第二のレジスタによって遂行されるマスキングは、選択さ
れた警告が伝搬されるのを阻止するために用いられる。これによって機密保障論
理のテストの際に幾つかの警告を阻止することが可能となる。第三のレジスタは
、発行された警告信号の内の第二のレジスタによってマスキングされなかった警
告信号を格納する。集積回路は警告信号が検出された場合、リセットされる。
【００１０】 複数の保護モニタ（モジュール）は、例えば、監視クロックが所定の周波数を
超えたことを検出する高周波モニタ、監視クロックが所定の周波数より低くなっ
たことを検出する低周波モニタ、前記集積回路内で単一事象反転（SEU）が発生
したことを監視する単一事象反転検出器モニタ、集積回路がリセットされた回数
を監視するリセットモニタ、あるいは不当な電圧レベルを監視する電圧検出器の
、一つあるいは複数を備える。
超えたことを検出する高周波モニタ、監視クロックが所定の周波数より低くなっ
たことを検出する低周波モニタ、前記集積回路内で単一事象反転（SEU）が発生
したことを監視する単一事象反転検出器モニタ、集積回路がリセットされた回数
を監視するリセットモニタ、あるいは不当な電圧レベルを監視する電圧検出器の
、一つあるいは複数を備える。
【００１１】 加えて、機密保障論理は、通常、集積回路に電力が投入された際に集積回路を
既知の状態にリセットするためのパワーオンリセット回路を備える。
既知の状態にリセットするためのパワーオンリセット回路を備える。
【００１２】 上述のように保護モジュールが機密保障論理内に統合された場合、集積回路の
機密機能に不正に侵入することを試みるアタッカは、複数の機密要素を同時に突
破することを要求される。これは、これら機密機能を首尾よく回避するために要
求されるアタックの複雑さを増加させる。ここに開示される統合された解決手法
は、２つの独立したアドレス空間にアクセスすることを要求されるファームウエ
アを実装する集積回路を保護するために用いることができる。この機密保障論理
はプログラム可能であり、レジスタ値は、集積回路の動作に危険な期間が重複し
て発生しないように個別に変更することができる。
機密機能に不正に侵入することを試みるアタッカは、複数の機密要素を同時に突
破することを要求される。これは、これら機密機能を首尾よく回避するために要
求されるアタックの複雑さを増加させる。ここに開示される統合された解決手法
は、２つの独立したアドレス空間にアクセスすることを要求されるファームウエ
アを実装する集積回路を保護するために用いることができる。この機密保障論理
はプログラム可能であり、レジスタ値は、集積回路の動作に危険な期間が重複し
て発生しないように個別に変更することができる。
【００１３】
図１は、プロセッサ１２３、保護を必要とする論理１１２およびその他の論理
１４０を備える集積回路１１の略ブロック図である。機密保障論理１２は、集積
回路１１内の電気的保護を互いにリンクする。全ての機密保障論理１２の要素を
、単一のモジュール型の保護されたブロックに統合することで、プロセッサ１２
３が、これら保護モジュールをテストのために、集積回路１１の機密に影響を与
えることなく、制御および観察することが可能となる。複数の保護モジュールを
互いにリンクした場合、これら保護モジュールが互いに機能し合うために、シス
テムの機密が改善される。加えて、これら保護モジュールに対するリセット状態
を、IDDqテストのためのパワーダウンの結果として集積回路の機密が損なわれな
いようなやり方で制御することが可能となる。
１４０を備える集積回路１１の略ブロック図である。機密保障論理１２は、集積
回路１１内の電気的保護を互いにリンクする。全ての機密保障論理１２の要素を
、単一のモジュール型の保護されたブロックに統合することで、プロセッサ１２
３が、これら保護モジュールをテストのために、集積回路１１の機密に影響を与
えることなく、制御および観察することが可能となる。複数の保護モジュールを
互いにリンクした場合、これら保護モジュールが互いに機能し合うために、シス
テムの機密が改善される。加えて、これら保護モジュールに対するリセット状態
を、IDDqテストのためのパワーダウンの結果として集積回路の機密が損なわれな
いようなやり方で制御することが可能となる。
【００１４】 図２は、機密保障論理１２の略ブロック図である。監視クロック信号（MON―C
LK）が監視クロック信号ライン４１上に送られる。機密保障論理１２内の要素は
、監視クロックを、モニタおよび保護する。幾つかの動作に対してプロセッサ１
２３を介して個々の機密機能（つまり、警告信号）をターンオフできるように、
特定の機密保障機能をマスキングするためにマスクレジスタ２９が用いられる。
このために、個々の機能をテストすることも可能になる。集積回路１１内には重
複した機密機能が存在するために、始動時に機密保障論理を、問題を起こすこも
、不正な侵入者に道を開くこともなく、テストすることが可能となる。
LK）が監視クロック信号ライン４１上に送られる。機密保障論理１２内の要素は
、監視クロックを、モニタおよび保護する。幾つかの動作に対してプロセッサ１
２３を介して個々の機密機能（つまり、警告信号）をターンオフできるように、
特定の機密保障機能をマスキングするためにマスクレジスタ２９が用いられる。
このために、個々の機能をテストすることも可能になる。集積回路１１内には重
複した機密機能が存在するために、始動時に機密保障論理を、問題を起こすこも
、不正な侵入者に道を開くこともなく、テストすることが可能となる。
【００１５】 機密保障論理１２は、高周波モニタ２１、低周波モニタ２２、単一事象反転（
single event upset、SEU）検出器２４、リセットモニタ２５、およびオーバー
／アンダー電圧モニタ２６を備える。
single event upset、SEU）検出器２４、リセットモニタ２５、およびオーバー
／アンダー電圧モニタ２６を備える。
【００１６】 監視モジュールからの警告は、生レジスタ２８、マスクレジスタ２９および状
態レジスタ３０を用いて統合される。プロセッサ１２３は、バス４５を用いて、
生レジスタ２８、マスクレジスタ２９および状態レジスタ３０との間で情報をや
りとりする。
態レジスタ３０を用いて統合される。プロセッサ１２３は、バス４５を用いて、
生レジスタ２８、マスクレジスタ２９および状態レジスタ３０との間で情報をや
りとりする。
【００１７】 生の警告源は、生レジスタ２８内に非同期的にトラップされる。これら警告は
、警告ライン５４上に出力される。これら警告は、状態レジスタ３０に送くる前
に、マスクレジスタ２９内の値にてマスクされる。マスクされた警告は、ライン
５５を介して状態レジスタ３０に送られる。非同期トラップは、警告の時点では
正当なクロック源が保障できないために必要とされる。非同期トラップは、プロ
セッサ１２３のクロック領域に二重同期され、その後状態レジスタ３０によって
サンプリングされる。状態レジスタ内のビットがいったんセットされると、対応
する非同期トラップが解除される。状態レジスタ３０内で警告がセットされると
、リセット信号がライン５７上に送られる。
、警告ライン５４上に出力される。これら警告は、状態レジスタ３０に送くる前
に、マスクレジスタ２９内の値にてマスクされる。マスクされた警告は、ライン
５５を介して状態レジスタ３０に送られる。非同期トラップは、警告の時点では
正当なクロック源が保障できないために必要とされる。非同期トラップは、プロ
セッサ１２３のクロック領域に二重同期され、その後状態レジスタ３０によって
サンプリングされる。状態レジスタ内のビットがいったんセットされると、対応
する非同期トラップが解除される。状態レジスタ３０内で警告がセットされると
、リセット信号がライン５７上に送られる。
【００１８】 図４は、警告ビットを二重同期するために状態レジスタ３０内で用いられる論
理の一例を示す。第一の遅延（delay：D)フリップフロップ９１と第二のDフリッ
プフロップ９２が直列に接続される。Dフリップフロップ９１のD入力は、ライン
９４を介してVDDに接続される。Dフリップフロップ９１のクロック入力は、ライ
ン９５上に送られるマスクレジスタ２９からのマスクされた警告ビットを受信す
る。Dフリップフロップ９２のクロック入力９７は、システムクロック（CLK）信
号を受信する。Dフリップフロップ９２のQ出力は、ライン９８上に状態ビットを
送る。システムクロック（CLK）信号が機密保障論理１２の全ての同期ブロック
およびレジスタをクロックするために用いられる。同期ブロック（図２参照）か
らライン４０を介して送られるリセット信号がDフリップフロップ９２をリセッ
トするために用いられる。論理NORゲート９３がDフリップフロップ９１に対する
リセットを生成するために用いられる。
理の一例を示す。第一の遅延（delay：D)フリップフロップ９１と第二のDフリッ
プフロップ９２が直列に接続される。Dフリップフロップ９１のD入力は、ライン
９４を介してVDDに接続される。Dフリップフロップ９１のクロック入力は、ライ
ン９５上に送られるマスクレジスタ２９からのマスクされた警告ビットを受信す
る。Dフリップフロップ９２のクロック入力９７は、システムクロック（CLK）信
号を受信する。Dフリップフロップ９２のQ出力は、ライン９８上に状態ビットを
送る。システムクロック（CLK）信号が機密保障論理１２の全ての同期ブロック
およびレジスタをクロックするために用いられる。同期ブロック（図２参照）か
らライン４０を介して送られるリセット信号がDフリップフロップ９２をリセッ
トするために用いられる。論理NORゲート９３がDフリップフロップ９１に対する
リセットを生成するために用いられる。
【００１９】 図２に示すように、パワーオンリセットセル２７、ライン４２上に送られるソ
フトウエアリセット信号、およびリセット（PINRST_L）ライン４３上に送られる
リセット信号の全てが監視システムをリセットするために用いられる。これらリ
セット信号は、図面のように接続された、同期ブロック３１、同期ブロック３２
、および同期ブロック３３によって同期される。論理ORゲート３４および論理OR
ゲート３４は、これらリセット信号を結合し、ライン５８上のリセット（RSROUT
_L）を生成する。リセット保持ブロック３６は、リセットを所定の回数のクロッ
クサイクルだけ保持し、リセット除去ライン５９上にリセット除去（RSTDEL_L）
信号を生成する。
フトウエアリセット信号、およびリセット（PINRST_L）ライン４３上に送られる
リセット信号の全てが監視システムをリセットするために用いられる。これらリ
セット信号は、図面のように接続された、同期ブロック３１、同期ブロック３２
、および同期ブロック３３によって同期される。論理ORゲート３４および論理OR
ゲート３４は、これらリセット信号を結合し、ライン５８上のリセット（RSROUT
_L）を生成する。リセット保持ブロック３６は、リセットを所定の回数のクロッ
クサイクルだけ保持し、リセット除去ライン５９上にリセット除去（RSTDEL_L）
信号を生成する。
【００２０】 ソフトウエアリセットシンクロナイザ６４（図３参照）はライン４２上に送ら
れるソフトウエアリセット信号を生成する。制御レジスタ６３（図３参照）は、
ソフトウエアリセットシンクロナイザ６４に対する２つの制御ビットを格納し、
これら制御ビットを、ライン７９とライン８０を介してソフトウエアリセットシ
ンクロナイザ６４に送くる。
れるソフトウエアリセット信号を生成する。制御レジスタ６３（図３参照）は、
ソフトウエアリセットシンクロナイザ６４に対する２つの制御ビットを格納し、
これら制御ビットを、ライン７９とライン８０を介してソフトウエアリセットシ
ンクロナイザ６４に送くる。
【００２１】 低周波モニタ２２は、監視クロック信号ライン４１上に受信される監視クロッ
ク信号（MON_CLK）との比較のために内部リング発振器（ROSC）２３によって生
成される参照クロックを用いる。低周波モニタ２２はリング発振器２３の助けを
借りて監視クロック信号が停止したことを検出し、これを検出するとライン４７
上に低周波警告を送る。
ク信号（MON_CLK）との比較のために内部リング発振器（ROSC）２３によって生
成される参照クロックを用いる。低周波モニタ２２はリング発振器２３の助けを
借りて監視クロック信号が停止したことを検出し、これを検出するとライン４７
上に低周波警告を送る。
【００２２】 監視クロックがサンプリングされるために、低周波モニタ２２はナイキスト速
度に違反する任意の入力クロック周波数の偽のエラーを生成することができる。
監視クロックは、リング発振器によって生成される参照クロックの周波数より８
倍低いことを必要とされる。低周波モニタ２２を構成するためには、レジスタ６
２（図３参照）内に格納された８ビット低周波値が用いられる。
度に違反する任意の入力クロック周波数の偽のエラーを生成することができる。
監視クロックは、リング発振器によって生成される参照クロックの周波数より８
倍低いことを必要とされる。低周波モニタ２２を構成するためには、レジスタ６
２（図３参照）内に格納された８ビット低周波値が用いられる。
【００２３】 高周波モニタ２１は、監視クロック信号ライン４１上の監視クロック信号（MO
N_CLK）がデバイスの最大周波数より低くなることを確保するために用いられる
。高周波モニタ２１は、クロック周波数が速すぎるか否かを決定するためにデバ
イスのクリティカルな経路を用いるために、結果として、電圧、プロセス、およ
び温度の監視を含め、動作ポイントを検出する役割を果たす。
N_CLK）がデバイスの最大周波数より低くなることを確保するために用いられる
。高周波モニタ２１は、クロック周波数が速すぎるか否かを決定するためにデバ
イスのクリティカルな経路を用いるために、結果として、電圧、プロセス、およ
び温度の監視を含め、動作ポイントを検出する役割を果たす。
【００２４】 高周波の限界は、固定されたものではなく、デバイスの能力によって決定され
る。公称電圧との差のない最良の場合のプロセスデバイスが存在するシステムに
おいては、デバイスの周波数は、高温およびより低い電圧にて動作が行なわれる
場合は、より高いことが許される。動作ポイントは、プログラマブルであるため
に、高周波モニタ２１を用いて位相固定ループ（PLL）の周波数を現在の動作環
境に合わせて調節することができる。高周波モニタ２１はライン４６上に高周波
警告を送る。
る。公称電圧との差のない最良の場合のプロセスデバイスが存在するシステムに
おいては、デバイスの周波数は、高温およびより低い電圧にて動作が行なわれる
場合は、より高いことが許される。動作ポイントは、プログラマブルであるため
に、高周波モニタ２１を用いて位相固定ループ（PLL）の周波数を現在の動作環
境に合わせて調節することができる。高周波モニタ２１はライン４６上に高周波
警告を送る。
【００２５】 レジスタ６１（図３）内に格納されている８ビット高ストライク値および８ビ
ット高周波値が高周波モニタ２１を構成するために用いられる。
ット高周波値が高周波モニタ２１を構成するために用いられる。
【００２６】 リセットモニタ２５は、発行されたリセット（リセットライン５８上のリセッ
トアウト信号（RSROUT_L））の回数をカウントする。いったんリセットの限界に
達すると、リセットモニタ２５がライン５１上に警告を発行する。リセットモニ
タ２５は、制御レジスタ６３（図３）内のストライク解除ビットを用いて解除す
ることができる。リセットモニタ２５は、集積回路に対するブート処理が完了し
、ランダムな時間期間を待った後に、ソフトウエアを用いて解除される。
トアウト信号（RSROUT_L））の回数をカウントする。いったんリセットの限界に
達すると、リセットモニタ２５がライン５１上に警告を発行する。リセットモニ
タ２５は、制御レジスタ６３（図３）内のストライク解除ビットを用いて解除す
ることができる。リセットモニタ２５は、集積回路に対するブート処理が完了し
、ランダムな時間期間を待った後に、ソフトウエアを用いて解除される。
【００２７】 リセットモニタ５１からの警告が（マスクレジスタ２９によってマスクされて
ない場合）、デバイスリセットを発行するために用いられる。リセットの後は、
その後、ライン４３上に発行される手動リセット（PINRST_L）は、この警告が状
態レジスタ３０内で解除されるまで無視される。制御レジスタ（図３）がリセッ
トモニタ５１に対する解除ビットを格納し、これがライン７８を通じてリセット
モニタ５１に送くられる。
ない場合）、デバイスリセットを発行するために用いられる。リセットの後は、
その後、ライン４３上に発行される手動リセット（PINRST_L）は、この警告が状
態レジスタ３０内で解除されるまで無視される。制御レジスタ（図３）がリセッ
トモニタ５１に対する解除ビットを格納し、これがライン７８を通じてリセット
モニタ５１に送くられる。
【００２８】 オーバー／アンダー電圧検出器２６は、プロセス技術に対して妥当でない電圧
レベルから保護するために用いられる。プロセスに対する最小動作コア電圧およ
び最大動作コア電圧が電圧検出に対する限界として用いられる。
レベルから保護するために用いられる。プロセスに対する最小動作コア電圧およ
び最大動作コア電圧が電圧検出に対する限界として用いられる。
【００２９】 オーバー／アンダー電圧検出器２６の起動レンジとして指定される電圧レンジ
は、集積回路が実現されるプロセス技術に依存する。アンダー電圧起動レンジよ
り下では、アンダー電圧エラーが常に検出される。パワーオンリセット（POR）
起動レンジより上では、パワーオンリセットセル２７は常に不活性である（警告
は生成しない）。オーバー電圧検出器は、オーバー電圧検出（OVD）起動レンジ
より上では警告を生成し、このレンジより下では、アームを生成しない。
は、集積回路が実現されるプロセス技術に依存する。アンダー電圧起動レンジよ
り下では、アンダー電圧エラーが常に検出される。パワーオンリセット（POR）
起動レンジより上では、パワーオンリセットセル２７は常に不活性である（警告
は生成しない）。オーバー電圧検出器は、オーバー電圧検出（OVD）起動レンジ
より上では警告を生成し、このレンジより下では、アームを生成しない。
【００３０】 多くのプロセス技術においては、アンダー電圧起動レンジとパワーオンリセッ
ト（POR）起動レンジが重なる。この場合は、アンダー電圧検出器は実装されな
い（つまり、設計においてタイオフされる）。アンダー電圧検出器が実装されな
い場合は、パワーオンリセット(POR)起動レンジは、アンダー電圧違反によって
パワーオンリセット(POR)が起こることを確保するために、最小VDDではなく、VD
D-10%用件に基づいて設定される。
ト（POR）起動レンジが重なる。この場合は、アンダー電圧検出器は実装されな
い（つまり、設計においてタイオフされる）。アンダー電圧検出器が実装されな
い場合は、パワーオンリセット(POR)起動レンジは、アンダー電圧違反によって
パワーオンリセット(POR)が起こることを確保するために、最小VDDではなく、VD
D-10%用件に基づいて設定される。
【００３１】 好ましい実施例においては、オーバー／アンダー電圧検出器２６のアンダー電
圧検出部分は、コアVDD電源を監視し、電圧レベルが任意のプロセスに対して要
求される最小コア電圧より落ちないことを確保する。VDDがコアVDD±10%とされ
るデバイスの有効動作レンジ内にあるときは、エラーは検出されない。
圧検出部分は、コアVDD電源を監視し、電圧レベルが任意のプロセスに対して要
求される最小コア電圧より落ちないことを確保する。VDDがコアVDD±10%とされ
るデバイスの有効動作レンジ内にあるときは、エラーは検出されない。
【００３２】 好ましい実施例においては、オーバー／アンダー電圧検出器２６のアンダー電
圧検出部分は、IDDqテストのために用いるパワーダウン（PD）入力８１を備える
。デバイスの出力状態は、コアVDD値に関わらず、パワーダウンの際は、エラー
を示すべきではない。アンダー電圧検出部分は、電源ライン上のノイズは拒絶す
るように設計される。オーバー／アンダー電圧検出器２６のアンダー電圧検出部
分は、デジタル論理にてルーティングされ、デジタルスイッチングノイズに起因
するエラーを発生することはない。
圧検出部分は、IDDqテストのために用いるパワーダウン（PD）入力８１を備える
。デバイスの出力状態は、コアVDD値に関わらず、パワーダウンの際は、エラー
を示すべきではない。アンダー電圧検出部分は、電源ライン上のノイズは拒絶す
るように設計される。オーバー／アンダー電圧検出器２６のアンダー電圧検出部
分は、デジタル論理にてルーティングされ、デジタルスイッチングノイズに起因
するエラーを発生することはない。
【００３３】 オーバー／アンダー電圧検出器２６のオーバー電圧検出部分は、コアVDD電源
を監視し、電圧レベルが任意のプロセスに対して許される最大コア電圧より上昇
することがないことを確保する。これも、VDDがコアVDD±10%とされるデバイス
の有効動作レンジ内ではエラーは検出しない。
を監視し、電圧レベルが任意のプロセスに対して許される最大コア電圧より上昇
することがないことを確保する。これも、VDDがコアVDD±10%とされるデバイス
の有効動作レンジ内ではエラーは検出しない。
【００３４】 オーバー／アンダー電圧検出器２６のオーバー電圧検出部分も、IDDqテストに
用いるパワーダウン（PD）入力８２を備える。出力状態は、パワーダウンの際は
コアVDD値に関係なく、エラーを示すことはない。オーバー／アンダー電圧検出
器２６のオーバー電圧検出部分は、電源ライン上のノイズが拒絶されるようなや
り方で設計される。
用いるパワーダウン（PD）入力８２を備える。出力状態は、パワーダウンの際は
コアVDD値に関係なく、エラーを示すことはない。オーバー／アンダー電圧検出
器２６のオーバー電圧検出部分は、電源ライン上のノイズが拒絶されるようなや
り方で設計される。
【００３５】 単一事象反転（SEU）検出器２４は、論理動作を追跡し、単一あるいは複数の
ビットエラーを２５６クロック期間内で検出する。好ましい実施例においては、
検出論理は、集積回路１１内に、完全にデジタル化された論理として実装される
。単一事象反転が検出されると、シング ルイベントアップセット検出器２４は
、警告ライン４９あるいは警告ライン５０上に警告を送る。制御レジスタ６３は
、単一事象反転検出器２４に対して２つのエラービット（r_errおよびp_err）を
格納し、これらビットをライン７６およびライン７７を通じて単一事象反転検出
器２４に送くる。
ビットエラーを２５６クロック期間内で検出する。好ましい実施例においては、
検出論理は、集積回路１１内に、完全にデジタル化された論理として実装される
。単一事象反転が検出されると、シング ルイベントアップセット検出器２４は
、警告ライン４９あるいは警告ライン５０上に警告を送る。制御レジスタ６３は
、単一事象反転検出器２４に対して２つのエラービット（r_errおよびp_err）を
格納し、これらビットをライン７６およびライン７７を通じて単一事象反転検出
器２４に送くる。
【００３６】 図１に示すように、集積回路１１全体に単一事象反転検出器が分散配置される
。単一事象反転検出器の幾つかは、保護される保護を必要とする論理１１２（例
えば、暗号化論理）の近傍に配置される。追加の単一事象反転検出器が、比較の
ために、保護を必要とする論理からできるだけ離して配置される。用いられる単
一事象反転検出器の数は、集積回路１１の総ゲート数によって決定される。良好
な概算の規則としては、集積回路１１内の論理ブロック当たり、設計におけるセ
ルベースの論理（この計算にはRAMあるいはROMは含まれない）の15k-20kゲート
毎に１カウンタの割合とされる。
。単一事象反転検出器の幾つかは、保護される保護を必要とする論理１１２（例
えば、暗号化論理）の近傍に配置される。追加の単一事象反転検出器が、比較の
ために、保護を必要とする論理からできるだけ離して配置される。用いられる単
一事象反転検出器の数は、集積回路１１の総ゲート数によって決定される。良好
な概算の規則としては、集積回路１１内の論理ブロック当たり、設計におけるセ
ルベースの論理（この計算にはRAMあるいはROMは含まれない）の15k-20kゲート
毎に１カウンタの割合とされる。
【００３７】 単一事象反転検出器は、図１においては、単一事象反転検出器１１４、単一事
象反転検出器１１５、単一事象反転検出器１１６、単一事象反転検出器１１７、
単一事象反転検出器１１８、単一事象反転検出器１１９、単一事象反転検出器１
２０、および単一事象反転検出器１２１によって代表される。図１は、正確な縮
尺では描かれていない。単一事象反転検出器は、機密集積回路１１の一見クリテ
ィカルではないことろで発生する事象さえも検出するために、機密集積回路全体
に渡って配置される。
象反転検出器１１５、単一事象反転検出器１１６、単一事象反転検出器１１７、
単一事象反転検出器１１８、単一事象反転検出器１１９、単一事象反転検出器１
２０、および単一事象反転検出器１２１によって代表される。図１は、正確な縮
尺では描かれていない。単一事象反転検出器は、機密集積回路１１の一見クリテ
ィカルではないことろで発生する事象さえも検出するために、機密集積回路全体
に渡って配置される。
【００３８】 機密保障論理１２内の単一事象反転検出器２４（図２参照）は、単一事象反転
検出器１１４からの単一事象反転検出情報をデータ路１２４を介して集める。機
密保障論理１２内の単一事象反転検出器２４は、単一事象反転検出器１１５から
の単一事象反転検出情報をデータ路１２５を介して集める。機密保障論理１２内
の単一事象反転検出器２４は、単一事象反転検出器１１６からの単一事象反転検
出情報をデータ路１２６を介して集める。機密保障論理１２内の単一事象反転検
出器２４は、単一事象反転検出器１１７からの単一事象反転検出情報をデータ路
１２７を介して集める。機密保障論理１２内の単一事象反転検出器２４は、単一
事象反転検出器１１８からの単一事象反転検出情報をデータ路１２８を介して集
める。機密保障論理１２内の単一事象反転検出器２４は、単一事象反転検出器１
１９からの単一事象反転検出情報をデータ路１２９を介して集める。機密保障論
理１２内の単一事象反転検出器２４は、単一事象反転検出器１２０からの単一事
象反転検出情報をデータ路１３０を介して集める。機密保障論理１２内の単一事
象反転検出器２４は、単一事象反転検出器１２１からの単一事象反転検出情報を
データ路１３１を介して集める。機密保障論理１２内の単一事象反転検出器２４
は、単一事象反転検出器１２２からの単一事象反転検出情報をデータ路１３２を
介して集める。
検出器１１４からの単一事象反転検出情報をデータ路１２４を介して集める。機
密保障論理１２内の単一事象反転検出器２４は、単一事象反転検出器１１５から
の単一事象反転検出情報をデータ路１２５を介して集める。機密保障論理１２内
の単一事象反転検出器２４は、単一事象反転検出器１１６からの単一事象反転検
出情報をデータ路１２６を介して集める。機密保障論理１２内の単一事象反転検
出器２４は、単一事象反転検出器１１７からの単一事象反転検出情報をデータ路
１２７を介して集める。機密保障論理１２内の単一事象反転検出器２４は、単一
事象反転検出器１１８からの単一事象反転検出情報をデータ路１２８を介して集
める。機密保障論理１２内の単一事象反転検出器２４は、単一事象反転検出器１
１９からの単一事象反転検出情報をデータ路１２９を介して集める。機密保障論
理１２内の単一事象反転検出器２４は、単一事象反転検出器１２０からの単一事
象反転検出情報をデータ路１３０を介して集める。機密保障論理１２内の単一事
象反転検出器２４は、単一事象反転検出器１２１からの単一事象反転検出情報を
データ路１３１を介して集める。機密保障論理１２内の単一事象反転検出器２４
は、単一事象反転検出器１２２からの単一事象反転検出情報をデータ路１３２を
介して集める。
【００３９】 単一事象反転検出器１１４〜１２２は、それぞれ、デジタル論理を用いて単一
事象反転を検出する。例えば、単一事象反転検出器内のビットレジスタが単一事
象反転に起因する状態の遷移がないか監視される。各ビットレジスタはフリップ
フロップから構成され、これらフリップフロップは所定のパターンにて用いられ
、動作の際にエラーが発生しないか監視される。状態遷移のエラーは、例えば、
放射線、アルファ粒子、あるいは他の動作エラーに起因する単一事象反転を示す
。
事象反転を検出する。例えば、単一事象反転検出器内のビットレジスタが単一事
象反転に起因する状態の遷移がないか監視される。各ビットレジスタはフリップ
フロップから構成され、これらフリップフロップは所定のパターンにて用いられ
、動作の際にエラーが発生しないか監視される。状態遷移のエラーは、例えば、
放射線、アルファ粒子、あるいは他の動作エラーに起因する単一事象反転を示す
。
【００４０】 パワーオンリセットセル２７は、電力が加えられると、デバイスに対する既知
の状態を提供する。既知の状態に初期化することは、機密集積回路にとって必須
である。パワーオンリセットセル２７は、電力を加えることでリセット出力を生
成するために用いられるが、これは、電力が安定化するまでは解放されない。
の状態を提供する。既知の状態に初期化することは、機密集積回路にとって必須
である。パワーオンリセットセル２７は、電力を加えることでリセット出力を生
成するために用いられるが、これは、電力が安定化するまでは解放されない。
【００４１】 パワーオンリセットセル２７の統合は集積回路１１の機密に必須である。現在
のテスト戦略では、IDDqテストのためには、集積回路の全ての要素が低電力状態
に電力を落とされることを要求される。デバイス上の任意の要素の初期状態はパ
ワーオンリセットセル２７がアクティブである場合にのみ信頼できるために、外
部ピンがパワーダウンピン４４に接続され、これがパワーオンリセットセル２７
の電力を落とすために用いられる。外部ピンは、パワーオンリセットセル２７を
バイパスし、パワーアップの後に未知の状態に入るために、機密保障論理１２は
これを信頼しない。
のテスト戦略では、IDDqテストのためには、集積回路の全ての要素が低電力状態
に電力を落とされることを要求される。デバイス上の任意の要素の初期状態はパ
ワーオンリセットセル２７がアクティブである場合にのみ信頼できるために、外
部ピンがパワーダウンピン４４に接続され、これがパワーオンリセットセル２７
の電力を落とすために用いられる。外部ピンは、パワーオンリセットセル２７を
バイパスし、パワーアップの後に未知の状態に入るために、機密保障論理１２は
これを信頼しない。
【００４２】 リング発振器（ROSC）２３は、低周波モニタ２２に対する参照クロックを供給
する。加えて、リング発振器２３は、出力ライン４８上に発振器クロック（OSC
CLK）を供給する。発振器クロックは能動０化のために用いられる。リング発振
器２３は、走査テストモードを介して完全にテストされる。これは、リング発振
器の連鎖を破り、フリップフロップを挿入し、連鎖を観察および制御することで
達成される。
する。加えて、リング発振器２３は、出力ライン４８上に発振器クロック（OSC
CLK）を供給する。発振器クロックは能動０化のために用いられる。リング発振
器２３は、走査テストモードを介して完全にテストされる。これは、リング発振
器の連鎖を破り、フリップフロップを挿入し、連鎖を観察および制御することで
達成される。
【００４３】 リング発振器２３の周波数値は、レイアウトの後に（OSC_CFG）入力ピンを用
いてリング発振器２３の端に対してどのタップポイントを用いるかを調節するこ
とで調節される。これら構成入力は、デバイスの最終レイアウトに対して調節さ
れるべきである。制御レジスタ６３（図３参照）は、リング発振器２３に対する
ディスエーブル（不能化）ビットを格納し、これらをライン７５を通じてリング
発振器２３に送くる。
いてリング発振器２３の端に対してどのタップポイントを用いるかを調節するこ
とで調節される。これら構成入力は、デバイスの最終レイアウトに対して調節さ
れるべきである。制御レジスタ６３（図３参照）は、リング発振器２３に対する
ディスエーブル（不能化）ビットを格納し、これらをライン７５を通じてリング
発振器２３に送くる。
【００４４】 ピンリセットライン（PINRST_L）４３は、集積回路の入力パッドからの外部リ
セットである。ピンリセット（PINRST_L）は集積回路の外側で制御されるために
、これは信頼できない。ピンリセットは、集積回路によって非同期であるものと
想定される。外部リセットは、同期論理３２がリセットを捕捉することを確保す
るために、少なくとも１クロックサイクルだけ高値にすることを要求される。同
期論理３２は、メタ安定化のための二重同期を提供する。ピンリセット（外部リ
セット）は、高値にされたとき、２クロック期間は、リセットとしてコアに伝搬
されることはない。
セットである。ピンリセット（PINRST_L）は集積回路の外側で制御されるために
、これは信頼できない。ピンリセットは、集積回路によって非同期であるものと
想定される。外部リセットは、同期論理３２がリセットを捕捉することを確保す
るために、少なくとも１クロックサイクルだけ高値にすることを要求される。同
期論理３２は、メタ安定化のための二重同期を提供する。ピンリセット（外部リ
セット）は、高値にされたとき、２クロック期間は、リセットとしてコアに伝搬
されることはない。
【００４５】 機密保障論理１２は、機密デバイス内の能動０化を実現するために用いられる
。機密保障論理１２は、高周波モニタと低周波モニタを結合することで、あらゆ
る時間において保障された正当なクロックを供給する。高周波あるいは低周波エ
ラーが検出、起動（イネーブル）およびトラップされる度に、スイッチクロック
（SWTICLK）信号がライン４７上でアクティブとなる。スイッチクロック（SWTIC
LK）信号を用いることで、出力ライン４８上のOSC_CLK信号が（クロックトリー
の前で）システムクロックと多重化される。デバイスリセットは、トラップされ
た違反に基づいて発行されるために、このスイッチオーバーがグリッチ（故障）
を持たないことは要求されない。現在のクロックは、実際には停止されている可
能性があるために、好ましい実施例においては、この接続は直接にマルチプレク
サと行なわれる。いったん出力ライン４８上の発振器クロック信号へのスイッチ
オーバーが発生すると、プロセッサ１２３（あるいは他のハードウエア論理）は
、状態レジスタ３０内の状態レジスタビットあるいは警告出力に基づいて能動０
化に関する決定を下す。
。機密保障論理１２は、高周波モニタと低周波モニタを結合することで、あらゆ
る時間において保障された正当なクロックを供給する。高周波あるいは低周波エ
ラーが検出、起動（イネーブル）およびトラップされる度に、スイッチクロック
（SWTICLK）信号がライン４７上でアクティブとなる。スイッチクロック（SWTIC
LK）信号を用いることで、出力ライン４８上のOSC_CLK信号が（クロックトリー
の前で）システムクロックと多重化される。デバイスリセットは、トラップされ
た違反に基づいて発行されるために、このスイッチオーバーがグリッチ（故障）
を持たないことは要求されない。現在のクロックは、実際には停止されている可
能性があるために、好ましい実施例においては、この接続は直接にマルチプレク
サと行なわれる。いったん出力ライン４８上の発振器クロック信号へのスイッチ
オーバーが発生すると、プロセッサ１２３（あるいは他のハードウエア論理）は
、状態レジスタ３０内の状態レジスタビットあるいは警告出力に基づいて能動０
化に関する決定を下す。
【００４６】 図５は、パワーオンリセット論理の動作を説明する略ブロック図である。ライ
ン１５３上のパワーオンリセット信号は、パワーオンリセットセル（図２に示す
パワーオンリセットセル２７に対応）、遅延（D）フリップフロップ１５６（図
２に示すシンクロナイザ３３に対応）、あるいは低周波モニタ１５７（図２に示
す低周波モニタ２２に対応）によって生成される。これらリセット信号は、論理
ORゲート１５５によって集められる。パワーダウン（PD）信号は、ライン１５１
上に送られる。Dフリップフロップ１５６は、ライン１５２を通じて送られるシ
ステムクロック（CLK）によってクロックされる。低周波モニタ１５７は、シス
テムクロック（CLK）の周波数を監視する。
ン１５３上のパワーオンリセット信号は、パワーオンリセットセル（図２に示す
パワーオンリセットセル２７に対応）、遅延（D）フリップフロップ１５６（図
２に示すシンクロナイザ３３に対応）、あるいは低周波モニタ１５７（図２に示
す低周波モニタ２２に対応）によって生成される。これらリセット信号は、論理
ORゲート１５５によって集められる。パワーダウン（PD）信号は、ライン１５１
上に送られる。Dフリップフロップ１５６は、ライン１５２を通じて送られるシ
ステムクロック（CLK）によってクロックされる。低周波モニタ１５７は、シス
テムクロック（CLK）の周波数を監視する。
【００４７】 パワーが集積回路１１に加えられると、パワーオンリセットセル１５４は電力
を落とされ、集積回路１１は一定な状態にとどまる（リセットは発行されない）
。
を落とされ、集積回路１１は一定な状態にとどまる（リセットは発行されない）
。
【００４８】 アタッカが、ライン１５１上にパワーダウン信号を発生させることでパワーオ
ンリセットセル１５４をバイパスすることを試みた場合、Dフリップフロップ１
５６によって、集積回路をリセットしなければシステムクロック（CLK）を用い
ることができないことが確保される。リセットは、集積回路１１を既知の状態に
初期化させる。低周波モニタ１５７は、システムクロックCLKが停止することを
防止する。つまり、ライン１５１に接続されたパワーダウンピンによって生成さ
れたパワーダウン信号が、集積回路１１がテストモード（このモードでは周波数
モニタ１５７は不能にされる）に入る前に高値にされた場合、集積回路１１は、
システムクロック（CLK）が停止されている場合は、リセット状態に入る。この
ために、アタッカは、パワーオンリセット論理２７を首尾よくバイパスすること
はできない。
ンリセットセル１５４をバイパスすることを試みた場合、Dフリップフロップ１
５６によって、集積回路をリセットしなければシステムクロック（CLK）を用い
ることができないことが確保される。リセットは、集積回路１１を既知の状態に
初期化させる。低周波モニタ１５７は、システムクロックCLKが停止することを
防止する。つまり、ライン１５１に接続されたパワーダウンピンによって生成さ
れたパワーダウン信号が、集積回路１１がテストモード（このモードでは周波数
モニタ１５７は不能にされる）に入る前に高値にされた場合、集積回路１１は、
システムクロック（CLK）が停止されている場合は、リセット状態に入る。この
ために、アタッカは、パワーオンリセット論理２７を首尾よくバイパスすること
はできない。
【００４９】 図６は、パワーオンリセットセル１５４の実現をモデル化する略ブロック図で
ある。パワーオンリセットセル１５４は、特定のプロセス技術に対するカスタム
セルとして実装される。パワーオンリセットセル１５４は、電源ライン上のノイ
ズを拒絶するようなやりかたで構成される。
ある。パワーオンリセットセル１５４は、特定のプロセス技術に対するカスタム
セルとして実装される。パワーオンリセットセル１５４は、電源ライン上のノイ
ズを拒絶するようなやりかたで構成される。
【００５０】 パワーオンリセットセル１５４のリセット（POR_L）出力１５８は、電力が安
定化された後、２０マイクロ秒なる小さな期間、低値にとどまる。電力レールの
安定化された値は、実現されるプロセス技術の最小動作電圧より大きな電圧レベ
ルとされる。
定化された後、２０マイクロ秒なる小さな期間、低値にとどまる。電力レールの
安定化された値は、実現されるプロセス技術の最小動作電圧より大きな電圧レベ
ルとされる。
【００５１】 パワーオンリセットセル１５４へのパワーダウン（PD）入力１５１は、リセッ
ト出力１５８の状態を変化させない。電力が加えられる際にパワーダウン入力１
５１が高値に保持されている場合、リセット出力１５８は、決してリセットを解
放することはない。電力が加えられた後にパワーダウン入力１５１が高値にされ
た場合は、リセットパルスが完結するまでは（これは電力が加えられてから２０
マイクロ秒より大きな期間の後に完結する）、リセット出力１５８は高値にとど
まり、リセットを発行することはない。
ト出力１５８の状態を変化させない。電力が加えられる際にパワーダウン入力１
５１が高値に保持されている場合、リセット出力１５８は、決してリセットを解
放することはない。電力が加えられた後にパワーダウン入力１５１が高値にされ
た場合は、リセットパルスが完結するまでは（これは電力が加えられてから２０
マイクロ秒より大きな期間の後に完結する）、リセット出力１５８は高値にとど
まり、リセットを発行することはない。
【００５２】 図６は、抵抗１６４と、ライン１６６を通じてアースに接続されたコンデンサ
１６５から成るRC網としてモデル化されたパワーオンリセットセル１５４を示す
。VDDが入力ライン１６１に加えられる。バッファ１６２は、VDDをパワーダウン
入力１５１によって制御されるスイッチ１６３に送る。コンデンサ１６５は、パ
ワーダウン入力１５１が低値にあるとき、充電することを許され、パワーダウン
入力１５１が高値にされると、充電することを許されない。コンデンサ１６５は
、シュミットトリガ１６７を通じてリセット出力１５８を駆動する。こうして、
いったんコンデンサ１６５が閾値（20マイクロ秒の時定数に等しい）に達すると
、リセット出力１５８が解放される。図６においては、パワーオンリセットセル
１５４は、RC網としてモデル化されているが、パワーオンリセットセルの実際の
実現は用いられる技術に依存する。
１６５から成るRC網としてモデル化されたパワーオンリセットセル１５４を示す
。VDDが入力ライン１６１に加えられる。バッファ１６２は、VDDをパワーダウン
入力１５１によって制御されるスイッチ１６３に送る。コンデンサ１６５は、パ
ワーダウン入力１５１が低値にあるとき、充電することを許され、パワーダウン
入力１５１が高値にされると、充電することを許されない。コンデンサ１６５は
、シュミットトリガ１６７を通じてリセット出力１５８を駆動する。こうして、
いったんコンデンサ１６５が閾値（20マイクロ秒の時定数に等しい）に達すると
、リセット出力１５８が解放される。図６においては、パワーオンリセットセル
１５４は、RC網としてモデル化されているが、パワーオンリセットセルの実際の
実現は用いられる技術に依存する。
【００５３】 上述の説明は、単に、本発明の一例としての方法および実施例を教示するため
のものであり、当業者においては理解できるように、本発明は、本発明の精神あ
るいは基本的特徴から逸脱することなく他の様々な形態にて実現することができ
るものである。従って、上述の本発明の開示は、単に、説明のためのものであり
、本発明の範囲を規定するものではなく、本発明の範囲は特許請求の範囲によっ
てのみ規定されるものである。
のものであり、当業者においては理解できるように、本発明は、本発明の精神あ
るいは基本的特徴から逸脱することなく他の様々な形態にて実現することができ
るものである。従って、上述の本発明の開示は、単に、説明のためのものであり
、本発明の範囲を規定するものではなく、本発明の範囲は特許請求の範囲によっ
てのみ規定されるものである。
【図１】 本発明の好ましい実施例による内部に保護を必要とする論理を防護するための
機密保障回路が用いられる集積回路を示す略ブロック図。
機密保障回路が用いられる集積回路を示す略ブロック図。
【図２】 本発明の好ましい実施例による集積回路内の電気的保護を互いにリンクする機
密保障論理を示す略ブロック図。
密保障論理を示す略ブロック図。
【図３】 本発明の好ましい実施例による集積回路内の電気的保護を互いにリンクするも
う一つの機密保障論理を示す略ブロック図。
う一つの機密保障論理を示す略ブロック図。
【図４】 本発明の好ましい実施例による図１に示す状態レジスタの構造を示す略ブロッ
ク図。
ク図。
【図５】 本発明の好ましい実施例によるパワーオンリセット論理を示す略ブロック図。
【図６】 パワーオンリセットセルをモデル化して示す略ブロック図。
１１ 集積回路 １２ 機密保障論理 ２１ 高周波モニタ ２２ 低周波モニタ ２３ 内部リング発振器（ROSC） ２４ 単一事象反転（SEU）検出器 ２５ リセットモニタ ２６ オーバー／アンダー電圧モニタ ２７ パワーオンリセットセル ２８ 生レジスタ ２９ マスクレジスタ ３０ 状態レジスタ ３１、３２、３３ 同期論理 ３６ リセット保持論理 ６４ ソフトウエアリセットシンクロナイザ ６３ 制御レジスタ １１２ 保護を必要とする論理 １２３ プロセッサ １４０ 他の論理
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B017 AA03 BB00 CA00 5F038 BH01 BH20 DF04 DF11 EZ20 5J104 AA46 NA35 NA42
Claims (20)
- 【請求項１】 保護を必要とする機密論理と； 機密論理を保護する機密保障論理から構成される集積回路であって、前記機密
保障論理が： 危険な状態の発生を監視するための複数の保護モジュールを備え、各保護モジ
ュールは異なるタイプの危険な状態を監視し、各保護モジュールは自身と関連す
る危険な状態を検出したとき警告信号を発行し、前記機密保障論理がさらに 前記複数の保護モジュールによって発行される警告信号を受信および格納する
ための格納手段を備えることを特徴とする集積回路。 - 【請求項２】 前記格納手段が： 前記警告信号を受信するための第一のレジスタと； 前記警告信号をマスキングするための第二のレジスタを備え、この第二のレジ
スタは、選択された警告信号が伝搬することを阻止するために用いられ；前記格
納手段がさらに 前記第二のレジスタによってマスキングされなかった警告信号を格納するため
の第三のレジスタを備えることを特徴とする請求項１記載の集積回路。 - 【請求項３】 前記複数の保護モニタ（モジュール）が、監視クロックが所定の周波数を超え
たことを検出する高周波モニタを備えることを特徴とする請求項１記載の集積回
路。 - 【請求項４】 前記複数の保護モニタが、監視クロックが所定の周波数より低くなったことを
検出する低周波モニタを備えることを特徴とする請求項１記載の集積回路。 - 【請求項５】 前記複数の保護モニタが、集積回路内で発生する単一事象反転（SEU）を監視
する単一事象反転検出器モニタを備えることを特徴とする請求項１記載の集積回
路。 - 【請求項６】 前記複数の保護モニタが、集積回路がリセットされた回数を監視するリセット
モニタを備えることを特徴とする請求項１記載の集積回路。 - 【請求項７】 前記複数の保護モニタが、不当な電圧レベルを監視する電圧検出器を備えるこ
とを特徴とする請求項１記載の集積回路。 - 【請求項８】 前記機密保障論理が、さらに、集積回路に電力が投入された際に集積回路を既
知の状態にリセットするためのパワーオンリセット回路を備えることを特徴とす
る請求項１記載の集積回路。 - 【請求項９】 集積回路内の機密論理を保護するための方法であって、この方法が： (a)各保護モジュールが異なるタイプの危険な状態を監視する複数の保護モジ
ュールを用いて危険な状態の発生を監視する過程を含み、この監視過程が： (a.1)前記複数の保護モジュールの特定の保護モジュールが自身と関連する
危険な状態を検出したとき警告信号を発行するサブ過程を含み、この方法がさら
に (b)前記複数の保護モジュールによって発行された警告信号を受信および格納
する過程を含むことを特徴とする方法。 - 【請求項１０】 前記受信および格納過程(b)が： (b.1)前記警告信号を第一のレジスタ内に受信するサブ過程と； (b.2)第二のレジスタ内に格納された値に従って前記警告信号をマスキングす
るサブ過程と； (b.3)サブ過程(b.3)においてマスキングされなかった警告信号を第三のレジス
タ内に格納するサブ過程から成ることを特徴とする請求項９記載の方法。 - 【請求項１１】 さらに、(c)警告信号が前記第三のレジスタに格納されたとき、集積回路をリ
セットする過程を含むことを特徴とする請求項１０記載の方法。 - 【請求項１２】 前記監視過程(a)が、監視クロックが所定の周波数を超えたことを検出する過
程を含むことを特徴とする請求項９記載の方法。 - 【請求項１３】 前記監視過程(a)が、監視クロックが所定の周波数より低くなったことを検出
する過程を含むことを特徴とする請求項９記載の方法。 - 【請求項１４】 前記監視過程(a)が、集積回路内で単一事象反転（SEU）が発生したことを監視
する過程を含むことを特徴とする請求項９記載の方法。 - 【請求項１５】 前記監視過程(a)が、集積回路がリセットされた回数を監視する過程を含むこ
とを特徴とする請求項９記載の方法。 - 【請求項１６】 前記監視過程(a)が、不当な電圧レベルを監視する過程を含むことを特徴とす
る請求項９記載の方法。 - 【請求項１７】 さらに、(c)集積回路のパワーアップされた際に集積回路を既知の状態にリセ
ットする過程を含むことを特徴とする請求項９記載の方法。 - 【請求項１８】 集積回路内の機密論理を保護するための機密保障論理であって、この機密保障
論理が： 危険な状態の発生を監視するための複数の保護モジュールを備え、各保護モジ
ュールは異なるタイプの危険な状態を監視し、各保護モジュールは自身と関連す
る危険な状態を検出したとき警告信号を発行し、この機密保障論理がさらに 前記複数の保護モジュールによって発行された警告信号を受信および格納する
ための格納手段を備えることを特徴とする機密保障論理。 - 【請求項１９】 前記格納手段が： 前記警告信号を受信するための第一のレジスタと； 前記警告信号をマスキングするための第二のレジスタを備え、この第二のレジ
スタは選択された警告が伝搬することを阻止するために用いられ；前記格納手段
がさらに 前記第二のレジスタによってマスキングされなかった警告信号を格納するため
の第三のレジスタを備えることを特徴とする請求項１８記載の機密保障論理。 - 【請求項２０】 前記複数の保護モニタ（モジュール）が： 監視クロックが所定の周波数を超えたことを検出する高周波モニタと； 監視クロックが所定の周波数より低くなったことを検出する低周波モニタと； 集積回路内で単一事象反転（SEU）が発生したことを監視する単一事象反転検
出器モニタと； 集積回路がリセットされた回数を監視するリセットモニタと； 不当な電圧レベルを監視する電圧検出器；の少なくとも一つを備えることを特
徴とする請求項１８記載の機密保障論理。
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