JP7043551B2 - 発光デバイスのp型層を形成する方法 - Google Patents

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Description

本出願は、2016年5月20日に出願された米国仮特許出願第62/339,448号及び2016年7月15日に出願された欧州特許出願第16179661.0号に対する優先権を主張するものであり、米国仮特許出願第62/339,448号及び欧州特許出願第16179661.0号をここに援用する。
現在利用可能な最も効率的な光源の中に、発光ダイオード(LED)、共振器型(resonant cavity)発光ダイオード(RCLED)、垂直共振器面発光レーザ(VCSEL)及び端面発光レーザを含む半導体発光デバイスがある。可視スペクトルで動作可能な高輝度発光デバイスの製造において現在関心ある材料系は、III-V族半導体、特に、III族窒化物材料とも呼ばれる、ガリウム、アルミニウム、インジウム、及び窒素の二元、三元、及び四元合金を含む。典型的に、III族窒化物発光デバイスは、有機金属化学気相成長法(MOCVD)、分子線エピタキシー(MBE)又はその他のエピタキシャル技術により、サファイア、炭化シリコン、III族窒化物若しくは複合材の基板、又はその他の好適な基板の上に、異なる組成及びドーパント濃度の複数の半導体層のスタック(積層体)をエピタキシャル成長することによって製造される。スタックは、しばしば、基板上に形成された、例えばSiでドープされた1つ以上のn型層と、該1つ以上のn型層上に形成された活性領域内の1つ以上の発光層と、活性領域上に形成された、例えばMgでドープされた1つ以上のp型層とを含んでいる。これらn型領域及びp型領域の上に、電気コンタクトが形成される。
商用のIII族窒化物LEDでは、半導体構造は典型的にMOCVDによって成長される。MOCVDにおいて使用される窒素源は典型的にアンモニアである。アンモニアが解離するとき、水素が生成される。水素は、p型材料の成長中にp型ドーパントとして使用されるものであるマグネシウムと錯体を形成する。水素錯体は、マグネシウムのp型特性を不活性化し、p型材料のドーパント濃度を実効的に低下させ、それがデバイスの効率を低下させる。p型材料の成長後、水素を追い出すことによって水素-マグネシウム錯体を破壊するために、構造体がアニールされる。
本発明の実施形態に従った方法において、p型領域とn型領域との間に配置されたIII族窒化物発光層を含む半導体構造が成長される。p型領域は半導体構造内に埋め込まれる。半導体構造内にトレンチが形成される。トレンチはp型領域を露出させる。トレンチを形成した後に、半導体構造がアニールされる。
埋込p型領域と該p型領域を活性化するためのトレンチとを含む半導体構造の一部を例示している。 図1に例示した構造の頂面の一部を例示している。 本発明の一部の実施形態に従った、埋込p型領域を有するデバイスを形成する方法である。 本発明の一部の実施形態に従った、p型領域がn型領域の前に成長されたLEDを例示している。 本発明の一部の実施形態に従った、トンネル接合を含むLEDを例示している。 本発明の一部の実施形態に従った、トンネル接合によって分離された2つのLEDを含むデバイスを例示している。 マスク材料のセグメントを含んだ、部分的に成長された半導体デバイスの一部を例示している。 埋め込まれたトレンチを有する半導体デバイスの一部を例示している。 その中にメタルコンタクトが配置されたトレンチを含む半導体デバイスの一部を例示している。
III族窒化物デバイス内のp型層を活性化するための水素フリー雰囲気中でのアニールの要求は、デバイス設計を制約する。実験的に実証されていることには、水素は、n型III族窒化物材料を通って拡散することができず、また、水素は容易には、典型的なデバイスウエハの直径の半分に相当する距離にわたって半導体材料中を横方向に拡散しない。結果として、活性化アニールが効果的であるためには、p型層を何らかの他の層で覆うことはできない。実効的なアニールがないと、デバイスは、p型層がないままとなり、又は極めて低いドーパント濃度を持つp型層を有するだけとなり、デバイスを実用にならないものとする。従って、例えば、トンネル接合(ジャンクション)を有するデバイス、又はn型層の前にp型層が成長されるデバイスなどの、埋込p型層を有するデバイスは、MOCVDによる成長とそれに続くアニールとを含む従来プロセスによってでは形成されることができない。
本発明の実施形態においては、埋込p型層を有するデバイス構造が成長される。埋込p型層の一部を露出させるトレンチがデバイス構造内に形成される。次いで、この構造がアニールされることで、水素は埋込p型層からトレンチへと横方向に拡散することができ、水素が周囲に逃げることができるようになる。
図1は、半導体デバイス構造の一部を例示している。図1の構造は、例えば、サファイア、SiC、Si、非III族窒化物材料、GaN、複合基板、又はその他の好適な基板とし得る成長基板30上に成長されている。p型領域100の前にオプションのIII族窒化物膜102が成長され得るが、III族窒化物膜102は必ずしも必要ではない。III族窒化物膜102は、例えば、核生成層若しくはバッファ層、GaN若しくはその他のIII族窒化物材料とし得る平滑化層、n型層、発光層若しくは活性層、アンドープ層、デバイスの活性領域、及び/又はその他の好適な層若しくは材料を含み得る。
p型領域100は、例えばMg又は他の好適材料などのp型ドーパントでドープされた、少なくとも1つの2元、3元、4元又は5元のIII族窒化物層を含む。
p型層100がIII族窒化物膜104によって埋められるように、p型層100の後にIII族窒化物膜104が成長される。III窒化物膜104は、n型層、p型層、デバイスの活性領域、発光層、アンドープ層、及び/又はその他の好適な層若しくは材料を含み得る。
成長後又は成長中に、半導体構造内にトレンチ106が形成される。トレンチ106は、図1に示すように、トレンチ106の底がp型領域100内にあるように、III族窒化物膜104の厚さ全体を貫いて延在し得る。それに代えて、トレンチ106は、トレンチ106の底がIII族窒化物膜102内にあるか、成長基板30の表面であるか、又は成長基板30内まで延在するかであるように、窒化物膜104及びp型領域100の双方の厚さ全体を貫いて延在していてもよい。
トレンチ106の幅108は、例えば、一部の実施形態において少なくとも0.05μm、一部の実施形態において50μm以下、一部の実施形態において少なくとも0.5μm、そして、一部の実施形態において15μm以下とし得る。一部の実施形態において、トレンチは、発光面積を失うことを避けるために、可能な限り小さく保たれる。
p型領域100の全てが、後のアニール中の水素の最大拡散長以下の距離だけ、トレンチから離間されるように、トレンチ106同士が離間される。トレンチ106間の最大間隔110は、アニール中の水素の平均拡散長又は最大拡散長の2倍とし得る。間隔110は、アニール中の水素の最大横方向拡散長を決定し得るものであるアニールの条件(異なるアニールは異なる最大横方向拡散長を有し得る)によって決定され得る。最近傍のトレンチ同士の間の最大間隔110は、一部の実施形態において少なくとも1μm、一部の実施形態において500μm以下、一部の実施形態において少なくとも5μm、そして、一部の実施形態において250μm以下とし得る。
トレンチ106を形成した後に、図1に示した半導体構造がアニールされ得る。アニール中、水素がp型領域100からトレンチ106内に追い出され、水素は半導体構造から周囲へと逃げることができる。
一部の実施形態において、アニール後に、トレンチ106は絶縁材料114で充填され得る。絶縁材料114は、不注意に短絡を引き起こすことなく、トレンチを有する表面上にメタルコンタクトを形成することを可能にする。絶縁材料114は、アニール後の処理の如何なる段階で形成されてもよく、例えば、成長基板が除去される実施形態では、成長基板を除去する前又は後にトレンチ106が絶縁材料114で充填されてもよく、あるいは、埋め込まれている層を露出させるエッチングが行われる実施形態では、そのようなエッチングの前又は後にトレンチ106が絶縁材料114で充填されてもよい。
一部の実施形態において、トレンチ106は、図9に例示するように、p側を下にしたデバイスにおいて、p型領域と接触するようにメタルコンタクトが中に形成されるビアとして使用される。p型領域100と接触するメタルコンタクト134がトレンチ106内に形成される実施形態では、メタルコンタクトが(図9に例示するようにトレンチ132の底で)埋込p型領域100又はその他の所望の層のみと直に接触し、上方の層(III族窒化物膜104)とは接触しないように、一連の金属及び絶縁体が堆積されてパターニングされる。例えば、メタルコンタクトと直に接触されるべきでない半導体層とコンタクトメタル134との間で、トレンチの側壁に、絶縁材料130が配置され得る。
一部の実施形態において、トレンチ106は、空気又は周囲ガスに曝されたままであり、あるいは、充填されるのではなく薄いパッシベーション層(例えば、SiO)で被覆される。従って、一部の実施形態において、トレンチ106は、絶縁材料又は不動態化材料で部分的又は完全に充填され得る。
図2は、図1の構造の頂面112の一部の平面図である。図2に例示するように、一部の実施形態において、トレンチ106は、互いにアイソレートされ、トレンチによって途切れていない半導体構造の一部によって取り囲まれ得る。従って、一部の実施形態において、半導体材料は全て電気的に接続され、トレンチ106は、電気的に孤立化された半導体材料のアイランドを形成しない。一部の実施形態では、一部又は全てのトレンチが互いに接続して、半導体材料の孤立アイランドを形成してもよく、例えば、一部の実施形態において、トレンチ106は、後に半導体材料のウエハから分離される単一のデバイスの境界を画成し得る。デバイスのウエハ上に形成される単一のデバイスが、互いに接続して当該デバイスの境界又は当該デバイス内の半導体材料の孤立アイランドを画成する幾つかのトレンチと、互いから分離されて半導体材料の孤立アイランド内に形成される1つ以上のその他のトレンチとを有していてもよい。
図3は、デバイスを形成する方法を例示している。ブロック120にて、埋込p型領域を有するIII族窒化物構造が成長基板上に成長される。
ブロック122にて、成長されたIII族窒化物構造内にトレンチ106が形成される。トレンチ106は、図1及び2に例示されている。トレンチ106は、例えば、ドライエッチング、ウェットエッチング、又はドライエッチングとウェットエッチングとの組み合わせを含め、如何なる好適技術によって形成されてもよい。一部の実施形態において、トレンチを形成する方法は、トレンチをエッチングすることによって形成された半導体材料の露出面からの水素の拡散に影響を及ぼし得る。例えば、p型GaNがドライエッチング中にn型GaNに転換することが知られている。n型に転換するp型の表面の厚さが過大であると、水素の拡散が阻止されて、水素が、型転換した表面に積み上がって、逃げることができないようになってしまい得る。従って、一部の実施形態では、ドライエッチングしてトレンチ106を形成した後に、n型転換した層を除去するために、又は、n型転換した層の厚さを、水素が容易に拡散しきる厚さまで薄くするために、トレンチの表面を、ウェットエッチングで洗浄し得る。
一部の実施形態では、図7及び8に例示するように、成長中にトレンチを形成するように、半導体構造が選択的に成長され得る。例えば、図7に例示するように、基板30の上に、オプションのIII族窒化物膜102、及びp型領域100が成長される。例えばSiOなどのマスク材料120が、p型領域100上に配置され、次いで、トレンチが形成される領域に当該マスク材料が残されるようにパターニングされ得る。マスク材料は、図7に示した位置に限定されない。例えば、様々な実施形態において、マスク材料は、成長基板上に直接的に形成され、部分的に成長されたIII族窒化物膜102の表面上に形成され、完全に成長されたIII族窒化物膜102の表面上に形成され、部分的に成長されたp型領域100の表面上に形成され、又は、図示のように、完全に成長されたp型領域100の表面上に形成される。マスク材料がp型領域100の少なくとも一部と直に接触する限りにおいて、マスク材料は、(成長基板30の直上を含めて)いずれかの表面上で、デバイスのいずれかの層内に、如何なる厚さで形成されてもよく、また、複数の層の中を延在してもよい。
マスク材料120を覆って、III族窒化物膜104が成長される。成長は、ラテラルオーバーグロースによって最終的にマスク材料を覆うことになり、その結果、図8に示すように、隣接するマスク領域の間の領域122がIII族窒化物材料で充填される。成長後にダイが個片化されるときに、ウェットエッチング又はその他の好適技術を用いてマスク材料を除去することができ、活性化アニール中にそれを通って水素が逃げ得る埋込トレンチ124が形成され得る。活性化アニール中、水素は、埋込トレンチが周囲に露出されるところであるウエハの側面を通って、埋込トレンチから逃げ出る。
図3に戻るに、ブロック124にて、埋込p型領域を活性化する(例えば、p型領域内のp型ドーパントと錯体を形成している水素を追い出すことによる)ために、トレンチを有するIII族窒化物構造がアニールされる。
図4、5、及び6は、図1、2、及び3に例示したようにトレンチを形成してアニールすることによって活性化され得る埋込p型領域を含むデバイスを例示している。図4は、n型領域の前にp型領域が成長されるデバイスを例示している。図5及び6は、トンネル接合を含むデバイスを例示している。明瞭さのため、図4、5、及び6ではトレンチが省略されている。特に、図4、5、及び6に例示するデバイスは、例えば、一辺1mm程度とすることができ、これが意味することは、単一のデバイス内に何十又は更には何百ものトレンチが形成され得るということである。図4、5、及び6に例示するデバイスのいずれにおいても、それらトレンチのうち1つ以上は、上述したように、デバイスの埋込層へのメタルコンタクトがその中に配置されるビアとして使用され得る。
一部の実施形態において、III族窒化物デバイスのp型領域は、発光層及びn型領域の前に成長される。
従来のIII族窒化物LEDでは、基板上に先ずn型領域が成長され、それに発光層及びp型半導体が続く。n側を下にして成長されたIII族窒化物LEDの内部電界は、順方向バイアスの増大に伴って増大する。結果として、デバイスバイアス(電流)が増大されるにつれて、内部電界が増大して、電子-正孔の重なりを減少させ、それにより放射効率を低下させる。基板上に先ずp型領域を成長させて、逆の順序でデバイスを成長させることは、内部電界を反転させる。p側を下にして成長されたIII族窒化物LEDにおいて、内部電界が内蔵(ビルトイン)分極電界とは反対向きである。結果として、順方向バイアス(電流)が増大するにつれて、そのようなデバイスの放射効率が上昇し得る。
図4は、発光層及びn型領域の前にp型領域が成長されるデバイスの一例を示している。このような半導体構造は、任意の好適なデバイスに組み込まれることができ、本発明の実施形態は、図示の縦型デバイスに限定されない。例えばフリップチップデバイスなどの、元々の成長基板が除去される実施形態では、p型領域への電気コンタクトを作製するために構造102を完全に除去してもよく、あるいは、その上にメタルコンタクトが形成され得るp型領域の部分を露出させるように、構造102を貫いて穴/トレンチをエッチングしてもよい。例えば横型ダイデバイスなどの、基板が残存する実施形態では、一方のコンタクトが半導体構造の頂面上に配置され、他方のコンタクトが、p型領域を露出させるようにエッチングすることによって露出された表面上に配置され得る。
図4に例示するデバイスは、成長基板(図示せず)上に成長された半導体構造10を含んでいる。先ずp型領域12が成長され、それに続いて、少なくとも1つの発光層14を含む活性領域又は発光領域が成長され、それに続いてn型領域16が成長される。
p型領域12は、図1の埋込p型領域100に対応し、活性領域14及びn型領域16は、図1のIII族窒化物膜104に対応し、図1のIII族窒化物膜102は、核生成又はバッファ構造(図示せず)であることもあるし、省略されることもある。
p型領域12上にメタルpコンタクト18が配置され、n型領域16上にメタルnコンタクト20が配置されている。
半導体構造10は、n型領域とp型領域との間に挟まれた発光領域又は活性領域を含む。n型領域16は、異なる組成及びドーパント濃度の複数の層を含み得る。該複数の層は、例えば、発光領域が効率的に発光するのに望ましい特定の光学特性、材料特性若しくは電気特性に合わせて設計されるn型、若しくはp型であってもよい、デバイス層を含み得る。発光層14は、発光領域又は活性領域18に含まれ得る。好適な発光領域の例は、単一の厚い若しくは薄い発光層、又はバリア層によって分離された複数の薄い若しくは厚い発光層を含んだマルチ量子井戸発光領域を含む。p型領域12は、異なる組成、厚さ及びドーパント濃度の複数の層を含み得る。該複数の層は、例えば、p型、n型、あるいは意図的にはドープされないものとし得るバッファ層若しくは核生成層などのプリパレーション層及び/又は成長基板の除去を容易にするように設計される層、並びに意図的にはドープされない層、又はn型層を含み得る。
成長後、半導体構造は、何らかの好適なデバイスへと処理され得る。
一部の実施形態において、III族窒化物デバイスはトンネル接合を含む。トンネル接合(tunnel junction;TJ)は、逆バイアスで電子がp型層の価電子帯からn型層の伝導帯にトンネリングすることを可能にする構造である。電子がトンネリングするとき、p型層内に正孔が残され、その結果、双方の層にキャリアが生成される。従って、逆バイアスにて小さいリーク電流が流れるダイオードのような電子デバイスにおいて、逆バイアスにてトンネル接合を横切って大きい電流を運ぶことができる。トンネル接合は、p/nトンネル接合における伝導帯と価電子帯との特定のアライメントを必要とし、これは典型的に、非常に高いドーピング(例えば、(Al)GaAs材料系におけるp++/n++接合)を用いる他の材料系において達成されてきた。III族窒化物材料は、異なる合金組成間のヘテロ界面に電界を生成する固有の分極を有する。この分極場を利用して、トンネリングに必要なバンドアライメントを達成することができる。
図5及び6は、トンネル接合を含む2つのデバイスを例示している。
図5のデバイスでは、p型領域と、p型領域に電流を注入するメタルコンタクトとの間にトンネル接合が配置されている。n型層上にコンタクトが形成され得る。n型層は、p型層と比較して、遥かに良好なシート抵抗、ひいては、より良好な電流拡散(スプレッディング)を有し得る。図5に示すデバイスでは、トンネル接合を介してp型領域からの正孔をn型コンタクト層内の電子へと変換することにより、n型層が、LEDの正端子及び負端子の双方のためのコンタクト層として使用される。
図5のデバイスは、成長基板上に成長されたn型領域32と、それに続く、発光領域内に配置され得る発光層34と、p型領域36とを含んでいる。n型領域32、発光層34、及びp型領域36は、図4に関連する記述にて上述されている。トンネル接合38が、p型領域36の上に形成されている。
一部の実施形態において、トンネル接合38は、p型領域36と直に接触した、p++層としても参照される高濃度ドープされたp型層と、p++層と直に接触した、n++層としても参照される高濃度ドープされたn型層とを含む(一部の実施形態では、トンネル接合38のp++層がデバイス内のp型領域として機能し、それ故に、別個のp型領域は必要とされない)。一部の実施形態において、トンネル接合38は、p++層とn++層との間に挟まれた、p++層及びn++層とは異なる組成の層を含む。一部の実施形態において、トンネル接合38は、p++層とn++層との間に挟まれたInGaN層を含む。一部の実施形態において、トンネル接合38は、p++層とn++層との間に挟まれたAlN層を含む。トンネル接合38は、後述するn型層40と直に接触する。
p++層は、例えば、約1018cm-3から約5×1020cm-3の濃度まで例えばMg又はZnなどのアクセプタでドープされたInGaN又はGaNとし得る。一部の実施形態において、p++層は、約2×1020cm-3から約4×1020cm-3の濃度にドープされる。n++層は、例えば、約1018cm-3から約5×1020cm-3の濃度まで例えばSi又はGeなどのドナーでドープされたInGaN又はGaNとし得る。一部の実施形態において、n++層は、約7×1019cm-3から約9×1019cm-3の濃度にドープされる。トンネル接合38は通常、非常に薄く、例えば、トンネル接合38は、約2nmから約100nmの範囲の合計厚さを有することができ、p++層及びn++層の各々が、約1nmから約50nmの範囲の厚さを有し得る。一部の実施形態において、p++層及びn++層の各々は、約25nmから約35nmの範囲の厚さを有し得る。p++層及びn++層は、必ずしも同じ厚さを有していなくてもよい。一実施形態において、p++層は、15nmのMgドープされたInGaNであり、n++層は、30nmのSiドープされたGaNである。p++層及びn++層は、傾斜したドーパント濃度を有していてもよい。例えば、下に位置するp型領域36に隣接するp++層の部分が、下に位置するp型領域のドーパント濃度からp++層における所望のドーパント濃度まで傾斜したドーパント濃度を有し得る。同様に、n++層は、p++層に隣接する最大値からトンネル接合38の上に形成されるn型層40に隣接する最小値まで傾斜したドーパント濃度を有し得る。トンネル接合38は、逆バイアスモードにて電流を導通するときにトンネル接合38が低い直列電圧降下を示すよう、十分な薄さであるように、且つ十分にドープされるように製造される。一部の実施形態において、トンネル接合38を横切っての電圧降下は、約0.1Vから約1Vである。
p++層とn++層との間にInGaN層若しくはAlN層又はその他の好適層を含む実施形態は、トンネリングのためにバンドをアライメントする助けとするよう、III族窒化物における分極場を利用し得る。この分極効果は、n++層及びp++層のドーピング要求を低減させ、また、必要なトンネリング距離を短縮させ得る(可能性として、より大きい電流を可能にする)。p++層とn++層との間の層の組成は、p++層及びn++層の組成とは異なることができ、且つ/或いは、III族窒化物材料系の中の異種材料間に存在する分極電荷により、バンド再アライメントを生じさせるように選択され得る。
好適なトンネル接合の例が米国特許第8039352号に記載されており、それをここに援用する。
トンネル接合38上に、n++層と直に接触して、n型コンタクト層40が形成される。
図5のデバイスにおいて、p型領域36及びトンネル接合38のp++層が、図1のp型領域100に対応し、トンネル接合38のn++層及びn型コンタクト層40が、図1のIII族窒化物膜104に対応し、n型領域32及び活性領域34が、図1のIII族窒化物膜102に対応する。
n型コンタクト層40上及びn型領域32上に、それぞれ、第1のメタルコンタクト44及び第2のメタルコンタクト42が形成される。図5に例示するように、フリップチップデバイスを形成するようにメサがエッチングされてもよいし、あるいは、その他の好適デバイス構造が使用されてもよい。第1及び第2のメタルコンタクト44及び42は、例えばアルミニウムなどの同じ材料とし得るが、これは必ずしも必要でなく、任意の好適な1つ以上のコンタクトメタルが使用され得る。
図6のデバイスでは、複数のLEDが互いに上下に成長され、トンネル接合を介して直列に接続される。図6のデバイスでは、単一のLEDのフットプリント内に複数のLEDが作製されており、これは、単位面積当たりに生成される光束を劇的に増加させ得る。さらに、トンネル接合によって接続されたこれらのLEDを、より低い駆動電流で駆動することにより、各LEDがそのピーク効率で動作することができる。単一のLEDでは、これは光出力の低下をもたらすことになるが、所与のチップ面積内に2つ以上のLEDを直列接続して有することにより、効率を劇的に向上させながら光出力を維持することができる。故に、図6に例示するトンネル接合デバイスは、高い効率を必要とする用途、及び/又は単位面積当たり高い光束を必要とする用途に使用され得る。
図6のデバイスは、成長基板上に成長されたn型領域32と、それに続く、発光領域内に配置され得る発光層34と、p型領域36とを含んでいる(上述のように、トンネル接合のp++層がp型領域36として機能し、それ故に、別個のp型領域は必要とされないこともある)。n型領域32、発光層34、及びp型領域36は、図4に関連する記述にて上述されている。上述のようなトンネル接合38が、p型領域36の上に形成されている。トンネル接合38の上に、第2のn型領域46、第2の発光層48、及び第2のp型領域50を含む第2のデバイス構造が形成される。トンネル接合38は、p++層が第1のLEDのp型領域36と直に接触し、n++層が第2のLEDのn型領域46と直に接触するような向きにされる。
図6のデバイスにおいて、p型領域36及びトンネル接合38のp++層が、図1のp型領域100に対応し、トンネル接合38のn++層、n型層46、活性領域48、及びp型領域50が、図1のIII族窒化物膜104に対応し(トレンチがp型領域50と直に接触する場合、トレンチはp型領域50も活性化することになるが、p型領域50は、それが最後に成長された層である場合、従来からのアニールによって活性化されることもできる)、n型領域32及び活性領域34が、図1のIII族窒化物膜102に対応する。
第1のLEDのn型領域32上及び第2のLEDのp型領域50上に、それぞれ、第1のメタルコンタクト54及び第2のメタルコンタクト52が形成される。図6に例示するように、フリップチップデバイスを形成するようにメサがエッチングされてもよいし、あるいは、その他の好適デバイス構造が使用されてもよい。一部の実施形態において、図5のデバイスにて例示したようにn型層上に第2のメタルコンタクト52を形成するために、第2のLEDのp型領域50の上に、更なるトンネル接合とn型層とを形成してもよい。
図6には2つの活性領域が示されているが、各活性領域に隣接するp型領域が、次の活性領域に隣接するn型領域から、トンネル接合によって隔てられるのであれば、図示の2つのメタルコンタクトの間に如何なる数の活性領域が含められてもよい。図6のデバイスは2つのみのコンタクトを有するので、双方の発光層が同時に発光し、個別及び別々に活性化されることはできない。他の実施形態では、追加のコンタクトを形成することによって、スタック内の個々のLEDが別々に作動されてもよい。一部の実施形態では、デバイスが例えば110ボルトや220ボルトなどの典型的なライン電圧で動作することができるように、デバイスは十分な接合(ジャンクション)を有し得る。
2つの発光層は、それらが同色の光を発するように同じ組成で製造されてもよいし、あるいは、それらが異なる色(すなわち、異なるピーク波長)の光を発するように異なる組成で製造されてもよい。例えば、2つのコンタクトを有する3つの活性領域のデバイスが、第1の活性領域が赤色光を発し、第2の活性領域が青色光を発し、そして、第3の活性領域が緑色光を発するように製造され得る。活性化されるとき、このデバイスは白色光を作り出し得る。これらの活性領域は、それらが同じ領域から光を放つように見えるように積み重ねられているので、このようなデバイスは、積み重ねられるのではなく隣り合う活性領域からの赤色光、青色光及び緑色光を組み合わせるデバイスにおいて存在する色の混ぜ合わせに伴う問題を回避し得る。異なる波長の光を発する複数の活性領域を有するデバイスでは、最も短い波長の光を生成する活性領域が、そこから光が取り出される表面(概して、LEDのサファイア、SiC、又はGaNの成長基板)に対して最も近く配置され得る。最も短い波長の活性領域を出力表面の近くに配置することは、他の活性領域の量子井戸における吸収による損失を最小化し得るとともに、より長い波長の活性領域をコンタクトによって形成されるヒートシンクに近い方に置くことによって、いっそう敏感な長めの波長の量子井戸への熱インパクトを低減し得る。量子井戸層はまた、量子井戸層内での光の吸収が低くなるように十分に薄くされ得る。デバイスから放出される混合光の色は、各色の光を発する活性領域の数を選択することによって制御され得る。例えば、人間の目は、緑色光子に対して非常に敏感であり、赤色光子及び青色光子に対してさほど敏感でない。バランスのとれた白色光を生み出すために、積層活性領域デバイスは、単一の緑色活性領域と、複数の青色及び赤色活性領域とを有していてもよい。
図4、5、及び6のデバイスは、技術的に知られているように、成長基板30上にIII族窒化物半導体構造を成長させることによって形成される。成長基板は、サファイアであることが多いが、例えばSiC、Si、GaN、又は複合基板(例えば、サファイアテンプレート上のGaNなど)などの如何なる好適基板であってもよい。III族窒化物半導体構造が上に成長される成長基板の表面は、成長前にパターン加工、粗面加工、又はテクスチャ加工されてもよく、そうすることはデバイスからの光取り出しを向上させ得る。成長表面とは反対側の成長基板の表面(すなわち、フリップチップ構成において光の大部分がそれを通して取り出される表面)は、成長の前又は後にパターン加工、粗面加工、又はテクスチャ加工されてもよく、そうすることはデバイスからの光取り出しを向上させ得る。
メタルコンタクトは、しばしば、例えば反射メタル及びガードメタルなどの複数の導電層を含む。ガードメタルは、反射メタルのエレクトロマイグレーションを防止あるいは抑制し得る。反射メタルは銀であることが多いが、如何なる好適な1つ以上の材料が使用されてもよい。メタルコンタクトは、例えばシリコンの酸化物又はその他の好適材料などの誘電体で充填され得る間隙によって、互いに電気的に絶縁される。n型領域32の複数部分を露出させる複数のビアが形成されてもよく、メタルコンタクトは、図4、5、及び6に例示した構成に限定されない。メタルコンタクトは、技術的に知られているように、誘電体/金属スタックを有するボンドパッドを形成するように再分配されてもよい。
LEDへの電気的な接続を形成するため、1つ以上のインターコネクトが、図示した2つのメタルコンタクトの上に形成され、あるいはそれらに電気的に接続される。インターコネクトは、例えば、はんだ、スタッドバンプ、金層、又はその他の好適構造とし得る。
基板30は、薄化されたり、全体が除去されたりしてもよい。一部の実施形態において、薄化することによって露出された基板30の表面が、光取り出しを向上させるためにパターン加工、テクスチャ加工、又は粗面加工される。
ここに記載されたデバイスはいずれも、波長変換構造と組み合わされてもよい。波長変換構造は、1つ以上の波長変換材料を含有し得る。波長変換構造は、LEDに直に接続されてもよいし、LEDに直に接続されることなくLEDの近傍に配置されてもよいし、あるいは、LEDから離間されてもよい。波長変換構造は、如何なる好適構造ともし得る。波長変換構造は、LEDとは別個に形成されてもよいし、あるいは、LEDとともにその場(in-situ)形成されてもよい。
LEDとは別個に形成される波長変換構造の例は、焼結又はその他の好適プロセスによって形成され得るセラミック波長変換構造や、ロール、キャスト、又はその他の方法でシートへと形成される例えばシリコーン又はガラスなどの透明材料内に置かれ、次いで個々の波長変換構造へと個片化される粉末蛍光体などの波長変換構造や、LEDの上にラミネート又はその他の方法で配置され得るものであるフレキシブルシートへと形成される例えばシリコーンなどの透明材料内に置かれる粉末蛍光体などの波長変換構造を含む。
その場形成される波長変換構造の例は、例えばシリコーンなどの透明材料と混合されて、LEDの上にディスペンス、スクリーン印刷、ステンシル、成形、又はその他の方法で配置される粉末蛍光体などの波長変換材料や、電気泳動、蒸着、又はその他の好適タイプの堆積によってLED上にコーティングされる波長変換材料を含む。
単一のデバイス内で、複数の形態の波長変換構造を使用することができる。単なる一例として、セラミック部材及び成形部材に同じ又は異なる波長変換材料を用いて、セラミック波長変換部材を、成形された波長変換部材と組み合わせることができる。
波長変換構造は、例えばコンベンショナルな蛍光体、有機蛍光体、量子ドット、有機半導体、II-VI族若しくはIII-V族半導体、II-VI族若しくはIII-V族半導体量子ドット若しくはナノ結晶、染料、ポリマー、又は発光するその他の材料を含み得る。
波長変換材料は、LEDによって発せられた光を吸収して、1つ以上の異なる波長の光を発する。LEDによって発せられた未変換の光が、この構造から取り出される光の最終的なスペクトルの一部をなすことが多いが、必ずしもそうである必要はない。一般的な組み合わせの例は、黄色発光の波長変換材料と組み合わされた青色発光のLED、緑色発光及び赤色発光の波長変換材料と組み合わされた青色発光のLED、青色発光及び黄色発光の波長変換材料と組み合わされたUV発光のLED、並びに青色発光、緑色発光及び赤色発光の波長変換材料と組み合わされたUV発光のLEDを含む。構造から発せられる光のスペクトルを調整するために、他の色の光を発する波長変換材料が追加されてもよい。
ここに記載された実施形態は、如何なる好適な発光デバイスに組み込まれてもよい。本発明の実施形態は、図示した特定の構造に限定されない。
一部の実施形態の一部の特徴が省略されたり、あるいは他の実施形態とともに実装されたりし得る。ここに記載されたデバイス要素及び方法要素は、交換可能であることがあり、また、ここに記載された例又は実施形態のいずれかで使用されたり、あるいはそれから省略されたりし得る。
上述の例及び実施形態では、半導体発光デバイスは、青色光又はUV光を発するIII族窒化物LEDであるが、例えばレーザダイオードなどの、LED以外の半導体発光デバイスも、本発明の範囲内である。また、ここに記載された原理は、例えばその他のIII-V族材料、III族リン化物、III族ヒ化物、II-VI族材料、ZnO、又はSi系材料などの、その他の材料系からなる半導体発光デバイス又はその他のデバイスにも適用可能であり得る。
本発明を詳細に説明したが、当業者が認識するように、本開示を所与として、ここに記載の発明概念の精神を逸脱することなく、本発明に変更が為され得る。故に、本発明の範囲は、図示して説明した特定の実施形態に限定されるものではない。

Claims (13)

  1. III族窒化物半導体構造を選択的に成長させる方法であって、
    表面上にマスク材料の複数のセクションを形成し、
    前記マスク材料の前記複数のセクションの周りに前記半導体構造をパターン形成し、前記マスク材料の少なくとも1つのセクションが、前記半導体構造に埋め込まれた少なくとも1つのp型領域の少なくとも一部と接触しており
    前記マスク材料の前記複数のセクションを除去して、前記少なくとも1つのp型領域の前記少なくとも一部を露出させる少なくとも1つのトレンチを形成し、
    前記少なくとも1つのトレンチを形成した後に、前記半導体構造をアニールする、
    ことを有する方法。
  2. 前記半導体構造は、前記少なくとも1つのp型領域及び少なくとも1つのn型領域を有する、請求項1に記載の方法。
  3. 前記半導体構造は更に、少なくとも1つのIII族窒化物発光層を有する、請求項2に記載の方法。
  4. 前記マスク材料は絶縁材料を有する、請求項1に記載の方法。
  5. 前記半導体構造をアニールした後に、前記少なくとも1つのトレンチを絶縁材料で充填する、ことを更に有する請求項に記載の方法。
  6. 複数のトレンチが存在し、前記複数のトレンチの各々に対して最近傍のトレンチが存在する、請求項1に記載の方法。
  7. 前記複数のトレンチの各々が、前記複数のトレンチの各々によって途切れていない前記半導体構造の一部によって取り囲まれる、請求項に記載の方法。
  8. 記半導体構造を前記アニールする工程における水素の最大拡散長が、最近傍のトレンチ同士の間隔の1/2よりも大きい、請求項に記載の方法。
  9. 前記半導体構造はトンネル接合を有する、請求項1に記載の方法。
  10. 前記少なくとも1つのトレンチは、少なくとも1つの埋め込まれたトレンチを有し、該少なくとも1つの埋め込まれたトレンチが、前記p型領域の前記少なくとも一部を周囲環境に露出させる、請求項2に記載の方法。
  11. 前記少なくとも1つのトレンチは、横方向の埋込トレンチである、請求項10に記載の方法。
  12. 前記少なくとも1つのトレンチは、前記少なくとも1つの埋め込まれたトレンチによって途切れていない前記p型領域又は前記n型領域の少なくとも一方の部分によって取り囲まれる、請求項10に記載の方法。
  13. 前記p型領域上にトンネル接合を成長させることを更に有する請求項10に記載の方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7323783B2 (ja) 2019-07-19 2023-08-09 日亜化学工業株式会社 発光装置の製造方法及び発光装置
US20240072209A1 (en) * 2021-03-18 2024-02-29 Nichia Corporation Light-emitting element
JP7344434B2 (ja) 2021-09-10 2023-09-14 日亜化学工業株式会社 発光素子の製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003068745A (ja) 2001-06-11 2003-03-07 Lumileds Lighting Us Llc 埋込みp型GaN層におけるアクセプタを活性化する方法
JP2005353690A (ja) 2004-06-08 2005-12-22 Matsushita Electric Ind Co Ltd 窒化物半導体発光素子
JP2008117922A (ja) 2006-11-02 2008-05-22 Yamaguchi Univ 半導体発光素子及びその製造方法
US20150024524A1 (en) 2012-03-05 2015-01-22 Enraytek Optoelectronics Co., Ltd Methods for Manufacturing Isolated Deep Trench and High-Voltage LED Chip
JP2015162631A (ja) 2014-02-28 2015-09-07 サンケン電気株式会社 発光素子
CN104934509A (zh) 2015-05-29 2015-09-23 上海芯元基半导体科技有限公司 Iii-v族氮化物半导体外延结构、包含该外延结构的器件及其制备方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4178197A (en) * 1979-03-05 1979-12-11 International Business Machines Corporation Formation of epitaxial tunnels utilizing oriented growth techniques
JP3298390B2 (ja) * 1995-12-11 2002-07-02 日亜化学工業株式会社 窒化物半導体多色発光素子の製造方法
JP3904571B2 (ja) * 2004-09-02 2007-04-11 ローム株式会社 半導体発光装置
JP2007042944A (ja) * 2005-08-04 2007-02-15 Rohm Co Ltd 窒化物半導体素子の製法
WO2007065005A2 (en) * 2005-12-02 2007-06-07 The Regents Of University Of California Improved horizontal emitting, vertical emitting, beam shaped, distributed feedback (dfb) lasers fabricated by growth over a patterned substrate with multiple overgrowth
JP5181924B2 (ja) * 2008-08-21 2013-04-10 ソニー株式会社 半導体発光素子及びその製造方法、並びに、下地に設けられた凸部、下地における凸部形成方法
JP5442229B2 (ja) * 2008-09-04 2014-03-12 ローム株式会社 窒化物半導体素子の製造方法
WO2013152231A1 (en) * 2012-04-04 2013-10-10 The Regents Of The University Of California Light emitting devices with embedded void-gap structures through techniques of closure of voids
US20130270514A1 (en) * 2012-04-16 2013-10-17 Adam William Saxler Low resistance bidirectional junctions in wide bandgap semiconductor materials
CN103378238B (zh) * 2012-04-25 2016-01-20 清华大学 发光二极管
JP6067401B2 (ja) * 2013-02-13 2017-01-25 学校法人 名城大学 半導体発光素子、及び、その製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003068745A (ja) 2001-06-11 2003-03-07 Lumileds Lighting Us Llc 埋込みp型GaN層におけるアクセプタを活性化する方法
JP2005353690A (ja) 2004-06-08 2005-12-22 Matsushita Electric Ind Co Ltd 窒化物半導体発光素子
JP2008117922A (ja) 2006-11-02 2008-05-22 Yamaguchi Univ 半導体発光素子及びその製造方法
US20150024524A1 (en) 2012-03-05 2015-01-22 Enraytek Optoelectronics Co., Ltd Methods for Manufacturing Isolated Deep Trench and High-Voltage LED Chip
JP2015162631A (ja) 2014-02-28 2015-09-07 サンケン電気株式会社 発光素子
CN104934509A (zh) 2015-05-29 2015-09-23 上海芯元基半导体科技有限公司 Iii-v族氮化物半导体外延结构、包含该外延结构的器件及其制备方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
桑野侑香 et al.,「n‐GaN表面層を有する構造内p‐GaNのMgアクセプタ活性化」,電子情報通信学会技術研究報告,2012年11月29日,Vol.112 No.327,pages 81-85

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