JP7024912B2 - 集積回路及び電源回路 - Google Patents

Description

本発明は、集積回路及び電源回路に関する。

一般的な臨界モードの力率改善回路（ＰＦＣ回路）では、インダクタに流れるインダクタ電流がほぼゼロになると、インダクタ電流を制御するトランジスタがオンされる。そして、トランジスタがオンされてから所定時間経過すると、トランジスタはオフされる。この結果、インダクタ電流のピークの波形が整流電圧の波形と相似形になり、力率は改善される。

特開２０１４－８２９２４号公報

ところで、力率改善回路用の集積回路は、一般にインダクタ電流、整流電圧、出力電圧等、数多くの電流や電圧に基づいて、トランジスタのオンオフを制御する。このように、検出対象の電流や電圧が複数あると、集積回路の端子の数が増加してしまうことがある。

本発明は、検出対象が複数ある場合であっても端子の数の増加を抑制できる集積回路を提供することを目的とする。

前述した課題を解決する本発明の第１の態様は、交流電圧を整流した整流電圧が印加される主巻線と、前記主巻線に生じる電圧と逆極性の電圧を生じさせる補助巻線と、を有するトランスにおける前記主巻線に流れるインダクタ電流を制御するトランジスタを駆動する集積回路であって、前記トランジスタがオフの際に前記補助巻線の電圧に応じた電圧が印加される端子と、前記トランジスタがオフの際の前記端子の電圧に基づいて、前記インダクタ電流の電流値が第１電流値よりも小さいことを検出する第１検出回路と、前記トランジスタがオフの際の前記端子の電圧に基づいて、前記交流電圧が第１交流電圧か、前記第１交流電圧より振幅の大きい第２交流電圧かを判定する判定回路と、前記第１検出回路の検出結果と、前記判定回路の判定結果と、前記交流電圧から生成される出力電圧と、に基づいて、前記トランジスタを駆動する駆動回路と、を備える。

また、本発明の第２の態様は、交流電圧を整流した整流電圧が印加される主巻線と、前記主巻線に生じる電圧と逆極性の電圧を生じさせる補助巻線と、を有するトランスと、前記主巻線に流れるインダクタ電流を制御するトランジスタと、前記トランジスタを駆動する集積回路と、を備え前記集積回路は、前記トランジスタがオフの際に前記補助巻線の電圧に応じた電圧が印加される端子と、前記トランジスタがオフの際の前記端子の電圧に基づいて、前記インダクタ電流の電流値が第１電流値よりも小さいことを検出する第１検出回路と、前記トランジスタがオフの際の前記端子の電圧に基づいて、前記交流電圧が第１交流電圧か、前記第１交流電圧より振幅の大きい第２交流電圧かを判定する判定回路と、前記第１検出回路の検出結果と、前記判定回路の判定結果と、前記交流電圧から生成される出力電圧と、に基づいて、前記トランジスタを駆動する駆動回路と、を含む電源回路。

本発明によれば、検出対象が複数ある場合であっても端子の数の増加を抑制できる集積回路を提供することができる。

ＡＣ－ＤＣコンバータの構成の一例を示す図である。 電圧Ｖｚｃｄの波形の一例を示す図である。 異なる振幅の交流電圧Ｖａｃに対する整流電圧Ｖｒｅｃ、端子Ｔの電圧Ｖｔ及び基準電圧Ｖｒｅｃ３の関係を示す図である。 入力検出回路の一例を示す図である。 ＡＣ－ＤＣコンバータの主要な波形を示す図である。 ２００Ｖ系の交流電圧Ｖａｃ２が入力されている際の電圧Ｖｔ２の波形の一例である。 入力検出回路の動作を説明するための図である。

関連出願の相互参照この出願は、２０１９年３月１１日に出願された日本特許出願、特願２０１９－４３５７６に基づく優先権を主張し、その内容を援用する。

本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。

＝＝＝＝＝実施形態の構成＝＝＝＝＝
図１は、ＡＣ－ＤＣコンバータ１の構成の一例を示す図である。ＡＣ－ＤＣコンバータ１（電源回路）は、交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成し、端子Ｅに出力する回路である。ＡＣ－ＤＣコンバータ１は、整流回路２及び力率改善回路３を有する。

整流回路２は、印加された交流電圧Ｖａｃを全波整流し、力率改善回路３に整流電圧Ｖｒｅｃとして出力する。

力率改善回路３は、整流電圧Ｖｒｅｃの力率を改善する回路であり、チョッパ回路１０及び駆動回路２０を有する。

チョッパ回路１０は、整流電圧Ｖｒｅｃを昇圧して出力電圧Ｖｏｕｔを生成する回路である。チョッパ回路１０は、トランス１１、トランジスタ１２、電流検出抵抗１３、分圧抵抗１４ａ，１４ｂ、ダイオード１５，１６、コンデンサ１７、分圧抵抗１８ａ，１８ｂを有する。

トランス１１は、主巻線Ｌ１と、主巻線Ｌ１に磁気的に結合された補助巻線Ｌ２とを有する。ここで、補助巻線Ｌ２に生じる電圧は、主巻線Ｌ１に生じる電圧とは極性が逆になるよう、補助巻線Ｌ２は巻かれている。このため、補助巻線Ｌ２には、主巻線Ｌ１の巻数（以下、「１次巻数Ｎｐ」とする。）と、補助巻線Ｌ２の巻数（以下、「２次巻数Ｎｓ」とする。）の巻数比に応じ、主巻線Ｌ１とは逆極性の補助巻線電圧（以下、電圧Ｖｚｃｄ）が生じる。なお、主巻線Ｌ１は、一端Ｌ１ａが整流回路２と接続される。

トランジスタ１２は、端子Ｅに接続された負荷に供給する電力を制御するＮＭＯＳトランジスタである。トランジスタ１２は、駆動回路２０の端子ＯＵＴから出力された駆動信号Ｖｄｒに応じてオン又はオフする。これにより、トランジスタ１２は、主巻線Ｌ１のインダクタ電流ＩＬを変化させる。なお、トランジスタ１２は、ＮＭＯＳに限定されず、バイポーラトランジスタ又はＩＧＢＴ等、他の半導体素子であってもよい。

電流検出抵抗１３は、トランジスタ１２がオンとなると、主巻線Ｌ１に流れるインダクタ電流ＩＬを、電流電圧変換する。電流検出抵抗１３は、トランジスタ１２とグランドＧＮＤの間に設けられる。なお、電流検出抵抗１３は、分圧抵抗１４ａ，１４ｂよりも十分小さい所定抵抗値を有する。また、トランジスタ１２がオンの際に電流検出抵抗１３に発生する電圧を、電圧Ｖｓとする。

分圧抵抗１４ａ，１４ｂは、ダイオード１５がオンの際、ダイオード１５から出力される電圧を分圧して端子Ｔに印加させる。なお、分圧抵抗１４ａ，１４ｂは、補助巻線Ｌ２とグランドＧＮＤとの間の電流経路上に互いに直列になるように設けられる。分圧抵抗１４ａ，１４ｂの間のノードは、端子Ｔに接続される。

ダイオード１５は、補助巻線Ｌ２に発生する電圧Ｖｚｃｄを端子Ｔに印加させるための素子である。なお、電圧Ｖｚｃｄは、補助巻線Ｌ２と、ダイオード１５とが接続されるノードの電圧である。ダイオード１５は、補助巻線Ｌ２と分圧抵抗１４ａの間に設けられ、アノードが補助巻線Ｌ２と接続され、カソードが分圧抵抗１４ａと接続される。

ここで、図２を参照しつつ、電圧Ｖｚｃｄについて説明する。駆動信号Ｖｄｒがハイレベル（以下、「Ｈレベル」とする。）となり、トランジスタ１２がオンとなると、主巻線Ｌ１の一端Ｌ１ａには整流電圧Ｖｒｅｃが印加され、他端Ｌ１ｂは、トランジスタ１２や電流検出抵抗１３の電圧降下を無視すると０Ｖ（グランドＧＮＤの電圧）となる。つまり、主巻線Ｌ１の一端Ｌ１ａ側の電圧が、他端Ｌ１ｂ側の電圧より高くなる。

この際、補助巻線Ｌ２に発生する電圧Ｖｚｃｄは、主巻線Ｌ１の両端の電圧と逆極性であるため、電圧Ｖｚｃｄは、グランドＧＮＤより低い負の電圧となる。つまり、電圧Ｖｚｃｄは、Ｖｚｃｄ＝－（２）^１／２×Ｖｒｅｃ×（Ｎｓ／Ｎｐ）となる。

一方、駆動信号ＶｄｒがＬレベルとなり、トランジスタ１２がオフとなると、主巻線Ｌ１の一端Ｌ１ａには整流電圧Ｖｒｅｃが印加され、他端Ｌ１ｂには出力電圧Ｖｏｕｔが印加される。

この際、主巻線Ｌ１の他端Ｌ１ｂ側の電圧が、一端Ｌ１ａ側の電圧より高くなるため、補助巻線Ｌ２の電圧Ｖｚｃｄは、Ｖｚｃｄ＝（Ｖｏｕｔ－（２）^１／２×Ｖｒｅｃ×（Ｎｓ／Ｎｐ））が発生する。

したがって、図２に示すように、トランジスタ１２がオンであるとき、電圧Ｖｚｃｄは、Ｖｚｃｄ＝－（２）^１／２×Ｖｒｅｃ×（Ｎｓ／Ｎｐ）で示される包絡線Ｅ１に沿うように変化する。一方、トランジスタ１２がオフであるとき、電圧Ｖｚｃｄは、正の電圧であるＶｚｃｄ＝Ｖｏｕｔ－（２）^１／２×Ｖｒｅｃ×（Ｎｓ／Ｎｐ）で示される包絡線Ｅ２に沿うように変化する。

また、上述のように、トランジスタ１２がオンの際、電圧Ｖｚｃｄは負の電圧となるためダイオード１５はオフする。一方、トランジスタ１２がオフの際には、電圧Ｖｚｃｄは、ダイオード１５の順方向電圧より十分高くなるよう、巻数比“Ｎｓ／Ｎｐ”が定められている。このため、トランジスタ１２がオフの際には、ダイオード１５はオンする。したがって、本実施形態では、トランジスタ１２がオフの際のみ、電圧Ｖｚｃｄに応じた電圧が端子Ｔに印加される。

ダイオード１６は、トランジスタ１２がオフの際、主巻線Ｌ１に蓄積されたエネルギーを出力側に放出する素子である。ダイオード１６のアノードは、主巻線Ｌ１、トランジスタ１２に接続され、カソードは、端子Ｅに接続される。

コンデンサ１７は、トランジスタ１２のスイッチング動作によって生じた高周波成分を出力電圧Ｖｏｕｔから除去する。コンデンサ１７は、ダイオード１６のカソードとグランドＧＮＤに間に設けられる。

分圧抵抗１８ａ，１８ｂは、出力電圧Ｖｏｕｔを分圧して帰還電圧Ｖｆｂを帰還させる。分圧抵抗１８ａ，１８ｂは、端子ＥとグランドＧＮＤに間に、互いに直列になるように設けられる。分圧抵抗１８ａ，１８ｂの間のノードは、後述する駆動回路２０の端子ＦＢに接続される。

駆動回路２０は、ＡＣ－ＤＣコンバータ１の力率を改善しつつ、出力電圧Ｖｏｕｔのレベルが目的レベルとなるように、トランジスタ１２を駆動する。駆動回路２０は、例えば、力率改善ＩＣ等の集積回路であり、端子Ｔ、端子ＦＢ、端子ＣＯＭＰ、端子ＯＵＴを有する。なお、駆動回路２０には、上述した４つの端子以外にも端子が設けられているが、ここでは便宜上、省略されている。

端子Ｔには、トランジスタ１２がオンし、ダイオード１５がオフされると、トランジスタ１２に流れる電流に応じた電圧Ｖｓが印加される。また、トランジスタ１２がオフし、ダイオード１５がオンとなると、端子Ｔには、補助巻線Ｌ２の電圧Ｖｚｃｄに応じた電圧が印加される。

したがって、トランジスタ１２がオンの際、端子Ｔの電圧Ｖｔは、Ｖｔ＝Ｖｓとなり、トランジスタ１２がオフの際、電圧Ｖｔは、Ｖｔ＝（Ｖｚｃｄ－０．７）×Ｒ１４ｂ÷（Ｒ１４ａ＋Ｒ１４ｂ）となる。なお、ここでは、ダイオード１５の順方向電圧を、“０．７Ｖ”とし、分圧抵抗１４ａ，１４ｂの抵抗値を、Ｒ１４ａ，Ｒ１４ｂとし、電流検出抵抗１３の抵抗値は、Ｒ１４ａ，Ｒ１４ｂより十分小さいため便宜上無視している。

端子ＦＢには、帰還電圧Ｖｆｂが印加され、端子ＣＯＭＰには、誤差電圧Ｖｅが印加される。また、端子ＯＵＴからは、トランジスタ１２を駆動するための駆動信号Ｖｄｒが出力される。

駆動回路２０は、電圧Ｖｔ及び帰還電圧Ｖｆｂに応じて、駆動信号Ｖｄｒを出力し、トランジスタ１２を駆動する。駆動回路２０は、マイナス電圧クランプ回路２１ａ、プラス電圧クランプ回路２１ｂ、ゼロ電流検出回路２２、入力検出回路２３、遅延回路２４、タイマ回路２５、ランプ発振器２６、誤差増幅回路２７、比較回路２８，２９、ＯＲ回路３０，３１、ＳＲフリップフロップ３２を有する。

マイナス電圧クランプ回路２１ａは、端子Ｔの電圧Ｖｔが、所定のマイナス電圧より小さくならないよう、電圧Ｖｔをクランプする。マイナス電圧クランプ回路２１ａは、例えば、アノードがグランドＧＮＤに接続され、カソードが端子Ｔに接続された図示しないツェナーダイオードによって構成されてもよい。

プラス電圧クランプ回路２１ｂは、電圧Ｖｔが、所定のプラス電圧以下になるよう、電圧Ｖｔをクランプする。プラス電圧クランプ回路２１ｂは、例えば、アノードが端子Ｔに接続され、カソードが所定電圧に接続された図示しないツェナーダイオードによって構成されてもよい。

ゼロ電流検出回路２２（第１検出回路）は、トランジスタ１２がオフの際の電圧Ｖｔに基づいて、インダクタ電流ＩＬが、ゼロになったか否かを検出する。ここで、「ゼロ」とは、例えば、インダクタ電流ＩＬがほぼゼロとなる電流値（例えば、１ｍＡ）であることとする。このため、ゼロ電流検出回路２２は、電圧Ｖｔ２と、例えば１ｍＡの電流に応じた数ｍＶである閾値電圧Ｖｔｈと、を比較し、インダクタ電流ＩＬがゼロであることを検出する。

そして、ゼロ電流検出回路２２は、インダクタ電流ＩＬの電流値が１ｍＡ（第１電流値）よりも小さいことを検出すると、インダクタ電流ＩＬがゼロになったことを示すＨレベルの信号Ｖｚを遅延回路２４及びタイマ回路２５に出力する。

入力検出回路２３（判定回路）は、トランジスタ１２がオフの際の端子Ｔの電圧Ｖｔに基づいて、交流電圧Ｖａｃが複数種類の交流電圧Ｖａｃのうち、いずれの交流電圧Ｖａｃであるかを示す判定結果Ｖｊを出力する。具体的には、入力検出回路２３は、交流電圧Ｖａｃが１００Ｖ系の交流電圧Ｖａｃ１であることを判定すると、判定結果として“Ｈレベル”の信号Ｖｊ（第１信号）を出力する。一方、入力検出回路２３は、交流電圧Ｖａｃが２００Ｖ系の交流電圧Ｖａｃ２であることを判定すると、判定結果として“Ｌレベル”の信号Ｖｊ（第２信号）を出力する。

なお、「交流電圧Ｖａｃ１（第１交流電圧）」とは、例えば日本で使用される１００Ｖの交流電圧であり、「交流電圧Ｖａｃ２（第２交流電圧）」とは、例えば欧州で使用される２２０～２４０Ｖの交流電圧である。なお、入力検出回路２３の詳細については後述する。

遅延回路２４は、ゼロ電流検出回路２２からＨレベルの信号Ｖｚが入力されると、信号Ｖｊのレベルに応じた時間後にトランジスタ１２をオンに切り替えるためのＨレベルの信号Ｖｄ（第１指示信号）をＯＲ回路３０に出力する。具体的には、遅延回路２４は、“Ｈレベル”の信号Ｖｊが入力されている際、インダクタ電流ＩＬがゼロとなったことが検出されてから時間ｔｄ１（第１時間）が経過した後、トランジスタ１２をオンするため信号Ｖｄを出力する。

また、遅延回路２４は、“Ｌレベル”の信号Ｖｊが入力されている際、インダクタ電流ＩＬがゼロとなったことが検出されてから時間ｔｄ２（第２時間）が経過した後、トランジスタ１２をオンするためのＨレベルの信号Ｖｄを出力する。

ところで、遅延回路２４における遅延時間ｔｄは、トランジスタ１２のドレイン－ソース電圧Ｖｄｓが小さい(例えば、ほぼゼロ)になるタイミングでトランジスタ１２がオンされるよう、設定されている。これは、トランジスタ１２のドレイン－ソース電圧Ｖｄｓが大きい際に、トランジスタ１２がオンされると、トランジスタ１２での損失が大きくなるからである。

そして、トランジスタ１２のドレイン－ソース電圧Ｖｄｓは、一般に、交流電圧Ｖａｃの振幅が小さくなる程、緩やかに変化する。つまり、１００Ｖ系の電圧が入力される際の電圧Ｖｄｓの変化は、２００Ｖ系の電圧が入力される際の電圧Ｖｄｓの変化より緩やかになる。遅延回路２４は、トランジスタ１２のスイッチング損失を低減するためには、本実施形態では、「時間ｔｄ２」は、「時間ｔｄ１」より短くなるように設定されている。このため、本実施形態では、トランジスタ１２のスイッチング損失を低減される。

タイマ回路２５は、駆動回路２０の起動時や交流電圧Ｖａｃの遮断時に、トランジスタ１２をオンする。より具体的には、タイマ回路２５は、ゼロ電流検出回路２２からＨレベルの信号Ｖｚが所定時間入力されないとき、つまり、インダクタ電流ＩＬがゼロとなったことが所定時間検出されないとき、Ｈレベルの信号をＯＲ回路３０に所定周期毎に出力する。

ランプ発振器２６（発振回路）は、Ｈレベルの信号Ｖｓｅｔの入力があると、信号Ｖｊのレベルに応じた傾きを有するランプ波Ｖｒｐを比較回路２８に出力する。具体的には、ランプ発振器２６は、“Ｈレベル”の信号Ｖｊが入力されている際、信号Ｖｓｅｔの入力に応じ、傾きＳ１（第１の傾き）を有するランプ波Ｖｒｐを出力する。

また、ランプ発振器２６は、“Ｌレベル”の信号Ｖｊが入力されている際、信号Ｖｓｅｔの入力に応じ、傾きＳ２（第２の傾き）を有するランプ波Ｖｒｐを出力する。なお、本実施形態の傾きＳ２は、傾きＳ１より、急な傾きである。

誤差増幅回路２７は、帰還電圧Ｖｆｂと、目的レベルの基準となる基準電圧Ｖｒｅｆ１とに基づいて、出力電圧Ｖｏｕｔのレベルと、目的レベルとの誤差に応じた誤差電圧Ｖｅを出力する。また、誤差増幅回路２７の出力とグランドＧＮＤとの間には、端子ＣＯＭＰを介して、位相補償用の抵抗Ｒ、コンデンサＣ１，Ｃ２が接続されている。

比較回路２８（信号出力回路）は、誤差増幅回路２７から反転入力端子に入力された誤差電圧Ｖｅと、ランプ発振器２６から非反転入力端子に入力されたランプ波Ｖｒｐを比較する。そして、比較回路２８は、ランプ波Ｖｒｐが誤差電圧Ｖｅより高くなると、トランジスタ１２をオフするためのＨレベルの信号Ｖｃ（第２指示信号）をＯＲ回路３１に出力する。

比較回路２９（第２検出回路）は、トランジスタ１２がオンの際の端子Ｔの電圧Ｖｔと、過電流に対応する基準電圧Ｖｒｅｆ２とに基づいて、トランジスタ１２に流れるインダクタ電流ＩＬが過電流であるか否かを検出する。なお、本実施形態では、インダクタ電流ＩＬが、数Ａ等の所定の電流値（第２電流値）より大きい場合、すなわち、トランジスタ１２がオンの際の電圧Ｖｔが基準電圧Ｖｒｅｆ２より高い場合、過電流であることが検出し、Ｈレベルの信号を出力する。

なお、比較回路２９は、例えば、駆動信号Ｖｄｒに基づいて、トランジスタ１２がオフの際には、Ｌレベルの信号を出力するよう設計されている。具体的には、比較回路２９内部の出力と、グランドＧＮＤとの間に、駆動信号Ｖｄｒに基づいてオン、オフする「スイッチＳＷ（不図示）」を設けても良い。そして、スイッチＳＷは、例えばＬレベルの駆動信号Ｖｄｒに基づいて、オンし、比較回路２９の出力をグランドＧＮＤに接続する。また、スイッチＳＷは、Ｈレベルの駆動信号Ｖｄｒに基づいて、比較回路２９の出力と、グランドＧＮＤとの間をオフする。この結果、比較回路２９は、Ｈレベルの駆動信号Ｖｄｒが入力されている際のみ、過電流を検出する。

また、詳細は後述するが、比較回路２９が、過電流を検出し、比較回路２９の出力がＨレベルとなると、ＯＲ回路３１の信号ＶｒはＨレベルとなるため、結果的に駆動信号ＶｄｒもＬレベルとなり、トランジスタ１２はオフされる。このため、トランジスタ１２等は過電流から保護される。

ＯＲ回路３０は、遅延回路２４又はタイマ回路２５のいずれか一方からＨレベルの信号が出力されると、Ｈレベルの信号Ｖｓｅｔをフリップフロップ３２に出力する
ＯＲ回路３１は、比較回路２８、２９のいずれか一方からＨレベルの信号が出力されると、Ｈレベルの信号Ｖｒをフリップフロップ３２に出力する。

フリップフロップ３２は、Ｓ入力にＨレベルの信号Ｖｓｅｔが入力されると、トランジスタ１２をオンするためのＨレベルの駆動信号Ｖｄｒを出力する。一方、フリップフロップ３２は、Ｒ入力にＨレベルの信号Ｖｒが入力されると、トランジスタ１２をオフするためのＬレベルの駆動信号Ｖｄｒを出力する。

＜交流電圧Ｖａｃと電圧Ｖｔとの関係＞＞
図３は、異なる振幅の交流電圧Ｖａｃが入力された際の整流電圧Ｖｒｅｃ、トランジスタ１２がオフの際の電圧Ｖｔの波形の一例を示す図である。

１００Ｖ系の交流電圧Ｖａｃ１に応じた整流電圧Ｖｒｅｃ１が力率改善回路３に入力されると、補助巻線Ｌ２から出力される電圧は、
Ｖｚｃｄ１＝Ｖｏｕｔ－（２）^１／２×Ｖｒｅｃ１×（Ｎｓ／Ｎｐ）・・・（１）
となる。

また、トランジスタ１２がオフの際の端子Ｔの電圧は、
Ｖｔ１＝（Ｖｚｃｄ１－０．７）×Ｒ１４ｂ÷（Ｒ１４ａ＋Ｒ１４ｂ）・・・（２）
となる。

一方、２００Ｖ系の交流電圧Ｖａｃ２に応じた整流電圧Ｖｒｅｃ２が力率改善回路３に入力されると、補助巻線Ｌ２から出力される電圧は、
Ｖｚｃｄ２＝Ｖｏｕｔ－（２）^１／２×Ｖｒｅｃ２×（Ｎｓ／Ｎｐ）・・・（３）
となる。

また、トランジスタ１２がオフの際の端子Ｔの電圧は、
Ｖｔ２＝（Ｖｚｃｄ２－０．７）×Ｒ１４ｂ÷（Ｒ１４ａ＋Ｒ１４ｂ）・・・（４）
となる。

したがって、トランジスタ１２がオフの際の端子Ｔの電圧Ｖｔは、交流電圧Ｖａｃの振幅が小さくなる程高くなる。そして、図３から明らかなように、交流電圧Ｖａｃの半周期（位相角が０～１８０°まで変化する期間）において、位相角９０°の際の電圧Ｖｔ１，Ｖｔ２が夫々最低となる。そして、電圧Ｖｔ１の最低値は、電圧Ｖｔ２の最低値より高くなる。

本実施形態の入力検出回路２３は、電圧Ｖｔ１の最低値及び電圧Ｖｔ２の最低値の間に設定された基準電圧Ｖｒｅｆ３と、電圧Ｖｔと、を比較することにより、交流電圧Ｖａｃが１００Ｖ系であるか２００Ｖ系であるかを判定している。

具体的には、入力検出回路２３は、電圧Ｖｔが、基準電圧Ｖｒｅｆ３より低くなる期間が所定期間あると、２００Ｖ系の交流電圧Ｖａｃ２が入力されていることを判定する。一方、入力検出回路２３は、電圧Ｖｔが、基準電圧Ｖｒｅｆ３より低くなる期間がないと、１００Ｖ系の交流電圧Ｖａｃ１が入力されていることを判定する。なお、詳細は後述するが、例えば、交流電圧Ｖａｃの半周期の期間、電圧Ｖｔが、基準電圧Ｖｒｅｆ３より低くならなければ、電圧Ｖｔが、基準電圧Ｖｒｅｆ３より低くなる期間がないと判定できる。

＜＜入力検出回路２３の一例＞＞
図４は、入力検出回路２３の一例を示す図である。図４に示すように、入力検出回路２３（判定回路）は、クロック出力回路４０、基準電圧出力回路４１、比較回路４２、ＯＲ回路４３、第１タイマ回路４４、第２タイマ回路４５を有する。

クロック出力回路４０は、所定周期を有するクロック信号ｑ１を第１タイマ回路４４に出力する。本実施形態のクロック信号ｑ１は、例えば、駆動信号Ｖｄｒと同じ周期の信号であり、駆動信号Ｖｄｒであっても良い。

基準電圧出力回路４１は、比較回路４２に対し、信号Ｖｊに応じたレベルの基準電圧Ｖｒｅｆ３を出力する。例えば、基準電圧出力回路４１は、後述する第２タイマ回路４５からＬレベルの信号Ｖｊが出力されると、基準電圧Ｖｒｅｆ３のレベルを上昇させる。一方、基準電圧出力回路４１は、Ｈレベルの信号Ｖｊが出力されると、基準電圧Ｖｒｅｆ３のレベルを低下させる。本実施形態の基準電圧Ｖｒｅｆ３は、Ｈレベルの信号Ｖｊに基づいて、第１レベル（例えば２．０Ｖ）の基準電圧Ｖｒｅｆ３を出力し、Ｌレベルの信号Ｖｊに基づいて、第１レベルより高い第２レベル（例えば２．１Ｖ）の基準電圧Ｖｒｅｆ３を出力する。

比較回路４２は、トランジスタ１２がオフの際の端子Ｔの電圧Ｖｔと、基準電圧Ｖｒｅｆ３とを比較する。具体的には、比較回路４２は、非反転入力端子が端子Ｔに接続されており、電圧Ｖｔと、基準電圧Ｖｒｅｆ３とを比較し、比較結果として制御信号Ｖｃ０を出力する。

また、上述のように、本実施形態では、トランジスタ１２がオンの際の電圧Ｖｔは、電圧Ｖｓであるが、トランジスタ１２がオフの際の電圧Ｖｔ＝（Ｖｚｃｄ－０．７）×Ｒ１４ｂ÷（Ｒ１４ａ＋Ｒ１４ｂ）となる。また、基準電圧Ｖｒｅｆ３は、トランジスタ１２がオンの際の電圧Ｖｓより十分高く、かつ、図３で示した関係にある。つまり、「基準電圧Ｖｒｅｆ３」は、電圧Ｖｔ１の最低値及び電圧Ｖｔ２の最低値の間に設定された電圧である。

ＯＲ回路４３は、比較回路４２からＨレベルの制御信号Ｖｃ０、Ｈレベルの初期化信号ｉｎｉ１が入力されると、Ｈレベルの制御信号Ｖｃ１を、第１タイマ回路４４に出力する。なお、Ｈレベルの制御信号Ｖｃ１は、第１タイマ回路４４のカウント値をリセットさせる信号である。

第１タイマ回路４４は、端子Ｔの電圧Ｖｔが基準電圧Ｖｒｅｆ３よりも低い期間が期間Ｔ１（第１期間）継続したか否か検出する。なお、２００Ｖ系の交流電圧Ｖａｃ２が入力されて際には、電圧Ｖｔが基準電圧Ｖｒｅｆ３よりも低い期間が期間Ｔ１経過することになるため、第１タイマ回路４４は、２００Ｖ系の交流電圧Ｖａｃ２が入力されていることを検出する。

第１タイマ回路４４は、３ビットのカウンタに相当するＤフリップフロップＦ１～Ｆ３と、ＲＳフリップフロップＦ４を含む。なお、ＤフリップフロップＦ１～Ｆ３は、３段であるが、これに限られない。

ＤフリップフロップＦ１のＤ入力には、所定の電源電圧が印加され、ＤフリップフロップＦ２のＤ入力には、ＤフリップフロップＦ１のＱ出力が入力される。ＤフリップフロップＦ３のＤ入力には、ＤフリップフロップＦ２のＱ出力が入力される。そして、ＤフリップフロップＦ１～Ｆ３には、クロック信号ｑ１が入力される。したがって、ＤフリップフロップＦ１～Ｆ３は、リセットが解除され、クロック信号ｑ１が３周期分だけ変化すると、ＤフリップフロップＦ３のＱ出力は、Ｈレベルとなる。なお、本実施形態では、クロック信号ｑ１が３周期分変化する期間を“期間Ｔ１”とする。

ＲＳフリップフロップＦ４のＳ入力には、ＤフリップフロップＦ３のＱ出力が入力される。したがって、ＤフリップフロップＦ３のＱ出力がＨレベルになると、ＲＳフリップフロップＦ４のＱ出力もＨレベルになる。また、ＲＳフリップフロップＦ４のＱ出力は、第２タイマ回路４５のＲ入力に入力される。このため、第１タイマ回路４４の出力がＨレベルとなり、期間Ｔ１を計時すると、つまり、２００Ｖ系の交流電圧Ｖａｃ２が入力されると、第２タイマ回路４５はリセットされる。

第２タイマ回路４５は、クロック出力回路（不図示）からのクロック信号ｑ２に基づいて、例えば、交流電圧Ｖａｃの半周期の期間Ｔ２（第２期間）を計時する。具体的には、第２タイマ回路４５は、クロック信号ｑ２に基づいて、カウント値をインクリメントし、期間Ｔ２を示す“カウント値Ｘ”となると、Ｈレベルの信号Ｖｊを出力する。

なお、一般に、交流電圧Ｖａｃの商用周波数は、例えば５０～６０Ｈｚと幅がある。ここでは、「期間Ｔ２」は、１００Ｖ系の交流電圧Ｖａｃ１、２００Ｖ系の交流電圧Ｖａｃ２において、最も低い周波数（例えば、５０Ｈｚ）に基づいて、期間Ｔ２が定められることとする。

一方、第２タイマ回路４５は、第１タイマ回路４４が２００Ｖ系の交流電圧Ｖａｃ２を検出し、カウント値がリセットされると、Ｌレベルの信号Ｖｊを出力する。なお、第２タイマ回路４５は、初期化信号ｉｎｉ２が入力されると、例えば“カウント値Ｘ”が設定され、Ｈレベルの信号Ｖｊを出力する。

このように、本実施形態では、２００Ｖ系の交流電圧Ｖａｃ２が検出されない限り、第２タイマ回路４５のカウント値はリセットされることはない。したがって、第２タイマ回路４５から出力されるＨレベルの信号Ｖｊ（第１信号）は、入力されている交流電圧Ｖａｃが１００Ｖ系の交流電圧Ｖａｃ１であることを示す。

一方、第２タイマ回路４５から出力されるＬレベルの信号Ｖｊ（第２信号）は、入力されている交流電圧Ｖａｃが２００Ｖ系の交流電圧Ｖａｃ２であることを示す。

＝＝＝＝＝ＡＣ－ＤＣコンバータ１の動作＝＝＝＝＝
ここで、図５を参照しつつ、２００Ｖ系の交流電圧Ｖａｃ２が入力されている際のＡＣ－ＤＣコンバータ１の主要な回路の動作について説明する。まず、時刻ｔ０に、駆動信号ＶｄｒがＬレベルとなり、トランジスタ１２がオフすると、補助巻線Ｌ２の電圧Ｖｚｃｄ２は、正の電圧である“Ｖｏｕｔ－（２）^１／２×Ｖｒｅｃ２×（Ｎｓ／Ｎｐ）”まで増加する。

その後、トランジスタ１２のオフにともない、インダクタ電流ＩＬが減少して主巻線Ｌ１に生じる電圧が小さくなると、補助巻線Ｌ２の電圧Ｖｚｃｄ２は低下する。この結果、端子Ｔの電圧Ｖｔ２も低下することになる。

そして、時刻ｔ１に、端子Ｔの電圧Ｖｔ２が、閾値電圧Ｖｔｈより低くなると、ゼロ電流検出回路２２は、インダクタ電流ＩＬがゼロになったことを示すＨレベルの信号Ｖｚを出力する。

時刻ｔ１にＨレベルの信号Ｖｚが出力されてから、信号Ｖｊのレベルに応じて設定された所定時間ｔｄ２の経過後の時刻ｔ２になると、遅延回路２４は、Ｈレベルの信号Ｖｄを出力する。このため、ＯＲ回路３０からもＨレベルの信号Ｖｓが出力され、フリップフロップ３２は、Ｈレベルの駆動信号Ｖｄｒを出力し、トランジスタ１２をオンする。

上述のように、遅延回路２４における遅延時間ｔｄ（ｔｄ１，ｔｄ２）は、トランジスタ１２のドレイン－ソース電圧Ｖｄｓが小さい(例えば、ほぼゼロ)になるタイミングでトランジスタ１２がオンされるよう、設定されている。これにより、トランジスタ１２のスイッチング損失が小さくなる。

時刻ｔ２にトランジスタ１２がオンになると、インダクタ電流ＩＬは増加する。この際、上述のように電圧Ｖｚｃｄ２は、負電圧になるため、ダイオード１５はオフし、端子Ｔには、電流検出抵抗１３で生じた電圧Ｖｓが印加される。つまり、この際、電圧Ｖｔ２＝Ｖｓとなる。

また、時刻ｔ２において、ランプ発振器２６は、Ｈレベルの信号Ｖｓの入力に基づいて、信号Ｖｊのレベルに応じて設定された傾きのランプ波Ｖｒｐを出力する。

そして、時刻ｔ３において、ランプ波Ｖｒｐのレベルが誤差電圧Ｖｅのレベルとなると、比較回路２８は、Ｈレベルの信号Ｖｃを出力するため、Ｈレベルの信号Ｖｒがフリップフロップ３２に出力される。そして、フリップフロップ３２は、Ｌレベルの駆動信号Ｖｄｒを出力するため、トランジスタ１２はオフされる。時刻ｔ３以降、時刻ｔ０～ｔ３までの動作が繰り返される。

ここで、ＡＣ－ＤＣコンバータ１が目的レベルの出力電圧Ｖｏｕｔを生成し、一定の負荷に電力を供給している際、帰還電圧Ｖｆｂ及び誤差電圧Ｖｅは一定になる。このため、トランジスタ１２のオン期間（例えば、時刻ｔ２～ｔ３）も一定になる。そして、トランジスタ１２がオンする際に、整流電圧Ｖｒｅｃ２のレベルが高くなると、インダクタ電流ＩＬも大きくなる。したがって、このような場合、インダクタ電流ＩＬのピーク波形は、整流電圧Ｖｒｅｃ２の波形と相似形になるため、ＡＣ－ＤＣコンバータ１の力率は改善される。

なお、ここでは、２００Ｖ系の交流電圧Ｖａｃ２が入力されている場合について説明したが、１００Ｖ系の交流電圧Ｖａｃ１が入力されている場合でも、遅延時間ｔｄ、ランプ波Ｖｒｐの傾きが異なる以外は、同様である。

＜＜入力検出回路２３の動作＞＞
つぎに、２００Ｖ系の交流電圧Ｖａｃ２が入力されている際の入力検出回路２３の動作について説明をする。

図６は、交流電圧Ｖａｃ２が変化する際の電圧Ｖｔ２の一例であり、図７は、入力検出回路２３の主要な波形を示す図である。

なお、ここでは、時刻ｔ１０のＡＣ－ＤＣコンバータ１の起動時に、初期化信号ｉｎｉ１、ｉｎｉ２が入力され、入力検出回路２３は、第１タイマ回路４４と第２タイマ回路４５がリセットされていることとする。

時刻ｔ１０～ｔ１１の期間において、電圧Ｖｔ２が基準電圧Ｖｒｅｆ３より高い場合、比較回路４２からは、トランジスタ１２がオフとなる毎に、Ｈレベルの信号Ｖｃ０が出力される。

この結果、第１タイマ回路４４はリセットされ続けるため、第１タイマ回路４４から出力される信号Ｖｃ２がＨレベルになることはなく、第２タイマ回路４５がリセットされることはない。したがって、第２タイマ回路４５からは、Ｈレベルの信号Ｖｊが出力される。

時刻ｔ１１以降、電圧Ｖｔ２が基準電圧Ｖｒｅｆ３より低くなるため、比較回路４２の信号Ｖｃ０、ＯＲ回路４３の信号Ｖｃ１はＬレベルになる。このため、第１タイマ回路４４のリセットが解除される。

時刻ｔ１２にクロック信号ｑ１がＨレベルになると、ＤフリップフロップＦ１のＱ出力はＨレベルになる。また、時刻ｔ１３にクロック信号ｑ１がＨレベルになると、ＤフリップフロップＦ２のＱ出力はＨレベルになり、時刻ｔ１４にクロック信号ｑ１がＨレベルになると、ＤフリップフロップＦ３のＱ出力はＨレベルになる。つまり、時刻ｔ１２～ｔ１４において、クロック信号ｑ１がＨレベルに変化する期間Ｔ１が経過すると、ＲＳフリップフロップＦ４のＱ出力である信号Ｖｃ２がＨレベルとなり、第２タイマ回路４５がリセットされる。

この結果、時刻ｔ１４において、第２タイマ回路４５からの信号Ｖｊが、ＨレベルからＬレベルに変化する。つまり、第２タイマ回路４５は、交流電圧Ｖａｃが、２００Ｖ系の交流電圧Ｖａｃ２であることを判定する。

時刻ｔ１５になると、電圧Ｖｔ２が基準電圧Ｖｒｅｆ３より高くなるため、時刻ｔ１０～ｔ１１までの期間と同様に、トランジスタ１２がオフとなる毎に、ＯＲ回路４３からはＨレベルの信号Ｖｃ１が出力される。したがって、第１タイマ回路４４はリセットされ続けるため、第１タイマ回路４４から出力される信号Ｖｃ２はＬレベルとなる。

そして、時刻ｔ１５以降、第２タイマ回路４５のカウント値は、クロック信号ｑ２に基づいてインクリメントされる。

ここで、仮に、時刻ｔ１５から交流電圧Ｖａｃの期間Ｔ２、第２タイマ回路４５のカウント値がインクリメントされると、第２タイマ回路４５からの信号Ｖｊは、Ｈレベルに変化する。しかしながら、図６に示すように、時刻ｔ１５以降の時刻ｔ１６において、電圧Ｖｔ２は、基準電圧Ｖｒｅｆ３より低くなり、時刻ｔ１１の動作が繰り返されることになる。したがって、本実施形態では、時刻ｔ１５から期間Ｔ２だけ、第２タイマ回路４５のカウント値がインクリメントされることはなく、第２タイマ回路４５からは、交流電圧Ｖａｃが、２００Ｖ系の交流電圧Ｖａｃ２であることを示すＬレベルの信号Ｖｊが出力され続ける。

なお、ここでは図示していないが、ＡＣ－ＤＣコンバータ１に入力される電圧が、１００Ｖ系の交流電圧Ｖａｃ１の場合、第２タイマ回路４５はリセットされることはない。したがって、このような場合、第２タイマ回路４５からは、交流電圧Ｖａｃが、１００Ｖ系の交流電圧Ｖａｃ１であることを示すＨレベルの信号Ｖｊが出力され続ける。

＝＝＝＝＝まとめ＝＝＝＝＝
以上、本実施形態のＡＣ－ＤＣコンバータ１について説明した。本実施形態の駆動回路２０は、端子Ｔの電圧Ｖｔに基づいて、インダクタ電流ＩＬや入力される交流電圧Ｖａｃの振幅を検出する。したがって、駆動回路２０では、２つの対象が検出される際に、２つの端子が設けられていない。したがって、本実施形態では、検出対象が複数ある場合であっても、端子の数の増加を抑制できる。

また、比較回路２９は、トランジスタ１２がオンした際の端子Ｔの電圧Ｖｔに基づいて、過電流を検出する。このため、本実施形態では、過電流を検出する際にも端子の数の増加が抑制される。

また、図３に示すように、トランジスタ１２がオフの際の端子Ｔの電圧Ｖｔは、入力される交流電圧Ｖａｃの振幅（レベル）によって変化する。このため、入力検出回路２３は、電圧Ｖｔ１，Ｖｔ２の間に設けられた基準電圧Ｖｒｅｆ３に基づいて、交流電圧Ｖａｃが１００Ｖ系の電圧であるか、２００Ｖ系の電圧であるかを判定することができる。

また、例えば、電圧Ｖｔが、基準電圧Ｖｒｅｆ３より低くなると直ちに入力される交流電圧Ｖａｃが２００Ｖ系であると判定しても良い。しかしながら、このような構成とすると、ノイズ等により電圧Ｖｔが基準電圧Ｖｒｅｆ３より低くなり、誤判定してしまいことがある。本実施形態の入力検出回路２３は、電圧Ｖｔが、基準電圧Ｖｒｅｆ３より低い期間が期間Ｔ１継続した後に、判定しているため、より正確な判定が可能となる。

また、基準電圧出力回路４１は、２００Ｖ系の交流電圧Ｖａｃ２が入力されている場合、基準電圧Ｖｒｅｆ３のレベルを上昇させる。このため、入力検出回路２３は、電圧Ｖｔがノイズ等により変動した場合であっても、精度よく、入力される交流電圧Ｖａｃの種別を判定できる。なお、本実施形態では、基準電圧Ｖｒｅｆ３が変化することとしたが、例えば、基準電圧Ｖｒｅｆ３が一定で、比較回路４２が、ヒステリシスを有しても同様の効果を得ることができる。

また、遅延回路２４は、ゼロ電流検出回路２２からＨレベルの信号Ｖｚが入力されると、信号Ｖｊのレベルに応じた時間後にトランジスタ１２をオンに切り替えるためのＨレベルの信号Ｖｄ（第１指示信号）をＯＲ回路３０に出力する。具体的には、遅延回路２４は、“Ｈレベル”の信号Ｖｊが入力されている際、インダクタ電流ＩＬがゼロとなったことが検出されてから時間ｔｄ１（第１時間）が経過した後、トランジスタ１２をオンするため信号Ｖｄを出力する。

また、１００Ｖ系の電圧が入力される際の電圧Ｖｄｓの変化は、２００Ｖ系の電圧が入力される際の電圧Ｖｄｓの変化より緩やかになる。遅延回路２４は、トランジスタ１２のスイッチング損失を低減するためには、２００Ｖ系の電圧が入力されている際の遅延時間ｔｄ２を、１００Ｖ系の電圧が入力されている際の遅延時間ｔｄ１より短くしている。このため、本実施形態では、トランジスタ１２のスイッチング損失を低減される。

また、交流電圧Ｖａｃの振幅が大きくなると、トランジスタ１２がオンの際のインダクタ電流ＩＬは大きくなる。本実施形態では、ランプ発振器２６は、２００Ｖ系の電圧が入力されている際の傾きＳ２を、１００Ｖ系の電圧が入力されている際の傾きＳ１より急にしている。このため、交流電圧Ｖａｃの振幅が大きくなると、トランジスタ１２のオン時間は短くなる。したがって、インダクタ電流ＩＬは、交流電圧Ｖａｃによらず、ほぼ一定となる。

また、端子Ｔと、補助巻線Ｌ２との間には、ダイオード１５が設けられている。そして、トランジスタ１２がオンの際にはダイオード１５はオフされ、トランジスタ１２がオフの際にはダイオード１５はオンされる。このため、端子Ｔの電圧Ｖｔには、トランジスタ１２のオン、オフに応じて、電圧Ｖｓ、電圧Ｖｚｃｄが印加される。

上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。

例えば、入力検出回路２３は、初期化信号ｉｎｉ１、ｉｎｉ２によって初期化されると、例えば２００Ｖの定格電圧であることを示すＬレベルの判定結果Ｖｊを出力するが、１００Ｖの定格電圧であることを示すＨレベルの判定結果Ｖｊを出力するように構成してもよい。

１ ＡＣ－ＤＣコンバータ
２ 整流回路
３ 力率改善回路
１０ チョッパ回路
１１ トランス
１２ トランジスタ
１３ 電流検出抵抗
１４ａ，１４ｂ，１８ａ，１８ｂ 分圧抵抗
１５，１６ ダイオード
１７ コンデンサ
２０ 駆動回路
２１ａ マイナス電圧クランプ回路
２１ｂ プラス電圧クランプ回路
２２ ゼロ電流検出回路
２３ 入力検出回路
２４ 遅延回路
２５ タイマ回路
２６ ランプ発振器
２７ 誤差増幅回路
２８，２９，４２ 比較回路
３０，３１，４３ ＯＲ回路
３２ フリップフロップ
４１ 基準電圧出力回路
４４ 第１タイマ回路
４５ 第２タイマ回路

Claims (9)

1. 交流電圧を整流した整流電圧が印加される主巻線と、前記主巻線に生じる電圧と逆極性の電圧を生じさせる補助巻線と、を有するトランスにおける前記主巻線に流れるインダクタ電流を制御するトランジスタを駆動する集積回路であって、
   前記トランジスタがオフの際に前記補助巻線の電圧に応じた電圧が印加される端子と、
   前記トランジスタがオフの際の前記端子の電圧に基づいて、前記インダクタ電流の電流値が第１電流値よりも小さいことを検出する第１検出回路と、
   前記トランジスタがオフの際の前記端子の電圧に基づいて、前記交流電圧が第１交流電圧か、前記第１交流電圧より振幅の大きい第２交流電圧かを判定する判定回路と、
   前記第１検出回路の検出結果と、前記判定回路の判定結果と、前記交流電圧から生成される出力電圧と、に基づいて、前記トランジスタを駆動する駆動回路と、
   を備えることを特徴とする集積回路。
2. 請求項１に記載の集積回路であって、
   第２検出回路を更に含み、
   前記端子には、
   前記トランジスタがオンの際に前記トランジスタに流れる電流に応じた電圧が印加され、前記トランジスタがオフの際に前記補助巻線の電圧に応じた電圧が印加され、
   前記第２検出回路は、
   前記トランジスタがオンの際の前記端子の電圧に基づいて、前記インダクタ電流の電流値が第２電流値より大きいか否かを検出し、
   前記駆動回路は、
   前記第１検出回路の検出結果と、前記第２検出回路の検出結果と、前記判定回路の判定結果と、前記出力電圧と、に基づいて前記トランジスタを駆動すること、
   を特徴とする集積回路。
3. 請求項１または請求項２に記載の集積回路であって、
   前記判定回路は、
   前記端子の電圧が基準電圧より高い期間に基づいて、前記交流電圧が前記第１交流電圧であると判定し、前記端子の電圧が前記基準電圧より低い期間に基づいて、前記交流電圧が前記第２交流電圧であると判定すること、
   を特徴とする集積回路。
4. 請求項３に記載の集積回路であって、
   前記判定回路は、
   前記トランジスタがオフの際の前記端子の電圧と、前記基準電圧とを比較する比較回路と、
   前記端子の電圧が前記基準電圧より低い期間が第１期間継続したか否か検出する第１タイマ回路と、
   前記端子の電圧が前記基準電圧より高い期間が第２期間継続すると、前記判定結果として前記交流電圧が前記第１交流電圧であることを示す第１信号を出力し、前記第１タイマ回路が前記端子の電圧が前記基準電圧より低い期間が前記第１期間継続することを検出すると、前記判定結果として前記交流電圧が前記第２交流電圧であることを示す第２信号を出力する第２タイマ回路と、を含むこと、
   を特徴とする集積回路。
5. 請求項４に記載の集積回路であって、
   前記第１信号に基づいて、第１レベルの前記基準電圧を出力し、前記第２信号に基づいて、前記第１レベルより高い第２レベルの前記基準電圧を出力する基準電圧出力回路を含むこと、
   を特徴とする集積回路。
6. 請求項４に記載の集積回路であって、
   前記駆動回路は、
   前記第１信号が入力されている際、前記インダクタ電流の電流値が第１電流値より小さいことが検出されてから第１時間が経過した後、前記トランジスタをオンするための第１指示信号を出力し、
   前記第２信号が入力されている際、前記インダクタ電流の電流値が第１電流値より小さいことが検出されてから前記第１時間よりも短い第２時間が経過した後、前記第１指示信号を出力する遅延回路を含むこと、
   を特徴とする集積回路。
7. 請求項６に記載の集積回路であって、
   前記駆動回路は、
   前記第１信号が入力されている際、前記第１指示信号が出力されてから第１の傾きを有するランプ波を出力し、前記第２信号が入力されている際、前記第１指示信号が出力されてから前記第１の傾きより急な第２の傾きを有する前記ランプ波を出力する発振回路と、
   前記出力電圧のレベルと、前記出力電圧の目的レベルとの誤差に応じた誤差電圧を出力する誤差増幅回路と、
   前記ランプ波が前記誤差電圧より高くなると、前記トランジスタをオフするための第２指示信号を出力する信号出力回路と、
   を含むことを特徴とする集積回路。
8. 請求項１に記載の集積回路であって、
   前記端子には、前記補助巻線との間に設けられたダイオードと、前記トランジスタに流れる電流を検出するための抵抗と、が接続されること、
   を特徴とする集積回路。
9. 交流電圧を整流した整流電圧が印加される主巻線と、前記主巻線に生じる電圧と逆極性の電圧を生じさせる補助巻線と、を有するトランスと、
   前記主巻線に流れるインダクタ電流を制御するトランジスタと、
   前記トランジスタを駆動する集積回路と、を備え
   前記集積回路は、
   前記トランジスタがオフの際に前記補助巻線の電圧に応じた電圧が印加される端子と、
   前記トランジスタがオフの際の前記端子の電圧に基づいて、前記インダクタ電流の電流値が第１電流値よりも小さいことを検出する第１検出回路と、
   前記トランジスタがオフの際の前記端子の電圧に基づいて、前記交流電圧が第１交流電圧か、前記第１交流電圧より振幅の大きい第２交流電圧かを判定する判定回路と、
   前記第１検出回路の検出結果と、前記判定回路の判定結果と、前記交流電圧から生成される出力電圧と、に基づいて、前記トランジスタを駆動する駆動回路と、
   を含むこと特徴とする電源回路。

Images