JP6992811B2 - 電子部品の製造方法及び電子部品 - Google Patents

電子部品の製造方法及び電子部品 Download PDF

Info

Publication number
JP6992811B2
JP6992811B2 JP2019537564A JP2019537564A JP6992811B2 JP 6992811 B2 JP6992811 B2 JP 6992811B2 JP 2019537564 A JP2019537564 A JP 2019537564A JP 2019537564 A JP2019537564 A JP 2019537564A JP 6992811 B2 JP6992811 B2 JP 6992811B2
Authority
JP
Japan
Prior art keywords
electronic component
layer
conductor
intermediate layer
pillar
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019537564A
Other languages
English (en)
Other versions
JPWO2019039335A1 (ja
Inventor
敬 岩本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Publication of JPWO2019039335A1 publication Critical patent/JPWO2019039335A1/ja
Application granted granted Critical
Publication of JP6992811B2 publication Critical patent/JP6992811B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/43—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H3/00—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators
    • H03H3/007—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks
    • H03H3/08—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks for the manufacture of resonators or networks using surface acoustic waves
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/02535—Details of surface acoustic wave devices
    • H03H9/02992—Details of bus bars, contact pads or other electrical connections for finger electrodes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/05—Holders; Supports
    • H03H9/0538—Constructional combinations of supports or holders with electromechanical or other electronic elements
    • H03H9/0547—Constructional combinations of supports or holders with electromechanical or other electronic elements consisting of a vertical arrangement
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/05—Holders; Supports
    • H03H9/0538—Constructional combinations of supports or holders with electromechanical or other electronic elements
    • H03H9/0547—Constructional combinations of supports or holders with electromechanical or other electronic elements consisting of a vertical arrangement
    • H03H9/0557—Constructional combinations of supports or holders with electromechanical or other electronic elements consisting of a vertical arrangement the other elements being buried in the substrate
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/05—Holders; Supports
    • H03H9/10—Mounting in enclosures
    • H03H9/1064—Mounting in enclosures for surface acoustic wave [SAW] devices
    • H03H9/1071—Mounting in enclosures for surface acoustic wave [SAW] devices the enclosure being defined by a frame built on a substrate and a cap, the frame having no mechanical contact with the SAW device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/05—Holders; Supports
    • H03H9/10—Mounting in enclosures
    • H03H9/1064—Mounting in enclosures for surface acoustic wave [SAW] devices
    • H03H9/1085—Mounting in enclosures for surface acoustic wave [SAW] devices the enclosure being defined by a non-uniform sealing mass covering the non-active sides of the BAW device
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6611—Wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1751—Function
    • H01L2224/17515—Bump connectors having different functions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Acoustics & Sound (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は、一般に電子部品の製造方法及び電子部品に関し、より詳細には、同軸構造を有する電子部品の製造方法及び電子部品に関する。
従来、電子部品として、信号ビア導体（導体ピラー）と、接地ビア導体（導体層）と、を備える配線基板が知られている（例えば、特許文献１参照）。
特許文献１に記載された配線基板では、接地ビア導体は、信号ビア導体の周囲において、信号ビア導体の軸線と略一致して同軸状に配置されている。また、配線基板では、信号ビア導体と接地ビア導体との間には充填体が形成されている。充填体は、ガラスセラミックにより形成されている。また、配線基板は、内蔵コンデンサを備えている。
特許文献１に記載された配線基板の内部構造を大きく分類すると、第１絶縁層～第５絶縁層からなる展開部と、第６絶縁層～第１０絶縁層等からなる内蔵コンデンサと、に分けられる。第１絶縁層～第５絶縁層の材質は、セラミックやガラスセラミックである。第６絶縁層～第１０絶縁層は、ＢａＴｉＯ3を主成分とする高誘電体層からなる。
配線基板は、積層基板の製造方法を用いて形成されている。すなわち、焼成後に各絶縁層となる生シートの所定位置に貫通孔を形成し、貫通孔内及び生シート表面にメタライズインクを印刷し、各絶縁層を積層・圧着した後、焼成して、さらに所望のめっき等を施して完成する。充填体は、予め形成した貫通孔に低誘電率のガラスセラミックを充填し、乾燥させ、さらにその中心に信号ビア導体を形成するための貫通孔を形成し、メタライズインクを充填して形成する。
特開２００１－２９１７９９号公報
特許文献１に記載された従来の電子部品の製造方法では、貫通孔の開口面積が小さくかつ貫通孔のアスペクト比が高くなるほど、貫通孔の形成が難しくなるとともに、充填体の形成が難しくなる。また、従来の電子部品の製造方法では、信号ビア導体のアスペクト比が高くなるほど、信号ビア導体と接地ビア導体とを含む同軸構造の形成が難しい。
本発明の目的は、同軸構造を有する電子部品をより容易に製造可能な電子部品の製造方法及び電子部品を提供することにある。
本発明の一態様に係る電子部品の製造方法は、支持体の表面上に導電性を有するピラーを形成するピラー形成工程と、前記ピラーの側面を覆う中間層を形成する中間層形成工程と、前記中間層の側面を覆う導体層を形成する導体層形成工程と、前記導体層の側面を覆う樹脂構造体を成形する樹脂成形工程と、を備える。
本発明の一態様に係る電子部品は、導電性を有するピラーと、導体層と、中間層と、樹脂成形体と、チップ状電子部品と、配線層と、を備える。前記導体層は、前記ピラーの側面を囲むように配置されている。前記導体層は、前記ピラーの前記側面から離れている。前記中間層は、電気絶縁層からなる。前記中間層は、前記ピラーと前記導体層との間に介在している。前記樹脂成形体は、前記導体層の側面を覆っている。前記チップ状電子部品は、前記導体層の前記側面から離れて配置されている。前記配線層は、前記チップ状電子部品と前記ピラーとを電気的に接続している。前記樹脂成形体は、前記導体層の前記側面と、前記チップ状電子部品の側面の少なくとも一部及び裏面と、を覆っている。前記電子部品は、前記中間層からなる第１中間層と第２中間層と第３中間層とを含み電気絶縁性を有する絶縁部と、前記導体層からなる第１導体層と第２導体層と第３導体層とを含むシールド部と、を更に備える。前記第２中間層は、前記配線層と前記樹脂成形体との間に位置している。前記第３中間層は、前記チップ状電子部品の裏面及び前記側面を覆っている。前記第２導体層は、前記樹脂成形体と前記第２中間層との間に介在している。前記第３導体層は、前記樹脂成形体と前記第３中間層との間に介在している。前記絶縁部の誘電率及び誘電正接が、それぞれ、前記樹脂成形体の誘電率及び誘電正接よりも小さい。
本発明の一態様に係る電子部品の製造方法及び電子部品では、同軸構造を有する電子部品をより容易に製造可能となる。
図１Ａは、本発明の実施形態１に係る電子部品の断面図である。図１Ｂは、同上の電子部品の厚さ方向に直交する断面において同軸構造を含む要部の拡大図である。 図２は、同上の電子部品をインタポーザとして用いた場合における電子部品を含む電子部品モジュールの断面図である。 図３Ａ～３Ｃは、同上の電子部品の製造方法を説明するための工程断面図である。 図４Ａ～４Ｆは、同上の電子部品の製造方法を説明するための工程断面図である。 図５Ａ～５Ｄは、同上の電子部品の製造方法を説明するための工程断面図である。 図６は、本発明の実施形態１の変形例１に係る電子部品の断面図である。 図７は、本発明の実施形態１の変形例２に係る電子部品の断面図である。 図８は、本発明の実施形態１の変形例３に係る電子部品の断面図である。 図９Ａ～９Ｄは、本発明の実施形態１に係る電子部品の他の製造方法を説明するための工程断面図である。 図１０は、本発明の実施形態２に係る電子部品の断面図である。 図１１は、本発明の実施形態３に係る電子部品の断面図である。 図１２は、本発明の実施形態４に係る電子部品の断面図である。 図１３Ａ～１３Ｆは、同上の電子部品の製造方法を説明するための工程断面図である。 図１４Ａ～１４Ｆは、同上の電子部品の製造方法を説明するための工程断面図である。
以下、実施形態１～４に係る電子部品について、図面を参照して説明する。
以下の実施形態等において参照する図１Ａ、１Ｂ、２、３Ａ～３Ｃ、４Ａ～４Ｆ、５Ａ～５Ｄ、６～１２、１３Ａ～１３Ｆ及び１４Ａ～１４Ｆは、いずれも模式的な図であり、図中の各構成要素の大きさや厚さそれぞれの比が、必ずしも実際の寸法比を反映しているとは限らない。
（実施形態１）
（１）電子部品の全体構成
以下、実施形態１に係る電子部品１について、図面を参照して説明する。
実施形態１に係る電子部品１は、図１Ａに示すように、チップ状電子部品２と、樹脂成形体３と、複数（図示例では２つ）の導電性を有するピラー４（以下、導体ピラー４ともいう）と、複数（図示例では２つ）の配線層５と、導電性のシールド部６と、電気絶縁性の絶縁部７と、を備える。電子部品１では、樹脂成形体３が、チップ状電子部品２及び導体ピラー４を保持している。電子部品１では、樹脂成形体３が、外部からの衝撃等からチップ状電子部品２を保護する。導体ピラー４は、チップ状電子部品２の側方に位置し、樹脂成形体３の厚さ方向（所定方向）に樹脂成形体３を貫通している。配線層５は、チップ状電子部品２と導体ピラー４とを電気的に接続している。
また、電子部品１は、第１レジスト層９と、第２レジスト層１０と、第３レジスト層１１と、第１グラウンド用配線層１２と、第２グラウンド用配線層１３と、を更に備える。電子部品１は、外部接続用の電極として、複数（図示例では２つ）の電極８と、複数（図示例では２つ）の電極５３と、を備える。複数の電極８は、樹脂成形体３の第１面３１とは反対の第２面３２側に配置されている。電子部品１では、複数の配線層５の各々の一部が電極５３を兼ねている。複数の配線層５は樹脂成形体３の第１面３１側に配置されている。第１レジスト層９は、配線層５上に形成されている。第１グラウンド用配線層１２は、シールド部６と電気的に接続されている。第１グラウンド用配線層１２は、第１レジスト層９上に形成されている。第２レジスト層１０は、第２グラウンド用配線層１３上に形成されている。第２グラウンド用配線層１３は、シールド部６と電気的に接続されている。また、第２グラウンド用配線層１３は、樹脂成形体３の第２面３２上に形成されている。第３レジスト層１１は、第１グラウンド用配線層１２上に形成されている。
実施形態１に係る電子部品１は、導体ピラー４と導体ピラー４を囲んでいる導体層６０とを含む同軸構造１４（図１Ａ及び１Ｂ参照）を有する。電子部品１では、導体層６０は、シールド部６の一部である。同軸構造１４は、導体ピラー４の側面と導体層６０との間に介在する中間層７０を含んでいる。電子部品１では、中間層７０は、電気絶縁層であり、絶縁部７の一部である。
電子部品１は、例えば、別の電子部品２０（図２参照）と回路基板１５（図２参照）との間に介在させるインタポーザ（Interposer）として用いることができる。回路基板１５は、例えばプリント配線板である。
（２）電子部品の各構成要素
次に、電子部品１の各構成要素について、図面を参照して説明する。
（２．１）チップ状電子部品
チップ状電子部品２は、図１Ａに示すように、電子部品１の第１方向Ｄ１において互いに反対側にある表面（第１主面）２１及び裏面（第２主面）２２を有する。より詳細には、チップ状電子部品２は、板状に形成されており、その厚さ方向において互いに反対側にある表面２１及び裏面２２を有する。表面２１及び裏面２２は、互いに背向する。また、チップ状電子部品２は、側面（外周面）２３を有する。チップ状電子部品２の平面視形状（チップ状電子部品２をその厚さ方向から見たときの外周形状）は、長方形状であるが、長方形状に限らず、例えば正方形状であってもよい。
チップ状電子部品２は、例えば周波数帯５ＧＨｚ以上の高周波デバイスである。周波数帯５ＧＨｚ以上の高周波デバイスは、例えば、周波数帯５ＧＨｚ以上の近距離通信デバイス又はミリ波デバイスである。より詳細には、高周波デバイスは、例えば、ＳＡＷ（Surface Acoustic Wave）フィルタである。
チップ状電子部品２は、ＳＡＷフィルタの場合、例えば、厚さ方向において互いに反対側にある表面（第１主面）及び裏面（第２主面）を有する圧電基板と、圧電基板の表面上に形成された機能部とを含む。圧電基板は、例えばＬｉＴａＯ3基板又はＬｉＮｂＯ3基板である。圧電基板の厚さは、例えば２００μｍ程度である。機能部は、例えば、１又は複数のＩＤＴ（Interdigital Transducer）電極を含む。機能部は、外部接続用の端子電極を含んでいてもよい。端子電極の数は、１つであっても複数であってもよい。チップ状電子部品２がＳＡＷフィルタである場合、チップ状電子部品２の表面２１は、例えば、圧電基板の表面のうち露出した部位と、機能部において露出している面とを含む。
チップ状電子部品２は、ＳＡＷフィルタの場合、バルク（Bulk）の圧電基板を備えた構成に限らず、例えば、シリコン基板とシリコン酸化膜と圧電薄膜とがこの順に積層された積層構造を有し、圧電薄膜上に機能部（ＩＤＴ電極、端子電極等）が形成された構成であってもよい。圧電薄膜は、例えばＬｉＴａＯ3薄膜又はＬｉＮｂＯ3薄膜である。圧電薄膜の厚さは、ＩＤＴ電極の電極指周期で定まる弾性波の波長をλとしたときに、３．５λ以下が好ましい。圧電薄膜の厚さは、例えば０．５μｍ程度である。シリコン酸化膜の厚さは、２．０λ以下が好ましい。シリコン酸化膜の厚さは、例えば０．５μｍ程度である。積層構造の厚さは、例えば２００μｍ程度である。
高周波デバイスは、ＳＡＷフィルタに限らず、例えば、ＢＡＷ（Bulk Acoustic Wave）フィルタ、誘電体フィルタ、アンテナ、スイッチ、パワーアンプ等であってもよい。上述の別の電子部品２０は、例えば、ＩＣ（Integrated Circuit）である。電子部品２０は、ＩＣに限らず、例えば、インダクタ、コンデンサ、ＳＡＷフィルタであってもよい。電子部品１を備える電子部品モジュール２１０（図２参照）では、電子部品１と上述の別の電子部品２０との間に、間隙２０２（図２参照）が形成されている。また、電子部品モジュール２１０では、電子部品１と回路基板１５との間に間隙２０３が形成されている。また、電子部品モジュール２１０では、電子部品１は、複数（図示例では４つ）の導電性バンプ４３により電子部品２０と電気的に接続され、複数（図示例では４つ）の導電性バンプ４４により回路基板１５と電気的に接続されている。
（２．２）樹脂成形体
樹脂成形体３は、図１Ａに示すように、チップ状電子部品２を保持するように構成されている。樹脂成形体３は、電子部品１の第１方向Ｄ１において互いに反対側にある第１面３１及び第２面３２を有する。より詳細には、樹脂成形体３は、板状に形成されており、その厚さ方向において互いに反対側にある第１面３１及び第２面３２を有する。樹脂成形体３の平面視形状（樹脂成形体３をその厚さ方向すなわち第１方向Ｄ１から見たときの外周形状）は、長方形状である。ただし、樹脂成形体３の平面視形状は、長方形状に限らず、例えば正方形状であってもよい。樹脂成形体３の平面サイズは、チップ状電子部品２の平面サイズよりも大きい。
樹脂成形体３は、シールド部６と絶縁部７とを介してチップ状電子部品２の側面２３の一部及び裏面２２を覆っている。つまり、チップ状電子部品２は、樹脂成形体３の内側に配置されている。樹脂成形体３は、チップ状電子部品２の表面２１を露出させている状態でチップ状電子部品２を保持している。
樹脂成形体３は、電気絶縁性を有する樹脂等によって形成されている。また、樹脂成形体３は、例えば、樹脂の他に、樹脂に混合されているフィラーを含んでいるが、フィラーは必須の構成要素ではない。樹脂は、例えば、エポキシ樹脂である。ただし、樹脂は、エポキシ樹脂に限らず、例えば、ポリイミド樹脂、アクリル樹脂、ウレタン樹脂又はシリコーン樹脂であってもよい。フィラーは、例えば、シリカ、アルミナ等の無機フィラーである。樹脂成形体３は、樹脂及びフィラーの他に、例えば、カーボンブラック等の黒色顔料を含んでいてもよい。
（２．３）導体ピラー
電子部品１では、図１Ａに示すように、チップ状電子部品２の側方に、複数（図示例では２つ）の導体ピラー４が配置されている。第１方向Ｄ１と直交する第２方向Ｄ２において、複数の導体ピラー４は、チップ状電子部品２から離れて位置している。複数の導体ピラー４は、樹脂成形体３に保持されている。
導体ピラー４は、円柱状の形状であり、樹脂成形体３の厚さ方向に平行な方向において互いに反対側にある第１端面４１及び第２端面４２を有する。要するに、導体ピラー４は、第１方向Ｄ１において互いに反対側にある第１端面４１及び第２端面４２を有する。導体ピラー４の第１端面４１には、後述の配線層５の第２端５２が積層されている。これにより、電子部品１では、導体ピラー４と配線層５とが電気的に接続されている。
電子部品１では、チップ状電子部品２に対して、配線層５を介して、導体ピラー４が電気的に接続されている。電子部品１では、導体ピラー４の位置及び数は、特に限定されない。
導体ピラー４の材料は、例えば、金属である。実施形態１に係る電子部品１では、導体ピラー４の材料は、例えばＣｕである。導体ピラー４の材料は、Ｃｕに限らず、例えばＮｉであってもよい。導体ピラー４の材料は、合金であってもよい。
（２．４）配線層
配線層５は、樹脂成形体３の第１面３１側及びチップ状電子部品２の表面２１側において、チップ状電子部品２と導体ピラー４とを電気的に接続している。配線層５は、チップ状電子部品２の表面２１（のうち端子電極の表面）に接続されている第１端５１と、導体ピラー４に接続されている第２端５２とを有する。配線層５は、チップ状電子部品２の表面２１と導体ピラー４の第１端面４１と後述の絶縁部７の第２中間層７２とに跨って配置されている。
配線層５の材料は、例えば金属である。実施形態１に係る電子部品１では、一例として、配線層５の材料は、Ｃｕである。要するに、配線層５は、Ｃｕ層である。配線層５の材料は、例えば、合金であってもよい。配線層５は、単層構造に限らず、複数の層が積層された積層構造であってもよい。
（２．５）電極
電極８は、樹脂成形体３の第２面３２側において、導体ピラー４の第２端面４２と第２レジスト層１０とに跨って形成されている。
電極８の材料は、例えば金属である。実施形態１に係る電子部品１では、電極８の材料は、配線層５と同様、Ｃｕである。配線層５と同様、電極８は、単層構造に限らず、複数の層が積層された積層構造であってもよい。
また、電子部品１では、配線層５の一部（配線層５のうち第１レジスト層９により覆われていない部分）が、導体ピラー４を回路基板１５（図２参照）等に電気的に接続させるための外部接続用の電極５３を構成している。電子部品１では、配線層５上に電極が形成されていてもよい。配線層５上に形成される電極は、例えば、配線層５上のＴｉ膜と当該Ｔｉ膜上のＡｕ膜との積層膜である。電極の積層構造は、あくまで一例であり、この一例に限定されない。
（２．６）第１レジスト層、第２レジスト層及び第３レジスト層
第１レジスト層９は、樹脂成形体３の第１面３１側において、配線層５の一部を除いて配線層５を覆うように形成されている。第１レジスト層９には、配線層５の一部を露出させる孔９１が形成されている。第１レジスト層９は、樹脂成形体３の第１面３１側において、配線層５と絶縁部７とに跨って形成されている。第１レジスト層９は、電気絶縁性を有する。第１レジスト層９は、配線層５よりもはんだ濡れ性が低い材料により形成されている。第１レジスト層９は、例えばポリイミド層である。
第２レジスト層１０は、樹脂成形体３の第２面３２側において、第２グラウンド用配線層１３を覆うように形成されている。ここにおいて、第２レジスト層１０は、第２グラウンド用配線層１３と樹脂成形体３の第２面３２とに跨って形成されている。第２レジスト層１０は、第２グラウンド用配線層１３の一部を除いて第２グラウンド用配線層１３を覆っている。第２レジスト層１０には、第２グラウンド用配線層１３の一部を露出させる孔１０１が形成されている。第２レジスト層１０は、電気絶縁性を有する。第２レジスト層１０は、第２グラウンド用配線層１３よりもはんだ濡れ性が低い材料により形成されている。第２レジスト層１０は、例えばポリイミド層である。
第３レジスト層１１は、樹脂成形体３の第１面３１側において、第１グラウンド用配線層１２の一部を除いて第１グラウンド用配線層１２を覆うように形成されている。第３レジスト層１１には、第１グラウンド用配線層１２の一部を露出させる孔１１１が形成されている。第３レジスト層１１は、電気絶縁性を有する。第３レジスト層１１は、第１グラウンド用配線層１２よりもはんだ濡れ性が低い材料により形成されている。第３レジスト層１１は、例えばポリイミド層である。
（２．７）絶縁部
絶縁部７は、電気絶縁性を有する。絶縁部７は、複数（図示例では２つ）の第１中間層（第１絶縁部）７１と、第２中間層（第２絶縁部）７２と、第３中間層（第３絶縁部）７３と、を備える。
各第１中間層７１は、円柱状の導体ピラー４の側面全体を覆うように設けられている。各第１中間層７１の形状は、円筒状である。各第１中間層７１は、導体ピラー４と接するように設けられている。第２中間層７２は、配線層５及びシールド部６と接するように樹脂成形体３の第１面３１に沿って設けられている。第２中間層７２は、配線層５とシールド部６とを電気的に絶縁する。第３中間層７３は、チップ状電子部品２と接触するように設けられている。より詳細には、第３中間層７３は、チップ状電子部品２の裏面２２及び側面２３を覆うように形成されている。複数の第１中間層７１と第２中間層７２と第３中間層７３とは、一体に形成されている。
電子部品１では、絶縁部７の誘電率及び誘電正接が、それぞれ、樹脂成形体３の誘電率及び誘電正接よりも小さい。また、電子部品１では、絶縁部７の誘電率及び誘電正接が、それぞれ、チップ状電子部品２において機能部を支持している基材（ＳＡＷフィルタの場合、例えば、圧電基板）の誘電率及び誘電正接よりも小さい。絶縁部７は、無機絶縁膜で構成されている。無機絶縁膜は、無機絶縁材料により形成されている。無機絶縁膜に用いられる無機絶縁材料は、例えば、酸化シリコンである。絶縁部７は、無機絶縁膜に限らず、有機絶縁膜であってもよい。有機絶縁膜の材料は、例えば、フッ素系樹脂、ビスマレイミド等である。
（２．８）シールド部
シールド部６は、電磁シールドのためのシールド層として設けられている。シールド部６は、複数（図示例では２つ）の第１導体層６１と、第２導体層６２と、第３導体層６３と、を備える。
各第１導体層６１は、第１中間層７１の側面全体を覆うように設けられている。各第１導体層６１の形状は、円筒状である。各第１導体層６１は、第１中間層７１及び樹脂成形体３と接するように設けられている。第２導体層６２は、樹脂成形体３及び第２中間層７２と接するように樹脂成形体３の第１面３１に沿って設けられている。第３導体層６３は、樹脂成形体３及び第３中間層７３と接するようにチップ状電子部品２の側面２３と裏面２２とに沿って設けられている。
（２．９）同軸構造
電子部品１は、導体ピラー４の側面を囲むように導体ピラー４と同軸的に配置される導体層６０を備える。つまり、電子部品１は、導体ピラー４と、導体ピラー４の側面を囲むように配置され、導体ピラー４の側面から離れている導体層６０と、を含む同軸構造１４を有する。導体層６０は、上述のシールド部６の第１導体層６１により構成されている。電子部品１では、同軸構造１４が、導体ピラー４と導体層６０との間に介在する中間層７０を更に備える。中間層７０は、上述の絶縁部７の第１中間層７１により構成される電気絶縁層である。電子部品１では、樹脂成形体３が、導体層６０の側面を覆っている。
（２．１０）第１グラウンド用配線層及び第２グラウンド用配線層
第１グラウンド用配線層１２は、シールド部６と電気的に接続されている。より詳細には、第１グラウンド用配線層１２は、樹脂成形体３の第１面３１側において、シールド部６と接しており、導体層６０と電気的に接続されている。第１グラウンド用配線層１２は、シールド部６のうち第１導体層６１から見て第２導体層６２とは反対側のあるグラウンド用導体層６５と第１レジスト層９とに跨って形成されている。第１グラウンド用配線層１２の材料は、例えば、Ｃｕである。
第２グラウンド用配線層１３は、シールド部６と電気的に接続されている。より詳細には、第２グラウンド用配線層１３は、樹脂成形体３の第２面３２側において、シールド部６の導体層６０（第１導体層６１）と接しており、導体層６０と電気的に接続されている。第２グラウンド用配線層１３は、導体層６０（第１導体層６１）の第２導体層６２側とは反対の端面６１２と樹脂成形体３の第２面３２とに跨って形成されている。第２グラウンド用配線層１３の材料は、例えば、Ｃｕである。
（３）電子部品の製造方法
次に、実施形態１に係る電子部品１の製造方法について、図３Ａ～３Ｆ、４Ａ～４Ｆ及び５Ａ～５Ｄを参照して説明する。
電子部品１の製造方法では、チップ状電子部品２を準備した後、第１工程～第１２工程を順次行う。
第１工程では、図３Ａに示すように、支持体１２０を準備する。支持体１２０は、平板状のベース１２３と、ベース１２３の厚さ方向の一面に接着層１２４により粘着された導電層１２５と、を含む。
第２工程では、図３Ｂに示すように、支持体１２０の導電層１２５上に、複数の導体ピラー４を形成する。この工程においては、まず、支持体１２０の導電層１２５を覆うポジ型のフォトレジスト層を形成する。その後、フォトレジスト層において導体ピラー４の形成予定位置にある部分を、フォトリソグラフィ技術を利用して除去する（導体ピラー４の形成予定位置に開孔部を形成する）ことで、導電層１２５のうち導体ピラー４の下地となる部位を露出させる。その後、電解めっきによって導体ピラー４を形成する。導体ピラー４の形成にあたっては、硫酸銅を含むめっき液を介してフォトレジスト層の表面に対向配置された陽極と、導電層１２５からなる陰極との間に通電して、導体ピラー４を導電層１２５の露出表面からフォトレジスト層の厚さ方向に沿って析出させる。その後、フォトレジスト層を除去する。実施形態１に係る電子部品１の製造方法では、第２工程が、支持体１２０の表面１２１上に導電性を有するピラー４を形成するピラー形成工程を構成している。なお、支持体１２０の表面１２１は、導電層１２５の表面である。
第３工程では、図３Ｃに示すように、導体ピラー４が形成された支持体１２０の導電層１２５上にチップ状電子部品２を仮固定する。より詳細には、まず、導電層１２５上に液状（ペースト状）の樹脂粘着層（図示せず）を形成する。続いて、チップ状電子部品２の表面２１を樹脂粘着層に対向させ、チップ状電子部品２を樹脂粘着層に押し付ける。これにより、第３工程では、樹脂粘着層を介してチップ状電子部品２を導電層１２５上に仮固定する。樹脂粘着層は、感光性を有するポジ型のレジストにより形成されていることが好ましい。実施形態１に係る電子部品１の製造方法では、第３工程が、部品配置工程を構成している。つまり、部品配置工程では、導体ピラー４の側面から離れた位置でチップ状電子部品２を支持体１２０の表面１２１上に配置する（支持体１２０に仮固定する）。ここにおいて、部品配置工程では、チップ状電子部品２の表面２１を支持体１２０の表面１２１に対向させてチップ状電子部品２を支持体１２０の表面１２１上に配置する。
第４工程では、図４Ａに示すように、絶縁部７（図１Ａ参照）の元になる絶縁層７００を形成する。より詳細には、第４工程では、支持体１２０の表面１２１の露出部位と導体ピラー４の側面及び先端面とチップ状電子部品２の側面２３及び裏面２２とを覆う絶縁層７００を形成する。絶縁層７００は、中間層７０（第１中間層７１）、第２中間層７２及び第３中間層７３の他に、導体ピラー４の先端面を覆っている第４中間層７４を含んでいる。絶縁層７００の材料は、例えば、酸化シリコンである。第４工程では、例えばＣＶＤ法（Chemical Vapor Deposition）によって絶縁層７００を形成する。これにより、第４工程では、第１中間層７１と第２中間層７２と第３中間層７３と（第４中間層７４と）を一体形成することができる。第４工程では、ＣＶＤ法に限らず、例えば、スパッタリング法、スプレーコート法等によって絶縁層７００を形成してもよい。実施形態１に係る電子部品１の製造方法では、第４工程が、導体ピラー４の側面を覆う中間層７０を形成する中間層形成工程を構成している。
第５工程では、図４Ｂに示すように、シールド部６（図１Ａ参照）の元になる金属層６００を形成する。より詳細には、第５工程では、絶縁層７００上に金属層６００を形成する。金属層６００は、導体層６０（第１導体層６１）、第２導体層６２及び第３導体層６３の他に、第４導体層６４を含んでいる。第４導体層６４は、第４中間層７４を覆うように形成される。金属層６００の材料は、例えば、Ｃｕである。第５工程では、例えばＣＶＤ法によって金属層６００を形成する。これにより、第５工程では、第１導体層６１と第２導体層６２と第３導体層６３と（第４導体層６４と）を一体形成することができる。第５工程では、ＣＶＤ法に限らず、例えば、スパッタリング法（例えば、斜めスパッタリング法）、蒸着法（例えば、斜め蒸着法）、スプレーコート法、無電解めっき等によって金属層６００を形成してもよい。実施形態１に係る電子部品１の製造方法では、第５工程が、中間層７０の側面を覆う導体層６０を形成する導体層形成工程を構成している。
第６工程では、図４Ｃに示すように、支持体１２０上に、樹脂成形体３（図４Ｄ参照）の元になる樹脂構造体３０を形成する。ここにおいて、第６工程では、絶縁層７００を覆っている金属層６００を覆うように、樹脂構造体３０を支持体１２０上に形成する。要するに、第６工程では、支持体１２０の導電層１２５上に絶縁層７００及び金属層６００を介して樹脂構造体３０を形成する。ここで、樹脂構造体３０は、その厚さ方向において互いに反対側にある第１面３０１及び第２面３０２を有する。樹脂構造体３０の第１面３０１は、金属層６００の第２導体層６２に接する面である。樹脂構造体３０は、金属層６００及び絶縁層７００を介してチップ状電子部品２の裏面２２及び側面２３を覆っている。さらに、樹脂構造体３０は、金属層６００及び絶縁層７００を介して導体ピラー４の側面及び先端面を覆っている。したがって、樹脂構造体３０は樹脂成形体３よりも厚く、樹脂構造体３０の第２面３０２と導体ピラー４の先端面との間には樹脂構造体３０の一部、金属層６００の一部及び絶縁層７００の一部が介在している。
第６工程では、樹脂構造体３０をプレス成形法によって成形する。樹脂構造体３０の形成法は、プレス成形法には限らない。第６工程では、例えば、スピンコート法、トランスファー成形法等を利用して樹脂構造体３０を成形してもよい。実施形態１に係る電子部品１の製造方法では、第６工程が、導体層６０の側面を覆う樹脂構造体３０を成形する樹脂成形工程を構成している。
第７工程では、図４Ｄに示すように、樹脂構造体３０を樹脂成形体３の厚さになるまで第１面３０１とは反対の第２面３０２側から研磨することによって樹脂成形体３を形成する。要するに、第７工程では、導体ピラー４の先端面が露出しかつ樹脂構造体３０（図４Ｃ参照）の第２面３０２（図４Ｃ参照）が導体ピラー４の先端面と略面一となるように樹脂構造体３０を研磨する。第７工程では、導体ピラー４の先端面を露出させることが必須であり、導体ピラー４の先端面と樹脂構造体３０の第２面３０２とが面一となることは必須ではない。第７工程を行うことによって、樹脂成形体３と導体ピラー４と絶縁部７とシールド部６とを含む構造体が形成される。実施形態１に係る電子部品１の製造方法では、第７工程が、研磨工程を構成している。研磨工程は、樹脂成形工程よりも後に行う。研磨工程では、導体ピラー４の先端面を露出させるように樹脂構造体３０を研磨する。
第８工程では、図４Ｅに示すように、チップ状電子部品２と樹脂成形体３と導体ピラー４と絶縁部７とシールド部６と支持体１２０と樹脂粘着層（図示せず）とを含む構造体から、支持体１２０及び樹脂粘着層を除去する。これにより、第８工程では、チップ状電子部品２の表面２１、導体ピラー４の両端面（第１端面４１及び第２端面４２）、絶縁部７の一部及びシールド部６の一部を露出させることができる。第８工程では、例えば、導電層１２５（図４Ｄ参照）とベース１２３（図４Ｄ参照）とを粘着している接着層１２４（図４Ｄ参照）の粘着力を低下させ、支持体１２０におけるベース１２３を除去する（剥離する）。接着層１２４は、紫外線、赤外線、熱のいずれかによって粘着力を低下させることが可能な接着剤によって形成されていることが好ましい。導電層１２５は、例えばウェットエッチングにより除去することできる。また、第８工程では、樹脂粘着層を露光してから現像することにより樹脂粘着層を除去することができる。実施形態１に係る電子部品１の製造方法では、第８工程が、支持体１２０を除去する除去工程を構成している。
第９工程では、図４Ｆに示すように、チップ状電子部品２と導体ピラー４とを電気的に接続する複数の配線層５を形成する。第９工程では、例えば、スパッタリング法又はめっき、フォトリソグラフィ技術及びエッチング技術を利用して各配線層５を形成する。実施形態１に係る電子部品１の製造方法では、第９工程が、配線層形成工程を構成している。配線層形成工程では、チップ状電子部品２と導体ピラー４とを電気的に接続する配線層５を形成する。
また、第９工程では、図４Ｆに示すように、複数の第２グラウンド用配線層１３を形成する。第９工程では、例えば、スパッタリング法又はめっき、フォトリソグラフィ技術及びエッチング技術を利用して第２グラウンド用配線層１３を形成する。
第１０工程では、図５Ａに示すように、第１レジスト層９及び第２レジスト層１０それぞれを形成する。第１０工程では、例えば、スピンコート等の塗布技術と、フォトリソグラフィ技術とを利用して第１レジスト層９及び第２レジスト層１０それぞれを形成する。
第１１工程では、図５Ｂに示すように、複数の導体ピラー４の第２端面４２上に、複数の導体ピラー４に一対一に対応する複数の電極８を形成する。より詳細には、第１１工程では、例えば、スパッタリング法等の薄膜形成技術と、フォトリソグラフィ技術及びエッチング技術とを利用して、各電極８を形成する。
また、第１１工程では、図５Ｂに示すように、第１グラウンド用配線層１２を形成し、その後、第３レジスト層１１を形成する。より詳細には、第１１工程では、例えば、スパッタリング法等の薄膜形成技術と、フォトリソグラフィ技術及びエッチング技術とを利用して、第１レジスト層９上に第１グラウンド用配線層１２を形成する。その後、第１１工程では、例えば、スピンコート等の塗布技術と、フォトリソグラフィ技術とを利用して第３レジスト層１１を形成する。
実施形態１に係る電子部品１の製造方法では、第１工程において支持体１２０として複数の電子部品１の集合体を形成可能な大きさの支持体１２０を用いれば、第１工程から第１１工程まで行うことによって、複数の電子部品１の集合体を形成することができる。この場合、例えば、複数の電子部品１の集合体を個々の電子部品１に分離するダイシングを行うことで複数の電子部品１を得ることができる。
電子部品１を含む電子部品モジュール２００（図５Ｄ参照）の製造にあたっては、第１１工程の後で、以下の第１２工程、第１３工程を行ってから、個々の電子部品モジュール２００に分離することで複数の電子部品モジュール２００を得るようにしてもよい。
第１２工程では、図５Ｃに示すように、電子部品１に導電性バンプ４３を形成する。その後、第１３工程では、図５Ｄに示すように、電子部品２０の端子電極と電子部品１の電極８とを導電性バンプ４３（４３Ｓ）を介して電気的かつ機械的に接続するとともに、電子部品２０のグラウンド用電極と電子部品１の第２グラウンド用配線層１３とを導電性バンプ４３（４３Ｇ）を介して電気的かつ機械的に接続する。その後、第１３工程では、電子部品２０を覆うカバー層２０１を形成する。カバー層２０１の材料としては、例えば、ポリイミド樹脂、ベンゾシクロブテン、ポリベンゾオキサゾール、フェノール樹脂又はシリコーン樹脂を採用することができる。カバー層２０１は、電子部品１上の電子部品２０を封止する封止層としての機能を有する。第１３工程では、カバー層２０１を形成した後、電子部品１の各配線層５に電気的に接続される導電性バンプ４４（４４Ｓ）及び第１グラウンド用配線層１２に電気的に接続される導電性バンプ４４（４４Ｇ）を形成する。上述の導電性バンプ４３、４４は、はんだバンプである。導電性バンプ４３、４４は、はんだバンプに限らず、例えば金バンプであってもよい。
第１３工程では、例えば、導電性バンプ４４を形成した後、個々の電子部品モジュール２００に分離する。その後、図５Ｄに示すように、電子部品モジュール２００を回路基板１５に実装する。電子部品モジュール２００では、チップ状電子部品２の表面２１と回路基板１５との間に間隙２０３が形成されている。
（４）効果
実施形態１に係る電子部品１の製造方法は、支持体１２０の表面１２１上に導体ピラー４を形成するピラー形成工程と、導体ピラー４の側面を覆う中間層７０を形成する中間層形成工程と、中間層７０の側面を覆う導体層６０を形成する導体層形成工程と、導体層６０の側面を覆う樹脂構造体３０を成形する樹脂成形工程と、を備える。これにより、実施形態１に係る電子部品１の製造方法では、導体ピラー４と導体層６０とを含む同軸構造１４を有する電子部品１をより容易に製造可能となる。この点について更に説明する。実施形態１に係る電子部品１の製造方法では、導体ピラー４を先に形成してから、導体ピラー４の側面を覆うように中間層７０を形成し、その後、中間層７０の側面を覆うように導体層６０を形成する。これにより、実施形態１に係る電子部品１の製造方法では、従来の電子部品の製造方法のように貫通孔に充填体を充填してから充填体に信号ビア導体（導体ビア）を形成するための貫通孔を形成するような場合と比べて、導体ピラー４のアスペクト比が高くなっても容易に同軸構造１４を形成することが可能となる。また、実施形態１に係る電子部品１の製造方法により製造された電子部品１は、例えば、導体ピラー４が外部からの電磁波の影響を受けにくいという利点、導体ピラー４を通る高周波信号の伝搬ロスを少なくできるという利点がある。また、同軸構造を形成するために複数の生シート（グリーンシート）の貫通孔内にメタライズインクを印刷して、複数の生シートを積層・圧着した後、焼成するような製造方法では、同軸構造において信号ビア導体を囲んでいる信号ビア導体に対する接地ビア導体の位置がずれやすく、同軸構造の電磁シールド性能が低下する懸念がある。これに対して、実施形態１に係る電子部品１の製造方法では、導体ピラー４に対して中間層７０を積層し、中間層７０に導体層６０を積層するので、導体ピラー４と導体層６０との相対的な位置精度を向上させることが可能となり、導体ピラー４が外部からの電磁波の影響をより受けにくくなる。
また、実施形態１に係る電子部品１の製造方法では、樹脂成形工程よりも後で支持体１２０を除去する除去工程を更に備える。これにより、実施形態１に係る電子部品１の製造方法では、同軸構造１４における支持体１２０側の端面を露出させることができる。同軸構造１４における支持体１２０側の端面において導体ピラー４及び導体層６０それぞれへの他の構成要素の電気的な接続が可能となる。
また、実施形態１に係る電子部品１の製造方法は、ピラー形成工程と中間層形成工程との間の部品配置工程と、除去工程よりも後の配線層形成工程と、を更に備える。部品配置工程では、導体ピラー４の側面から離れた位置でチップ状電子部品２を支持体１２０の表面１２１上に配置する。配線層形成工程では、チップ状電子部品２と導体ピラー４とを電気的に接続する配線層５を形成する。よって、実施形態１に係る電子部品１の製造方法では、同軸構造１４とチップ状電子部品２と配線層５とを有する電子部品１をより容易に製造可能となる。
また、実施形態１に係る電子部品１の製造方法では、部品配置工程において、チップ状電子部品２の表面２１を支持体１２０の表面１２１に対向させてチップ状電子部品２を支持体１２０の表面１２１上に配置する。中間層形成工程において、中間層７０である第１中間層７１と、支持体１２０の表面１２１のうち露出している領域を覆う第２中間層７２と、チップ状電子部品２の側面２３のうち露出している領域及び裏面２２の両方を覆う第３中間層７３と、を一体形成する。中間層形成工程では、第１中間層７１と第２中間層７２と第３中間層７３とを、同一の材料を用いて１つの工程で略同時に形成することにより、第１中間層７１と第２中間層７２と第３中間層７３とを一体形成する。これにより、電子部品１の製造方法では、第１中間層７１と第２中間層７２との間、及び第２中間層７２と第３中間層７３との間のそれぞれで界面が発生しないから、熱応力等による絶縁部７の破断が起こりにくくなる。よって、電子部品１の製造方法では、電気絶縁性に関する信頼性の高い電子部品１を製造可能となる。
また、実施形態１に係る電子部品１の製造方法では、導体層形成工程において、導体層６０である第１導体層６１と、第２中間層７２を覆う第２導体層６２と、第３中間層７３を覆う第３導体層６３と、を一体形成する。導体層形成工程では、第１導体層６１と第２導体層６２と第３導体層６３とを、同一の材料を用いて１つの工程で略同時に形成することにより、第１導体層６１と第２導体層６２と第３導体層６３とを一体形成する。これにより、電子部品１の製造方法では、第１導体層６１と第２導体層６２との間、及び第２導体層６２と第３導体層６３との間のそれぞれで界面が発生しないから、熱応力等によるシールド部６の破断が起こりにくくなる。よって、電子部品１の製造方法では、電磁シールド性能の信頼性の高い電子部品１を製造可能となる。この電子部品１の製造方法により製造された電子部品１を含む電子部品モジュール２００（図５Ｄ参照）や電子部品モジュール２１０では、第３導体層６３により第１方向Ｄ１の電磁シールド性能を高めることができるので、第１方向Ｄ１における電子部品１と別の電子部品２０との距離をより短くすることが可能となり、低背化を図れる。
また、実施形態１に係る電子部品１の製造方法では、樹脂成形工程において、支持体１２０の表面１２１側において第１導体層６１、第２導体層６２及び第３導体層６３を覆うように樹脂構造体３０を成形する。電子部品１の製造方法は、導体ピラー４の先端面を露出させるように樹脂構造体３０を研磨する研磨工程を更に備える。よって、電子部品１の製造方法では、樹脂構造体３０を研磨することにより、導体ピラー４を含む同軸構造１４を露出させることができる。これにより、電子部品１の製造方法では、導体ピラー４及び第１導体層６１を樹脂構造体３０から突出させずに露出させることが可能となる。研磨後の樹脂構造体３０が樹脂成形体３である。
また、実施形態１に係る電子部品１の製造方法では、中間層７０は、電気絶縁層である。これにより、電子部品１の製造方法では、導体ピラー４と導体層６０との間に中間層７０として電気絶縁層を介在させることができる。実施形態１に係る電子部品１の製造方法では、導体ピラー４と導体層６０との同軸度の精度を高めることが可能となる。
また、実施形態１に係る電子部品１の製造方法では、導体層形成工程において、ＣＶＤ法又はスパッタリング法により導体層６０を形成する。これにより、電子部品１の製造方法では、導体層６０の厚さの均一性を向上させることが可能となる。また、電子部品１の製造方法では、導体層形成工程において、ＣＶＤ法により導体層６０を形成することにより、例えば導体層６０をスパッタリング法により形成する場合と比べて、導体層６０の厚さの均一性を向上させることが可能となる。
また、実施形態１に係る電子部品１の製造方法では、中間層形成工程において、ＣＶＤ法、スパッタリング法又はスプレーコート法により中間層７０を形成する。これにより、電子部品１の製造方法では、中間層７０の厚さの均一性を向上させることが可能となる。
また、実施形態１に係る電子部品１の製造方法では、支持体１２０は、導電層１２５を含む。ピラー形成工程では、導電層１２５上に、めっきにより導体ピラー４を形成する。これにより、電子部品１の製造方法では、導体ピラー４を容易に形成することが可能となる。
実施形態１に係る電子部品１は、導体ピラー４と、導体層６０と、電気絶縁層からなる中間層７０と、樹脂成形体３と、を備える。導体層６０は、導体ピラー４の側面を囲むように配置されている。導体層６０は、導体ピラー４の側面から離れている。樹脂成形体３は、導体層６０の側面を覆っている。
実施形態１に係る電子部品１は、従来の同軸構造を有する電子部品よりも、より容易に製造可能である。実施形態１に係る電子部品１は、導体ピラー４と導体層６０とを含む同軸構造１４を有するので、導体ピラー４が外部からの電磁波の影響を受けにくいという利点、導体ピラー４を通る高周波信号の伝搬ロスを少なくできるという利点がある。
また、実施形態１に係る電子部品１は、導体ピラー４と導体層６０との間に介在する電気絶縁層からなる中間層７０を更に備える。これにより、電子部品１では、製造が容易になり、また、導体ピラー４と導体層６０との同軸度を安定させることができる。
また、実施形態１に係る電子部品１は、導体層６０の側面から離れて配置されたチップ状電子部品２を更に備える。樹脂成形体３は、導体層６０の側面と、チップ状電子部品２の側面２３の少なくとも一部及び裏面２２と、を覆っている。よって、電子部品１では、例えばチップ状電子部品２が動作しているときに電磁波を発生する部品であっても、導体ピラー４を通る高周波信号がチップ状電子部品２からの電磁波の影響を受けにくくなる。
また、実施形態１に係る電子部品１は、チップ状電子部品２と導体ピラー４とを電気的に接続している配線層５を更に備える。電子部品１は、チップ状電子部品２と導体ピラー４との間で配線層５を介して高周波信号を通すことができる。電子部品１では、導体ピラー４が導体層６０により囲まれていることにより、配線層５と導体ピラー４とを通る高周波信号がチップ状電子部品２からの電磁波の影響を受けにくくなるので、配線層５の配線長をより短くすることが可能となり、電子部品１の小型化を図ることが可能となる。
また、実施形態１に係る電子部品１では、絶縁部７の誘電率及び誘電正接が、それぞれ、樹脂成形体３の誘電率及び誘電正接よりも小さく、また、絶縁部７の誘電率及び誘電正接が、それぞれ、チップ状電子部品２において機能部（ＩＤＴ電極、端子電極等）を支持している基材（ＳＡＷフィルタの場合、例えば、圧電基板）の誘電率及び誘電正接よりも小さい。これにより、電子部品１では、同軸構造１４の導体層６０と配線層５との間で発生する寄生容量、及び導体層６０とチップ状電子部品２の機能部との間で発生する寄生容量を低減することができる。
（５）変形例
（５．１）変形例１
実施形態１の変形例１に係る電子部品１ａは、図６に示すように、実施形態１に係る電子部品１（図１Ａ参照）における第１グラウンド用配線層１２及び第３レジスト層１１を備えていない点で、実施形態１に係る電子部品１と相違する。変形例１に係る電子部品１ａに関し、実施形態１に係る電子部品１と同様の構成要素については、同一の符号を付して説明を省略する。
変形例１に係る電子部品１ａでは、第１グラウンド用配線層１２及び第３レジスト層１１を備えていないので、実施形態１の電子部品１と比べて製造が容易になる。
（５．２）変形例２
実施形態１の変形例２に係る電子部品１ｂは、図７に示すように、第１レジスト層９が配線層５全体を覆っている点、及び第１グラウンド用配線層１２が第１レジスト層９全体を覆っている点で、実施形態１に係る電子部品１と相違する。変形例２に係る電子部品１ｂに関し、実施形態１に係る電子部品１と同様の構成要素については、同一の符号を付して説明を省略する。
変形例２に係る電子部品１ｂでは、配線層５を通る高周波信号が電子部品１ｂの外部からの電磁波の影響を受けにくくなる。これにより、変形例２に係る電子部品１ｂでは、より良好な特性が得られる。変形例２に係る電子部品１ｂの製造方法は、実施形態１に係る電子部品１の製造方法と同様であり、第１レジスト層９を形成する際のフォトマスク、及び第１グラウンド用配線層１２を形成する際のフォトマスクのパターンが相違するだけである。
（５．３）変形例３
実施形態１の変形例３に係る電子部品１ｃは、図８に示すように、第２方向Ｄ２において並ぶ２つの電子部品２０ｃを実装できるように第２方向Ｄ２における第２グラウンド用配線層１３の全長（配線長）を長くしてある点で、実施形態１に係る電子部品１と相違する。また、変形例３に係る電子部品１ｃは、第２グラウンド用配線層１３において第２レジスト層１０により覆われていない領域上に電極１６を形成してある点で、実施形態１に係る電子部品１と相違する。変形例３に係る電子部品１ｃに関し、実施形態１に係る電子部品１と同様の構成要素については、同一の符号を付して説明を省略する。
変形例３に係る電子部品１ｃと２つの電子部品２０ｃとを含む電子部品モジュール２２０では、各電子部品２０ｃの端子電極が電子部品１ｃの電極８に接合部４６（４６Ｓ）により接合されることで電気的かつ機械的に接続され、各電子部品２０ｃのグラウンド電極が電子部品１ｃの電極１６に接合部４６（４６Ｇ）により接合されることで電気的かつ機械的に接続されている。接合部４６は、導電性接着材（例えば、導電ペースト）により形成されている。電子部品モジュール２２０は、回路基板１５を含んでいる。ただし、電子部品モジュール２２０では、回路基板１５は必須の構成要素ではない。
電子部品モジュール２２０では、電子部品１ｃと各電子部品２０ｃとの電磁波による干渉を防ぐことができる。
変形例３に係る電子部品１ｃの製造方法は、実施形態１に係る電子部品１の製造方法と同様であり、電極８を形成する際に電極１６も形成する点が相違する。
（５．４）その他の変形例
実施形態１に係る電子部品１では、樹脂成形体３の第２面３２が平面状であり、樹脂成形体３の第２面３２からチップ状電子部品２の表面２１までの最短距離が、第２面３２から第１面３１までの最短距離よりも長い。これにより、実施形態１に係る電子部品１では、低背化を図ることができる。
これに対して、実施形態１の変形例として、樹脂成形体３の第２面３２が平面状であり、樹脂成形体３の第２面３２からチップ状電子部品２の表面２１までの距離が、樹脂成形体３の第２面３２から樹脂成形体３の第１面３１までの距離よりも短くてもよい。これにより、本変形例に係る電子部品１では、チップ状電子部品２の表面２１に傷がつきにくくなる。
また、実施形態１の別の変形例として、樹脂成形体３の第２面３２が平面状であり、樹脂成形体３の第２面３２からチップ状電子部品２の表面２１までの距離が、樹脂成形体３の第２面３２から樹脂成形体３の第１面３１までの距離と同じであってもよい。
要するに、樹脂成形体３は、チップ状電子部品２の側面２３の少なくとも一部を覆っていればよい。「チップ状電子部品２の側面２３の少なくとも一部を覆っている」とは、チップ状電子部品２の側面２３に関して、少なくとも、チップ状電子部品２の側面２３のうち表面２１側の第１端よりも裏面２２側の第２端側にずれた位置から側面２３と裏面２２との境界まで側面２３を全周に亘って覆っていることを意味し、チップ状電子部品２の側面２３の全部を覆っている場合を含む。
第３導体層６３は、第３中間層７３の全面を覆っている場合に限らず、例えば、１乃至複数の孔が形成されていてもよい。
電子部品１は、図１Ａの例では、１つのチップ状電子部品２に対して、チップ状電子部品２に直接接続された２つの配線層５を備えるが、配線層５の数は、２つには限らない。配線層５の数は、１つであってもよいし、３つ以上であってもよい。また、導体ピラー４の数は、２つに限らない。導体ピラー４の数は、１つであってもよいし、３つ以上であってもよい。電子部品１では、複数の導体ピラー４が例えば第１方向Ｄ１と第２方向Ｄ２とに直交する方向（第３方向）において並んでいる場合、複数の同軸構造１４も第３方向に並んでいるので、第３方向において隣り合う導体ピラー４間の距離を短くすることが可能となる。
上記の各変形例に係る電子部品１においても、実施形態１に係る電子部品１と同様の効果を奏する。
また、実施形態１に係る電子部品１の製造方法は、一例であり、実施形態１に係る電子部品１の他の製造方法では、上述の第２工程（ピラー形成工程）と第３工程（部品配置工程）との順序が逆である。したがって、上記他の製造方法では、図９Ａに示すようにチップ状電子部品２を支持体１２０の表面１２１上に配置する部品配置工程を行ってから、図９Ｂに示すように支持体１２０の表面１２１上に導電性を有するピラー４を形成するピラー形成工程を行う。ここにおいて、部品配置工程では、支持体１２０の導電層１２５上にチップ状電子部品２を仮固定する。より詳細には、まず、導電層１２５上に液状（ペースト状）の樹脂粘着層（図示せず）を形成する。続いて、チップ状電子部品２の表面２１を樹脂粘着層に対向させ、チップ状電子部品２を樹脂粘着層に押し付ける。これにより、部品配置工程では、樹脂粘着層を介してチップ状電子部品２を導電層１２５上に仮固定する。また、ピラー形成工程では、図９Ｂに示すようにチップ状電子部品２の側面２３から離れた位置で、ピラー４を支持体１２０の表面１２１上に配置する。より詳細には、ピラー形成工程では、支持体１２０の導電層１２５上に、複数の導体ピラー４を形成する。この工程においては、まず、支持体１２０の導電層１２５の露出領域及びチップ状電子部品２を覆うポジ型のフォトレジスト層を形成する。その後、フォトレジスト層において導体ピラー４の形成予定位置にある部分を、フォトリソグラフィ技術を利用して除去する（導体ピラー４の形成予定位置に開孔部を形成する）ことで、導電層１２５のうち導体ピラー４の下地となる部位を露出させる。その後、電解めっきによって導体ピラー４を形成する。導体ピラー４の形成にあたっては、硫酸銅を含むめっき液を介してフォトレジスト層の表面に対向配置された陽極と、導電層１２５からなる陰極との間に通電して、導体ピラー４を導電層１２５の露出表面からフォトレジスト層の厚さ方向に沿って析出させる。その後、フォトレジスト層を除去する。
上記他の製造方法では、ピラー形成工程の後、導体ピラー４の側面を覆う中間層７０を形成する中間層形成工程を行うことで図９Ｃに示す構造を得てから、中間層７０の側面を覆う導体層６０を形成する導体層形成工程を行うことで図９Ｄに示す構造を得る。ここにおいて、ピラー形成工程は、部品配置工程と中間層形成工程との間の工程である。また、中間層形成工程では、上記第４工程と同様、絶縁部７（図１Ａ参照）の元になる絶縁層７００を形成する。より詳細には、中間層形成工程では、支持体１２０の表面１２１の露出部位と導体ピラー４の側面及び先端面とチップ状電子部品２の側面２３及び裏面２２とを覆う絶縁層７００を形成する。絶縁層７００は、中間層７０（第１中間層７１）、第２中間層７２及び第３中間層７３の他に、導体ピラー４の先端面を覆っている第４中間層７４を含んでいる。また、導体層形成工程では、上記第５工程と同様、絶縁層７００上に金属層６００を形成する。金属層６００は、導体層６０（第１導体層６１）、第２導体層６２及び第３導体層６３の他に、第４導体層６４を含んでいる。なお、上記他の製造方法では、導電層形成工程よりも後の工程は、実施形態１に係る電子部品１の製造方法と同じである。
上記他の製造方法では、実施形態１に係る電子部品１の製造方法と同様、同軸構造１４とチップ状電子部品２と配線層５とを有する電子部品１をより容易に製造可能となる。また、上記他の製造方法では、実施形態１に係る電子部品１の製造方法と比べて、チップ状電子部品２の配置が容易になる。
（実施形態２）
実施形態２に係る電子部品１ｄは、図１０に示すように、複数（図示例では２つ）のチップ状電子部品２が設けられている点で、実施形態１に係る電子部品１（図１Ａ参照）と相違する。実施形態２に係る電子部品１ｄに関し、実施形態１に係る電子部品１と同様の構成要素については、同一の符号を付して説明を省略する。
実施形態２に係る電子部品１ｄの製造方法は、実施形態１に係る電子部品１の製造方法と同様であり、部品配置工程において複数のチップ状電子部品２を配置する点が相違する。
実施形態２に係る電子部品１ｄでは、各チップ状電子部品２の側面２３が第３中間層７３を介して第３導体層６３により覆われているので、隣り合う２つのチップ状電子部品２同士の電磁波による干渉を防ぐことができる。これにより、実施形態２に係る電子部品１ｄでは、隣り合う２つのチップ状電子部品２間の距離をより短くすることが可能となるから、複数のチップ状電子部品２を備えた構成において、小型化が可能となる。
複数のチップ状電子部品２は、同じ種類のチップ状電子部品であってもよいし、互いに異なる種類のチップ状電子部品であってもよい。また、チップ状電子部品２の数は、２つに限らず、３つ以上でもよい。チップ状電子部品２の数が３つ以上の場合、チップ状電子部品２のうちの一部のチップ状電子部品２のみが同じチップ状電子部品であってもよい。また、電子部品１が複数のチップ状電子部品２を備える場合、チップ状電子部品２ごとに、導体ピラー４及び配線層５のレイアウトが相違してもよい。
（実施形態３）
実施形態３に係る電子部品１ｅは、図１１に示すように、実施形態１に係る電子部品１（図１Ａ参照）におけるチップ状電子部品２が設けられていない点で、実施形態１に係る電子部品１と相違する。実施形態３に係る電子部品１ｅに関し、実施形態１に係る電子部品１と同様の構成要素については、同一の符号を付して説明を省略する。
実施形態３に係る電子部品１ｅの製造方法は、実施形態１に係る電子部品１の製造方法と同様であり、部品配置工程を備えていない点で相違する。
電子部品１ｅでは、配線層５は、実施形態１に係る電子部品１（図１Ａ参照）におけるチップ状電子部品２と導体ピラー４とのうち導体ピラー４のみと接続されている。電子部品１ｅは、例えば、同軸構造１４を有する配線基板として使用することができる。
電子部品１ｅでは、導体ピラー４と導体層６０との間の中間層７０が電気絶縁層であるが、これに限らない。電子部品１ｅでは、中間層７０が空気層であってもよい。中間層７０を空気層とする場合には、電子部品１ｅを製造する際に、導体ピラー４と導体層６０との間に介在させた犠牲層をエッチング除去すればよい。この場合の犠牲層は、電子部品１ｅの製造方法においては、中間層形成工程において形成する電気絶縁層からなる中間層７０である。犠牲層は、電気絶縁性を有する材料により形成する場合に限らず、導電性を有する材料により形成してもよい。
（実施形態４）
実施形態４に係る電子部品１ｆは、図１２に示すように、中間層７０（第１中間層７１）、第２中間層７２及び第３中間層７３ｆの他に、チップ状電子部品２の側面２３及び裏面２２の両方を覆う絶縁層７７を備えている点で、実施形態１に係る電子部品１（図１Ａ参照）と相違する。また、実施形態４に係る電子部品１ｆは、実施形態１に係る電子部品１の第３中間層７３の代わりに、第３中間層７３ｆを備えている点で、実施形態１に係る電子部品１と相違する。実施形態４に係る電子部品１ｆに関し、実施形態１に係る電子部品１と同様の構成要素については、同一の符号を付して説明を省略する。
絶縁層７７は、電気絶縁性を有する。電子部品１ｆでは、絶縁層７７の誘電率及び誘電正接が、それぞれ、樹脂成形体３の誘電率及び誘電正接よりも小さい。また、電子部品１ｆでは、絶縁層７７の誘電率及び誘電正接が、それぞれ、チップ状電子部品２において機能部を支持している基材（ＳＡＷフィルタの場合、例えば、圧電基板）の誘電率及び誘電正接よりも小さい。絶縁層７７は、無機絶縁層で構成されている。無機絶縁層は、無機絶縁材料により形成されている。無機絶縁層に用いられる無機絶縁材料は、例えば、酸化シリコンである。絶縁層７７は、無機絶縁層に限らず、有機絶縁層であってもよい。有機絶縁層の材料は、例えば、フッ素系樹脂、ビスマレイミド等である。絶縁層７７の材料は、中間層７０の材料と同じでもよいし異なっていてもよい。
また、実施形態４に係る電子部品１ｆでは、複数のピラー４のうち少なくとも１つのピラー４の側面の少なくとも一部が絶縁層７７と隣接している。
実施形態４に係る電子部品１ｆでは、第３中間層（第３絶縁部）７３ｆは、絶縁層７７と接触するように設けられている。ここにおいて、第３中間層７３ｆは、絶縁層７７を介してチップ状電子部品２の裏面２２及び側面２３を覆うように形成されている。実施形態４に係る電子部品１ｆでは、複数の第１中間層７１と第２中間層７２と第３中間層７３ｆとは、一体に形成されている。
以下、実施形態４に係る電子部品１ｆの製造方法について、図１３Ａ～１３Ｆ及び図１４Ａ～１４Ｆを参照して説明する。なお、実施形態４に係る電子部品１ｆの製造方法について、実施形態１に係る電子部品１の製造方法と同様の工程については説明を適宜省略する。
実施形態４に係る電子部品１ｆの製造方法では、チップ状電子部品２及び支持体１２０を準備した後、第１工程～第１１工程を順次行う。
第１工程は、部品配置工程である。部品配置工程では、図１３Ａに示すように、支持体１２０の導電層１２５上にチップ状電子部品２を仮固定する。
第２工程は、絶縁層７７の元になる絶縁膜７７０（図１３Ｂ参照）を形成する絶縁膜形成工程である。絶縁膜７７０の材料は、例えば、酸化シリコンである。第２工程では、例えばＣＶＤ法によって絶縁膜７７０を形成する。第２工程では、ＣＶＤ法に限らず、例えば、スパッタリング法、スプレーコート法等によって絶縁膜７７０を形成してもよい。
第３工程では、例えば、リソグラフィ技術及びエッチング技術を利用して絶縁膜７７０をパターニングすることにより絶縁層７７（図１３Ｃ参照）を形成する。実施形態４に係る電子部品１ｆの製造方法では、第２工程と第３工程とで、チップ状電子部品２の側面２３及び裏面２２の両方を覆う絶縁層７７を形成する絶縁層形成工程を構成している。
第４工程では、支持体１２０の表面１２１上に導電性を有するピラー４を形成するピラー形成工程を行う。ピラー形成工程では、支持体１２０の導電層１２５上に、複数の導体ピラー４を形成する。この工程においては、まず、支持体１２０の導電層１２５の露出領域及びチップ状電子部品２を覆うポジ型のフォトレジスト層を形成する。その後、フォトレジスト層において導体ピラー４の形成予定位置にある部分を、フォトリソグラフィ技術を利用して除去する（導体ピラー４の形成予定位置に開孔部を形成する）ことで、導電層１２５のうち導体ピラー４の下地となる部位を露出させる。その後、電解めっきによって導体ピラー４を形成する。導体ピラー４の形成にあたっては、硫酸銅を含むめっき液を介してフォトレジスト層の表面に対向配置された陽極と、導電層１２５からなる陰極との間に通電して、導体ピラー４を導電層１２５の露出表面からフォトレジスト層の厚さ方向に沿って析出させる。その後、フォトレジスト層を除去する。
第５工程では、図１３Ｅに示すように、絶縁部７ｆ（図１２参照）の元になる絶縁層７００ｆを形成する。より詳細には、第５工程では、支持体１２０の表面１２１の露出部位と導体ピラー４の側面及び先端面と絶縁層７７とを覆う絶縁層７００ｆを形成する。絶縁層７００ｆは、中間層７０（第１中間層７１）、第２中間層７２及び第３中間層７３ｆの他に、導体ピラー４の先端面を覆っている第４中間層７４を含んでいる。絶縁層７００ｆの材料は、例えば、酸化シリコンである。第５工程では、例えばＣＶＤ法によって絶縁層７００ｆを形成する。これにより、第５工程では、第１中間層７１と第２中間層７２と第３中間層７３ｆと（第４中間層７４と）を一体形成することができる。第５工程では、ＣＶＤ法に限らず、例えば、スパッタリング法、スプレーコート法等によって絶縁層７００ｆを形成してもよい。実施形態４に係る電子部品１ｆの製造方法では、第５工程が、導体ピラー４の側面を覆う中間層７０を形成する中間層形成工程を構成している。
第６工程では、図１３Ｆに示すように、シールド部６（図１２参照）の元になる金属層６００を形成する。より詳細には、第６工程では、絶縁層７００ｆ上に金属層６００を形成する。金属層６００は、導体層６０（第１導体層６１）、第２導体層６２及び第３導体層６３の他に、第４導体層６４を含んでいる。第６工程では、例えばＣＶＤ法によって金属層６００を形成する。これにより、第６工程では、第１導体層６１と第２導体層６２と第３導体層６３と（第４導体層６４と）を一体形成することができる。第６工程では、ＣＶＤ法に限らず、例えば、スパッタリング法（例えば、斜めスパッタリング法）、蒸着法（例えば、斜め蒸着法）、スプレーコート法、無電解めっき等によって金属層６００を形成してもよい。実施形態４に係る電子部品１ｆの製造方法では、第６工程が、中間層７０の側面を覆う導体層６０を形成する導体層形成工程を構成している。
第７工程では、図１４Ａに示すように、支持体１２０上に、樹脂成形体３（図１４Ｂ参照）の元になる樹脂構造体３０を形成する。ここにおいて、第７工程では、絶縁層７００ｆを覆っている金属層６００を覆うように、樹脂構造体３０を支持体１２０上に形成する。要するに、第７工程では、支持体１２０の導電層１２５上に絶縁層７００ｆ及び金属層６００を介して樹脂構造体３０を形成する。ここで、樹脂構造体３０は、その厚さ方向において互いに反対側にある第１面３０１及び第２面３０２を有する。樹脂構造体３０の第１面３０１は、金属層６００の第２導体層６２に接する面である。樹脂構造体３０は、金属層６００、絶縁層７００ｆ及び絶縁層７７を介してチップ状電子部品２の裏面２２及び側面２３を覆っている。さらに、樹脂構造体３０は、金属層６００及び絶縁層７００ｆを介して導体ピラー４の側面及び先端面を覆っている。したがって、樹脂構造体３０は樹脂成形体３よりも厚く、樹脂構造体３０の第２面３０２と導体ピラー４の先端面との間には樹脂構造体３０の一部、金属層６００の一部及び絶縁層７００ｆの一部が介在している。実施形態４に係る電子部品１ｆの製造方法では、第７工程が、導体層６０の側面を覆う樹脂構造体３０を成形する樹脂成形工程を構成している。
第８工程では、図１４Ｂに示すように、樹脂構造体３０を樹脂成形体３の厚さになるまで第１面３０１とは反対の第２面３０２側から研磨することによって樹脂成形体３を形成する。第８工程を行うことによって、樹脂成形体３と導体ピラー４と絶縁部７ｆとシールド部６とを含む構造体が形成される。実施形態４に係る電子部品１ｆの製造方法では、第８工程が、研磨工程を構成している。
第９工程では、図１４Ｃに示すように、チップ状電子部品２と樹脂成形体３と導体ピラー４と絶縁部７ｆとシールド部６と支持体１２０と樹脂粘着層（図示せず）とを含む構造体から、支持体１２０及び樹脂粘着層を除去する。これにより、第９工程では、チップ状電子部品２の表面２１、導体ピラー４の両端面（第１端面４１及び第２端面４２）、絶縁部７ｆの一部及びシールド部６の一部を露出させることができる。実施形態４に係る電子部品１ｆの製造方法では、第９工程が、支持体１２０を除去する除去工程を構成している。
第１０工程では、図１４Ｄに示すように、チップ状電子部品２と導体ピラー４とを電気的に接続する複数の配線層５を形成する。実施形態４に係る電子部品１ｆの製造方法では、第１０工程が、配線層形成工程を構成している。配線層形成工程では、チップ状電子部品２と導体ピラー４とを電気的に接続する配線層５を形成する。
また、第１０工程では、図１４Ｄに示すように、複数の第２グラウンド用配線層１３を形成する。
第１１工程では、図１４Ｅに示すように、第１レジスト層９及び第２レジスト層１０それぞれを形成する。
第１２工程では、図１４Ｆに示すように、複数の導体ピラー４の第２端面４２上に、複数の導体ピラー４に一対一に対応する複数の電極８を形成する。
また、第１２工程では、図１４Ｆに示すように、第１グラウンド用配線層１２を形成し、その後、第３レジスト層１１を形成する。
実施形態４に係る電子部品１ｆの製造方法は、実施形態１に係る電子部品１の製造方法と同様、支持体１２０の表面１２１上に導体ピラー４を形成するピラー形成工程と、導体ピラー４の側面を覆う中間層７０を形成する中間層形成工程と、中間層７０の側面を覆う導体層６０を形成する導体層形成工程と、導体層６０の側面を覆う樹脂構造体３０を成形する樹脂成形工程と、を備える。これにより、実施形態４に係る電子部品１ｆの製造方法では、実施形態１に係る電子部品１の製造方法と同様、導体ピラー４と導体層６０とを含む同軸構造１４を有する電子部品１ｆをより容易に製造可能となる。
以上説明した実施形態１～４は、本発明の様々な実施形態の一つに過ぎない。実施形態１～４は、本発明の目的を達成できれば、設計等に応じて種々の変更が可能である。
（まとめ）
以上説明した実施形態等から以下の態様が開示されていることは明らかである。
第１の態様に係る電子部品（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ）の製造方法は、支持体（１２０）の表面（１２１）上に導電性を有するピラー（４）を形成するピラー形成工程と、ピラー（４）の側面を覆う中間層（７０）を形成する中間層形成工程と、中間層（７０）の側面を覆う導体層（６０）を形成する導体層形成工程と、導体層（６０）の側面を覆う樹脂構造体（３０）を成形する樹脂成形工程と、を備える。
第１の態様に係る電子部品（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ）の製造方法では、ピラー（４）と導体層（６０）とを含む同軸構造（１４）を有する電子部品（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ）をより容易に製造可能となる。
第２の態様に係る電子部品（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ）の製造方法は、第１の態様において、樹脂成形工程よりも後で支持体（１２０）を除去する除去工程を更に備える。
第２の態様に係る電子部品（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ）の製造方法では、同軸構造（１４）における支持体（１２０）側の端面を露出させることができる。
第３の態様に係る電子部品（１；１ａ；１ｂ；１ｃ；１ｄ）の製造方法は、第２の態様において、ピラー形成工程と中間層形成工程との間の部品配置工程と、除去工程よりも後の配線層形成工程と、を更に備える。部品配置工程では、ピラー（４）の側面から離れた位置でチップ状電子部品（２）を支持体（１２０）の表面（１２１）上に配置する。配線層形成工程では、チップ状電子部品（２）とピラー（４）とを電気的に接続する配線層（５）を形成する。
第３の態様に係る電子部品（１；１ａ；１ｂ；１ｃ；１ｄ）の製造方法では、同軸構造（１４）とチップ状電子部品（２）と配線層（５）とを有する電子部品（１；１ａ；１ｂ；１ｃ；１ｄ）をより容易に製造可能となる。
第４の態様に係る電子部品（１；１ａ；１ｂ；１ｃ；１ｄ）の製造方法は、第２の態様において、チップ状電子部品（２）を支持体（１２０）の表面（１２１）上に配置する部品配置工程と、除去工程よりも後の配線層形成工程と、を更に備える。ピラー形成工程は、部品配置工程と中間層形成工程との間の工程である。ピラー形成工程では、チップ状電子部品（２）の側面（２３）から離れた位置で、ピラー（４）を支持体（１２０）の表面（１２１）上に配置し、配線層形成工程では、チップ状電子部品（２）とピラー（４）とを電気的に接続する配線層（５）を形成する。
第４の態様に係る電子部品（１；１ａ；１ｂ；１ｃ；１ｄ）の製造方法では、同軸構造（１４）とチップ状電子部品（２）と配線層（５）とを有する電子部品（１；１ａ；１ｂ；１ｃ；１ｄ）をより容易に製造可能となる。
第５の態様に係る電子部品（１ｆ）の製造方法では、第２の態様において、チップ状電子部品（２）の表面（２１）を支持体（１２０）の表面（１２１）に対向させてチップ状電子部品（２）を支持体（１２０）の表面（１２１）上に配置する部品配置工程と、部品配置工程とピラー形成工程との間で、チップ状電子部品（２）の側面（２３）及び裏面（２２）の両方を覆う絶縁層（７７）を形成する絶縁層形成工程と、除去工程よりも後の配線層形成工程と、を更に備える。ピラー形成工程は、絶縁層形成工程と中間層形成工程との間においてピラー（４）を複数形成する工程である。ピラー形成工程では、複数のピラー（４）のうち少なくとも１つのピラー（４）の側面の少なくとも一部が絶縁層（７７）と隣接するように複数のピラー（４）を支持体（１２０）の表面（１２１）上に形成する。
第５の態様に係る電子部品（１ｆ）の製造方法では、同軸構造（１４）とチップ状電子部品（２）と配線層（５）とを有する電子部品（１ｆ）をより容易に製造可能となる。
第６の態様に係る電子部品（１；１ａ；１ｂ；１ｃ；１ｄ）の製造方法は、第３又は４の態様において、部品配置工程では、チップ状電子部品（２）の表面（２１）を支持体（１２０）の表面（１２１）に対向させてチップ状電子部品（２）を支持体（１２０）の表面（１２１）上に配置する。中間層形成工程では、中間層（７０）である第１中間層（７１）と、支持体（１２０）の表面（１２１）のうち露出している領域を覆う第２中間層（７２）と、チップ状電子部品（２）の側面（２３）のうち露出している領域及び裏面（２２）の両方を覆う第３中間層（７３）と、を一体形成する。
第６の態様に係る電子部品（１；１ａ；１ｂ；１ｃ；１ｄ）の製造方法では、第１中間層（７１）と第２中間層（７２）との間、及び第２中間層（７２）と第３中間層（７３）との間のそれぞれで界面が発生しないから、電気絶縁性に関する信頼性の高い電子部品（１；１ａ；１ｂ；１ｃ；１ｄ）を製造可能となる。
第７の態様に係る電子部品（１ｆ）の製造方法は、第５の態様において、中間層形成工程では、中間層（７０）である第１中間層（７１）と、支持体（１２０）の表面（１２１）のうち露出している領域を覆う第２中間層（７２）と、絶縁層（７７）のうち露出している領域を覆う第３中間層（７３ｆ）と、を一体形成する。
第７の態様に係る電子部品（１ｆ）の製造方法では、第１中間層（７１）と第２中間層（７２）との間、及び第２中間層（７２）と第３中間層（７３ｆ）との間のそれぞれで界面が発生しないから、電気絶縁性に関する信頼性の高い電子部品（１ｆ）を製造可能となる。
第８の態様に係る電子部品（１；１ａ；１ｂ；１ｃ；１ｄ；１ｆ）の製造方法は、第６又は７の態様において、導体層形成工程では、導体層（６０）である第１導体層（６１）と、第２中間層（７２）を覆う第２導体層（６２）と、第３中間層（７３；７３ｆ）を覆う第３導体層（６３）と、を一体形成する。
第８の態様に係る電子部品（１；１ａ；１ｂ；１ｃ；１ｄ；１ｆ）の製造方法では、第１導体層（６１）と第２導体層（６２）との間、及び第２導体層（６２）と第３導体層（６３）との間のそれぞれで界面が発生せず、電磁シールド性能の信頼性の高い電子部品（１；１ａ；１ｂ；１ｃ；１ｄ；１ｆ）を製造可能となる。
第９の態様に係る電子部品（１；１ａ；１ｂ；１ｃ；１ｄ；１ｆ）の製造方法は、第８の態様において、樹脂成形工程では、支持体（１２０）の表面（１２１）側において第１導体層（６１）、第２導体層（６２）及び第３導体層（６３）を覆うように樹脂構造体（３０）を成形する。電子部品（１；１ａ；１ｂ；１ｃ；１ｄ；１ｆ）の製造方法は、ピラー（４）の先端面を露出させるように樹脂構造体（３０）を研磨する研磨工程を更に備える。
第９の態様に係る電子部品（１；１ａ；１ｂ；１ｃ；１ｄ；１ｆ）の製造方法では、樹脂構造体（３０）を研磨することにより、ピラー（４）を含む同軸構造（１４）を露出させることができる。
第１０の態様に係る電子部品（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ）の製造方法では、第１乃至９の態様のいずれか一つにおいて、中間層（７０）は、電気絶縁層である。
第１０の態様に係る電子部品（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ）の製造方法では、ピラー（４）と導体層（６０）との間に中間層（７０）として電気絶縁層を介在させることができるので、中間層（７０）が空気層である場合と比べて、製造が容易になる。
第１１の態様に係る電子部品（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ）の製造方法は、第１乃至１０の態様のいずれか一つにおいて、導体層形成工程では、ＣＶＤ法又はスパッタリング法により導体層（６０）を形成する。
第１１の態様に係る電子部品（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ）の製造方法では、導体層（６０）の厚さの均一性を向上させることが可能となる。
第１２の態様に係る電子部品（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ）の製造方法は、第１乃至１１の態様のいずれか一つにおいて、中間層形成工程では、ＣＶＤ法、スパッタリング法又はスプレーコート法により中間層（７０）を形成する。
第１２の態様に係る電子部品（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ）の製造方法では、中間層（７０）の厚さの均一性を向上させることが可能となる。
第１３の態様に係る電子部品（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ）の製造方法では、第１乃至１２の態様のいずれか一つにおいて、支持体（１２０）は、導電層（１２５）を含む。ピラー形成工程では、導電層（１２５）上に、めっきによりピラー（４）を形成する。
第１３の態様に係る電子部品（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ）の製造方法では、ピラー（４）を容易に形成することが可能となる。
第１４の態様に係る電子部品（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ）は、ピラー（４）と、導体層（６０）と、中間層（７０）と、樹脂成形体（３）と、を備える。導体層（６０）は、ピラー（４）の側面を囲むように配置されている。導体層（６０）は、ピラー（４）の側面から離れている。中間層（７０）は、電気絶縁層からなる。中間層（７０）は、ピラー（４）と導体層（６０）との間に介在している。樹脂成形体（３）は、導体層（６０）の側面を覆っている。樹脂成形体（３）は、プリント配線板の製造方法とは異なり、例えば、樹脂材料をプレス成形法、トランスファー成形法等の成形法によって成形した成形体である。
第１４の態様に係る電子部品（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ）は、従来の同軸構造を有する電子部品よりも、より容易に製造可能である。また、第１４の態様に係る電子部品（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ）は、ピラー（４）と導体層（６０）との同軸度の精度を向上させることができる。電子部品（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ）は、ピラー（４）と導体層（６０）とを含む同軸構造（１４）を有するので、ピラー（４）が外部からの電磁波の影響を受けにくいという利点、ピラー（４）を通る高周波信号の伝搬ロスを少なくできるという利点がある。つまり、電子部品（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ）は、外部からの電磁波の影響による特性劣化を抑制可能となる。
第１５の態様に係る電子部品（１；１ａ；１ｂ；１ｃ；１ｄ；１ｆ）は、第１４の態様において、導体層（６０）の側面から離れて配置されたチップ状電子部品（２）を更に備える。樹脂成形体（３）は、導体層（６０）の側面と、チップ状電子部品（２）の側面（２３）の少なくとも一部及び裏面（２２）と、を覆っている。
第１５の態様に係る電子部品（１；１ａ；１ｂ；１ｃ；１ｄ；１ｆ）は、例えばチップ状電子部品（２）が動作しているときに電磁波を発生する部品であっても、ピラー（４）を通る高周波信号がチップ状電子部品（２）からの電磁波の影響を受けにくくなる。
第１６の態様に係る電子部品（１；１ａ；１ｂ；１ｃ；１ｄ；１ｆ）は、第１５の態様において、チップ状電子部品（２）とピラー（４）とを電気的に接続している配線層（５）を更に備える。
第１６の態様に係る電子部品（１；１ａ；１ｂ；１ｃ；１ｄ；１ｆ）は、チップ状電子部品（２）に接続されている配線層（５）とピラー（４）とを通る高周波信号がチップ状電子部品（２）からの電磁波の影響を受けにくくなる。これにより、電子部品（１；１ａ；１ｂ；１ｃ；１ｄ；１ｆ）では、配線層（５）の配線長をより短くすることが可能となり、電子部品（１；１ａ；１ｂ；１ｃ；１ｄ；１ｆ）の小型化を図ることが可能となる。
第１７の態様に係る電子部品（１；１ａ；１ｂ；１ｃ；１ｄ；１ｆ）は、第１６の態様において、絶縁部（７；７ｆ）と、シールド部（６）と、を備える。絶縁部（７；７ｆ）は、中間層からなる第１中間層（７１）と、第２中間層（７２）と、第３中間層（７３；７３ｆ）と、を含む。絶縁部（７；７ｆ）は、電気絶縁性を有する。シールド部（６）は、導体層（６０）からなる第１導体層（６１）と、第２導体層（６２）と、第３導体層（６３）と、を含む。第２中間層（７２）は、配線層（５）と樹脂成形体（３）との間に位置している。第３中間層（７３；７３ｆ）は、チップ状電子部品（２）の裏面（２２）及び側面（２３）を覆っている。第２導体層（６２）は、樹脂成形体（３）と第２中間層（７２）との間に介在している。第３導体層（６３）は、樹脂成形体（３）と第３中間層（７３；７３ｆ）との間に介在している。絶縁部（７；７ｆ）の誘電率及び誘電正接が、それぞれ、樹脂成形体（３）の誘電率及び誘電正接よりも小さい。
第１７の態様に係る電子部品（１；１ａ；１ｂ；１ｃ；１ｄ；１ｆ）は、配線層（５）とシールド部（６）との間で発生する寄生容量の低減を図れる。
第１８の態様に係る電子部品（１；１ａ；１ｂ；１ｃ；１ｄ；１ｆ）は、第１７の態様において、絶縁部（７；７ｆ）の誘電率及び誘電正接が、それぞれ、チップ状電子部品（２）において機能部を支持している基材の誘電率及び誘電正接よりも小さい。
第１８の態様に係る電子部品（１；１ａ；１ｂ；１ｃ；１ｄ；１ｆ）は、シールド部（６）とチップ状電子部品（２）の機能部との間で発生する寄生容量の低減を図れる。
１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ 電子部品
２ チップ状電子部品
２１ 表面
２２ 裏面
２３ 側面
３ 樹脂成形体
３０ 樹脂構造体
３１ 第１面
３２ 第２面
３０１ 第１面
３０２ 第２面
４ ピラー（導体ピラー）
４１ 第１端面
４２ 第２端面
４３ 導電性バンプ
４４ 導電性バンプ
４６ 接合部
５ 配線層
５１ 第１端
５２ 第２端
５３ 電極
６ シールド部
６００ 金属層
６０ 導体層
６１ 第１導体層
６１２ 端面
６２ 第２導体層
６３ 第３導体層
６４ 第４導体層
６５ グラウンド用導体層
７，７ｆ 絶縁部
７００ 絶縁層
７０ 中間層
７１ 第１中間層
７２ 第２中間層
７３，７３ｆ 第３中間層
７４ 第４中間層
７７ 絶縁層
７７０ 絶縁膜
８ 電極
９ 第１レジスト層
９１ 孔
１０ 第２レジスト層
１０１ 孔
１１ 第３レジスト層
１１１ 孔
１２ 第１グラウンド用配線層
１３ 第２グラウンド用配線層
１４ 同軸構造
１５ 回路基板
１６ 電極
２０，２０ｃ 電子部品
１２０ 支持体
１２１ 表面
１２３ ベース
１２４ 接着層
１２５ 導電層
２００ 電子部品モジュール
２０１ カバー層
２０２ 間隙
２０３ 間隙
２１０ 電子部品モジュール
Ｄ１ 第１方向
Ｄ２ 第２方向

Claims (15)

  1. 支持体の表面上に導電性を有するピラーを形成するピラー形成工程と、
    前記ピラーの側面を覆う中間層を形成する中間層形成工程と、
    前記中間層の側面を覆う導体層を形成する導体層形成工程と、
    前記導体層の側面を覆う樹脂構造体を成形する樹脂成形工程と、を備える
    ことを特徴とする電子部品の製造方法。
  2. 前記樹脂成形工程よりも後で前記支持体を除去する除去工程を更に備える
    ことを特徴とする請求項１に記載の電子部品の製造方法。
  3. 前記ピラー形成工程と前記中間層形成工程との間の部品配置工程と、
    前記除去工程よりも後の配線層形成工程と、を更に備え、
    前記部品配置工程では、前記ピラーの前記側面から離れた位置で、チップ状電子部品を前記支持体の前記表面上に配置し、
    前記配線層形成工程では、前記チップ状電子部品と前記ピラーとを電気的に接続する配線層を形成する
    ことを特徴とする請求項２に記載の電子部品の製造方法。
  4. チップ状電子部品を前記支持体の前記表面上に配置する部品配置工程と、
    前記除去工程よりも後の配線層形成工程と、を更に備え、
    前記ピラー形成工程は、前記部品配置工程と前記中間層形成工程との間の工程であり、
    前記ピラー形成工程では、前記チップ状電子部品の側面から離れた位置で、前記ピラーを前記支持体の前記表面上に配置し、
    前記配線層形成工程では、前記チップ状電子部品と前記ピラーとを電気的に接続する配線層を形成する
    ことを特徴とする請求項２に記載の電子部品の製造方法。
  5. チップ状電子部品の表面を前記支持体の前記表面に対向させて前記チップ状電子部品を前記支持体の前記表面上に配置する部品配置工程と、
    前記部品配置工程と前記ピラー形成工程との間で、前記チップ状電子部品の側面及び裏面の両方を覆う絶縁層を形成する絶縁層形成工程と、
    前記除去工程よりも後の配線層形成工程と、を更に備え、
    前記ピラー形成工程は、前記絶縁層形成工程と前記中間層形成工程との間において前記ピラーを複数形成する工程であり、
    前記ピラー形成工程では、前記複数のピラーのうち少なくとも１つのピラーの側面の少なくとも一部が前記絶縁層と隣接するように前記複数のピラーを前記支持体の前記表面上に形成する
    ことを特徴とする請求項２に記載の電子部品の製造方法。
  6. 前記部品配置工程では、前記チップ状電子部品の表面を前記支持体の前記表面に対向させて前記チップ状電子部品を前記支持体の前記表面上に配置し、
    前記中間層形成工程では、前記中間層である第１中間層と、前記支持体の前記表面のうち露出している領域を覆う第２中間層と、前記チップ状電子部品の側面のうち露出している領域及び裏面の両方を覆う第３中間層と、を一体形成する
    ことを特徴とする請求項３又は４に記載の電子部品の製造方法。
  7. 前記中間層形成工程では、前記中間層である第１中間層と、前記支持体の前記表面のうち露出している領域を覆う第２中間層と、前記絶縁層のうち露出している領域を覆う第３中間層と、を一体形成する
    ことを特徴とする請求項５に記載の電子部品の製造方法。
  8. 前記導体層形成工程では、前記導体層である第１導体層と、前記第２中間層を覆う第２導体層と、前記第３中間層を覆う第３導体層と、を一体形成する
    ことを特徴とする請求項６又は７に記載の電子部品の製造方法。
  9. 前記樹脂成形工程では、前記支持体の前記表面側において前記第１導体層、前記第２導体層及び前記第３導体層を覆うように前記樹脂構造体を成形し、
    前記ピラーの先端面を露出させるように前記樹脂構造体を研磨する研磨工程を更に備える
    ことを特徴とする請求項８記載の電子部品の製造方法。
  10. 前記中間層は、電気絶縁層である
    ことを特徴とする請求項１乃至９のいずれか一項に記載の電子部品の製造方法。
  11. 前記導体層形成工程では、ＣＶＤ法又はスパッタリング法により前記導体層を形成する
    ことを特徴とする請求項１乃至１０のいずれか一項に記載の電子部品の製造方法。
  12. 前記中間層形成工程では、ＣＶＤ法、スパッタリング法又はスプレーコート法により前記中間層を形成する
    ことを特徴とする請求項１乃至１１のいずれか一項に記載の電子部品の製造方法。
  13. 前記支持体は、導電層を含み、
    前記ピラー形成工程では、前記導電層上に、めっきにより前記ピラーを形成する
    ことを特徴とする請求項１乃至１２のいずれか一項に記載の電子部品の製造方法。
  14. 導電性を有するピラーと、
    前記ピラーの側面を囲むように配置され、前記ピラーの前記側面から離れている導体層と、
    前記ピラーと前記導体層との間に介在する電気絶縁層からなる中間層と、
    前記導体層の側面を覆っている樹脂成形体と、
    前記導体層の前記側面から離れて配置されたチップ状電子部品と、
    前記チップ状電子部品と前記ピラーとを電気的に接続している配線層と、を備え、
    前記樹脂成形体は、前記導体層の前記側面と、前記チップ状電子部品の側面の少なくとも一部及び裏面と、を覆っており、
    前記中間層からなる第１中間層と第２中間層と第３中間層とを含み電気絶縁性を有する絶縁部と、
    前記導体層からなる第１導体層と第２導体層と第３導体層とを含むシールド部と、を更に備え、
    前記第２中間層は、前記配線層と前記樹脂成形体との間に位置しており、
    前記第３中間層は、前記チップ状電子部品の裏面及び前記側面を覆っており、
    前記第２導体層は、前記樹脂成形体と前記第２中間層との間に介在しており、
    前記第３導体層は、前記樹脂成形体と前記第３中間層との間に介在しており、
    前記絶縁部の誘電率及び誘電正接が、それぞれ、前記樹脂成形体の誘電率及び誘電正接よりも小さい
    ことを特徴とする電子部品。
  15. 前記絶縁部の誘電率及び誘電正接が、それぞれ、前記チップ状電子部品において機能部を支持している基材の誘電率及び誘電正接よりも小さい
    ことを特徴とする請求項１４に記載の電子部品。
JP2019537564A 2017-08-21 2018-08-13 電子部品の製造方法及び電子部品 Active JP6992811B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017158854 2017-08-21
JP2017158854 2017-08-21
PCT/JP2018/030182 WO2019039335A1 (ja) 2017-08-21 2018-08-13 電子部品の製造方法及び電子部品

Publications (2)

Publication Number Publication Date
JPWO2019039335A1 JPWO2019039335A1 (ja) 2020-10-01
JP6992811B2 true JP6992811B2 (ja) 2022-01-13

Family

ID=65438810

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019537564A Active JP6992811B2 (ja) 2017-08-21 2018-08-13 電子部品の製造方法及び電子部品

Country Status (4)

Country Link
US (1) US11139266B2 (ja)
JP (1) JP6992811B2 (ja)
CN (1) CN111034376B (ja)
WO (1) WO2019039335A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111446175A (zh) * 2020-04-07 2020-07-24 华进半导体封装先导技术研发中心有限公司 射频芯片集成封装结构及其制备方法
US20220066036A1 (en) * 2020-08-25 2022-03-03 Lumentum Operations Llc Package for a time of flight device
CN116209138A (zh) * 2021-11-30 2023-06-02 宏启胜精密电子(秦皇岛)有限公司 电路板与其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002016327A (ja) 2000-04-24 2002-01-18 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
JP2010538463A (ja) 2007-08-29 2010-12-09 フリースケール セミコンダクター インコーポレイテッド 多素子パッケージにおける相互接続部
WO2014178153A1 (ja) 2013-04-30 2014-11-06 株式会社村田製作所 複合基板

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001291799A (ja) 2000-04-11 2001-10-19 Ngk Spark Plug Co Ltd 配線基板
JP2002246754A (ja) * 2001-02-19 2002-08-30 Kyocera Corp 多層配線基板
CN1925720B (zh) * 2005-09-01 2010-04-14 日本特殊陶业株式会社 布线基板、电容器
US9837347B2 (en) * 2015-08-14 2017-12-05 Dyi-chung Hu Coaxial copper pillar
US10037897B2 (en) * 2016-11-29 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Inter-fan-out wafer level packaging with coaxial TIV for 3D IC low-noise packaging

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002016327A (ja) 2000-04-24 2002-01-18 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
JP2010538463A (ja) 2007-08-29 2010-12-09 フリースケール セミコンダクター インコーポレイテッド 多素子パッケージにおける相互接続部
WO2014178153A1 (ja) 2013-04-30 2014-11-06 株式会社村田製作所 複合基板

Also Published As

Publication number Publication date
CN111034376B (zh) 2023-02-21
US11139266B2 (en) 2021-10-05
CN111034376A (zh) 2020-04-17
WO2019039335A1 (ja) 2019-02-28
US20200185354A1 (en) 2020-06-11
JPWO2019039335A1 (ja) 2020-10-01

Similar Documents

Publication Publication Date Title
JP6311724B2 (ja) 電子部品モジュール
CN106533384B (zh) 声波装置及其制造方法
US8418331B2 (en) Method of fabricating a duplexer using an embedded PCB
JP6992811B2 (ja) 電子部品の製造方法及び電子部品
US20130335171A1 (en) Electronic component
JP4576849B2 (ja) 集積回路装置
US20190019939A1 (en) Acoustic wave device and method of manufacturing the same
JP6453563B2 (ja) 弾性波素子および通信装置
CN112311355A (zh) 半导体封装件
JP5056885B2 (ja) 集積回路装置
US11069645B2 (en) Electronic component module
US20210297057A1 (en) Method for manufacturing electronic component module and electronic component module
JP7001096B2 (ja) 電子部品モジュール及び電子部品モジュールの製造方法
CN110800101A (zh) 电子部件模块
JP6612529B2 (ja) 弾性波装置および通信装置
JP5716875B2 (ja) 電子部品及び電子モジュール
JP2009247012A (ja) 弾性表面波装置及び弾性表面波装置の製造方法
JP6068220B2 (ja) 電子部品の製造方法
JP2011222686A (ja) スパイラル型のインダクタ及び半導体装置
JP2014165287A (ja) 電子部品

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200213

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200213

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210406

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210607

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211109

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211122

R150 Certificate of patent or registration of utility model

Ref document number: 6992811

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150