JP6985661B2 - ペルチェ素子の製造方法及びその実装方法 - Google Patents

Description

本発明は、ペルチェ素子の製造方法及びその実装方法に関し、特に、車載用の電力制御用半導体デバイスを冷却するペルチェ素子の製造方法及びその実装方法に関する。

近年、車載用の電力制御用半導体デバイス、例えばハイブリッド車（ＨＶ）、プラグインハイブリッド車（ＰＨＶ）及び電気自動車（ＥＶ）等に搭載されるモータ制御用のパワーデバイスは、坂道発進時における車両の後退をモータのトルクで抑制するヒルホールド機能の使用時や、モータによる低速での登坂時に、発熱量のピークが１００Ｗ／ｃｍ^２を超える。従来、車両の冷却システムは、主に水冷式が用いられており、このピーク値を適切に冷却できるように設計されている。

特許５３２４６８０号公報 特開２０１４−０２２７３１号公報 特表２００７−５１８２８１号公報 特表２００２−５４０６３６号公報 特許４８９６３３６号公報 特開２０１７−０２８１１８号公報

しかしながら、上記の発熱量のピーク値は、一般の走行時にはほとんど出現することがなく、冷却システムの性能としては過剰性能となっている。

そこで、本発明者らは、ペルチェ素子、特に半導体を用いたペルチェ素子を用いることによって、このピーク値のみを速やかに低減できるようにすれば、従来の冷却システムの簡素化を図ることが可能となるということに思い至った。

このため、上記のパワーデバイスの発熱量に対処するには、例えば半導体シリコン（Ｓｉ）を用いたペルチェ素子によるペルチェ効果を最大限、その理論値では約３００Ｗ／ｃｍ^２にまで引き出す必要がある。ところで、一般に、シリコンの吸熱量が最大となるキャリア濃度は、１×１０^１８〜１×１０^１９ｃｍ^−３程度である。この程度のキャリア濃度では、半導体と電極を形成する金属との接触電気抵抗（以下、単に接触抵抗とも呼ぶ。）が無視できない値となる。この接触抵抗が大きいと、発生するジュール熱が大きくなるため、ペルチェ素子による冷却性能が低下する。従って、半導体における金属電極との接触部に対してキャリア濃度を高濃度化したり、当該接触部を金属シリサイド化したりする等の対策が必要となる。

ところが、半導体の金属電極との接触部のキャリア濃度の高濃度化及び当該接触部の金属シリサイド化により、半導体におけるゼーベック係数にどのような影響が及ぶのかは未だ明らかにされていない。

本発明は、前記従来の問題を解決し、半導体を用いたペルチェ素子における熱移動量を増大させることを目的とする。

前記の目的を達成するため、本発明は、半導体を用いたペルチェ素子において、該半導体と電極金属との寄生ゼーベック係数及び接触抵抗の少なくとも一方を低減できるようにし、半導体と電極金属との接合面で生じるショットキー障壁（バリア）に対して、その低障壁化及び狭障壁化を図る構成とする。

具体的に、本発明は、半導体を用いたペルチェ素子の製造方法を対象とし、次のような解決手段を講じた。

すなわち、第１の発明は、電力制御用半導体デバイスを冷却するための、ｎ型の半導体層とｐ型の半導体層とが電極材によって交互に接続して構成されたペルチェ素子の製造方法を対象とし、ｎ型の半導体層における互いに対向する表面及び裏面の浅い領域にｎ型の不純物イオンを注入することにより、当該浅い領域にそれぞれｎ型の高濃度領域を形成する工程と、ｎ型の半導体層の表面及び裏面の上に、電極材である白金、アルミニウム又はチタンからなる金属膜を成膜する工程と、金属膜が成膜されたｎ型の半導体層に対して所定の温度で熱処理を行う工程とを備え、各半導体層はシリコンからなり、熱処理を行う工程は、白金又はチタンからなる金属膜とｎ型の半導体層との界面をシリサイド化する工程である。

これによれば、まず、ｎ型の半導体層の表面及び裏面にｎ型の高濃度領域を形成し、さらに、該ｎ型の高濃度領域の上に成膜された電極材である白金、アルミニウム又はチタンからなる金属膜に対して所定の温度で熱処理を行うため、ｎ型の半導体層と電極材である金属との接合面で生じるショットキー障壁（バリア）に対して、その低障壁化及び狭障壁化が可能となる。その結果、寄生ゼーベック係数が低減すると共に、接触低減が低減するので、ペルチェ素子による吸熱効果（熱移動量）の向上を図ることができる。

また、電極材である金属膜と半導体層との接合部に、白金シリサイド又はチタンシリサイドを用いれば、寄生ゼーベック係数が低減して該接合部におけるゼーベック係数の絶対値を大きくすることができる。

第２の発明は、上記第１の発明において、金属膜は白金からなり、熱処理は４００℃以上且つ８００℃以下の温度でおこなってもよい。

これによれば、上記接合部における接触抵抗を低減できると共に、ゼーベック係数の絶対値を大きくすることができる。

第３の発明は、上記第１又は第２の発明のペルチェ素子の実装方法を対象とし、電力制御用半導体デバイスにおける単位面積当たりの発熱量がペルチェ素子における単位面積当たりの熱移動量よりも小さい場合は、ペルチェ素子を電力制御用半導体デバイスの発熱面に当接させ、一方、電力制御用半導体デバイスの発熱量がペルチェ素子の熱移動量と同等か又は大きい場合は、ペルチェ素子を電力制御用半導体デバイスの発熱面との間にヒートスプレッダ材を介在させて当接させる。

これによれば、半導体デバイスの発熱量が、ペルチェ素子の熱移動量よりも大きい場合であっても、その面内方向に熱の移動量が大きいヒートスプレッダ材によって、半導体デバイスの平面積よりも大きい平面積を持つペルチェ素子に効率的に熱移動させることができるので、ペルチェ素子による半導体デバイスからの発熱を高効率に放熱することができる。

第４の発明は、上記第３の発明において、電力制御用半導体デバイスの発熱量がペルチェ素子の熱移動量と同等か又は大きい場合は、ペルチェ素子の平面積を電力制御用半導体デバイスの平面積よりも大きくしてもよい。

これによれば、半導体デバイスの発熱量がペルチェ素子の熱移動量よりも大きい場合に、半導体デバイスからの発熱をより確実に放熱することが可能となる。

本発明によれば、半導体を用いたペルチェ素子における該半導体と電極金属との寄生ゼーベック係数及び接触抵抗の少なくとも一方を低減できるようにして、当該ペルチェ素子における熱移動量を増大することができる。

図１は本発明の一実施形態に係るペルチェ素子を示す模式的な断面図である。 図２は本発明の一実施形態に係るペルチェ素子の製造方法の一工程を示す模式的な断面図である。 図３は本発明の一実施形態に係るペルチェ素子の製造方法の一工程を示す模式的な断面図である。 図４は本発明の一実施形態に係るペルチェ素子の製造方法の一工程を示す模式的な断面図である。 図５は本発明の一実施形態に係るペルチェ素子を構成する半導体であって、電極が形成されたｎ型シリコン層におけるゼーベック係数の測定方法を示す模式的な正面図である。 図６は本発明の一実施形態に係るペルチェ素子を構成するｎ型シリコン層に適用可能な金属材料における、ｎ型シリコン層との接触抵抗（抵抗率ρ）及びゼーベック係数Ｓの平均値Ｓ_ａｖｅの測定結果を表すグラフである。 図７は本発明の一実施形態に係るペルチェ素子を構成するｎ型シリコン層に適用する白金及び白金シリサイドにおけるゼーベック係数（左縦軸）並びに接触抵抗率（右縦軸）と熱処理温度との関係を示すグラフである。 図８は従来の複数のパワーデバイスを用いた車載用インバータにおける発熱量とインバータ効率との関係を示すグラフである。 図９は従来の半導体材料及び構造が異なるパワーデバイスにおける導電損失（抵抗損失）による発熱量とスイッチング損失による発熱量と和の一覧を示す表である。 図１０は本発明の一実施形態に係るペルチェ素子の実装方法を示すフロー図である。

以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の好ましい実施形態の説明は、本質的に例示に過ぎず、本発明、その適用物又はその用途を制限することを意図しない。

（発明の経緯）
ペルチェ素子を電力制御用半導体デバイス、例えば、車載用のパワーデバイスの急激な温度上昇の冷却に用いる場合は、ペルチェ素子自体の外部への熱移動量、すなわち熱伝導率を高める必要がある。なお、ペルチェ素子を冷却装置に用いる小型冷蔵庫のような場合は、外界からの熱が庫内に入らないように、ペルチェ素子自体の熱伝導率は、通常抑えられている。

以下に、ペルチェ素子における熱移動量Ｑ_ｏｕｔ［Ｗ］を式（１）に示す。

Ｑ_ｏｕｔ ＝ ＳＴＩ − （１／２）ＲＩ^２ ＋ ＫΔＴ …（１）
ここで、Ｓはペルチェ素子を構成する半導体のゼーベック係数［Ｖ／Ｋ］であり、Ｔは絶対温度［Ｋ］であり、Ｉは電流［Ａ］であり、Ｒは抵抗［Ω］であり、Ｋは熱伝導率［Ｗ／（ｃｍ・Ｋ）］である。また、ＲＩ^２は、ジュール熱［Ｊ］（＝［Ｗ・ｓ］）を表す。

ゼーベック係数Ｓは、以下の式（２）に示すように、半導体ゼーベック係数Ｓ_ｓと、寄生ゼーベック係数Ｓ_ｐ及び金属ゼーベック係数Ｓ_ｍとの差である。ここで、寄生ゼーベック係数Ｓ_ｐは、半導体と電極金属との接合部におけるゼーベック係数である。

Ｓ ＝ Ｓ_ｓ − Ｓ_ｐ − Ｓ_ｍ …（２）
また、抵抗Ｒは、以下の式（３）に示すように、半導体抵抗Ｒ_ｓと、接触抵抗Ｒ_ｐと、金属抵抗Ｒ_ｍとの和である。ここで、接触抵抗Ｒ_ｐは、半導体と電極金属との接合部における接触抵抗である。

Ｒ = Ｒ_ｓ ＋ Ｒ_ｐ ＋ Ｒ_ｍ …（３）
また、熱伝導率の増大は、以下の式（４）に示すように、熱伝導率の逆数に対応する伝熱抵抗（１／Ｋ）の低減として、半導体熱抵抗１／Ｋ_ｓと、接触熱抵抗１／Ｋ_ｐと、金属熱抵抗１／Ｋ_ｍとの和として表される。ここでも、接触熱抵抗１／Ｋ_ｐは、半導体と電極金属との接合部における接触熱抵抗である。

１／Ｋ ＝ １／Ｋ_ｓ ＋ １／Ｋ_ｐ ＋ １／Ｋ_ｍ …（４）
上記の式（１）〜（４）から分かるように、ペルチェ素子による発熱密度Ｑ_ｏｕｔを大きくするには、少なくとも、
（ａ）ゼーベック係数Ｓの増大 ＝＞ 寄生ゼーベック係数Ｓ_ｐの低減、及び
（ｂ）ジュール熱ＲＩ^２の低減 ＝＞ 接触抵抗Ｒ_ｐの低減
が考えられる。

従って、本発明は、上記の項目（ａ）の寄生ゼーベック係数Ｓ_ｐの低減と、項目（ｂ）の接触抵抗Ｒ_ｐの低減とを図ることにより、式（１）に示す熱移動量Ｑ_ｏｕｔを大きくする構成とする。

このうち、本発明者らの種々の検討により、半導体と電極金属との接合面（界面）におけるショットキー障壁の低障壁化及び狭障壁化によって、寄生ゼーベック係数Ｓ_ｐが低減することが分かっている。

また、半導体におけるキャリアの高濃度化と、半導体と電極金属との接合面（界面）におけるショットキー障壁の低障壁化及び狭障壁化とによって、接触抵抗Ｒ_ｐが低減することが分かっている。

さらに、本発明者らは、半導体、より詳しくはｎ型の半導体（ｎ型シリコン）とその電極金属との接合部における寄生ゼーベック係数Ｓ_ｐと該接合部における接触抵抗Ｒ_ｐとを低減できる適当な電極金属を探し当てた。

（一実施形態）
本発明の一実施形態について図面を参照しながら説明する。

［ペルチェ素子の構成］
図１は本実施形態に係る半導体を用いたペルチェ素子の断面構成の一例を示している。図１に示すように、本ペルチェ素子１０は、それぞれ複数のドット（島）状に交互に配置されたｐ型シリコン層１２及びｎ型シリコン層１４と、これらシリコン層１２、１４に交互に電流が流れるようにその下部に配置された下部電極１１及びその上部に配置された上部電極１５とから構成されている。

下部電極１１及び上部電極１５には、例えば、白金（Ｐｔ）、アルミニウム（Ａｌ）及びチタン（Ｔｉ）のうちのいずれかを用いている。後述するように、白金及びチタンは、電極の製造時にシリサイド化される。

ｐ型シリコン層１２及びｎ型シリコン層１４との間、下部電極１１同士の間並びに上部電極１５同士の間には、例えば酸化シリコン（ＳｉＯ_２）からなる絶縁膜１３が充填されて形成されている。

［ｎ型シリコン層への電極の形成方法］
次に、図２〜図４を用いて、本実施形態に係るペルチェ素子を構成する半導体層のうちｎ型シリコン層への電極の形成方法について説明する。

まず、図２に示すように、図１に示したドット状の複数のｎ型シリコン層１４が取れる程度の平面形状を持つ板状のｎ型シリコン層２１を用意する。

次に、公知のイオン注入装置を用いて、用意したｎ型シリコン層２１の表面及び裏面の全面における比較的に浅い領域に、順次、ｎ型のキャリア濃度が１×１８／ｃｍ^３〜１×１９／ｃｍ^３程度となるように、ｎ型の不純物である、例えば燐（Ｐ^＋）イオンを注入する。その後、注入された燐イオンを活性化する所定の熱処理を公知のアニール装置で行う。これにより、ｎ型シリコン層２１の表面及び裏面にｎ^＋型領域２１ａがそれぞれ形成される。

次に、図３に示すように、公知のスパッタ装置を用いて、厚さが例えば２００ｎｍ〜５００ｎｍ程度の金属膜２２、ここではＰｔ膜２２を成膜する。

次に、図４に示すように、公知のアニール装置を用いて、表裏面にＰｔ膜２２が成膜されたｎ型シリコン層２１に対して所定の熱処理を行う。これにより、Ｐｔ膜２２とｎ^＋型領域２１ａとの接合部に、白金（Ｐｔ）とシリコン（Ｓｉ）とが合金化してなる白金シリサイド（Ｐｔ_２Ｓｉ、ＰｔＳｉ、ＰｔＳｉ_ｘ）層２３が形成され、当該接合部におけるエネルギー障壁（ショットキーバリア）の高さが低くなり且つその幅が小さくなる。後述するように、この熱処理は、加熱温度が４００℃〜８００℃程度であってもよい。

図５は、電極として両端部にＰｔ膜２２ａが形成された測定試料であるｎ型シリコン層２１Ａにおけるゼーベック係数と抵抗率とを同時に測定できる測定方法を模式的に表している。この測定には、例えば公知のＺＥＭ−３等のゼーベック係数測定装置を用いることができる。

図５に示すように、ｎ型シリコン層２１Ａは、絶縁性部材からなるホルダ４０の上に保持されている。銅（Ｃｕ）からなる２つの測定電極４１は、ホルダ４０の各端面とｎ型シリコン層２１Ａのシリサイド化された各Ｐｔ膜２２ａの端部とに、それぞれ接触するように設けられている。各測定電極４１は、銅（Ｃｕ）又はアルミニウム（Ａｌ）からなる導電体４３とそれぞれ接触されて支持されている。各導電体４３は、直流電源４４と接続されている。また、負極側の導電体４３には、該導電体４３を所定の温度に加熱するヒータ４５が設けられ、負極側のＰｔ膜２２ａの温度Ｔ_１は、正極側のＰｔ膜２２ａの温度Ｔ_２よりも高く設定することができる。さらに、正極用と負極用の各Ｐｔ膜２２ａは、起電圧測定用の電圧測定器４６と接続されている。

図６は白金（Ｐｔ）を含め金属膜２２ａに用いることができる金属材料における、ｎ型シリコン層２１との接触抵抗（抵抗率ρ）とゼーベック係数Ｓの平均値Ｓ_ａｖｅとの測定結果をそれぞれ表している。接触抵抗は、公知の接触抵抗計測装置によって計測することができる。ここでは、金属材料として、上述した白金（Ｐｔ）及び白金シリサイド（Ｐｔ_２Ｓｉ、ＰｔＳｉ）に加え、アルミニウム（Ａｌ）、チタン（Ｔｉ）、チタンシリサイド（ＴｉＳｉ_２）、及びチタンシリサイドの上に白金シリサイドを積層した積層体（ＴｉＳｉ_ｘ／ＰｔＳｉ_ｘ）からなる金属膜２２ａをそれぞれ形成して測定している。なお、図６においては、横軸は特定の物理量を表していない。

図６からは、上記の各金属材料において、抵抗率ρには有意な差はほとんど見られない。これに対し、ゼーベック係数Ｓ_ａｖｅは、白金シリサイドのうち白金原子とシリコン原子とが１対１で合金化されたＰｔＳｉのゼーベック係数Ｓ_ａｖｅの絶対値が大きいことが分かる。

次に、図７に、白金（Ｐｔ）及び白金シリサイド（Ｐｔ_２Ｓｉ、ＰｔＳｉ）におけるゼーベック係数（左縦軸）及び接触抵抗率（右縦軸）と熱処理温度との関係をそれぞれ示す。接触抵抗率は、公知の接触抵抗計測装置によって計測することができる。図７からは、接触抵抗率（◇）は、熱処理温度が３００℃程度の場合は、白金（Ｐｔ）がシリサイド化せず、接触抵抗率が比較的大きいことが分かる。これに対し、ゼーベック係数（■）は、熱処理温度が４００℃の場合は、白金シリサイド（Ｐｔ_２Ｓｉ）が生成され、且つ接触抵抗率が低減することが分かる。さらに、熱処理温度が７００℃程度の場合は、白金シリサイド（ＰｔＳｉ）が生成され、且つその接触抵抗率もより低減することが分かる。

前述したように、シリコン（Ｓｉ）を用いたペルチェ素子によるペルチェ効果を約３００Ｗ／ｃｍ^２にまで引き出す必要があると記載したが、図８に複数のパワーデバイスを用いた一般的な車載用インバータにおける発熱量の試算結果を示す。

ここでは、インバータの１つのアームには、面積が１ｃｍ^２のパワーデバイスチップが３個設定されており、各パワーデバイスの抵抗は同一とする。また、導電損失は、上記の式（１）における導通項（ＲＩ^２）を主な因子とする。発熱量は、例えば、出力が８０ｋＷで、インバータ効率が９６％の場合は、
ｑ_ｉｎ ＝ ８０×１０００×（１−０．９６）×（２／３）×（１／３）＝ ７１１［Ｗ／ｃｍ^２］となる。また、図８からは、出力が５０ｋＷで、インバータ効率が９６％の場合に、その発熱量は４３０Ｗ／ｃｍ^２程度となり、インバータ効率が９７％の場合では、その発熱量は３２０Ｗ／ｃｍ^２程度となることが分かる。

また、図９に半導体材料及び構造が異なるパワーデバイスであって、導電損失（抵抗損失）による発熱量と、スイッチング損失による発熱量と和の一覧を示す。ＳｉＣ ＤＭＯＳＦＥＴは、炭化シリコン（ＳｉＣ）からなる二重拡散ＭＯＳＦＥＴであり、Ｓｉ ＩＧＢＴは、シリコン（Ｓｉ）からなる絶縁ゲート型バイポーラトランジスタである。

ここで、各トランジスタにおける導電損失は、それぞれ１００℃の時点で、そのデューティ比は５０％であり、その電流値は３３Ａ／ｃｍ^２である。このとき、ＳｉＣ ＤＭＯＳＦＥＴの導電損失による発熱量は１００Ｗ／ｃｍ^２であり、Ｓｉ ＩＧＢＴの導電損失による発熱量は１８２Ｗ／ｃｍ^２である。図９からは、スイッチング周波数が２０ｋＨｚの場合には、ＳｉＣ ＤＭＯＳＦＥＴの発熱量は１４０Ｗ／ｃｍ^２に過ぎず、一方、Ｓｉ ＩＧＢＴの発熱量は３０００Ｗ／ｃｍ^２を超えることが分かる。

［ペルチェ素子の実装方法］
次に、図１０に示すように、本実施形態においては、ペルチェ素子１０における熱移動量、ここでは単位面積当たりの熱移動量ｑ_ｏｕｔと、パワーデバイス５０の単位面積当たりの発熱量（発熱密度ｑ_ｉｎ）との関係において、パワーデバイス５０に接して載置するペルチェ素子１０の実装形態を変更する。

単位面積当たりの熱移動量ｑ_ｏｕｔ［Ｗ／ｃｍ^２］は、式（５）で示される。

ｑ_ｏｕｔ ＝ ＳＴｉ − （１／２）ρｌｉ^２ ＋ （ｋ／ｌ）ΔＴ …（５）
ここで、Ｓはゼーベック係数［Ｖ／Ｋ］であり、Ｔは絶対温度［Ｋ］であり、ｉは単位面積当たりの電流［Ａ／ｃｍ^２］である。ρは抵抗率［Ω・ｃｍ］であり、ｌはペルチェ素子１０を構成する半導体層、例えば１個のｎ型シリコン層１４における電流の行路長［ｃｍ］であり、ｋは熱伝導率［Ｗ／（ｃｍ・Ｋ）］である。

判定工程ＳＴ１１において、パワーデバイス５０の発熱量ｑ_ｉｎが、ペルチェ素子１０の熱移動量ｑ_ｏｕｔよりも小さい場合は、次の実装工程ＳＴ１２において、ペルチェ素子１０の平面積をパワーデバイス５０の平面積と同等程度として、該ペルチェ素子１０をパワーデバイス５０の発熱面である、例えば上面と当接して密着させる。

逆に、パワーデバイス５０の発熱量ｑ_ｉｎが、ペルチェ素子１０Ａの熱移動量ｑ_ｏｕｔと同等か又はそれよりも大きい場合は、他の実装工程ＳＴ１３において、ペルチェ素子１０Ａの平面積をパワーデバイス５０Ａの平面積よりも大きくすると共に、該ペルチェ素子１０Ａの下面に、面内方向に放熱効率を高める構造を持つヒートスプレッダ材５２を貼り付ける。その後、該ヒートスプレッダ材５２の下面とパワーデバイス５０Ａの発熱面とを互いに当接して密着させる。このとき、ヒートスプレッダ材５２の平面積は、パワーデバイス５０Ａの発熱面の面積よりも大きくすることが好ましい。

このようにすると、パワーデバイス５０Ａの発熱量ｑ_ｉｎが、ペルチェ素子１０Ａの熱移動量ｑ_ｏｕｔよりも大きい場合であっても、その面内方向に熱の移動量が大きいヒートスプレッダ材５２によって、パワーデバイス５０Ａの平面積よりも大きい平面積を持つペルチェ素子１０Ａに効率的に熱移動させることができる。このため、パワーデバイス５０Ａの平面積よりも大きいペルチェ素子１０Ａによって、パワーデバイス５０Ａからの発熱を高効率に放熱することができる。

−効果−
本実施形態に係るペルチェ素子の製造方法によると、半導体を用いたペルチェ素子において、半導体と電極金属との接合面で生じるショットキー障壁（バリア）に対して、その低障壁化及び狭障壁化を実現することができる。

具体的には、熱移動量Ｑ_ｏｕｔを表す、上掲した式（１）において、
Ｑ_ｏｕｔ ＝ ＳＴＩ − （１／２）ＲＩ^２ ＋ ＫΔＴ …（１）
第１に、寄生ゼーベック係数Ｓ_ｐを低減させることにより、ゼーベック係数Ｓを増大させる。第２に、接触抵抗Ｒ_ｐを低減させることにより、ジュール熱ＲＩ^２を低減させる。これにより、熱移動量Ｑ_ｏｕｔを大きくすることができるので、ペルチェ素子によるパワーデバイスからの発熱を高効率で放熱することができる。

また、本実施形態に係るペルチェ素子の実装方法によると、パワーデバイスの発熱量ｑ_ｉｎが、ペルチェ素子の熱移動量ｑ_ｏｕｔよりも大きい場合でも、その面内方向に熱の移動量が大きいヒートスプレッダ材を介在させることによって、パワーデバイスの平面積よりも大きいペルチェ素子に対して熱移動を効率的に行うことができる。このため、パワーデバイスからの発熱を効率良く放熱することができる。

本発明に係るペルチェ素子の製造方法及びその実装方法は、半導体層と電極金属とのショットキー接触におけるショットキー障壁を低く且つ狭くすることにより、ペルチェ素子の熱移動量を増大でき、車載用の電力制御用半導体デバイスを冷却するペルチェ素子として有用である。

１０、１０Ａ ペルチェ素子
１１ 下部電極（電極材）
１２ ｐ型シリコン層
１３ 絶縁膜
１４ ｎ型シリコン層（ｎ型の半導体層）
１５ 上部電極（電極材）
２１、２１Ａ ｎ型シリコン層（ｎ型の半導体層）
２１ａ ｎ^＋型領域（ｎ型の高濃度領域）
２２、２２ａ 金属膜（Ｐｔ膜）
２３ 白金シリサイド層
４０ ホルダ
４１ 測定電極
４３ 導電体
４５ ヒータ
５０、５０Ａ パワーデバイス（電力制御用半導体デバイス）

Claims (4)

1. 電力制御用半導体デバイスを冷却するための、ｎ型の半導体層とｐ型の半導体層とが電極材によって交互に接続して構成されたペルチェ素子の製造方法であって、
   前記ｎ型の半導体層における互いに対向する表面及び裏面の浅い領域に、ｎ型の不純物イオンを注入することにより、前記浅い領域にそれぞれｎ型の高濃度領域を形成する工程と、
   前記ｎ型の半導体層の表面及び裏面の上に、前記電極材である白金、アルミニウム又はチタンからなる金属膜を成膜する工程と、
   前記金属膜が成膜された前記ｎ型の半導体層に対して所定の温度で熱処理を行う工程とを備え、
   前記各半導体層は、シリコンからなり、
   前記熱処理を行う工程は、白金又はチタンからなる金属膜と前記ｎ型の半導体層との界面をシリサイド化する、ペルチェ素子の製造方法。
2. 請求項１に記載のペルチェ素子の製造方法において、
   前記金属膜は白金からなり、
   前記熱処理は４００℃以上且つ８００℃以下の温度で行う、ペルチェ素子の製造方法。
3. 請求項１又は２に記載のペルチェ素子の実装方法であって、
   前記電力制御用半導体デバイスにおける単位面積当たりの発熱量が前記ペルチェ素子における単位面積当たりの熱移動量よりも小さい場合は、前記ペルチェ素子を前記電力制御用半導体デバイスの発熱面に当接させ、
   一方、前記電力制御用半導体デバイスの前記発熱量が前記ペルチェ素子の前記熱移動量と同等か又は大きい場合は、前記ペルチェ素子を前記電力制御用半導体デバイスの発熱面との間にヒートスプレッダ材を介在させて当接させる、ペルチェ素子の実装方法。
4. 請求項３に記載のペルチェ素子の実装方法において、
   前記電力制御用半導体デバイスの前記発熱量が前記ペルチェ素子の前記熱移動量と同等か又は大きい場合は、
   前記ペルチェ素子の平面積を前記電力制御用半導体デバイスの平面積よりも大きくする、ペルチェ素子の実装方法。

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