JP6982770B2 - モータ制御装置 - Google Patents

Description

この開示は、モータ制御装置に関する。

従来、直流電源の電力によりモータを制御するモータ制御装置が知られている。このようなモータ制御装置の一例として、特許文献１には、ハイブリッド自動車などに搭載されるインバータのフェールセーフ装置が開示されている。この装置は、永久磁石を界磁に用いる同期モータを用いて駆動および発電するインバータを制御するものであり、インバータの直流電源電圧を監視して過電圧を検出する過電圧検出回路と、過電圧検出回路の過電圧判定信号に応じてインバータのスイッチング素子を三相ＰＷＭ駆動あるいは三相短絡駆動のどちらかに切り替えるための駆動切替回路とを備えている。

特開２０１５−１９８５０３号公報

しかしながら、特許文献１のモータ制御装置には改善の余地がある。

例えば、特許文献１のようなモータ制御装置では、インバータのスイッチング素子のオンオフを制御する制御系が制御電力（例えば制御系電源から供給された電力）により動作するように構成されている。そのため、制御電力が制御系に供給されなくなると、制御系の動作が停止することになるので、スイッチング素子のオンオフを制御することができなくなってしまう。

そこで、本開示では、さらなる改善を図ることが可能なモータ制御装置を提供する。

この開示は、直流電源の電力により三相交流式のモータを制御するモータ制御装置に関し、このモータ制御装置は、前記直流電源の正極に接続される電源線と前記モータの３つの端子にそれぞれ接続される３つの出力線との間にそれぞれ接続される３つのハイサイドスイッチング素子と、該３つの出力線と該直流電源の負極に接続される接地線との間にそれぞれ接続される３つのローサイドスイッチング素子とを有するインバータと、前記３つのハイサイドスイッチング素子、および、前記３つのローサイドスイッチング素子を制御する制御電力が遮断状態になると、前記モータが発生する回生電力に基づいて、前記３つのハイサイドスイッチング素子、または、前記３つのローサイドスイッチング素子を同時にオンオフ制御する異常制御部と、前記制御電力により動作するように構成され、前記３つのハイサイドスイッチング素子のオンオフをそれぞれ制御する３つのハイサイド駆動回路と、前記３つのハイサイドスイッチング素子を駆動するための電力をそれぞれ蓄積するように構成された３つのブートストラップキャパシタを有し、該３つのハイサイドスイッチング素子のオンオフに応じて該３つのブートストラップキャパシタを充電するブートストラップ回路と、を備える。前記異常制御部は、前記回生電力に基づいて、前記３つのブートストラップキャパシタのうち少なくとも１つに充電された電力により動作するように構成され、前記制御電力が遮断状態になると、前記３つのハイサイド駆動回路を制御して前記３つのハイサイドスイッチング素子のオンオフを制御する。

本開示の一態様に係るモータ制御装置は、さらなる改善を図ることができる。例えば、制御電力が遮断状態である場合であっても、モータが発生する回生電力に基づいて動作する異常制御部によって３つのハイサイド駆動回路を制御して３つのハイサイドスイッチング素子のオンオフを制御することができる。

実施形態１による電気車両の構成を例示する概略図である。 実施形態１によるモータ制御装置の構成を例示する回路図である。 異常制御部の構成を例示する回路図である。 通常モードにおけるブートストラップキャパシタの充電動作について説明するための回路図である。 実施形態１によるモータ制御装置の異常モードにおける動作について説明するためのフローチャートである。 異常モードにおけるブートストラップキャパシタの充電動作について説明するための回路図である。 実施形態１によるモータ制御装置の異常モードにおける動作について説明するためのタイミングチャートである。 実施形態２によるモータ制御装置の構成を例示する回路図である。 実施形態２によるモータ制御装置の異常モードにおける動作について説明するためのフローチャートである。 実施形態２の変形例における異常制御部の構成を例示する回路図である。 実施形態３による車両駆動装置の構成を例示する概念図である。 オン制御中のモータの回転数−ブレーキトルク特性を例示するグラフである。 実施形態３による変速機制御装置のオン制御中の制御動作について説明するためのフローチャートである。 実施形態３による制御動作に基づくモータの回転数−車速特性を例示するグラフである。 実施形態４による変速機制御装置のオン制御中の制御動作について説明するためのフローチャートである。 実施形態４による制御動作に基づくモータの回転数−車速特性を例示するグラフである。

本開示の一態様に係るモータ制御装置は、直流電源の電力により三相交流式のモータを制御するモータ制御装置であって、前記直流電源の正極に接続される電源線と前記モータの３つの端子にそれぞれ接続される３つの出力線との間にそれぞれ接続される３つのハイサイドスイッチング素子と、該３つの出力線と該直流電源の負極に接続される接地線との間にそれぞれ接続される３つのローサイドスイッチング素子とを有するインバータと、前記３つのハイサイドスイッチング素子、および、前記３つのローサイドスイッチング素子を制御する制御電力が遮断状態になると、前記モータが発生する回生電力に基づいて、前記３つのハイサイドスイッチング素子、または、前記３つのローサイドスイッチング素子を同時にオンオフ制御する異常制御部と、を備える。

これにより、制御電力が遮断状態である場合であっても、モータが発生する回生電力に基づいて動作する異常制御部によって３つのハイサイドスイッチング素子、または、前記３つのローサイドスイッチング素子を同時にオンオフ制御することができる。

また、前記モータ制御装置は、前記制御電力により動作するように構成され、前記３つのハイサイドスイッチング素子のオンオフをそれぞれ制御する３つのハイサイド駆動回路と、前記３つのハイサイドスイッチング素子を駆動するための電力をそれぞれ蓄積するように構成された３つのブートストラップキャパシタを有し、該３つのハイサイドスイッチング素子のオンオフに応じて該３つのブートストラップキャパシタを充電するブートストラップ回路と、をさらに備え、前記異常制御部は、前記回生電力に基づいて、前記３つのブートストラップキャパシタのうち少なくとも１つに充電された電力により動作するように構成され、前記制御電力が遮断状態になると、前記３つのハイサイド駆動回路を制御して前記３つのハイサイドスイッチング素子のオンオフを制御してもよい。

これにより、異常制御部が少なくとも１つのブートストラップキャパシタに充電された電力により動作するので、制御電力が遮断状態である場合であっても、異常制御部によって３つのハイサイドスイッチング素子のオンオフをより安定的に制御することが可能になる。

また、前記モータ制御装置は、前記制御電力により動作するように構成され、前記３つのローサイドスイッチング素子のオンオフをそれぞれ制御する３つのローサイド駆動回路を備え、前記３つのローサイドスイッチング素子および前記３つのローサイド駆動回路は、該３つのローサイド駆動回路に供給される前記制御電力が遮断状態になると該３つのローサイドスイッチング素子がオフ状態となるように構成されていてもよい。

これにより、制御電力が遮断状態になると、３つのローサイドスイッチング素子は自動的にオフ状態になることができる。

また、前記異常制御部は、前記制御電力が遮断状態になると、前記３つのハイサイドスイッチング素子がオン状態となるように前記３つのハイサイド駆動回路を制御してもよい。

これにより、インバータの状態が三相短絡状態（３つのハイサイドスイッチング素子がオン状態であり３つのローサイドスイッチング素子がオフ状態である状態）になるので、モータから回生される回生電力による過電圧を抑制することができ、回生電力による耐圧破壊からモータ制御装置（特にインバータ）を保護することができる。

また、前記ブートストラップ回路は、前記３つのブートストラップキャパシタの一端と前記電源線とをそれぞれ接続する３つの充電線を有し、前記３つのブートストラップキャパシタの他端は、前記３つの出力線にそれぞれ接続され、前記異常制御部は、前記制御電力が遮断状態である場合に、前記３つのブートストラップキャパシタのうち該異常制御部の動作に用いられる電力を蓄積するブートストラップキャパシタの端子間電圧が第１電圧閾値を下回ると、前記３つのハイサイドスイッチング素子がオフ状態となるように前記３つのハイサイド駆動回路を制御してもよい。

これにより、インバータの状態が全相開放状態（６つのスイッチング素子がオフ状態である状態）になるので、モータから回生された電力により３つのブートストラップキャパシタを充電することができ、ハイサイド駆動回路および異常制御部の動作に用いられる電力を確保することができる。

また、前記異常制御部は、前記制御電力が遮断状態である場合に、前記３つのブートストラップキャパシタのうち該異常制御部の動作に用いられる電力を蓄積するブートストラップキャパシタの端子間電圧が第１電圧閾値よりも高い第２電圧閾値を上回ると、前記３つのハイサイドスイッチング素子がオン状態となるように前記３つのハイサイド駆動回路を制御してもよい。

これにより、インバータの状態が全相開放状態から三相短絡状態になるので、モータから回生された電力によりブートストラップキャパシタを充電するための動作を終了してモータから回生される回生電力による過電圧を抑制するための動作を再開することができる。

また、前記異常制御部は、前記制御電力が遮断状態になると、前記３つのローサイド駆動回路にオフ信号を供給するように構成され、前記３つのローサイドスイッチング素子および前記３つのローサイド駆動回路は、該３つのローサイド駆動回路に前記オフ信号が供給されると該３つのローサイドスイッチング素子がオフ状態となるように構成されていてもよい。

これにより、制御電力が遮断状態になった瞬間に３つのローサイドスイッチング素子をオフ状態にする確実性を増すことができる。

また、前記異常制御部は、前記３つのハイサイド駆動回路にそれぞれ対応する３つの異常制御回路を有し、前記３つの異常制御回路の各々は、前記３つのブートストラップキャパシタのうち該異常制御回路に対応するブートストラップキャパシタに充電された電力により動作するように構成され、前記制御電力が遮断状態になると、前記３つのハイサイドスイッチング素子のうち該異常制御回路に対応するハイサイドスイッチング素子がオン状態となるように前記３つのハイサイド駆動回路のうち該異常制御回路に対応するハイサイド駆動回路を制御してもよい。

これにより、３つの異常制御回路の各々が対応するハイサイドスイッチング素子をオン状態にすることにより、インバータの状態が三相短絡状態になるので、モータから回生される回生電力による過電圧を抑制することができ、回生電力による耐圧破壊からモータ制御装置を保護することができる。

また、前記ブートストラップ回路は、前記３つのブートストラップキャパシタの一端と前記電源線とをそれぞれ接続する３つの充電線を有し、前記３つのブートストラップキャパシタの他端は、前記３つの出力線にそれぞれ接続され、前記３つの異常制御回路の各々は、前記制御電力が遮断状態である場合に、前記３つのブートストラップキャパシタのうち該異常制御回路に対応するブートストラップキャパシタの端子間電圧が第１電圧閾値を下回ると、前記３つのハイサイドスイッチング素子のうち該異常制御回路に対応するハイサイドスイッチング素子がオフ状態となるように前記３つのハイサイド駆動回路のうち該異常制御回路に対応するハイサイド駆動回路を制御してもよい。

これにより、３つの異常制御回路の各々が対応するハイサイドスイッチング素子をオフ状態にすることにより、インバータ２０の状態が全相開放状態になるので、モータから回生された電力により３つのブートストラップキャパシタを充電することができ、ハイサイド駆動回路および異常制御部の動作に用いられる電力を確保することができる。

また、前記３つの異常制御回路の各々は、前記制御電力が遮断状態である場合に、前記３つのブートストラップキャパシタのうち該異常制御回路に対応するブートストラップキャパシタの端子間電圧が前記第１電圧閾値よりも高い第２電圧閾値を上回ると、前記３つのハイサイドスイッチング素子のうち該異常制御回路に対応するハイサイドスイッチング素子がオン状態となるように前記３つのハイサイド駆動回路のうち該異常制御回路に対応するハイサイド駆動回路を制御してもよい。

これにより、３つの異常制御回路の各々が対応するハイサイドスイッチング素子をオン状態にすることにより、インバータの状態が全相開放状態から三相短絡状態になるので、モータから回生された電力によりブートストラップキャパシタを充電するための動作を終了してモータから回生される回生電力による過電圧を抑制するための動作を再開することができる。

また、前記３つの異常制御回路の各々は、前記制御電力が遮断状態になると、前記３つのローサイド駆動回路のうち該異常制御回路に対応するローサイド駆動回路にオフ信号を供給するように構成され、前記３つのローサイドスイッチング素子および前記３つのローサイド駆動回路は、該３つのローサイド駆動回路に前記オフ信号が供給されると該３つのローサイドスイッチング素子がオフ状態となるように構成されていてもよい。

これにより、制御電力が遮断状態である場合に３つのローサイドスイッチング素子をオフ状態にする確実性を増すことができる。

また、前記３つの異常制御回路の各々は、前記３つのハイサイド駆動回路のうち該異常制御回路に対応するハイサイド駆動回路とともに単一の半導体チップに集積されていてもよい。

これにより、３つの異常制御回路の各々を３つのハイサイド駆動回路のうちその異常制御回路に対応するハイサイド駆動回路とともに単一の半導体チップに集積することにより、異常制御部の構築を容易にすることができる。

また、前記ブートストラップ回路は、前記３つの充電線にそれぞれ設けられた３つの充電抵抗を有していてもよい。

これにより、ブートストラップキャパシタの充放電の速度（時定数）を調節することにより、ブートストラップキャパシタの充放電特性の設定を容易にすることができる。

また、前記ブートストラップ回路は、前記３つの充電線にそれぞれ設けられた３つの充電ダイオードを有し、前記３つの充電ダイオードの各々は、前記電源線から前記３つのブートストラップキャパシタのうち該充電ダイオードに対応するブートストラップキャパシタの一端へ向かう方向が順方向となるように構成されていてもよい。

これにより、３つの充電線における電流の方向を規制することができる。例えば、モータ制御装置の制御系が制御電力により動作してインバータのスイッチング動作を制御している場合に、ブートストラップキャパシタに蓄積された電力が充電線を経由して放電されることを防止することができる。

本開示の一態様に係る車両駆動装置は、前記モータ制御装置と、前記モータ制御装置と電気的に接続されるとともに、前記モータと機械的に接続される変速機を制御する変速機制御装置と、を備え、前記変速機制御装置は、前記モータ制御装置の前記異常制御部が、前記３つのハイサイドスイッチング素子、または、前記３つのローサイドスイッチング素子のいずれか一方を同時にオン状態にするオン制御を実施していると判断した際に、検出した前記モータの回転数が第１回転数閾値以上となるように前記変速機の変速比を制御する。

これにより、変速機制御装置は、オン制御が実施されていると判断すると、モータの回転数が第１回転数閾値以上となるように変速機の変速比を制御するので、モータの回転数の低下によるブレーキトルクの増大およびそれによるエンストが起きにくくなる。

また、前記変速機制御装置は、前記異常制御部から得られる前記３つのハイサイドスイッチング素子、または、前記３つのローサイドスイッチング素子の少なくとも前記一方の制御信号を参照することにより前記オン制御が実施されているか否かを判断してもよい。

これにより、変速機制御装置は、ハイサイドスイッチング素子の駆動信号に基づいてオン制御が実施されているか否かを判断するので、オン制御が実施されているか否の判断の確実性が高まる。

また、前記変速機制御装置は、前記モータ制御装置から得られる通信信号が途絶えることにより、前記オン制御が実施されていると判断してもよい。

これにより、変速機制御装置は、車載ネットワークで一般的に用いられる信号を活用することにより、信号線の追加なしで、オン制御が実施されているか否かを判断できる。

また、前記変速機制御装置は、検出した前記モータの回転数が前記第１回転数閾値より大きい第２回転数閾値以下となるように前記変速機の変速比を制御してもよい。

これにより、モータの回転数の低下によるブレーキトルクの増大およびそれによるエンストが起きにくくなることに加えて、モータの過回転が起きにくくなる。

以下、実施の形態について、図面を参照しながら具体的に説明する。

なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、同じ構成部材については同じ符号を付している。

（実施形態１）
図１は、実施形態１による電気車両１の構成を例示している。この電気車両１は、駆動輪２と、モータＭ１と、動力伝達機構３と、直流電源Ｐ１と、モータ制御装置１０とを備えている。

〔モータ〕
モータＭ１は、電気車両１の駆動輪２を駆動するように構成されている。例えば、モータＭ１は、埋込磁石同期モータ（IPMSM）や表面磁石同期モータ（SPMSM）などの永久磁石モータによって構成されている。

〔動力伝達機構〕
動力伝達機構３は、モータＭ１と駆動輪２との間において動力を伝達するように構成されている。例えば、動力伝達機構３は、ディファレンシャルギアやドライブシャフトにより構成されている。モータＭ１の回転力は、動力伝達機構３を経由して駆動輪２に伝達される。これと同様に、駆動輪２の回転力は、動力伝達機構３を経由してモータＭ１に伝達される。なお、動力伝達機構３を経由せずにモータＭ１と駆動輪２とが直結されていてもよい。すなわち、電気車両１は、動力伝達機構３を備えていなくてもよい。

〔直流電源〕
直流電源Ｐ１は、駆動輪２を駆動させるための電力（駆動電力）を蓄積するように構成されている。例えば、直流電源Ｐ１は、リチウムイオン電池によって構成されている。

〔モータ制御装置〕
図２は、実施形態１によるモータ制御装置１０の構成を例示している。このモータ制御装置１０は、直流電源Ｐ１の電力を用いて三相交流式のモータＭ１を制御するように構成されている。この例では、モータ制御装置１０は、インバータ２０と、平滑キャパシタ２１と、３つのハイサイド駆動回路（第１，第２，第３ハイサイド駆動回路３１ｕ，３１ｖ，３１ｗ）と、３つのローサイド駆動回路（第１，第２，第３ローサイド駆動回路３２ｕ，３２ｖ，３２ｗ）と、スイッチング制御部３３と、ブートストラップ回路４０と、異常制御部５０とを備えている。また、この例では、モータ制御装置１０は、制御系電源Ｐ２を備えている。

〈制御系電源〉
制御系電源Ｐ２は、モータ制御装置１０の制御系（この例ではハイサイド駆動回路３１ｕ〜３１ｗとローサイド駆動回路３２ｕ〜３２ｗとスイッチング制御部３３）を動作させるための制御電力を供給するように構成されている。例えば、制御系電源Ｐ２は、鉛バッテリによって構成されている。なお、制御系電源Ｐ２の電圧は、直流電源Ｐ１の電圧（例えば４８Ｖ）よりも低い電圧（例えば１２Ｖ）に設定されている。また、この例では、直流電源Ｐ２の負極は、後述する接地線ＬＧに接続されている。

また、以下の説明では、モータ制御装置１０の制御系（この例ではハイサイド駆動回路３１ｕ〜３１ｗとローサイド駆動回路３２ｕ〜３２ｗとスイッチング制御部３３）に対して制御電力が十分に供給されてモータ制御装置１０の制御系が正常に動作することができる状態を「供給状態」と記載し、モータ制御装置１０の制御系に対して制御電力が実質的に供給されていない状態を「遮断状態」と記載する。制御電力の遮断状態には、例えば、制御系電源Ｐ２の喪失により制御電力がモータ制御装置１０の制御系に全く供給されていない状態や、制御電力の供給不足によりモータ制御装置１０の制御系を正常に動作させることができない状態が含まれている。

〈インバータ〉
インバータ２０は、直流電源Ｐ１から供給される直流電力をスイッチング動作により三相の交流電力に変換して、その交流電力をモータＭ１に供給するように構成されている。具体的には、インバータ２０は、３つのハイサイドスイッチング素子（第１，第２，第３ハイサイドスイッチング素子Ｓ１，Ｓ２，Ｓ３）と、３つのローサイドスイッチング素子（第１，第２，第３ローサイドスイッチング素子Ｓ４，Ｓ５，Ｓ６）とを有している。

３つのハイサイドスイッチング素子Ｓ１，Ｓ２，Ｓ３は、モータＭ１の３つの端子にそれぞれ接続される３つの出力線（第１，第２，第３出力線ＬＯｕ，ＬＯｖ，ＬＯｗ）と直流電源Ｐ１の正極に接続される電源線ＬＰとの間にそれぞれ接続されている。３つのローサイドスイッチング素子Ｓ４，Ｓ５，Ｓ６は、３つの出力線ＬＯｕ，ＬＯｖ，ＬＯｗと直流電源Ｐ１の負極に接続される接地線ＬＧとの間にそれぞれ接続されている。例えば、スイッチング素子Ｓ１〜Ｓ６は、電界効果トランジスタ（ＦＥＴ）や絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などによって構成されている。また、スイッチング素子Ｓ１〜Ｓ６は、ワイドバンドギャップ半導体を用いて構成されたものであってもよい。

この例では、第１ハイサイドスイッチング素子Ｓ１は、第１ハイサイド駆動回路３１ｕから供給される駆動信号が印加される制御端子を有している。そして、第１ハイサイドスイッチング素子Ｓ１は、その制御端子に印加される駆動信号の信号レベルがハイレベルである場合にオン状態となり、その制御端子に印加される駆動信号の信号レベルがローレベルである場合にオフ状態となるように構成されている。例えば、第１ハイサイドスイッチング素子Ｓ１は、ｎ型のトランジスタによって構成されている。なお、第２および第３ハイサイドスイッチング素子Ｓ２，Ｓ３および第１，第２，第３ローサイドスイッチング素子Ｓ４，Ｓ５，Ｓ６の構成は、第１ハイサイドスイッチング素子Ｓ１の構成と同様となっている。

また、この例では、第１〜第６スイッチング素子Ｓ１〜Ｓ６に第１〜第６還流ダイオードＤ１〜Ｄ６がそれぞれ並列に接続されている。これらの還流ダイオードＤ１〜Ｄ６は、スイッチング素子Ｓ１〜Ｓ６に寄生する寄生ダイオードであってもよいし、スイッチング素子Ｓ１〜Ｓ６とは別体に構成されたダイオード素子であってもよい。

〈平滑キャパシタ〉
平滑キャパシタ２１は、電源線ＬＰと接地線ＬＧとの間に接続され、電源線ＬＰに印加される電圧（電源電圧）を平滑化するように構成されている。具体的には、平滑キャパシタ２１は、電源電圧のリップルの低減、リップル電流の吸収、サージ電圧の吸収などを行うように構成されている。例えば、平滑キャパシタ２１は、電解コンデンサやフィルムコンデンサによって構成されている。

〈ハイサイド駆動回路〉
３つのハイサイド駆動回路３１ｕ〜３１ｗは、３つのハイサイドスイッチング素子Ｓ１〜Ｓ３にそれぞれ対応している。また、３つのハイサイド駆動回路３１ｕ〜３１ｗは、制御電力（この例では制御系電源Ｐ２から供給される電力）により動作するように構成され、３つのハイサイドスイッチング素子Ｓ１〜Ｓ３のオンオフをそれぞれ制御するように構成されている。

この例では、第１ハイサイド駆動回路３１ｕは、正側電源端子と、負側電源端子と、通常制御端子と、異常制御端子とを有している。第１ハイサイド駆動回路３１ｕの正側電源端子は、後述する第１ブートストラップダイオード４２ｕを経由して制御電力が供給される端子（この例では制御系電源Ｐ２の正極）に接続され、第１ハイサイド駆動回路３１ｕの負側電源端子は、第１出力線ＬＯｕに接続されている。第１ハイサイド駆動回路３１ｕの通常制御端子には、スイッチング制御部３３から供給される制御信号が印加され、第１ハイサイド駆動回路３１ｕの異常制御端子には、異常制御部５０から供給される制御信号が印加される。

そして、この例では、第１ハイサイド駆動回路３１ｕは、制御電力が第１ハイサイド駆動回路３１ｕに供給されている場合（制御電力が供給状態である場合）に、スイッチング制御部３３から通常制御端子に供給される制御信号の信号レベルに応じて駆動信号を第１ハイサイドスイッチング素子Ｓ１に供給し、制御電力が第１ハイサイド駆動回路３１ｕに供給されていない場合（制御電力が遮断状態である場合）に、異常制御部５０から異常制御端子に供給される制御信号の信号レベルに応じて駆動信号を第１ハイサイドスイッチング素子Ｓ１に供給する。具体的には、第１ハイサイド駆動回路３１ｕは、第１ハイサイド駆動回路３１ｕの通常制御端子（または異常制御端子）に印加される制御信号の信号レベルがハイレベルである場合に、第１ハイサイド駆動回路３１ｕの正側電源端子に印加される電圧（ハイレベル電圧）を第１ハイサイドスイッチング素子Ｓ１に供給する。これにより、第１ハイサイド駆動回路３１ｕから第１ハイサイドスイッチング素子Ｓ１に供給される駆動信号の信号レベルがハイレベルになる。また、第１ハイサイド駆動回路３１ｕは、第１ハイサイド駆動回路３１ｕの通常制御端子（または異常制御端子）に印加される制御信号の信号レベルがローレベルである場合に、第１ハイサイド駆動回路３１ｕの負側電源端子に印加される電圧（ローレベル電圧）を第１ハイサイドスイッチング素子Ｓ１に供給する。これにより、第１ハイサイド駆動回路３１ｕから第１ハイサイドスイッチング素子Ｓ１に供給される駆動信号の信号レベルがローレベルになる。

例えば、第１ハイサイド駆動回路３１ｕは、通常制御端子に供給された制御信号と異常制御端子に供給された制御信号とを選択的に出力する論理回路（例えば２つの制御信号の論理和を出力する論理和回路）と、正側電源端子と負側電源端子との間に直列に接続されて論理回路の出力に応じて相補的にオンオフする２つのスイッチング素子（例えばトランジスタ）とによって構成されている。なお、第２および第３ハイサイド駆動回路３１ｖ，３１ｗの構成は、第１ハイサイド駆動回路３１ｕの構成と同様となっている。

〈ローサイド駆動回路〉
３つのローサイド駆動回路３２ｕ〜３２ｗは、３つのローサイドスイッチング素子Ｓ４〜Ｓ６にそれぞれ対応している。また、３つのローサイド駆動回路３２ｕ〜３２ｗは、制御電力（この例では制御系電源Ｐ２から供給される電力）により動作するように構成され、３つのローサイドスイッチング素子Ｓ４〜Ｓ６のオンオフをそれぞれ制御するように構成されている。

この例では、３つのローサイドスイッチング素子Ｓ４〜Ｓ６および３つのローサイド駆動回路３２ｕは、３つのローサイド駆動回路３２ｕ〜３２ｗに供給される制御電力が遮断状態になると３つのローサイドスイッチング素子Ｓ４〜Ｓ６がオフ状態となるように構成されている。例えば、第１ローサイド駆動回路３２ｕに供給される制御電力が遮断状態になると、第１ローサイドスイッチング素子Ｓ４がオフ状態となる。

また、この例では、３つのローサイドスイッチング素子Ｓ４〜Ｓ６および３つのローサイド駆動回路３２ｕ〜３２ｗは、３つのローサイド駆動回路３２ｕ〜３２ｗに異常制御部５０から後述するオフ信号が供給されると３つのローサイドスイッチング素子Ｓ４〜Ｓ６がオフ状態となるように構成されている。例えば、第１ローサイド駆動回路３２ｕにオフ信号が供給されると、第１ローサイドスイッチング素子Ｓ４がオフ状態となる。

この例では、第１ローサイド駆動回路３２ｕは、正側電源端子と、負側電源端子と、通常制御端子と、オフ制御端子とを有している。第１ローサイド駆動回路３２ｕの正側電源端子は、制御電力が供給される端子（この例では制御系電源Ｐ２の正極）に接続され、第１ローサイド駆動回路３２ｕの負側電源端子は、接地線ＬＧに接続されている。第１ローサイド駆動回路３２ｕの通常制御端子には、スイッチング制御部３３から供給される制御信号が印加され、第１ローサイド駆動回路３２ｕのオフ制御端子には、異常制御部５０から供給されるオフ信号が印加される。

そして、この例では、第１ローサイド駆動回路３２ｕは、異常制御部５０からオフ信号が供給されていない場合（この例ではオフ信号の信号レベルがローレベルである場合）であり且つ制御電力が第１ローサイド駆動回路３２ｕに供給されている場合（制御電力が供給状態である場合）に、スイッチング制御部３３から通常制御端子に供給される制御信号の信号レベルに応じて駆動信号を第１ローサイドスイッチング素子Ｓ４に供給する。具体的には、第１ローサイド駆動回路３２ｕは、第１ローサイド駆動回路３２ｕの通常制御端子に印加される制御信号の信号レベルがハイレベルである場合に、第１ローサイド駆動回路３２ｕの正側電源端子に印加される電圧（ハイレベル電圧）を第１ローサイドスイッチング素子Ｓ４に供給する。これにより、第１ローサイド駆動回路３２ｕから第１ローサイドスイッチング素子Ｓ４に供給される駆動信号の信号レベルがハイレベルになる。また、第１ローサイド駆動回路３２ｕは、第１ローサイド駆動回路３２ｕの通常制御端子に印加される制御信号の信号レベルがローレベルである場合に、第１ローサイド駆動回路３２ｕの負側電源端子に印加される電圧（ローレベル電圧）を第１ローサイドスイッチング素子Ｓ４に供給する。これにより、第１ローサイド駆動回路３２ｕから第１ローサイドスイッチング素子Ｓ４に供給される駆動信号の信号レベルがローレベルになる。

また、この例では、第１ローサイド駆動回路３２ｕは、異常制御部５０からオフ信号が供給されている場合（この例ではオフ信号の信号レベルがハイレベルである場合）、または、制御電力が第１ローサイド駆動回路３２ｕに供給されていない場合（制御電力が遮断状態である場合）に、第１ローサイド駆動回路３２ｕの負側電源端子に印加される電圧（ローレベル電圧）を第１ローサイドスイッチング素子Ｓ４に供給する。これにより、第１ローサイド駆動回路３２ｕから第１ローサイドスイッチング素子Ｓ４に供給される駆動信号の信号レベルがローレベルになり、第１ローサイドスイッチング素子Ｓ４がオフ状態になる。

例えば、第１ローサイド駆動回路３２ｕは、通常制御端子に供給された制御信号とオフ制御端子に供給されたオフ信号とを入力してオフ信号の信号レベルがローレベルである場合に通常制御端子に供給された制御信号を出力する一方でオフ信号の信号レベルがハイレベルである場合に制御信号の信号レベルに拘わらずローレベルの信号を出力する論理演算回路（例えば論理和回路や論理積回路などの論理回路の組合せ）と、正側電源端子と負側電源端子との間に直列に接続されて論理演算回路の出力に応じて相補的にオンオフする２つのスイッチング素子（例えばトランジスタ）とによって構成されている。なお、第２および第３ローサイド駆動回路３２ｖ，３２ｗの構成は、第１ローサイド駆動回路３２ｕの構成と同様となっている。

なお、３つのローサイドスイッチング素子Ｓ４〜Ｓ６は、いずれも制御電力が遮断状態になるとオフ状態となるように構成されているため、制御電力が遮断状態になると自動的にオフ状態となる。しかし、制御電力が遮断状態になる直前までは供給状態であるので、遮断状態になった瞬間は３つのローサイドスイッチング素子Ｓ４〜Ｓ６のいずれかがオン状態である可能性がある。そこで、実施形態１では、３つのローサイド駆動回路３２ｕ〜３２ｗには、異常制御部５０からオフ信号が供給される構成としている。これにより、遮断状態になった瞬間に３つのローサイドスイッチング素子Ｓ４〜Ｓ６をオフ状態にする確実性が増す。

〈スイッチング制御部〉
スイッチング制御部３３は、制御電力（この例では制御系電源Ｐ２から供給された電力）により動作するように構成されている。また、スイッチング制御部３３は、モータＭ１に流れる電流を検知する電流センサ（図示を省略）やモータＭ１の磁極位置を検知する磁極位置センサ（図示を省略）などの各種センサにより検知された情報や外部から入力された制御指令などに基づいて、ハイサイド駆動回路３１ｕ〜３１ｗおよびローサイド駆動回路３２ｕ〜３２ｗを制御してインバータ２０のスイッチング素子Ｓ１〜Ｓ６のスイッチング動作を制御するように構成されている。例えば、スイッチング制御部３３は、モータＭ１のトルクが目標トルク指令に示された目標トルク（例えば電気車両１のアクセルペダルの操作量に応じたトルク）となるように、インバータ２０のスイッチング動作を制御する。

この例では、スイッチング制御部３３は、３つのハイサイド駆動回路３１ｕ〜３１ｗおよび３つのローサイド駆動回路３２ｕ〜３２ｗの各々の通常制御端子に制御信号を供給して３つのハイサイドスイッチング素子Ｓ１〜Ｓ３および３つのローサイドスイッチング素子Ｓ４〜Ｓ６のオンオフを制御する。具体的には、スイッチング制御部３３は、第１ハイサイドスイッチング素子Ｓ１をオン状態にする場合に、第１ハイサイド駆動回路３１ｕに供給される制御信号の信号レベルをハイレベルにし、第１ハイサイドスイッチング素子Ｓ１をオフ状態にする場合に、第１ハイサイド駆動回路３１ｕに供給される制御信号の信号レベルをローレベルにする。なお、スイッチング制御部３３による第２および第３ハイサイド駆動回路３１ｖ，３１ｗおよび第１，第２，第３ローサイド駆動回路３２ｕ，３２ｖ，３２ｗの制御は、スイッチング制御部３３による第１ハイサイド駆動回路３１ｕの制御と同様となっている。

また、この例では、スイッチング制御部３３は、制御電力がスイッチング制御部３３に供給されていない場合（制御電力が遮断状態である場合）にスイッチング制御部３３から３つのハイサイド駆動回路３１ｕ〜３１ｗおよび３つのローサイド駆動回路３２ｕ〜３２ｗに供給される制御信号の信号レベルがローレベルになるように構成されている。

例えば、スイッチング制御部３３は、ＣＰＵなどの演算処理部と、演算処理部を動作させるためのプログラムや情報などを記憶するメモリなどの記憶部と、ハイサイド駆動回路３１ｕ〜３１ｗおよびローサイド駆動回路３２ｕ〜３２ｗに制御信号（例えばＰＷＭ信号）を供給する制御信号生成回路とによって構成されている。

〈ブートストラップ回路〉
ブートストラップ回路４０は、３つのブートストラップキャパシタ（第１，第２，第３ブートストラップキャパシタ４１ｕ，４１ｖ，４１ｗ）を有している。３つのブートストラップキャパシタ４１ｕ〜４１ｗは、３つのハイサイドスイッチング素子Ｓ１〜Ｓ３を駆動するための電力をそれぞれ蓄積するように構成されている。そして、ブートストラップ回路４０は、３つのハイサイドスイッチング素子Ｓ１〜Ｓ３のオンオフに応じて３つのブートストラップキャパシタ４１ｕ〜４１ｗを充電するように構成されている。

この例では、ブートストラップ回路４０は、制御電力（この例では制御系電源Ｐ２から供給された電力）が供給状態である場合に、制御電力を用いて３つのブートストラップキャパシタ４１ｕ〜４１ｗを充電するように構成されている。具体的には、この例では、ブートストラップ回路４０は、３つのブートストラップキャパシタ４１ｕ〜４１ｗの他に、３つのブートストラップダイオード（第１，第２，第３ブートストラップダイオード４２ｕ，４２ｖ，４２ｗ）を有している。３つのブートストラップダイオード４２ｕ，４２ｖ，４２ｗは、制御電力が供給される端子（この例では制御系電源Ｐ２の正極）と３つのブートストラップキャパシタ４１ｕ〜４１ｗの一端との間にそれぞれ接続されている。また、３つのブートストラップダイオード４２ｕ，４２ｖ，４２ｗの各々は、制御電力が供給される端子（この例では制御系電源Ｐ２の正極）から３つのブートストラップキャパシタ４１ｕ〜４１ｗのうちそのブートストラップダイオードに対応するブートストラップキャパシタの一端へ向かう方向が順方向となるように構成されている。

また、この例では、ブートストラップ回路４０は、制御電力が遮断状態である場合に、モータＭ１から回生された電力を用いて３つのブートストラップキャパシタ４１ｕ〜４１ｗを充電するように構成されている。具体的には、この例では、ブートストラップ回路４０は、３つの充電線（第１，第２，第３充電線４５ｕ，４５ｖ，４５ｗ）を有している。３つの充電線４５ｕ，４５ｖ，４５ｗは、３つのブートストラップキャパシタ４１ｕ，４１ｖ，４１ｗの一端（具体的には３つのブートストラップキャパシタ４１ｕ，４１ｖ，４１ｗと３つのブートストラップダイオード４２ｕ，４２ｖ，４２ｗとの接続点）と電源線ＬＰとをそれぞれ接続している。なお、３つのブートストラップキャパシタ４１ｕ，４１ｖ，４１ｗの他端は、３つの出力線ＬＯｕ，ＬＯｖ，ＬＯｗにそれぞれ接続されている。

そして、この例では、ブートストラップ回路４０は、３つの充電抵抗（第１，第２，第３充電抵抗４６ｕ，４６ｖ，４６ｗ）と、３つの充電ダイオード（第１，第２，第３充電ダイオード４７ｕ，４７ｖ，４７ｗ）とを有している。３つの充電抵抗４６ｕ，４６ｖ，４６ｗは、３つの充電線４５ｕ，４５ｖ，４５ｗにそれぞれ設けられている。３つの充電ダイオード４７ｕ，４７ｖ，４７ｗは、３つの充電線４５ｕ，４５ｖ，４５ｗにそれぞれ設けられている。また、３つの充電ダイオード４７ｕ〜４７ｗの各々は、電源線ＬＰから３つのブートストラップキャパシタ４１ｕ〜４１ｗのうちその充電ダイオードに対応するブートストラップキャパシタの一端へ向かう方向が順方向となるように構成されている。

〈異常制御部〉
異常制御部５０は、３つのブートストラップキャパシタ４１ｕ〜４１ｗのうち少なくとも１つ（この例では第１ブートストラップキャパシタ４１ｕ）に充電された電力により動作するように構成されている。そして、異常制御部５０は、制御電力（この例では制御系電源Ｐ２から供給される電力）が遮断状態になると、３つのハイサイド駆動回路３１ｕ〜３１ｗを制御して３つのハイサイドスイッチング素子Ｓ１〜Ｓ３のオンオフを制御するように構成されている。

この例では、異常制御部５０は、制御電力が遮断状態になると、３つのハイサイドスイッチング素子Ｓ１〜Ｓ３がオン状態となるように３つのハイサイド駆動回路３１ｕ〜３１ｗを制御する。

また、この例では、異常制御部５０は、３つのブートストラップキャパシタ４１ｕ〜４１ｗのうち異常制御部５０の動作に用いられる電力を蓄積するブートストラップキャパシタ（この例では第１ブートストラップキャパシタ４１ｕ）の端子間電圧ＶＢＣを監視するように構成されている。

そして、この例では、異常制御部５０は、制御電力が遮断状態である場合に、３つのブートストラップキャパシタ４１ｕ〜４１ｗのうち異常制御部５０の動作に用いられる電力を蓄積するブートストラップキャパシタ（この例では第１ブートストラップキャパシタ４１ｕ）の端子間電圧ＶＢＣが予め定められた第１電圧閾値Ｖｔｈ１を下回ると、３つのハイサイドスイッチング素子Ｓ１〜Ｓ３がオフ状態となるように、３つのハイサイド駆動回路３１ｕ〜３１ｗを制御する。第１電圧閾値Ｖｔｈ１は、例えば、ハイサイド駆動回路（この例では第１ハイサイド駆動回路３１ｕ）と異常制御部５０を動作させるために最低限必要となる電力がブートストラップキャパシタ（この例では第１ブートストラップキャパシタ４１ｕ）に蓄積されているとみなすことができるときのブートストラップキャパシタの端子間電圧ＶＢＣよりも高い電圧に設定されている。

また、この例では、異常制御部５０は、制御電力が遮断状態である場合に、３つのブートストラップキャパシタ４１ｕ〜４１ｗのうち異常制御部５０の動作に用いられる電力を蓄積するブートストラップキャパシタ（この例では第１ブートストラップキャパシタ４１ｕ）の端子間電圧ＶＢＣが予め定められた第２電圧閾値Ｖｔｈ２（第１電圧閾値Ｖｔｈ１よりも高い電圧閾値）を上回ると、３つのハイサイドスイッチング素子Ｓ１〜Ｓ３がオン状態となるように、３つのハイサイド駆動回路３１ｕ〜３１ｗを制御する。第２電圧閾値Ｖｔｈ２は、例えば、直流電源Ｐ１とインバータ２０とを接続する電力線（電源線ＬＰと接地線ＬＧ）が過電圧（例えばスイッチング素子Ｓ１〜Ｓ６の耐圧）であるとみなすことができるときのブートストラップキャパシタ（この例では第１ブートストラップキャパシタ４１ｕ）の端子間電圧ＶＢＣよりも低い電圧に設定されている。

また、この例では、異常制御部５０は、制御電力が遮断状態になると、３つのローサイド駆動回路３２ｕ〜３２ｗにオフ信号を供給するように構成されている。

また、この例では、異常制御部５０は、制御電力が供給状態である場合（すなわちモータ制御装置１０の制御系に制御電力が供給されてモータ制御装置１０の制御系が正常に動作することができる場合）に３つのハイサイド駆動回路３１ｕ〜３１ｗの制御および３つのローサイド駆動回路３２ｕ〜３２ｗへのオフ信号の供給を行わないように構成されている。

〔異常制御部の構成〕
図３に示すように、この例では、異常制御部５０は、状態検知回路５１と、異常制御回路５２とを有している。状態検知回路５１および異常制御回路５２は、３つのブートストラップキャパシタ４１ｕ〜４１ｗの１つ（この例では第１ブートストラップキャパシタ４１ｕ）に蓄積された電力により動作するように構成されている。

〈状態検知回路〉
状態検知回路５１は、制御電力（この例では制御系電源Ｐ２から供給される電力）を監視して制御電力が供給状態および遮断状態のいずれであるのかを検知するように構成されている。

この例では、状態検知回路５１は、制御電力に応じて変化する制御電圧ＶＣ（この例では制御系電源Ｐ２から供給される電圧）と予め定められた基準電圧Ｖｒｅｆとを比較して検知信号Ｓ５１を出力するように構成されている。具体的には、状態検知回路５１は、制御電圧ＶＣが基準電圧Ｖｒｅｆを下回る場合に検知信号Ｓ５１の信号レベルをハイレベルにし、制御電圧ＶＣが基準電圧Ｖｒｅｆを下回らない場合に検知信号Ｓ５１の信号レベルをローレベルにする。なお、基準電圧Ｖｒｅｆは、例えば、モータ制御装置１０の制御系を動作させるために最低限必要となる制御電力がモータ制御装置１０の制御系に供給されているとみなすことができるとき（すなわち制御電力が供給状態であるとみなすことができる最小の制御電力になっているとき）の制御電圧ＶＣよりも高い電圧に設定されている。

この例では、状態検知回路５１は、比較器によって構成されている。この比較器は、第１ブートストラップキャパシタ４１ｕの一端に接続される正側電源端子と、接地電圧ＧＮＤが印加される負側電源端子と、制御電圧ＶＣが印加される第１入力端子と、基準電圧Ｖｒｅｆが印加される第２入力端子と、異常制御回路５２に接続される出力端子とを有している。すなわち、この例では、状態検知回路５１は、ハードウェアによって構成されている。

〈異常制御回路〉
異常制御回路５２は、３つのハイサイド駆動回路３１ｕ〜３１ｗの各々の異常制御端子に制御信号を供給して３つのハイサイドスイッチング素子Ｓ１〜Ｓ３のオンオフを制御するように構成されている。なお、異常制御回路５２によるハイサイド駆動回路３１ｕ〜３１ｗの制御は、スイッチング制御部３３によるハイサイド駆動回路３１ｕ〜３１ｗの制御と同様となっている。

また、異常制御回路５２は、制御電力が遮断状態であることが状態検知回路５１によって検知される（この例では検知信号Ｓ５１の信号レベルがローレベルからハイレベルになる）と、三相短絡制御を行うように構成されている。三相短絡制御では、異常制御回路５２は、３つのハイサイドスイッチング素子Ｓ１〜Ｓ３がオン状態となるように３つのハイサイド駆動回路３１ｕ〜３１ｗを制御する。

また、異常制御回路５２は、第１ブートストラップキャパシタ４１ｕの端子間電圧ＶＢＣを監視し、制御電力が遮断状態であることが状態検知回路５１によって検知されている場合（この例では検知信号Ｓ５１の信号レベルがハイレベルである場合）に第１ブートストラップキャパシタ４１ｕの端子間電圧ＶＢＣが第１電圧閾値Ｖｔｈ１を下回ると、全相開放制御を行うように構成されている。全相開放制御では、異常制御回路５２は、３つのハイサイドスイッチング素子Ｓ１〜Ｓ３がオフ状態となるように３つのハイサイド駆動回路３１ｕ〜３１ｗを制御する。

また、異常制御回路５２は、第１ブートストラップキャパシタ４１ｕの端子間電圧ＶＢＣを監視し、制御電力が遮断状態であることが状態検知回路５１によって検知されている場合（この例では検知信号Ｓ５１の信号レベルがハイレベルである場合）に第１ブートストラップキャパシタ４１ｕの端子間電圧ＶＢＣが第２電圧閾値Ｖｔｈ２を上回ると、三相短絡制御を行うように構成されている。

また、異常制御回路５２は、制御電力が遮断状態であることが状態検知回路５１によって検知される（この例では検知信号Ｓ５１の信号レベルがローレベルからハイレベルになる）と、３つのローサイド駆動回路３２ｕ〜３２ｗにオフ信号を供給するように構成されている。この例では、異常制御回路５２は、３つのローサイド駆動回路３２ｕ〜３２ｗに供給されるオフ信号の信号レベルをハイレベルにするように構成されている。

また、異常制御回路５２は、制御電力が遮断状態であることが状態検知回路５１によって検知されない場合（この例では検知信号Ｓ５１の信号レベルがローレベルである場合）に３つのハイサイド駆動回路３１ｕ〜３１ｗの制御および３つのローサイド駆動回路３２ｕ〜３２ｗへのオフ信号の供給を行わないように構成されている。この例では、異常制御回路５２は、制御電力が遮断状態であることが状態検知回路５１によって検知されない場合（制御電力が供給状態である場合）に異常制御回路５２から３つのハイサイド駆動回路３１ｕ〜３１ｗに供給される制御信号の信号レベルがローレベルになり且つ３つのローサイド駆動回路３２ｕ〜３２ｗに供給されるオフ信号の信号レベルがローレベルになるように構成されている。

なお、この例では、異常制御回路５２は、第１ブートストラップキャパシタ４１ｕの端子間電圧と第１電圧閾値Ｖｔｈ１と第２電圧閾値Ｖｔｈ２とを比較する比較器（例えばヒステリシスを有する比較器）と、比較器の出力と状態検知回路５１の出力を入力してハイサイド駆動回路３１ｕ〜３１ｗに制御信号を出力し且つローサイド駆動回路３２ｕ〜３２ｗにオフ信号を出力する論理演算回路（例えば論理和回路や論理積回路などの論理回路の組合せ）とによって構成されている。すなわち、この例では、異常制御回路５２は、ハードウェアによって構成されている。

〔モータ制御装置の動作モード〕
モータ制御装置１０の動作モードは、制御電力が供給状態である場合に行われる通常モードと、制御電力が遮断状態である場合に行われる異常モードとに大別される。制御電力が供給状態から遮断状態になると、モータ制御装置１０の動作モードが通常モードから異常モードになり、制御電力が遮断状態から供給状態になると、モータ制御装置１０の動作モードが異常モードから通常モードになる。

〔通常モードにおける動作〕
次に、モータ制御装置１０の通常モードにおける動作について説明する。通常モードでは、制御電力によりモータ制御装置１０の制御系（この例ではハイサイド駆動回路３１ｕ〜３１ｗとローサイド駆動回路３２ｕ〜３２ｗとスイッチング制御部３３）が動作する。なお、通常モードでは、異常制御部５０の異常制御回路５２は、ハイサイド駆動回路３１ｕ〜３１ｗの制御およびローサイド駆動回路３２ｕ〜３２ｗへのオフ信号の供給を行わない。

具体的には、ハイサイド駆動回路３１ｕ〜３１ｗとローサイド駆動回路３２ｕ〜３２ｗとスイッチング制御部３３は、それぞれに供給された制御電力により動作する。これにより、スイッチング素子Ｓ１〜Ｓ６のスイッチング動作により直流電源Ｐ１の電力が三相の交流電力に変換され、その交流電力がモータＭ１に供給される。

また、通常モードにおいて、ブートストラップ回路４０は、３つのハイサイドスイッチング素子Ｓ１〜Ｓ３のオンオフに応じて３つのブートストラップキャパシタ４１ｕ〜４１ｗを充電する。

例えば、図４に示すように、通常モードにおいて第１ハイサイドスイッチング素子Ｓ１がオフ状態となり第１ローサイドスイッチング素子Ｓ４がオン状態になると、制御系電源Ｐ２の正極から第１ブートストラップダイオード４２ｕと第１ブートストラップキャパシタ４１ｕとオン状態の第１ローサイドスイッチング素子Ｓ４とを順に経由して制御系電源Ｐ２の負極に至る電流経路（図４の白抜き矢印で示した経路）が形成される。これにより、第１ブートストラップキャパシタ４１ｕが充電される。これと同様に、通常モードにおいて第２ハイサイドスイッチング素子Ｓ２がオフ状態となり第２ローサイドスイッチング素子Ｓ５がオン状態になると、第２ブートストラップキャパシタ４１ｖが充電される。また、通常モードにおいて第３ハイサイドスイッチング素子Ｓ３がオフ状態となり第３ローサイドスイッチング素子Ｓ６がオン状態になると、第３ブートストラップキャパシタ４１ｗが充電される。

また、通常モードにおいて、異常制御部５０の状態検知回路５１は、制御電力の遮断状態を検知するための処理（制御電力が遮断状態であるか否かの判定）を継続する。状態検知回路５１により制御電力の供給状態から遮断状態への変化が検知されると、モータ制御装置１０の動作モードが通常モードから異常モードになる。

〔異常モードにおける動作〕
次に、図５を参照して、モータ制御装置１０の異常モードにおける動作について説明する。異常モードでは、３つのブートストラップキャパシタ４１ｕ〜４１ｗのうち少なくとも１つ（この例では第１ブートストラップキャパシタ４１ｕ）に蓄積された電力により異常制御部５０が動作する。なお、異常モードでは、モータ制御装置１０の制御系（この例ではローサイド駆動回路３２ｕ〜３２ｗとスイッチング制御部３３）は、動作を停止している。

具体的には、制御電力が供給状態から遮断状態に変化すると、異常制御部５０の状態検知回路５１は、制御電力が遮断状態であることを検知する。異常制御部５０の異常制御回路５２は、制御電力の供給状態から遮断状態への変化が状態検知回路５１によって検知されると、図５に示した動作を行う。なお、また、以下では、第１ブートストラップキャパシタ４１ｕに蓄積された電力により異常制御部５０（この例では状態検知回路５１と異常制御回路５２）が動作する場合を例に挙げて説明する。なお、この例では、異常制御回路５２は、ソフトウェア（プログラム）によって構成されたものではなくハードウェア（専用回路）によって構成されたものであり、図５は、ＣＰＵにより実行されるプログラムの流れを例示するものではない。

〈ステップＳＴ１１〉
まず、異常制御回路５２は、制御電力が遮断状態であることが状態検知回路５１によって検知されると三相短絡制御を開始する。これにより、３つのハイサイドスイッチング素子Ｓ１〜Ｓ３がオン状態となり、インバータ２０の状態が三相短絡状態（３つのハイサイドスイッチング素子Ｓ１〜Ｓ３がオン状態であり３つのローサイドスイッチング素子Ｓ４〜Ｓ６がオフ状態である状態）になる。これにより、モータＭ１から回生される回生電力による過電圧を抑制することができ、回生電力による耐圧破壊からモータ制御装置１０（特にインバータ２０）を保護することができる。

〈ステップＳＴ１２〉
次に、異常制御回路５２は、第１ブートストラップキャパシタ４１ｕの端子間電圧ＶＢＣを監視し、第１ブートストラップキャパシタ４１ｕの端子間電圧ＶＢＣが第１電圧閾値Ｖｔｈ１を下回るまで三相短絡制御を継続する。

〈ステップＳＴ１３〉
第１ブートストラップキャパシタ４１ｕの端子間電圧ＶＢＣが第１電圧閾値Ｖｔｈ１を下回ると、異常制御回路５２は、三相短絡制御を終了して全相開放制御を開始する。これにより、３つのハイサイドスイッチング素子Ｓ１〜Ｓ３がオフ状態となり、インバータ２０の状態が全相開放状態（６つのスイッチング素子Ｓ１〜Ｓ６がオフ状態である状態）になる。その結果、モータＭ１から回生された電力により３つのブートストラップキャパシタ４１ｕ〜４１ｗを充電することができ、ハイサイド駆動回路３１ｕ〜３１ｗおよび異常制御部５０の動作に用いられる電力を確保することができる。

例えば、第１ブートストラップキャパシタ４１ｕの充電を例に挙げて説明すると、図６に示すように、全相開放状態において、車両の慣性走行によりモータＭ１が回転し続けると、モータＭ１におけるコイルが磁石により生成している磁界の中を回り続けるので、回生電力が発生する。このとき、回生電力により、例えば、第１出力線ＬＯｕと第２出力線ＬＯｖとの電圧差が電源線ＬＰの電圧より高くなる瞬間が存在する。その結果、第２，第４還流ダイオードＤ２，Ｄ４が導通状態となる。第４還流ダイオードＤ４が導通状態になると、電源線ＬＰから第１充電線４５ｕ（具体的には第１充電抵抗４６ｕと第１充電ダイオード４７ｕ）と第１ブートストラップキャパシタ４１ｕと導通状態の還流ダイオードＤ４とを順に経由して接地線ＬＧに至る電流経路（図６の白抜き矢印で示した経路）が形成される。これにより、第１ブートストラップキャパシタ４１ｕが充電される。これと同様にして、全相開放状態において、回生電力による第１出力線ＬＯｕと第２出力線ＬＯｖと第３出力線ＬＯｗとの間の電圧の大小関係の変動に応じて、第２ブートストラップキャパシタ４１ｖおよび第３ブートストラップキャパシタ４１ｗが充電される。

〈ステップＳＴ１４〉
次に、異常制御回路５２は、第１ブートストラップキャパシタ４１ｕの端子間電圧ＶＢＣを監視し、第１ブートストラップキャパシタ４１ｕの端子間電圧ＶＢＣが第２電圧閾値Ｖｔｈ２を上回るまで全相開放制御を継続する。

〈ステップＳＴ１５〉
第１ブートストラップキャパシタ４１ｕの端子間電圧ＶＢＣが第２電圧閾値Ｖｔｈ２を上回ると、異常制御回路５２は、全相開放制御を終了して三相短絡制御を開始する。これにより、３つのハイサイドスイッチング素子Ｓ１〜Ｓ３がオン状態となり、インバータ２０の状態が全相開放状態から三相短絡状態になる。その結果、モータＭ１から回生された電力によりブートストラップキャパシタ４１ｕ〜４１ｗを充電するための動作を終了してモータＭ１から回生される回生電力による過電圧を抑制するための動作を再開することができる。これにより、ハイサイド駆動回路３１ｕ〜３１ｗおよび異常制御部５０の動作に用いられる電力を確保しつつ、回生電力による耐圧破壊からモータ制御装置１０（特にインバータ２０）を保護することができる。次に、ステップＳＴ１２へ進む。

なお、異常モードにおいて、状態検知回路５１は、制御電力の供給状態を検知するための処理（制御電力が供給状態であるか否かの判定）を継続する。状態検知回路５１により制御電力の遮断状態から供給状態への変化が検知されると、モータ制御装置１０の動作モードが異常モードから通常モードになる。

〔異常モードにおける動作の具体例〕
次に、図７を参照して、モータ制御装置１０の異常モードにおける動作を具体的に説明する。以下では、電気車両１の走行中に制御電力が供給状態から遮断状態となる場合を例に挙げて説明する。

時刻ｔ０になると、制御電力が供給状態から遮断状態になる。これにより、スイッチング制御部３３は、動作を停止する。また、状態検知回路５１の検知信号Ｓ５１の信号レベルがローレベルからハイレベルに変化する。すなわち、制御電力が遮断状態であることが状態検知回路５１によって検知される。これにより、異常制御回路５２が三相短絡制御を開始し、３つのハイサイドスイッチング素子Ｓ１〜Ｓ３がオン状態となる。また、３つのローサイドスイッチング素子Ｓ４〜Ｓ６がオフ状態となる。

時刻ｔ０から時刻ｔ１までの期間では、インバータ２０の状態が三相短絡状態（３つのハイサイドスイッチング素子Ｓ１〜Ｓ３がオン状態であり３つのローサイドスイッチング素子Ｓ４〜Ｓ６がオフ状態である状態）になっているので、モータＭ１から回生される回生電力が抑制される。また、第１ブートストラップキャパシタ４１ｕに蓄積された電力が第１ハイサイド駆動回路３１ｕと異常制御部５０（この例では状態検知回路５１と異常制御回路５２）とによって消費される。これにより、第１ブートストラップキャパシタ４１ｕに蓄積された電力が次第に減少し、第１ブートストラップキャパシタ４１ｕの端子間電圧ＶＢＣが次第に低下する。これと同様に、第２および第３ブートストラップキャパシタ４１ｖ，４１ｗに蓄積された電力が第２および第３ハイサイド駆動回路３１ｖ，３１ｗによってそれぞれ消費されて次第に減少する。

時刻ｔ１になると、第１ブートストラップキャパシタ４１ｕの端子間電圧ＶＢＣが第１電圧閾値Ｖｔｈ１を下回る。これにより、異常制御回路５２が三相短絡制御を終了して全相開放制御を開始し、３つのハイサイドスイッチング素子Ｓ１〜Ｓ３がオフ状態となる。

時刻ｔ１から時刻ｔ２までの期間では、インバータ２０の状態が全相開放状態（６つのスイッチング素子Ｓ１〜Ｓ６がオフ状態である状態）になっているので、モータＭ１から回生される回生電力により第１ブートストラップキャパシタ４１ｕが充電される。これにより、第１ブートストラップキャパシタ４１ｕに蓄積された電力が次第に増加し、第１ブートストラップキャパシタ４１ｕの端子間電圧ＶＢＣが次第に上昇する。これと同様に、モータＭ１から回生される回生電力により第２および第３ブートストラップキャパシタ４１ｖ，４１ｗが充電され、第２および第３ブートストラップキャパシタ４１ｖ，４１ｗに蓄積された電力が次第に増加する。

時刻ｔ２になると、第１ブートストラップキャパシタ４１ｕの端子間電圧ＶＢＣが第２電圧閾値Ｖｔｈ２を上回る。これにより、異常制御回路５２が全相開放制御を終了して三相短絡制御を開始し、３つのハイサイドスイッチング素子Ｓ１〜Ｓ３がオン状態となる。

時刻ｔ２から時刻ｔ３までの期間では、時刻ｔ０から時刻ｔ１までの期間と同様に、ブートストラップキャパシタ４１ｕ〜４１ｗに蓄積された電力が次第に減少していき、第１ブートストラップキャパシタ４１ｕの端子間電圧ＶＢＣが次第に低下していく。そして、時刻ｔ３になると、第１ブートストラップキャパシタ４１ｕの端子間電圧ＶＢＣが第１電圧閾値Ｖｔｈ１を下回る。

〔実施形態１による効果〕
以上のように、異常制御回路５２（異常制御部５０）が３つのブートストラップキャパシタ４１ｕ〜４１ｗのうち少なくとも１つ（この例では第１ブートストラップキャパシタ４１ｕ）に蓄積された電力により動作するように構成されているので、制御電力が遮断状態である場合であっても、異常制御回路５２（異常制御部５０）によって３つのハイサイド駆動回路３１ｕ〜３１ｗを制御して３つのハイサイドスイッチング素子Ｓ１〜Ｓ３のオンオフを制御することができる。

また、制御電力が遮断状態である場合に異常制御部５０から３つのローサイド駆動回路３２ｕ〜３２ｗにオフ信号を供給することにより、３つのローサイドスイッチング素子Ｓ４〜Ｓ６をオフ状態にする確実性を増すことができる。

また、３つの充電線４５ｕ〜４５ｗに３つの充電抵抗４６ｕ〜４６ｗをそれぞれ設けることにより、ブートストラップキャパシタ４１ｕ〜４１ｗの充放電の速度（時定数）を調節することができる。これにより、ブートストラップキャパシタ４１ｕ〜４１ｗの充放電特性の設定を容易にすることができる。例えば、充電抵抗４６ｕ〜４６ｗの抵抗値を高くすることにより、モータ制御装置１０の制御系が制御電力により動作してインバータ２０のスイッチング動作を制御している場合に、ブートストラップキャパシタ４１ｕ〜４１ｗに蓄積された電力が充電線４５ｕ〜４５ｗを経由して放電されることを抑制することができる。また、充電抵抗４６ｕ〜４６ｗの抵抗値を低くすることにより、制御電力が遮断状態でありインバータ２０の状態が全相開放状態（６つのスイッチング素子Ｓ１〜Ｓ６がオフ状態である状態）である場合に、ブートストラップキャパシタ４１ｕ〜４１ｗの充電を迅速に行うことができる。

また、３つの充電線４５ｕ〜４５ｗに３つの充電ダイオード４７ｕ〜４７ｗをそれぞれ設けることにより、３つの充電線４５ｕ〜４５ｗにおける電流の方向を規制することができる。これにより、モータ制御装置１０の制御系が制御電力により動作してインバータ２０のスイッチング動作を制御している場合に、ブートストラップキャパシタ４１ｕ〜４１ｗに蓄積された電力が充電線４５ｕ〜４５ｗを経由して放電されることを防止することができる。これにより、ブートストラップキャパシタ４１ｕ〜４１ｗに蓄積された電力を有効に利用することができる。

また、異常制御部５０（この例では状態検知回路５１と異常制御回路５２）をハードウェアによって構成することにより、異常制御部５０をソフトウェアによって構成する場合よりも、異常制御部５０の動作を迅速にすることができる。

（実施形態２）
図８は、実施形態２によるモータ制御装置１０の構成を例示している。実施形態２によるモータ制御装置１０は、実施形態１によるモータ制御装置１０と比べて、異常制御部５０の構成が異なっている。実施形態２によるモータ制御装置１０のその他の構成は、実施形態１によるモータ制御装置１０の構成と同様となっている。

〔異常制御部の構成〕
実施形態２では、異常制御部５０は、３つの状態検知回路（第１，第２，第３状態検知回路５１ｕ，５１ｖ，５１ｗ）と、３つの異常制御回路（第１，第２，第３異常制御回路５２ｕ，５２ｖ，５２ｗ）とを有している。この例では、第１状態検知回路５１ｕと第１異常制御回路５２ｕと第１ブートストラップキャパシタ４１ｕと第１ハイサイド駆動回路３１ｕと第１ローサイド駆動回路３２ｕとが互いに対応し、第２状態検知回路５１ｖと第２異常制御回路５２ｖと第２ブートストラップキャパシタ４１ｖと第２ハイサイド駆動回路３１ｖと第２ローサイド駆動回路３２ｖとが互いに対応し、第３状態検知回路５１ｗと第３異常制御回路５２ｗと第３ブートストラップキャパシタ４１ｗと第３ハイサイド駆動回路３１ｗと第３ローサイド駆動回路３２ｗとが互いに対応している。

〈状態検知回路〉
３つの状態検知回路５１ｕ〜５１ｗの各々は、３つのブートストラップキャパシタ４１ｕ〜４１ｗのうちその状態検知回路に対応するブートストラップキャパシタに充電された電力により動作するように構成されている。また、３つの状態検知回路５１ｕ〜５１ｗの各々は、制御電力（この例では制御系電源Ｐ２から供給される電力）を監視して制御電力が遮断状態であることを検知するように構成されている。

この例では、第１状態検知回路５１ｕは、実施形態１の状態検知回路５１と同様に、制御電力に応じて変化する制御電圧ＶＣ（この例では制御系電源Ｐ２から供給される電圧）と予め定められた基準電圧Ｖｒｅｆとを比較して検知信号Ｓ５１を出力するように構成されている。

なお、この例では、第１状態検知回路５１ｕの構成は、図３に示した実施形態１の状態検知回路５１の構成と同様となっている。また、第２および第３状態検知回路５１ｖ，５１ｗの構成は、第１状態検知回路５１ｕの構成と同様となっている。

〈異常制御回路〉
３つの異常制御回路５２ｕ〜５２ｗの各々は、３つのブートストラップキャパシタ４１ｕ〜４１ｗのうちその異常制御回路に対応するブートストラップキャパシタに充電された電力により動作するように構成されている。また、３つの異常制御回路５２ｕ〜５２ｗの各々は、制御電力（この例では制御系電源Ｐ２から供給される電力）が遮断状態になると、３つのハイサイド駆動回路３１ｕ〜３１ｗのうちその異常制御回路に対応するハイサイド駆動回路を制御して３つのハイサイドスイッチング素子Ｓ１〜Ｓ３のうちその異常制御回路に対応するハイサイドスイッチング素子のオンオフを制御するように構成されている。

この例では、３つの異常制御回路５２ｕ〜５２ｗの各々は、制御電力が遮断状態になると、３つのハイサイドスイッチング素子Ｓ１〜Ｓ３のうちその異常制御回路に対応するハイサイドスイッチング素子がオン状態となるように、３つのハイサイド駆動回路３１ｕ〜３１ｗのうちその異常制御回路に対応するハイサイド駆動回路を制御する。

また、この例では、３つの異常制御回路５２ｕ〜５２ｗの各々は、３つのブートストラップキャパシタ４１ｕ〜４１ｗのうちその異常制御回路に対応するブートストラップキャパシタの端子間電圧ＶＢＣを監視するように構成されている。

そして、この例では、３つの異常制御回路５２ｕ〜５２ｗの各々は、制御電力が遮断状態である場合に、３つのブートストラップキャパシタ４１ｕ〜４１ｗのうちその異常制御回路に対応するブートストラップキャパシタの端子間電圧ＶＢＣが第１電圧閾値Ｖｔｈ１を下回ると、３つのハイサイドスイッチング素子Ｓ１〜Ｓ３のうちその異常制御回路に対応するハイサイドスイッチング素子がオフ状態となるように、３つのハイサイド駆動回路３１ｕ〜３１ｗのうちその異常制御回路に対応するハイサイド駆動回路を制御する。

また、この例では、３つの異常制御回路５２ｕ〜５２ｗの各々は、制御電力が遮断状態である場合に、３つのブートストラップキャパシタ４１ｕ〜４１ｗのうちその異常制御回路に対応するブートストラップキャパシタの端子間電圧ＶＢＣが第２電圧閾値Ｖｔｈ２を上回ると、３つのハイサイドスイッチング素子Ｓ１〜Ｓ３のうちその異常制御回路に対応するハイサイドスイッチング素子がオン状態となるように、３つのハイサイド駆動回路３１ｕ〜３１ｗのうちその異常制御回路５２に対応するハイサイド駆動回路を制御する。

また、この例では、３つの異常制御回路５２ｕ〜５２ｗの各々は、制御電力が遮断状態になると、３つのローサイド駆動回路３２ｕ〜３２ｗのうちその異常制御回路に対応するローサイド駆動回路にオフ信号を供給するように構成されている。

なお、この例では、３つの異常制御回路５２ｕ〜５２ｗの各々は、制御電力が供給状態である場合（モータ制御装置１０の制御系に制御電力が供給されてモータ制御装置１０の制御系が正常に動作することができる場合）に３つのハイサイド駆動回路３１ｕ〜３１ｗのうちその異常制御回路に対応するハイサイド駆動回路の制御および３つのローサイド駆動回路３２ｕ〜３２ｗのうちその異常制御回路に対応するローサイド駆動回路へのオフ信号の供給を行わないように構成されている。

〈異常制御回路の詳細〉
具体的には、この例では、３つの異常制御回路５２ｕ〜５２ｗの各々は、３つのハイサイド駆動回路３１ｕ〜３１ｗのうちその異常制御回路に対応するハイサイド駆動回路の異常制御端子に制御信号を供給して３つのハイサイドスイッチング素子Ｓ１〜Ｓ３のうちその異常制御回路に対応するハイサイドスイッチング素子のオンオフを制御するように構成されている。なお、異常制御回路５２ｕ〜５２ｗによるハイサイド駆動回路３１ｕ〜３１ｗの制御は、スイッチング制御部３３によるハイサイド駆動回路３１ｕ〜３１ｗの制御と同様となっている。

また、第１異常制御回路５２ｕは、制御電力が遮断状態であることが第１状態検知回路５１ｕによって検知される（この例では第１状態検知回路５１ｕの検知信号Ｓ５１の信号レベルがローレベルからハイレベルになる）と、ハイサイド短絡制御を行うように構成されている。ハイサイド短絡制御では、第１異常制御回路５２ｕは、第１異常制御回路５２ｕに対応する第１ハイサイドスイッチング素子Ｓ１がオン状態となるように、第１異常制御回路５２ｕに対応する第１ハイサイド駆動回路３１ｕを制御する。これと同様に、第２異常制御回路５２ｖ（または第３異常制御回路５２ｗ）は、制御電力が遮断状態であることが第２状態検知回路５１ｖ（または第３状態検知回路５１ｗ）によって検知されるとハイサイド短絡制御を行うように構成されている。

また、第１異常制御回路５２ｕは、第１ブートストラップキャパシタ４１ｕの端子間電圧ＶＢＣを監視し、制御電力が遮断状態であることが第１状態検知回路５１ｕによって検知されている場合（この例では第１状態検知回路５１ｕの検知信号Ｓ５１の信号レベルがハイレベルである場合）に、第１ブートストラップキャパシタ４１ｕの端子間電圧ＶＢＣが第１電圧閾値Ｖｔｈ１を下回ると、両サイド開放制御を行うように構成されている。両サイド開放制御では、第１異常制御回路５２ｕは、第１異常制御回路５２ｕに対応する第１ハイサイドスイッチング素子Ｓ１がオフ状態となるように、第１異常制御回路５２ｕに対応する第１ハイサイド駆動回路３１ｕを制御する。これと同様に、第２異常制御回路５２ｖ（または第３異常制御回路５２ｗ）は、制御電力が遮断状態であることが第２状態検知回路５１ｖ（または第３状態検知回路５１ｗ）によって検知されている場合に、第２ブートストラップキャパシタ４１ｖ（または第３ブートストラップキャパシタ４１ｗ）の端子間電圧ＶＢＣが第１電圧閾値Ｖｔｈ１を下回ると、両サイド開放制御を行うように構成されている。

また、第１異常制御回路５２ｕは、第１ブートストラップキャパシタ４１ｕの端子間電圧ＶＢＣを監視し、制御電力が遮断状態であることが第１状態検知回路５１ｕによって検知されている場合（この例では第１状態検知回路５１ｕの検知信号Ｓ５１の信号レベルがハイレベルである場合）に、第１ブートストラップキャパシタ４１ｕの端子間電圧ＶＢＣが第２電圧閾値Ｖｔｈ２を上回ると、ハイサイド短絡制御を行うように構成されている。これと同様に、第２異常制御回路５２ｖ（または第３異常制御回路５２ｗ）は、制御電力が遮断状態であることが第２状態検知回路５１ｖ（または第３状態検知回路５１ｗ）によって検知されている場合に、第２ブートストラップキャパシタ４１ｖ（または第３ブートストラップキャパシタ４１ｗ）の端子間電圧ＶＢＣが第２電圧閾値Ｖｔｈ２を上回ると、ハイサイド短絡制御を行うように構成されている。

また、第１異常制御回路５２ｕは、制御電力が遮断状態であることが第１状態検知回路５１ｕによって検知される（この例では第１状態検知回路５１ｕの検知信号Ｓ５１の信号レベルがローレベルからハイレベルになる）と、第１異常制御回路５２ｕに対応する第１ローサイド駆動回路３２ｕにオフ信号を供給するように構成されている。この例では、第１異常制御回路５２ｕは、第１ローサイド駆動回路３２ｕに供給されるオフ信号の信号レベルをハイレベルにするように構成されている。これと同様に、第２異常制御回路５２ｖ（または第３異常制御回路５２ｗ）は、制御電力が遮断状態であることが第２状態検知回路５１ｖ（または第３状態検知回路５１ｗ）によって検知されると第２ローサイド駆動回路３２ｖ（または第３ローサイド駆動回路３２ｗ）にオフ信号を供給するように構成されている。

また、第１異常制御回路５２ｕは、制御電力が遮断状態であることが第１状態検知回路５１ｕによって検知されない場合（この例では第１状態検知回路５１ｕの検知信号Ｓ５１の信号レベルがローレベルである場合）に第１ハイサイド駆動回路３１ｕの制御および第１ローサイド駆動回路３２ｕへのオフ信号の供給を行わないように構成されている。この例では、第１異常制御回路５２ｕは、制御電力が遮断状態であることが第１状態検知回路５１ｕによって検知されない場合（制御電力が供給状態である場合）に第１異常制御回路５２ｕから第１ハイサイド駆動回路３１ｕに供給される制御信号の信号レベルがローレベルになり第１ローサイド駆動回路３２ｕに供給されるオフ信号の信号レベルがローレベルになるように構成されている。これと同様に、第２異常制御回路５２ｖ（または第３異常制御回路５２ｗ）は、制御電力が遮断状態であることが第２状態検知回路５１ｖ（または第３状態検知回路５１ｗ）によって検知されない場合に第２ハイサイド駆動回路３１ｖ（または第３ハイサイド駆動回路３１ｗ）の制御および第２ローサイド駆動回路３２ｖ（または第３ローサイド駆動回路３２ｗ）へのオフ信号の供給を行わないように構成されている。

なお、この例では、第１異常制御回路５２ｕは、第１ブートストラップキャパシタ４１ｕの端子間電圧と第１電圧閾値Ｖｔｈ１と第２電圧閾値Ｖｔｈ２とを比較する比較器（例えばヒステリシスを有する比較器）と、比較器の出力と状態検知回路５１の出力を入力して第１ハイサイド駆動回路３１ｕに制御信号を出力する一方で第１ローサイド駆動回路３２ｕにオフ信号を出力する論理演算回路（例えば論理和回路や論理積回路などの論理回路の組合せ）とによって構成されている。すなわち、この例では、第１異常制御回路５２ｕは、ハードウェアによって構成されている。また、第２および第３異常制御回路５２ｖ，５２ｗの構成は、第１異常制御回路５２ｕの構成と同様となっている。

また、この例では、３つの異常制御回路５２ｕ〜５２ｗの各々は、３つのハイサイド駆動回路３１ｕ〜３１ｗのうちその異常制御回路に対応するハイサイド駆動回路とともに単一の半導体チップに集積されている。さらに、この例では、３つの状態検知回路５１ｕ〜５１ｗの各々は、３つの異常制御回路５２ｕ〜５２ｗのうちその状態検知回路に対応する異常制御回路とともに単一の半導体チップに集積されている。すなわち、この例では、第１ハイサイド駆動回路３１ｕと第１状態検知回路５１ｕと第１異常制御回路５２ｕとが単一の半導体チップに集積され、第２ハイサイド駆動回路３１ｖと第２状態検知回路５１ｖと第２異常制御回路５２ｖとが単一の半導体チップに集積され、第３ハイサイド駆動回路３１ｗと第３状態検知回路５１ｗと第３異常制御回路５２ｗとが単一の半導体チップに集積されている。

〔通常モードにおける動作〕
次に、実施形態２によるモータ制御装置１０の通常モードにおける動作について説明する。実施形態２によるモータ制御装置１０の通常モードにおける動作は、実施形態１によるモータ制御装置１０の通常モードにおける動作と同様となっている。なお、通常モードでは、異常制御部５０の異常制御回路５２ｕ〜５２ｗは、ハイサイド駆動回路３１ｕ〜３１ｗの制御およびローサイド駆動回路３２ｕ〜３２ｗへのオフ信号の供給を行わない。

具体的には、実施形態１と同様に、ハイサイド駆動回路３１ｕ〜３１ｗとローサイド駆動回路３２ｕ〜３２ｗとスイッチング制御部３３が制御電力により動作し、スイッチング素子Ｓ１〜Ｓ６のスイッチング動作により直流電源Ｐ１の電力が三相の交流電力に変換され、その交流電力がモータＭ１に供給される。また、ブートストラップ回路４０では、６つのスイッチング素子Ｓ１〜Ｓ６のオンオフに応じて３つのブートストラップキャパシタ４１ｕ〜４１ｗがそれぞれ充電される。

また、通常モードにおいて、状態検知回路５１ｕ〜５１ｗは、制御電力の遮断状態を検知するための処理（制御電力が遮断状態であるか否かの判定）を継続する。状態検知回路５１ｕ〜５１ｗにより制御電力の供給状態から遮断状態への変化が検知されると、モータ制御装置１０の動作モードが通常モードから異常モードになる。

〔異常モードにおける動作〕
次に、図９を参照して、実施形態２によるモータ制御装置１０の異常モードにおける動作について説明する。異常モードでは、ブートストラップキャパシタ４１ｕ〜４１ｗに蓄積された電力により状態検知回路５１ｕ〜５１ｗおよび異常制御回路５２ｕ〜５２ｗがそれぞれ動作する。なお、異常モードでは、モータ制御装置１０の制御系（この例ではローサイド駆動回路３２ｕ〜３２ｗとスイッチング制御部３３）は、動作を停止している。

具体的には、制御電力が供給状態から遮断状態に変化すると、状態検知回路５１ｕ〜５１ｗは、制御電力が遮断状態であることを検知する。３つの異常制御回路５２ｕ〜５２ｗは、制御電力の供給状態から遮断状態への変化が状態検知回路５１ｕ〜５１ｗによって検知されると、図９に示した動作を行う。なお、この例では、異常制御回路５２ｕ〜５２ｗは、ソフトウェア（プログラム）によって構成されたものではなくハードウェア（専用回路）によって構成されたものであり、図９は、ＣＰＵにより実行されるプログラムの流れを例示するものではない。

〈ステップＳＴ２１〉
まず、第１異常制御回路５２ｕは、制御電力が遮断状態であることが第１状態検知回路５１ｕによって検知されるとハイサイド短絡制御を開始する。これと同様に、第２および第３異常制御回路５２ｕは、制御電力が遮断状態であることが第２および第３状態検知回路５１ｖ，５１ｗによって検知されるとハイサイド短絡制御を開始する。これにより、３つのハイサイドスイッチング素子Ｓ１〜Ｓ３がオン状態となり、インバータ２０の状態が三相短絡状態（３つのハイサイドスイッチング素子Ｓ１〜Ｓ３がオン状態であり３つのローサイドスイッチング素子Ｓ４〜Ｓ６がオフ状態である状態）になる。これにより、モータＭ１から回生される回生電力による過電圧を抑制することができ、回生電力による耐圧破壊からモータ制御装置１０（特にインバータ２０）を保護することができる。

〈ステップＳＴ２２〉
次に、第１異常制御回路５２ｕは、第１ブートストラップキャパシタ４１ｕの端子間電圧ＶＢＣを監視し、第１ブートストラップキャパシタ４１ｕの端子間電圧ＶＢＣが第１電圧閾値Ｖｔｈ１を下回るまでハイサイド短絡制御を継続する。これと同様に、第２および第３異常制御回路５２ｖ，５２ｗは、第２および第３ブートストラップキャパシタ４１ｖ，４１ｗの端子間電圧ＶＢＣが第１電圧閾値Ｖｔｈ１を下回るまでハイサイド短絡制御を継続する。これにより、インバータ２０の状態が三相短絡状態に維持される。

〈ステップＳＴ２３〉
第１ブートストラップキャパシタ４１ｕの端子間電圧ＶＢＣが第１電圧閾値Ｖｔｈ１を下回ると、第１異常制御回路５２ｕは、ハイサイド短絡制御を終了して両サイド開放制御を開始する。これと同様に、第２および第３ブートストラップキャパシタ４１ｖ，４１ｗの端子間電圧ＶＢＣが第１電圧閾値Ｖｔｈ１を下回ると、第２および第３異常制御回路５２ｖ，５２ｗは、ハイサイド短絡制御を終了して両サイド開放制御を開始する。これにより、３つのハイサイドスイッチング素子Ｓ１〜Ｓ３がオフ状態となり、インバータ２０の状態が全相開放状態（６つのスイッチング素子Ｓ１〜Ｓ６がオフ状態である状態）になる。その結果、モータＭ１から回生された電力により３つのブートストラップキャパシタ４１ｕ〜４１ｗを充電することができ、ハイサイド駆動回路３１ｕ〜３１ｗおよび異常制御部５０の動作に用いられる電力を確保することができる。

〈ステップＳＴ２４〉
次に、第１異常制御回路５２ｕは、第１ブートストラップキャパシタ４１ｕの端子間電圧ＶＢＣを監視し、第１ブートストラップキャパシタ４１ｕの端子間電圧ＶＢＣが第２電圧閾値Ｖｔｈ２を上回るまで両サイド開放制御を継続する。これと同様に、第２および第３異常制御回路５２ｖ，５２ｗは、第２および第３ブートストラップキャパシタ４１ｖ，４１ｗの端子間電圧ＶＢＣを監視し、第２および第３ブートストラップキャパシタ４１ｖ，４１ｗの端子間電圧ＶＢＣが第２電圧閾値Ｖｔｈ２を上回るまで両サイド開放制御を継続する。これにより、インバータ２０の状態が全相開放状態に維持される。

〈ステップＳＴ２５〉
第１ブートストラップキャパシタ４１ｕの端子間電圧ＶＢＣが第２電圧閾値Ｖｔｈ２を上回ると、第１異常制御回路５２ｕは、両サイド開放制御を終了してハイサイド短絡制御を開始する。これと同様に、第２および第３ブートストラップキャパシタ４１ｖ，４１ｗの端子間電圧ＶＢＣが第２電圧閾値Ｖｔｈ２を上回ると、第２および第３異常制御回路５２ｖ，５２ｗは、両サイド開放制御を終了してハイサイド短絡制御を開始する。これにより、３つのハイサイドスイッチング素子Ｓ１〜Ｓ３がオン状態となり、インバータ２０の状態が全相開放状態から三相短絡状態になる。その結果、モータＭ１から回生された電力によりブートストラップキャパシタ４１ｕ〜４１ｗを充電するための動作を終了してモータＭ１から回生される回生電力による過電圧を抑制するための動作を再開することができる。これにより、ハイサイド駆動回路３１ｕ〜３１ｗおよび異常制御部５０の動作に用いられる電力を確保しつつ、回生電力による耐圧破壊からモータ制御装置１０（特にインバータ２０）を保護することができる。次に、ステップＳＴ２２へ進む。

なお、異常モードにおいて、状態検知回路５１ｕ〜５１ｗは、制御電力の供給状態を検知するための処理（制御電力が供給状態であるか否かの判定）を継続する。状態検知回路５１ｕ〜５１ｗにより制御電力の遮断状態から供給状態への変化が検知されると、モータ制御装置１０の動作モードが異常モードから通常モードになる。

〔実施形態２による効果〕
以上のように、３つの異常制御回路５２ｕ〜５２ｗの各々が３つのブートストラップキャパシタ４１ｕ〜４１ｗのうちその異常制御回路に対応するブートストラップキャパシタに充電された電力により動作するように構成されているので、制御電力が遮断状態である場合であっても、異常制御回路５２ｕ〜５２ｗによって３つのハイサイド駆動回路３１ｕ〜３１ｗを制御して３つのハイサイドスイッチング素子Ｓ１〜Ｓ３のオンオフを制御することができる。

また、制御電力が遮断状態である場合に３つの異常制御回路５２ｕ〜５２ｗから３つのローサイド駆動回路３２ｕ〜３２ｗにオフ信号をそれぞれ供給することにより、３つのローサイドスイッチング素子Ｓ４〜Ｓ６をオフ状態にする確実性を増すことができる。

また、３つの異常制御回路５２ｕ〜５２ｗの各々を３つのハイサイド駆動回路３１ｕ〜３１ｗのうちその異常制御回路に対応するハイサイド駆動回路とともに単一の半導体チップに集積することにより、異常制御部５０の構築を容易にすることができる。すなわち、ハイサイド駆動回路のみが集積された半導体チップの代わりに、異常制御回路とハイサイド駆動回路とが集積された半導体チップ（この例では状態検知回路と異常制御回路とハイサイド駆動回路とが集積された半導体チップ）をモータ制御装置１０に搭載することにより、異常制御部５０を備えたモータ制御装置１０を構築することができる。

（実施形態２の変形例）
図１０に示すように、異常制御部５０は、３つの状態検知回路５１ｕ〜５１ｗに代えて１つの状態検知回路５１を有していてもよい。図１０の例では、３つの異常制御回路５２ｕ〜５２ｗは、状態検知回路５１の出力（具体的には検知信号Ｓ５１）に応じて動作するように構成されている。なお、異常制御回路５２ｕ〜５２ｗの状態検知回路５１の出力に応じた動作は、実施形態２の異常制御回路５２ｕ〜５２ｗの状態検知回路５１ｕ〜５１ｗの出力に応じた動作と同様となっている。

なお、実施形態１、２の説明では、制御電力を供給する制御系電源Ｐ２が設けられている場合を例に挙げたが、制御系電源Ｐ２の代わりに、直流電源Ｐ１の電力を制御電力に変換する変換回路（例えばＤＣ−ＤＣコンバータ、図示を省略）が設けられていてもよい。すなわち、制御電力は、直流電源Ｐ１とは異なる電源により供給される電力であってもよいし、直流電源Ｐ１から変換回路を経由して供給される電力であってもよい。

（実施形態３）
図１１は、実施形態３による車両駆動装置１００の構成を例示している。車両駆動装置１００は、ハイブリッド車両に用いられる車両駆動装置であり、駆動輪２と、モータＭ１と、変速機Ｔ１と、直流電源Ｐ１と、モータ制御装置１０と、変速機制御装置１２とを備えている。この例では、駆動輪２、モータＭ１、およびモータ制御装置１０は、実施形態１または実施形態２による駆動輪２、モータＭ１、およびモータ制御装置１０とそれぞれ同様となっている。モータ制御装置１０については、実施形態３に関連する機能的なブロックとして、インバータ２０、スイッチング制御部３３、および異常制御部５０のみを示している。なお、エンジンＥ１およびエンジン制御装置１１はハイブリッド車両の一般的な構成要素であり、車両駆動装置１００の特徴部分を構成していない。

〔変速機〕
変速機Ｔ１は、モータＭ１と機械的に接続され、モータＭ１と駆動輪２との間において、可変の変速比で動力を伝達するように構成されている。変速機Ｔ１は、変速機制御装置１２による制御に従って変速比を変更する。ここでは、変速段数が５段の変速機Ｔ１を用いたものとして説明する。変速機Ｔ１は、実施形態１による動力伝達機構３の一部分を構成していてもよい。変速機Ｔ１は、５段以外の変速段数であってもよいし、無段変速機であってもよい。

〔変速機制御装置〕
変速機制御装置１２は、モータ制御装置１０の異常制御部５０がオン制御を実施していると判断した際に、モータＭ１の回転数ｒが第１回転数閾値である回転数閾値ｒ１以上となるように変速機Ｔ１の変速比を制御する。オン制御とは、インバータ２０における３つのハイサイドスイッチング素子、または、３つのローサイドスイッチング素子のいずれか一方を同時にオン状態にする制御である。

変速機制御装置１２は、スイッチング制御部３３から通信線Ｃ１を介して得られる通信信号が途絶えることにより、オン制御が実施されていると判断してもよい。この例では、通信線Ｃ１は、車載ネットワークを構成する配線であり、通信信号は車載ネットワークに接続されているスイッチング制御部３３を含む各ユニットが定期的に発行する死活監視用の信号である。

また、変速機制御装置１２は、異常制御部５０から得られる３つのハイサイドスイッチング素子Ｓ１，Ｓ２，Ｓ３、または、３つのローサイドスイッチング素子Ｓ４，Ｓ５，Ｓ６の少なくとも一方の制御信号を、通信線Ｃ２を介して参照することにより、オン制御が実施されているか否かを判断してもよい。この例では、通信線Ｃ２は、変速機制御装置１２と異常制御部５０とをポイントツーポイントで結ぶ配線である。

また、変速機制御装置１２は、モータＭ１の回転数ｒを、モータＭ１から供給されるモータ回転数信号Ｒによって検出してもよい。

〔エンジン〕
エンジンＥ１は、モータＭ１とともに駆動輪２を駆動するように構成されている。

〔エンジン制御装置〕
エンジン制御装置１１は、エンジンＥ１の回転数、トルクなどについて、モータＭ１との協調制御を行う。

〔オン制御中の回転数−トルク特性〕
図１２は、モータ制御装置１０の異常制御部５０がオン制御を実施しているときの、モータＭ１の回転数−ブレーキトルク特性を例示している。図１２に示すように、オン制御中は、モータＭ１の回転数ｒが回転数閾値ｒ１を下回るとブレーキトルクが増大するため、エンストの可能性が高まる（Ａ）。これに対し、変速機制御装置１２は、オン制御が実施されていると判断した際に、モータＭ１の回転数ｒが回転数閾値ｒ１以上となるように変速機Ｔ１の変速比を制御する（Ｂ）。その結果、モータＭ１の回転数ｒが回転数閾値ｒ１以上の範囲でオン制御が継続するので、ブレーキトルクの低い状態が維持され、エンストが起こりにくくなる（Ｃ）。なお、回転数閾値ｒ１は、図１２の特性に基づいて、ブレーキトルクが低い状態を維持できる下限のモータＭ１の回転数ｒから予め決定される。

〔変速機制御装置の動作〕
次に、図１３を参照して、変速機制御装置１２のオン制御中の動作について説明する。なお、実施形態３では、モータ制御装置１０への制御電力だけが供給されず、変速機制御装置１２へは制御電力が供給される場合について述べる。したがって、モータ制御装置１０がインバータ２０を制御できないものの、変速機制御装置１２は動作できる。これは、例えば、制御系電源Ｐ２からモータ制御装置１０への配線が断たれる故障が該当する。

〈ステップＳＴ３１〉
まず、変速機制御装置１２は、異常制御部５０がオン制御を実施中か否かを判断する。オン制御中は、インバータ２０における３つのハイサイドスイッチング素子Ｓ１，Ｓ２，Ｓ３、または、３つのローサイドスイッチング素子Ｓ４，Ｓ５，Ｓ６のいずれか一方が同時にオン状態となっている。

オン制御の一例である実施形態１、２の三相短絡制御では、ハードウェアの動作により、制御電力が遮断状態になると同時に、モータＭ１が発生した回生電力を用いて３つのハイサイドスイッチング素子Ｓ１，Ｓ２，Ｓ３が同時にオン状態に制御される。三相短絡制御のための回生電力は、ブートストラップキャパシタ４１ｕ，４１ｖ，４１ｗに蓄積されている。

この例では、変速機制御装置１２は、通信線Ｃ２を介して、ハイサイドスイッチング素子Ｓ１，Ｓ２，Ｓ３の駆動信号を監視し、駆動信号が３つともハイレベルである場合、三相短絡制御中と判断してもよい。また、インバータ２０にハイサイドスイッチング素子Ｓ１，Ｓ２，Ｓ３の駆動信号が３つともハイレベルであることを示す論理信号を出力する論理回路を組み込み、通信線Ｃ２を介して、論理信号を参照することにより、三相短絡制御中か否かを判断してもよい。この例では、変速機制御装置１２は、ハイサイドスイッチング素子Ｓ１，Ｓ２，Ｓ３の駆動信号または論理信号を参照するので、三相短絡制御中か否かの判断の確実性が高まる。

また、モータ制御装置１０から通信線Ｃ１を介して得られる死活監視用の信号が途絶えることで、制御電力が遮断状態になったと推定し、三相短絡制御中と判断してもよい。この例では、変速機制御装置１２は、車載ネットワークで一般的に用いられる信号を活用することにより、追加的な構成を用いることなく、三相短絡制御中か否かを判断できる。

なお、三相短絡制御の例には限られず、３つのローサイドスイッチング素子Ｓ４，Ｓ５，Ｓ６を同時にオン状態とする制御もオン制御に含まれる。３つのローサイドスイッチング素子Ｓ４，Ｓ５，Ｓ６に対するオン制御は、三相短絡制御と同様、通信線Ｃ２を介したローサイドスイッチング素子Ｓ４，Ｓ５，Ｓ６の制御信号または論理信号の監視、もしくは通信線Ｃ１を介して得られる死活監視用の信号の途絶により判断される。

〈ステップＳＴ３２〉
オン制御中と判断されると、変速機制御装置１２は、モータＭ１の回転数ｒを、モータＭ１から供給されるモータ回転数信号Ｒによって検出する。

〈ステップＳＴ３３〉
モータ回転数ｒが回転数閾値ｒ１より大きい場合、回転数の低下によってブレーキトルクが生じる可能性が小さいため、現在のギアを維持する。

〈ステップＳＴ３４〉
モータ回転数ｒが回転数閾値ｒ１以下でかつギアがローギアである場合、車速が十分に低いことからブレーキトルクが生じてもその影響は小さいため、ローギアを維持する。

〈ステップＳＴ３５〉
モータ回転数ｒが回転数閾値ｒ１以下でかつギアがローギア以外である場合、ギアを１段下げる。変速機Ｔ１が、無段変速機であれば、モータ回転数ｒが回転数閾値ｒ１になるように無段変速制御する。これにより、モータの回転数ｒが回転数閾値ｒ１未満に下がることを回避し、モータの回転数の低下によるブレーキトルクの増大およびそれによるエンストの可能性を低減できる。

例えば、車両がトップ（５ｔｈ）ギアにて走行中に制御電圧の遮断状態が検知されオン制御中となった場合を例に挙げて説明すると、図１４に示すように、車速の低下に伴ってモータＭ１の回転数ｒが低下し、回転数ｒが回転数閾値ｒ１に達するたびに、トップ（５ｔｈ）ギアからローギア側へ１段ずつシフトダウンが行われる。これにより、ローギア以外のギアでは、モータＭ１の回転数ｒが回転数閾値ｒ１未満に下がることがないので、モータＭ１の回転数の低下によるブレーキトルクの増大およびそれによるエンストの可能性が低減される。

〔実施形態３による効果〕
以上のように、変速機制御装置１２は、オン制御が実施されていると判断すると、モータＭ１の回転数ｒが回転数閾値ｒ１以上となるように変速機Ｔ１の変速比を制御するので、モータの回転数の低下によるブレーキトルクの増大およびそれによるエンストが起きにくくなる。これにより、オン制御が実施されるような異常が発生した際に、例えば、リンプホームモードでのスムーズな走行を提供することができる。

（実施形態４）
実施形態４によるオン制御時における変速機制御装置１２の動作について説明する。

図１５は、実施形態４によるオン制御時における変速機制御装置１２の動作を例示している。実施形態４による動作は、実施形態３による動作に、モータＭ１の過回転を抑制するためのステップＳＴ４１〜ＳＴ４４の動作を追加して構成される。

なお、ハイサイド短絡制御中にモータＭ１が過回転になると、モータＭ１の回転に伴いコイルに流れる電流が増大し、モータＭ１の永久磁石が減磁されてしまう可能性がある。そのため、実施形態４では、モータＭ１の過回転を抑制する動作が行われる。ただし、変速機Ｔ１が、例えばローギアやセカンドギアのように低い変速段であれば、モータＭ１に接続されたエンジンＥ１がエンジンブレーキを発生するため、モータＭ１の回転数ｒの増大が抑制される。したがって、実施形態４の動作は、車両がサードギア以上の変速段（１段分のシフトダウンを行ってもエンジンブレーキがあまり得られない変速段）で高速走行中にハイサイド短絡制御が実施され、さらに下り坂に差し掛かるなどしてモータＭ１の回転数ｒが増加する場合に行われる。

モータＭ１の過回転を抑制するための動作は、ステップＳＴ３３で、モータ回転数ｒが回転数閾値ｒ１より大きいと判断された場合に、次のように実行される。

〈ステップＳＴ４１〉
モータ回転数ｒが、回転数閾値ｒ１より大きい第２回転数閾値である回転数閾値ｒ２未満の場合、モータＭ１が過回転となる可能性が小さいため、現在のギアを維持する。なお、回転数閾値ｒ２は、モータＭ１の永久磁石が減磁されてしまう可能性がある電流がコイルに流れる際のモータＭ１の回転数ｒから予め決定される。

〈ステップＳＴ４２〉
モータ回転数ｒが回転数閾値ｒ２以上で、かつギアがトップ（５ｔｈ）ギアであれば、トップギアを維持する。

〈ステップＳＴ４３〉
モータ回転数ｒが回転数閾値ｒ２以上で、かつ、ギアがサード（３ｒｄ）ギアまたはフォース（４ｔｈ）ギアであれば、ギアを１段上げる（ステップＳＴ４４）。これにより、モータＭ１の回転数ｒが回転数閾値ｒ２以下となるので、モータＭ１の過回転が起きにくくなる。

一方、モータ回転数ｒが回転数閾値ｒ２以上で、かつ、ギアがサード（３ｒｄ）ギアまたはフォース（４ｔｈ）ギアでなければ（ステップＳＴ４３でＮｏ）、ギアはロー（Ｌｏ）ギアまたはセカンド（２ｎｄ）ギアであるので、十分にエンジンブレーキが得られ、それによりモータＭ１の回転数ｒの増加を抑制できるので、現在のギアを維持する。

例えば、実施形態３による制御動作に従ってサード（３ｒｄ）ギアへシフトダウンした状態で車両が下り坂にさしかかった場合を例に挙げて説明すると、図１６に示すように、車速の増加に伴ってモータＭ１の回転数ｒが上昇し、回転数ｒが回転数閾値ｒ２に達するたびに、サード（３ｒｄ）ギアからトップ（５ｔｈ）ギアへ１段ずつシフトアップが行われる。これにより、サード（３ｒｄ）ギアおよびフォース（４ｔｈ）ギアでは、モータＭ１の回転数ｒが回転数閾値ｒ２以下となるので、モータＭ１の過回転が起きにくくなる。

なお、実施形態４では、変速段がサード（３ｒｄ）ギア以上であれば、ギアを１段上げる（シフトアップする）動作について説明したが、この例には限られない。すなわち、シフトダウンを行っても十分にエンジンブレーキが得られず、かつ、過回転によるモータＭ１の永久磁石が減磁する可能性のある変速段を求めておき、その変速段以上ならシフトアップする動作を行うようにすればよい。同様に、変速機Ｔ１が無段変速機であれば、十分にエンジンブレーキが得られず、かつ、過回転によるモータＭ１の永久磁石が減磁する可能性のある変速比を求めておき、その変速比以上ならモータＭ１の回転数ｒが回転数閾値ｒ２になるように変速比を制御すればよい。

また、実施形態３、４の説明では、変速機制御装置１２をエンジン制御装置１１とは別体の構成要素として説明したが、この例には限られない。例えば、変速機制御装置１２がエンジン制御装置１１に内蔵され、エンジン制御装置１１が変速機制御を行っても構わない。

（その他の実施形態）
以上、一つまたは複数の態様に係るモータ制御装置および車両駆動装置について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれてもよい。

この開示は、モータ制御装置および車両駆動装置に有用である。

１ 電気車両
２ 駆動輪
３ 動力伝達機構
Ｐ１ 直流電源
Ｍ１ モータ
Ｅ１ エンジン
Ｔ１ 変速機
Ｃ１、Ｃ２ 通信線
Ｒ モータ回転数信号
ＬＰ 電源線
ＬＧ 接地線
１０ モータ制御装置
１１ エンジン制御装置
１２ 変速機制御装置
２０ インバータ
Ｓ１〜Ｓ３ ハイサイドスイッチング素子
Ｓ４〜Ｓ６ ローサイドスイッチング素子
２１ 平滑キャパシタ
３１ｕ〜３１ｗ ハイサイド駆動回路
３２ｕ〜３２ｗ ローサイド駆動回路
３３ スイッチング制御部
４０ ブートストラップ回路
４１ｕ〜４１ｗ ブートストラップキャパシタ
４２ｕ〜４２ｗ ブートストラップダイオード
４５ｕ〜４５ｗ 充電線
４６ｕ〜４６ｗ 充電抵抗
４７ｕ〜４７ｗ 充電ダイオード
５０ 異常制御部
５１ 状態検知回路
５１ｕ〜５１ｗ 状態検知回路
５２ 異常制御回路
５２ｕ〜５２ｗ 異常制御回路

Claims (13)

1. 直流電源の電力により三相交流式のモータを制御するモータ制御装置であって、
   前記直流電源の正極に接続される電源線と前記モータの３つの端子にそれぞれ接続される３つの出力線との間にそれぞれ接続される３つのハイサイドスイッチング素子と、該３つの出力線と該直流電源の負極に接続される接地線との間にそれぞれ接続される３つのローサイドスイッチング素子とを有するインバータと、
   前記３つのハイサイドスイッチング素子、および、前記３つのローサイドスイッチング素子を制御する制御電力が遮断状態になると、前記モータが発生する回生電力に基づいて、前記３つのハイサイドスイッチング素子、または、前記３つのローサイドスイッチング素子を同時にオンオフ制御する異常制御部と、
   前記制御電力により動作するように構成され、前記３つのハイサイドスイッチング素子のオンオフをそれぞれ制御する３つのハイサイド駆動回路と、
   前記３つのハイサイドスイッチング素子を駆動するための電力をそれぞれ蓄積するように構成された３つのブートストラップキャパシタを有し、該３つのハイサイドスイッチング素子のオンオフに応じて該３つのブートストラップキャパシタを充電するブートストラップ回路と、を備え、
   前記異常制御部は、前記回生電力に基づいて、前記３つのブートストラップキャパシタのうち少なくとも１つに充電された電力により動作するように構成され、前記制御電力が遮断状態になると、前記３つのハイサイド駆動回路を制御して前記３つのハイサイドスイッチング素子のオンオフを制御する、
   モータ制御装置。
2. 前記制御電力により動作するように構成され、前記３つのローサイドスイッチング素子のオンオフをそれぞれ制御する３つのローサイド駆動回路を備え、
   前記３つのローサイドスイッチング素子および前記３つのローサイド駆動回路は、該３つのローサイド駆動回路に供給される前記制御電力が遮断状態になると該３つのローサイドスイッチング素子がオフ状態となるように構成されている
   請求項１に記載のモータ制御装置。
3. 前記異常制御部は、前記制御電力が遮断状態になると、前記３つのハイサイドスイッチング素子がオン状態となるように前記３つのハイサイド駆動回路を制御する、
   請求項２に記載のモータ制御装置。
4. 前記ブートストラップ回路は、前記３つのブートストラップキャパシタの一端と前記電源線とをそれぞれ接続する３つの充電線を有し、
   前記３つのブートストラップキャパシタの他端は、前記３つの出力線にそれぞれ接続され、
   前記異常制御部は、前記制御電力が遮断状態である場合に、前記３つのブートストラップキャパシタのうち該異常制御部の動作に用いられる電力を蓄積するブートストラップキャパシタの端子間電圧が第１電圧閾値を下回ると、前記３つのハイサイドスイッチング素子がオフ状態となるように前記３つのハイサイド駆動回路を制御する、
   請求項３に記載のモータ制御装置。
5. 前記異常制御部は、前記制御電力が遮断状態である場合に、前記３つのブートストラップキャパシタのうち該異常制御部の動作に用いられる電力を蓄積するブートストラップキャパシタの端子間電圧が第１電圧閾値よりも高い第２電圧閾値を上回ると、前記３つのハイサイドスイッチング素子がオン状態となるように前記３つのハイサイド駆動回路を制御する、
   請求項４に記載のモータ制御装置。
6. 前記異常制御部は、前記制御電力が遮断状態になると、前記３つのローサイド駆動回路にオフ信号を供給するように構成され、
   前記３つのローサイドスイッチング素子および前記３つのローサイド駆動回路は、該３つのローサイド駆動回路に前記オフ信号が供給されると該３つのローサイドスイッチング素子がオフ状態となるように構成されている、
   請求項２〜５のいずれか１項に記載のモータ制御装置。
7. 前記異常制御部は、前記３つのハイサイド駆動回路にそれぞれ対応する３つの異常制御回路を有し、
   前記３つの異常制御回路の各々は、前記３つのブートストラップキャパシタのうち該異常制御回路に対応するブートストラップキャパシタに充電された電力により動作するように構成され、前記制御電力が遮断状態になると、前記３つのハイサイドスイッチング素子のうち該異常制御回路に対応するハイサイドスイッチング素子がオン状態となるように前記３つのハイサイド駆動回路のうち該異常制御回路に対応するハイサイド駆動回路を制御する、
   請求項２に記載のモータ制御装置。
8. 前記ブートストラップ回路は、前記３つのブートストラップキャパシタの一端と前記電源線とをそれぞれ接続する３つの充電線を有し、
   前記３つのブートストラップキャパシタの他端は、前記３つの出力線にそれぞれ接続され、
   前記３つの異常制御回路の各々は、前記制御電力が遮断状態である場合に、前記３つのブートストラップキャパシタのうち該異常制御回路に対応するブートストラップキャパシタの端子間電圧が第１電圧閾値を下回ると、前記３つのハイサイドスイッチング素子のうち該異常制御回路に対応するハイサイドスイッチング素子がオフ状態となるように前記３つのハイサイド駆動回路のうち該異常制御回路に対応するハイサイド駆動回路を制御する、
   請求項７に記載のモータ制御装置。
9. 前記３つの異常制御回路の各々は、前記制御電力が遮断状態である場合に、前記３つのブートストラップキャパシタのうち該異常制御回路に対応するブートストラップキャパシタの端子間電圧が前記第１電圧閾値よりも高い第２電圧閾値を上回ると、前記３つのハイサイドスイッチング素子のうち該異常制御回路に対応するハイサイドスイッチング素子がオン状態となるように前記３つのハイサイド駆動回路のうち該異常制御回路に対応するハイサイド駆動回路を制御する、
   請求項８に記載のモータ制御装置。
10. 前記３つの異常制御回路の各々は、前記制御電力が遮断状態になると、前記３つのローサイド駆動回路のうち該異常制御回路に対応するローサイド駆動回路にオフ信号を供給するように構成され、
    前記３つのローサイドスイッチング素子および前記３つのローサイド駆動回路は、該３つのローサイド駆動回路に前記オフ信号が供給されると該３つのローサイドスイッチング素子がオフ状態となるように構成されている、
    請求項７〜９のいずれか１項に記載のモータ制御装置。
11. 前記３つの異常制御回路の各々は、前記３つのハイサイド駆動回路のうち該異常制御回路に対応するハイサイド駆動回路とともに単一の半導体チップに集積されている、
    請求項７〜１０のいずれか１項に記載のモータ制御装置。
12. 前記ブートストラップ回路は、前記３つの充電線にそれぞれ設けられた３つの充電抵抗を有している
    請求項４、５、８および９のいずれか１項に記載のモータ制御装置。
13. 前記ブートストラップ回路は、前記３つの充電線にそれぞれ設けられた３つの充電ダイオードを有し、
    前記３つの充電ダイオードの各々は、前記電源線から前記３つのブートストラップキャパシタのうち該充電ダイオードに対応するブートストラップキャパシタの一端へ向かう方向が順方向となるように構成されている、
    請求項４、５、８、９および１２のいずれか１項に記載のモータ制御装置。

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