JP6966361B2 - 電圧低下検知システム - Google Patents
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Description
以下、本発明の第1実施形態に係る電圧低下検知システムについて、図1〜図4を参照し、説明する。
図1は、本発明の第1実施形態に係る電圧低下検知システム1の全体構成を示す図である。電圧低下検知システム1は、第1の主電源13のOFF時に、第1の揮発性メモリ14をバックアップするバッテリ12の電圧の低下を検知するシステムであり、主として、CPU11と、電圧低下検知用のダミーの第2の揮発性メモリ17と、バッテリ12から第2の揮発性メモリ17に供給される電力の電圧を降圧する降圧回路20とを備える。
なお、以下では、第1の揮発性メモリ14を「実使用メモリ」と呼称することがある。また、第2の揮発性メモリ17を「検出用メモリ」と呼称することがある。
また、第1の揮発性メモリ14及び第2の揮発性メモリ17は、典型的にはSRAMであるが、これには限定されない。
図3は、バッテリ12から第1の揮発性メモリ14(実使用メモリ)及び第2の揮発性メモリ17(検出用メモリ)に印加する電圧の時間経過に伴う変遷を示す。第1の揮発性メモリ14(実使用メモリ)及び第2の揮発性メモリ17(検出用メモリ)に印加される電圧は、時間の経過と共に、S字カーブを描きながら低下していく。より詳細には、電圧の印加が始まってから短期間に、電圧が急激に低下した後、電圧は長期的に緩やかに低下し、その後、電圧は再度急激に低下する。ここで、降圧回路20が存在するため、第2の揮発性メモリ17(検出用メモリ)に印加される電圧は、第1の揮発性メモリ14(実使用メモリ)に印加される電圧よりも低くなるが、その分、第1の揮発性メモリ14(実使用メモリ)に印加される電圧よりも早く、図3の時刻T1において、最低データ保持電圧を下回る。その結果、時刻T1において、第2の揮発性メモリ17(検出用メモリ)に書き込まれたデータが破損する。その後、バッテリ保証期間である時刻T2(>T1)において、第1の揮発性メモリ14(実使用メモリ)に印加される電圧が最低データ保持電圧を下回り、第1の揮発性メモリ14(実使用メモリ)に書き込まれたデータが破損する。データ破損検知部112は、時刻T2よりも早い時刻T1において、第2の揮発性メモリ17(検出用メモリ)に書き込まれたデータの破損を検知することにより、第1の揮発性メモリ14(実使用メモリ)に書き込まれたデータが破損するよりも前に、バッテリ12から第1の揮発性メモリ14(実使用メモリ)及び第2の揮発性メモリ17(検出用メモリ)に印加される電圧の低下、延いては、バッテリ12の劣化を検知することが可能となる。
図4は、電圧低下検知システム1の動作を示すフローチャートである。
ステップS1において、第1の主電源13及び第2の主電源18のON時に、データ書き込み部111は、第2の揮発性メモリ17(検出用メモリ)に全て0のデータ又は全て1のデータを書き込む。
第1実施形態に係る電圧低下検知システム1は、主電源のON時に第2の揮発性メモリ17にデータを書き込んだ後、主電源のOFFの期間にバッテリ12から第2の揮発性メモリ17に電力を供給してから、再度の主電源のON時に第2の揮発性メモリ17に書き込まれたデータの破損を検知し、データの破損の検知をトリガとして、バッテリ12の電圧低下を検知する。
これにより、主電源のOFF時におけるバックアップ用のバッテリの電圧の低下を正確に検出することが可能となる。
これにより、第1の揮発性メモリ14に書き込まれたデータが破損するよりも前に、バッテリ12の電圧の低下を検知することが可能となる。
これにより、電圧低下検知システム1のユーザは、バッテリ12の劣化を容易に把握することが可能となる。
以下、本発明の第2実施形態に係る電圧低下検知システムについて、図5〜図6を参照し、説明する。
図5は、本発明の第2実施形態に係る電圧低下検知システム1Aの全体構成を示す図である。なお、以下では説明の簡略化のため、電圧低下検知システム1Aが備える構成要素のうち、電圧低下検知システム1が備える構成要素と同一の構成要素については、同一の符号を用いると共にその説明を省略し、主として、電圧低下検知システム1Aが第1実施形態に係る電圧低下検知システム1と異なる点について説明する。
なお、CPU11が実現する各機能ブロックは、第1実施形態と同一であるため、その説明を省略する。
図6は、バッテリ12から第1の揮発性メモリ14(実使用メモリ)及び第2の揮発性メモリ17A(検出用メモリ)に印加する電圧の時間経過に伴う変遷を示す。実使用メモリ及び検出用メモリに印加される電圧は、時間経過と共に、S字カーブを描きながら低下していく。第2実施形態に係る電圧低下検知システム1Aにおいては、降圧回路20が存在しないため、バッテリ12から第2の揮発性メモリ17A(検出用メモリ)に印加する電圧は、バッテリ12から第1の揮発性メモリ14(実使用メモリ)に印加する電圧と同一になる。このため、第1の揮発性メモリ14(実使用メモリ)と第2の揮発性メモリ17A(検出用メモリ)とで、同一のS字カーブを描く。
図7は、電圧低下検知システム1Aの動作を示すフローチャートである。
ステップS11において、第1の主電源13及び第2の主電源18のON時に、データ書き込み部111は、第2の揮発性メモリ17A(検出用メモリ)に全て0又は全て1のデータを書き込む。
第2実施形態に係る電圧低下検知システム1Aは、第1実施形態に係る電圧低下検知システム1と異なり、第1の揮発性メモリ14とは最低データ保持電圧の異なる第2の揮発性メモリ17Aを備える代わりに、降圧回路20を備えない。
これにより、第1実施形態に比較して簡便な回路で、第1の揮発性メモリ14に書き込まれたデータが破損するよりも前に、バッテリ12の電圧の低下を検知することが可能となる。
11 CPU
12 バッテリ
13 18 主電源
14 第1の揮発性メモリ
17 17A 第2の揮発性メモリ
15 RTC回路
16 19 切り替え回路
20 降圧回路
21 バス
Claims (2)
- 主電源のOFF時に第1の揮発性メモリに電力を供給するバッテリの電圧の低下を検知する電圧低下検知システムであって、
前記バッテリに対し、前記第1の揮発性メモリと並列に接続される第2の揮発性メモリと、
前記バッテリと前記第1の揮発性メモリとの間に設けられ、前記第1の揮発性メモリに供給される電力の供給源をバッテリと主電源との間で切り替える第1の切り替え回路と、
前記バッテリと前記第2の揮発性メモリとの間に設けられ、前記第2の揮発性メモリに供給される電力の供給源を前記バッテリと主電源との間で切り替える第2の切り替え回路と、
主電源のON時に、前記第2の揮発性メモリにデータを書き込むデータ書き込み部と、
主電源のOFF時に、前記バッテリから前記第1の揮発性メモリ及び前記第2の揮発性メモリに同一の電圧で電力を供給した後、主電源のON時に前記第2の揮発性メモリに書き込まれたデータの破損を検知するデータ破損検知部と、
主電源のON時に、前記データの破損の検知に基づいて前記バッテリの電圧の低下を検知する電圧低下検知部と、を備え、
前記第2の揮発性メモリの最低データ保持電圧が、前記第1の揮発性メモリの最低データ保持電圧よりも高く、
前記第1の揮発性メモリと前記第2の揮発性メモリとに対して、前記バッテリから印加される電圧の時間経過に伴う変遷が同一である、電圧低下検知システム。 - 前記バッテリの電圧の低下が検知された際に警報を発報する警報部を更に備える、請求項1に記載の電圧低下検知システム。
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