JP6956034B2 - スイッチング制御回路 - Google Patents

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Description

本発明の実施形態は、スイッチング制御回路に関する。
大型のモータを駆動するには、耐圧の大きいＭＯＳＦＥＴを備えた駆動回路が必要になる。この種の駆動回路の電源電圧は数百〜１ｋＶ程度であるが、ＭＯＳＦＥＴのゲート電圧は１０Ｖ程度である。ＭＯＳＦＥＴは、ターンオン／オフのドレイン電圧もしくは電流の遷移時間が短いほど損失が小さくなるが、ノイズは増えてしまう。
この種の駆動回路において、ＭＯＳＦＥＴのドレイン電圧やドレイン電流の微分値を一定に制御したいという要求がある。微分値を一定に制御することで、ノイズと損失をチューニングできるためである。
微分値を一定に制御するには、例えば、ＭＯＳＦＥＴのゲート信号を調整することが考えられるが、ゲート信号を生成する駆動回路にて信号遅延が発生するため、この信号遅延の影響により、微分値を想定した通りには制御できないおそれがある。
米国特許第９１８４７４４号
本発明の一実施形態は、ゲート信号の信号遅延の影響を受けることなく、スイッチング素子の制御対象信号と目標信号との差分を最小化することができるスイッチング制御回路を提供するものである。
本実施形態によれば、負荷を駆動するスイッチング素子の制御対象信号と、前記制御対象信号の目標信号と、の差分を検出する差分検出部と、
前記スイッチング素子のゲート信号を調整するタイミングを掃引することにより、前記差分が最小になる前記タイミングを検索するゲート調整部と、を備える、スイッチング制御回路が提供される。
スイッチング制御回路の概略構成を示すブロック図。 ローサイド側ＭＯＳＦＥＴがターンオンする際のドレイン−ソース間電圧波形、（ｂ）はドレイン−ソース間電圧の１階微分値波形、（ｃ）はドレイン−ソース間電圧の２階微分値波形を示す図。 （ａ）〜（ｄ）は図１のスイッチング制御回路内の各部の信号波形を示す図。 （ａ）〜（ｆ）は異なる遅延量での一階微分値ｄＶds／ｄｔのシミュレーション波形を示す図。 （ａ）〜（ｃ）は出力電圧Ｖdacの電圧振幅を掃引させたときの一階微分値ｄＶds／ｄｔの波形変化を示す図。 第１の実施形態によるスイッチング制御回路の処理動作を示すフローチャート。 駆動回路の出荷後に図６の処理動作を行うことを想定したスイッチング制御回路の概略構成を示すブロック図。 電源電圧に応じて調整信号の付加タイミングと電圧振幅とを最適化するスイッチング制御回路の概略構成を示すブロック図。 環境条件が予め定めた許容範囲から外れたときに、調整信号の付加タイミングと信号振幅の検索を行うスイッチング制御回路のブロック図。 ローサイド側ＭＯＳＦＥＴのドレイン電流を検出可能な駆動回路の一例を示すブロック図。
以下、図面を参照して実施の形態について説明する。なお、本件明細書と添付図面においては、理解のしやすさと図示の便宜上、一部の構成部分を省略、変更または簡易化して説明および図示しているが、同様の機能を期待し得る程度の技術内容も、本実施の形態に含めて解釈することとする。
図１はスイッチング制御回路１の概略構成を示すブロック図である。図１のスイッチング制御回路１は、差分検出部２と、ゲート調整部３とを備えている。
図１のスイッチング制御回路１は、例えば、ハイサイド側ＭＯＳＦＥＴ４とローサイド側ＭＯＳＦＥＴ５とを備える駆動回路６の一部を構成している。この駆動回路６は、モータ等の負荷７を駆動するものである。ハイサイド側ＭＯＳＦＥＴ４とローサイド側ＭＯＳＦＥＴ５は、電源電圧と接地電圧との間にカスコード接続されている。本明細書では、ハイサイド側ＭＯＳＦＥＴ４とローサイド側ＭＯＳＦＥＴ５を総称してスイッチング素子と呼ぶ。
ハイサイド側ＭＯＦＥＴのゲートにはハイサイドドライバ８が接続され、ローサイド側ＭＯＦＥＴのゲートにはローサイドドライバ９が接続されている。図１のスイッチング制御回路１は、例えばローサイドドライバ９に内蔵されている。
図１のスイッチング制御回路１内の差分検出部２は、ローサイド側ＭＯＳＦＥＴ５の制御対象信号と、この制御対象信号の目標信号と、の差分を検出する。ここで、制御対象信号とは、例えば、ローサイド側ＭＯＳＦＥＴ５のドレイン−ソース間電圧の１階微分値及び２階微分値の少なくとも一方である。図２（ａ）はローサイド側ＭＯＳＦＥＴ５がターンオンする際のドレイン−ソース間電圧波形、図２（ｂ）はドレイン−ソース間電圧の１階微分値波形、図２（ｃ）はドレイン−ソース間電圧の２階微分値波形を示している。差分検出部２は、図２（ｂ）に示す１階微分値と目標値との差分を検出するか、図２（ｃ）に示す２階微分値と目標値との差分を検出する。なお、差分検出部２は、Ｎ階微分値（Ｎは２以上の整数）と目標値との差分を検出してもよい。すなわち、差分検出部２は、１階微分値及びＮ階微分値の少なくとも一方と、目標値との差分を検出する。
この他、図１のスイッチング制御回路１は、Ａ／Ｄコンバータ（以下、ＡＤＣ）１０と、Ｄ／Ａコンバータ（以下、ＤＡＣ）１１と、アンプ１２と、を有する。
ＡＤＣ１０は、例えばローサイド側ＭＯＳＦＥＴ５のドレイン−ソース間電圧を検出して、デジタル信号に変換する。差分検出部２は、ローサイド側ＭＯＳＦＥＴ５のドレイン−ソース間電圧のデジタル信号を１階微分又は２階微分した値と、目標信号との差分を検出する。
ゲート調整部３は、ローサイド側ＭＯＳＦＥＴ５のゲート信号を調整するタイミングを掃引することにより、差分検出部２で検出される差分が最小になるタイミングを検索する。より具体的には、ゲート調整部３は、ローサイド側ＭＯＳＦＥＴ５のドレイン−ソース間電圧の１階微分値又は２階微分値の単位時間当たりの変化量が最大になるタイミングを検索する。
この他、図１のスイッチング制御回路１は、調整信号生成部１３を備えていてもよい。調整信号生成部１３は、スイッチング素子のゲート信号を調整する調整信号を生成する。調整信号は、差分検出部２で検出された差分に応じた信号である。ゲート調整部３は、スイッチング素子のゲート信号を調整するタイミングを掃引する期間内では、調整信号の信号波形を共通にした状態で、ゲート信号に調整信号を付加するタイミングを掃引する。ゲート調整部３は、差分が最小になるタイミングが検索された後、調整信号の信号レベルを掃引することにより、差分が最小になるときの調整信号の信号レベルを検索する。
ＤＡＣ１１は、ゲート信号に調整信号を付加して調整したゲート信号をアナログ信号に変換する。アンプ１２は、ＤＡＣ１１から出力されたアナログ信号を、ローサイド側ＭＯＳＦＥＴ５のゲートを駆動するのに必要な信号振幅にまで増幅する。ＤＡＣ１１とアンプ１２は、ゲート駆動部を構成している。
図１のスイッチング制御回路１は、記憶部１４を備えていてもよい。記憶部１４は、ゲート調整部３により検索された調整信号の付加タイミングと、調整信号の信号レベルとを記憶する。図１のゲート調整部３は、記憶部１４に記憶された調整信号の付加タイミングと、調整信号の信号レベルとに基づいて、ゲート信号を生成する。
図３は図１のスイッチング制御回路１内の各部の信号波形を示す図である。図３では、簡略化のために、ゲート信号を調整する調整信号と制御対象信号をともに矩形状のパルスとしているが、実際には、図２（ｂ）のような曲線波形となる。図３（ａ）はＤＡＣ１１の出力電圧Ｖdacの波形、図３（ｂ）はローサイド側ＭＯＳＦＥＴ５のゲート−ソース間電圧Ｖgsの波形、図３（ｃ）はローサイド側ＭＯＳＦＥＴ５のドレイン−ソース間電圧Ｖdsの波形、図３（ｄ）はローサイド側ＭＯＳＦＥＴ５のドレイン−ソース間電圧Ｖdsの一階微分値ｄＶds／ｄｔの波形を示している。
図３（ａ）に示すように、ゲート調整部３は、ゲート信号を調整する調整信号のタイミングを掃引するため、ＤＡＣ１１の出力電圧Ｖdacが一時的に低下するタイミングも掃引されることになる。図３（ｂ）に示すように、ゲート−ソース間電圧Ｖgsは、ＶＤＡＣ１１の電圧変化のタイミングよりも少し遅れて変化する。ＶＤＡＣ１１の電圧変化のタイミングが変化すると、それに同期して、少し遅れてＶdsのタイミングも変化する。
図３（ｄ）に示すように、ゲート−ソース間電圧Ｖgsの変化するタイミングが変化することにより、ドレイン−ソース間電圧Ｖdsの一階微分値ｄＶds／ｄｔが変化する。よって、ゲート−ソース間電圧Ｖgsの変化するタイミングが最適な場合には、一階微分値ｄＶds／ｄｔを目標値に一致させることができる。
図４はローサイド側ＭＯＳＦＥＴ５のドレイン−ソース間電圧Ｖdsの一階微分値ｄＶds／ｄｔのシミュレーション波形を示す図である。図３では、ローサイド側ＭＯＳＦＥＴ５がターンオンする場合の波形を模式的に示したが、図４では、ローサイド側ＭＯＳＦＥＴ５がターンオフする場合のシミュレーション波形を示している。よって、図４の波形の向きは図３の波形の向きとは逆になっている。図４（ａ）は遅延量＝１単位、図４（ｂ）は遅延量＝２単位、図４（ｃ）は遅延量＝３単位、図４（ｄ）は遅延量＝４単位、図４（ｅ）は遅延量＝５単位、及び図４（ｆ）は遅延量＝６単位の場合のシミュレーション波形を示している。ここで、「単位」とは、ＤＡＣ１１の出力電圧Ｖdacを一時的に低下させるタイミングのずれ量を示すシミュレーション上の単位基準時間である。
図４（ａ）〜図４（ｆ）の各図には、遅延量＝０の場合の一階微分値ｄＶds／ｄｔの波形（実線）と、各遅延量での一階微分値ｄＶds／ｄｔの波形（破線）とが示されている。遅延量が０から徐々に大きくなるにつれて、一階微分値ｄＶds／ｄｔが小さくなり、遅延量＝４単位のときに目標値に最も近くなる。遅延量が４単位を超えると、一階微分値ｄＶds／ｄｔが再び大きくなり、かつタイミングもずれる。
図３と図４に示すように、ＤＡＣ１１の出力電圧Ｖdacを一時的に低下させるタイミングを掃引することで、ローサイド側ＭＯＳＦＥＴ５のドレイン−ソース間電圧Ｖdsの一階微分値ｄＶds／ｄｔが目標値に最も近くなるタイミングを検索することができる。
ただし、図４（ｄ）の波形（破線）を見ればわかるように、単にＤＡＣ１１の出力電圧Ｖdacを一時的に低下させるタイミングを最適化しただけでは、一階微分値ｄＶds／ｄｔを目標値に一致させることはできない。
そこで、ＤＡＣ１１の出力電圧Ｖdacを一時的に低下させる最適なタイミングが検索された後に、ＤＡＣ１１の出力電圧Ｖdacの電圧振幅を掃引させて、一階微分値ｄＶds／ｄｔの振幅を変化させることにより、一階微分値ｄＶds／ｄｔが目標値に一致するときのＤＡＣ１１の出力電圧Ｖdacを検索する。
図５はＤＡＣ１１の出力電圧Ｖdacの電圧振幅を掃引させたときの一階微分値ｄＶds／ｄｔの波形変化を示す図である。図５（ａ）は図４（ｃ）の遅延量＝３単位での一階微分値ｄＶds／ｄｔの波形変化、図５（ｂ）は図４（ｄ）の遅延量＝４単位での一階微分値ｄＶds／ｄｔの波形変化、図５（ｃ）は図４（ｅ）の遅延量＝５単位での一階微分値ｄＶds／ｄｔの波形変化をそれぞれ示している。
図４（ｄ）の遅延量＝４単位の場合、ＤＡＣ１１の出力電圧Ｖdacの電圧振幅を掃引させることにより、一階微分値ｄＶds／ｄｔを目標値に一致させることができる。これに対して、図４（ｃ）の遅延量＝３単位や図４（ｅ）の遅延量＝５単位の場合、ＤＡＣ１１の出力電圧Ｖdacの電圧振幅を掃引させても、一階微分値ｄＶds／ｄｔを目標値に一致させることはできない。
図６は第１の実施形態によるスイッチング制御回路１の処理動作を示すフローチャートである。このフローチャートは、ローサイド側ＭＯＳＦＥＴ５のドレイン−ソース間電圧Ｖdsの一階微分値ｄＶds／ｄｔを目標値に近づける処理を行うものである。
まず、調整信号生成部１３は、ＤＡＣ１１の出力電圧Ｖdacを一時的に低下させるための調整信号を生成する（ステップＳ１）。この調整信号は、差分検出部２で検出された差分に応じた信号である。次に、ＤＡＣ１１の出力電圧Ｖdacを一時的に低下させる初期タイミングを設定し、この初期タイミングでＤＡＣ１１の出力電圧Ｖdacを上述した調整信号にて一時的に低下させたときのローサイド側ＭＯＳＦＥＴ５のドレイン−ソース間電圧Ｖdsを検出し、その一階微分値ｄＶds／ｄｔを算出する（ステップＳ２）。
次に、ＤＡＣ１１の出力電圧Ｖdacを上述した調整信号にて一時的に低下させるタイミングを掃引させて、各タイミングにて一階微分値ｄＶds／ｄｔを算出する（ステップＳ３）。ＤＡＣ１１の出力電圧Ｖdacを上述した調整信号にて一時的に低下させるタイミングを掃引させる過程で、一階微分値ｄＶds／ｄｔと目標値との差分が最小になったか否かを判定する（ステップＳ４）。上述したタイミングを掃引させると、一階微分値ｄＶds／ｄｔと目標値との差分は、徐々に小さくなり、最小値になった後に徐々に大きくなるため、差分の変化により最小値を特定することができる。ステップＳ４で、差分がまだ最小値でないと判定されると、ステップＳ３に戻る。
ステップＳ４で差分が最小値になったと判定されると、最小値になったときのタイミングを取得する（ステップＳ５）。次に、このタイミングで、上述した調整信号の電圧振幅を掃引させて、各電圧振幅にて一階微分値ｄＶds／ｄｔを算出する（ステップＳ６）。調整信号の電圧振幅を掃引させる過程で、一階微分値ｄＶds／ｄｔが目標値に一致したか否かを判定する（ステップＳ７）。一階微分値ｄＶds／ｄｔは、図５（ａ）〜図５（ｃ）に示すように、徐々に目標値に近づいていくため、一階微分値ｄＶds／ｄｔが目標値に一致したとき、すなわち差分＝０のときの一階微分値ｄＶds／ｄｔが得られなければ、ステップＳ６に戻り、一階微分値ｄＶds／ｄｔが目標値に一致すると、そのときの調整信号の電圧振幅を取得する（ステップＳ８）。ステップＳ９では、ステップＳ５で取得した調整信号のタイミングと、ステップＳ８で取得した調整信号の電圧振幅とをスイッチング制御回路１内の記憶部１４に記憶する（ステップＳ９）。これにより、スイッチング制御回路１は、記憶部１４から調整信号のタイミングと電圧振幅を読み出して、ＤＡＣ１１の出力電圧Ｖdacを調整信号にて調整する。
図６の処理動作は、駆動回路６の出荷時前の検査工程で行ってもよい。駆動回路６の出荷後における、ローサイド側ＭＯＳＦＥＴ５のターンオン時やターンオフ時に、記憶部１４に記憶された調整信号の付加タイミングと電圧振幅を読み出してゲート信号を生成すればよい。あるいは、図６の処理動作は、出荷後に定期的又は不定期に行ってもよい。
図７は駆動回路６の出荷後に図６の処理動作を行うことを想定したスイッチング制御回路１の概略構成を示すブロック図である。図７のスイッチング制御回路１は、図１の記憶部１４の一具体例としてＬＵＴ（Look Up Table）１５を備えており、この他に温度センサ１６を備えている。スイッチング制御回路１の周囲温度が変化すると、ローサイド側ＭＯＳＦＥＴ５やスイッチング制御回路１内の各部品の電気的特性が変化し、ゲート信号に付加する調整信号の最適な付加タイミングや電圧振幅が変化するおそれがある。そこで、図７のスイッチング制御回路１は、スイッチング制御回路１の周囲温度に応じて、調整信号の付加タイミングや電圧振幅を最適化するものである。
図７の温度センサ１６は、スイッチング制御回路１の周囲温度を計測する。ＬＵＴ１５は、複数の温度のそれぞれについて、調整信号の付加タイミングと電圧振幅とを記憶する。ＬＵＴ１５に情報を記憶するにあたって、スイッチング制御回路１の周囲温度を変化させて、各温度での調整信号の付加タイミングと電圧振幅の最適値をシミュレーションや実験により求めておき、その値をＬＵＴ１５に温度に対応づけて記憶しておく。よって、温度センサ１６にて周囲温度が計測されると、その温度での調整信号の付加タイミングと電圧振幅とをＬＵＴ１５から容易に取得できる。
図７は、スイッチング制御回路１の周囲温度に応じて、調整信号の付加タイミングと電圧振幅とを最適化する例を示したが、周囲の湿度や電波障害等の環境条件に応じて調整信号の付加タイミングと電圧振幅とを最適化してもよい。あるいは、駆動回路６の電源電圧に応じて、調整信号の付加タイミングと電圧振幅とを最適化してもよい。
図８は駆動回路６の電源電圧に応じて調整信号の付加タイミングと電圧振幅とを最適化するスイッチング制御回路１の概略構成を示すブロック図である。図８のスイッチング制御回路１は、図７の温度センサ１６の代わりに、ハイサイド側ＭＯＳＦＥＴ４とローサイド側ＭＯＳＦＥＴ５に供給される電源電圧の電圧レベルを検出する電圧センサ１７を備えている。ＬＵＴ１５は、複数の電圧レベルのそれぞれについて、調整信号の付加タイミングと電圧振幅とを記憶する。ＬＵＴ１５に情報を記憶するにあたって、駆動回路６の電源電圧を変化させて、各電圧レベルでの調整信号の付加タイミングと電圧振幅の最適値をシミュレーションや実験により求めておき、その値をＬＵＴ１５に電圧レベルに対応づけて記憶しておく。よって、電圧センサ１７にて電源電圧の電圧レベルが検出されると、その電圧レベルでの調整信号の付加タイミングと電圧振幅とをＬＵＴ１５から容易に取得できる。
図９は、温度等の環境条件等が予め定めた許容範囲から外れたときに、調整信号の付加タイミングと信号振幅の検索を行うようにしたスイッチング制御回路１のブロック図である。図９のスイッチング制御回路１は、図１の構成に加えて、許容範囲外検出部１８を備えている。許容範囲外検出部１８は、環境条件、前記スイッチング素子の電気特性、及び電源電圧の少なくとも一方が、予め定めた許容範囲から外れたことを検出する。ゲート調整部３は、許容範囲外検出部１８にて許容範囲から外れたことが検出されたときに、調整信号の付加タイミングと信号振幅を検索する。検索された調整信号の付加タイミングと信号振幅は記憶部１４に記憶されてもよい。
上述した図１〜図９では、ローサイド側ＭＯＳＦＥＴ５のドレイン−ソース間電圧の１階微分値又は２階微分値を目標値に一致させる制御を行う例を説明したが、ローサイド側ＭＯＳＦＥＴ５のドレイン電流又はソース電流の１階微分値又は２階微分値を目標値に一致させる制御を行ってもよい。
図１０はローサイド側ＭＯＳＦＥＴ５のドレイン電流を検出可能な駆動回路６の一例を示すブロック図である。ローサイド側ＭＯＳＦＥＴ５のソースと接地ノードの間にインダクタ１９が接続されている。インダクタ１９は、物理的なインダクタ素子ではなく、ローサイド側ＭＯＳＦＥＴ５のソースと接地ノードの間の配線による寄生インダクタである。ＡＤＣ１０には、ローサイド側ＭＯＳＦＥＴ５のソースと寄生インダクタ１９との接続ノードの電圧が入力される。インダクタ１９の両端電圧は、ソース電流の時間変化量にインダクタンスを乗じた電圧になる。よって、 ローサイド側ＭＯＳＦＥＴ５のソースと接地ノードの間に存在する寄生のインダクタ１９により、ローサイド側ＭＯＳＦＥＴ５のドレイン又はソース電流を電圧に変換することができ、スイッチング制御回路１の内部構成を図１〜図９と同様にすることができる。
このように、本実施形態では、ローサイド側ＭＯＳＦＥＴ５のターンオン時又はターンオフ時に、ローサイド側ＭＯＳＦＥＴ５のゲート信号を調整する調整信号を付加するタイミングを掃引させながら、ローサイド側ＭＯＳＦＥＴ５のドレイン−ソース間電圧の一階微分値又は二階微分値と目標値との差分が最小になるタイミングを検索する。そのタイミングが検索されると、調整信号の信号振幅を掃引させながら、ローサイド側ＭＯＳＦＥＴ５のドレイン−ソース間電圧の一階微分値又は二階微分値が目標値に一致するときの調整信号の信号振幅を検索する。これにより、ローサイド側ＭＯＳＦＥＴ５のターンオン時又はターンオフ時に、ローサイド側ＭＯＳＦＥＴ５のドレイン−ソース間電圧の一階微分値又は二階微分値を目標値に一致させることができる。
上述した実施形態では、駆動回路６内のローサイド側ＭＯＳＦＥＴ５のドレイン−ソース間電圧の一階微分値又は二階微分値を目標値に一致させる例を説明したが、図６と同様の処理動作を行うことで、ハイサイド側ＭＯＳＦＥＴ４のドレイン−ソース間電圧の一階微分値又は二階微分値を目標値に一致させることができる。
以上では、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ スイッチング制御回路、２ 差分検出部、３ ゲート調整部、４ ハイサイド側ＭＯＳＦＥＴ、５ ローサイド側ＭＯＳＦＥＴ、６ 駆動回路、７ 負荷、８ ハイサイドドライバ、９ ローサイドドライバ、１０ ＡＤＣ、１１ ＤＡＣ、１２ アンプ、１３ 調整信号生成部、１４ 記憶部、１５ ＬＵＴ、１６ 温度センサ、１７ 電圧センサ、１８ 許容範囲外検出部、１９ 寄生インダクタ

Claims (22)

  1. 負荷を駆動するスイッチング素子の制御対象信号と、前記制御対象信号の目標信号と、の差分を検出する差分検出部と、
    前記差分に基づいて、前記スイッチング素子のゲート信号を調整する複数のタイミングから第１のタイミングを決定するゲート調整部と、を備え、
    前記ゲート調整部は、前記制御対象信号の変化量が最大になるタイミングを前記第１のタイミングとして決定する、制御回路。
  2. 負荷を駆動するスイッチング素子の制御対象信号と、前記制御対象信号の目標信号と、の差分を検出する差分検出部と、
    前記差分に基づいて、前記スイッチング素子のゲート信号を調整する複数のタイミングから第１のタイミングを決定するゲート調整部と、を備え、
    前記制御対象信号は、前記スイッチング素子のドレイン−ソース間電圧又はドレイン電流の１階微分値及び２階微分値の少なくとも１つであり、
    前記目標信号は、所定の直流レベルの目標値であり、
    前記差分検出部は、前記１階微分値、前記２階微分値、及びＮ階（Ｎは３以上の整数）微分値の少なくとも１つと、前記目標値との差分を検出する、制御回路。
  3. 負荷を駆動するスイッチング素子の制御対象信号と、前記制御対象信号の目標信号と、の差分を検出する差分検出部と、
    前記差分に基づいて、前記スイッチング素子のゲート信号を調整する複数のタイミングから第１のタイミングを決定するゲート調整部と、を備え、
    前記ゲート調整部は、前記第１のタイミングが決定された後、前記ゲート信号の信号振幅を掃引することにより、前記第１のタイミングが前記制御対象信号と前記目標信号とが一致するか否かを判定する、制御回路。
  4. 負荷を駆動するスイッチング素子の制御対象信号と、前記制御対象信号の目標信号と、の差分を検出する差分検出部と、
    前記差分に基づいて、前記スイッチング素子のゲート信号を調整する複数のタイミングから第１のタイミングを決定するゲート調整部と、
    環境条件、前記スイッチング素子の電気特性、及び電源電圧の少なくとも一方が、予め定めた許容範囲から外れたことを検出する許容範囲外検出部と、を備え、
    前記ゲート調整部は、前記許容範囲から外れたことが検出されたときに、前記第１のタイミングを決定する、制御回路。
  5. 負荷を駆動するスイッチング素子の制御対象信号と、前記制御対象信号の目標信号と、の差分を検出する差分検出部と、
    前記差分に基づいて、前記スイッチング素子のゲート信号を調整する複数のタイミングから第１のタイミングを決定するゲート調整部と、
    前記ゲート調整部により決定された前記第１のタイミングを記憶する記憶部と、
    前記記憶部に記憶された前記タイミングに基づいて、前記スイッチング素子の前記ゲート信号を生成するゲート駆動部と、
    前記スイッチング素子の周囲の温度を計測する温度センサと、を備え、
    前記記憶部は、複数の温度のそれぞれについて、対応する前記第１のタイミングを記憶しており、
    前記ゲート駆動部は、前記温度センサで計測された温度に対応する前記第１のタイミングを前記記憶部から読み出して、読み出した前記第１のタイミングに基づいて、前記スイッチング素子の前記ゲート信号を生成する、制御回路。
  6. 負荷を駆動するスイッチング素子の制御対象信号と、前記制御対象信号の目標信号と、の差分を検出する差分検出部と、
    前記差分に基づいて、前記スイッチング素子のゲート信号を調整する複数のタイミングから第１のタイミングを決定するゲート調整部と、
    前記ゲート調整部により決定された前記第１のタイミングを記憶する記憶部と、
    前記記憶部に記憶された前記タイミングに基づいて、前記スイッチング素子の前記ゲート信号を生成するゲート駆動部と、
    前記スイッチング素子の電源電圧を検出する電圧センサと、を備え、
    前記記憶部は、複数の電圧のそれぞれについて、対応する前記第１のタイミングを記憶しており、
    前記ゲート駆動部は、前記電圧センサで検出された電圧に対応する前記第１のタイミングを前記記憶部から読み出して、読み出した前記第１のタイミングに基づいて、前記スイッチング素子の前記ゲート信号を生成する、制御回路。
  7. 前記差分検出部は、前記複数のタイミングにおける前記制御対象信号と前記目標信号の差分を検出し、
    前記ゲート調整部は前記差分に基づいて前記第１のタイミングを決定する、請求項１乃至６のいずれか一項に記載の制御回路。
  8. 前記ゲート調整部は、前記複数のタイミングのうち、前記差分が最小となるタイミングを前記第１のタイミングとして決定する、請求項２乃至６のいずれか一項に記載の制御回路。
  9. 前記差分検出部は、前記スイッチング素子がターンオン又はターンオフする際に前記差分を検出し、
    前記ゲート調整部は、前記スイッチング素子がターンオン又はターンオフする際に、前記複数のタイミングのうち、前記差分が最小となるタイミングを前記第１のタイミングとして決定する、請求項２乃至６のいずれか一項に記載の制御回路。
  10. 前記ゲート調整部は、前記制御対象信号の変化量が最大になるタイミングを前記第１のタイミングとして決定する、請求項２乃至６のいずれか一項に記載の制御回路。
  11. 前記制御対象信号は、前記スイッチング素子のドレイン−ソース間電圧又はドレイン電流の１階微分値及び２階微分値の少なくとも１つであり、
    前記目標信号は、所定の直流レベルの目標値であり、
    前記差分検出部は、前記１階微分値、前記２階微分値、及びＮ階（Ｎは３以上の整数）微分値の少なくとも１つと、前記目標値との差分を検出する、請求項１、３乃至６のいずれか一項に記載の制御回路。
  12. 前記制御対象信号は、前記スイッチング素子のドレイン電流の１階微分値及び２階微分値の少なくとも一方であり、
    前記スイッチング素子のドレイン電流が流れる経路上に接続される寄生インダクタと、
    前記寄生インダクタを流れる電流の時間変化に応じた電圧をデジタルの前記制御対象信号に変換するＡ／Ｄコンバータを備える、請求項２又は１１に記載の制御回路。
  13. 前記スイッチング素子のゲート信号を調整する調整信号を生成する調整信号生成部を備え、
    前記ゲート調整部は、前記第１のタイミングを決定する期間内に、前記調整信号の信号波形を共通にした状態で前記ゲート信号に前記調整信号を付加するタイミングを決定する、請求項１乃至１２のいずれか一項に記載の制御回路。
  14. 前記ゲート調整部は、前記第１のタイミングが決定された後、前記ゲート信号の信号振幅を掃引することにより、前記第１のタイミングが前記制御対象信号と前記目標信号とが一致するか否かを判定する、請求項１、２、４乃至６のいずれか一項に記載の制御回路。
  15. 環境条件、前記スイッチング素子の電気特性、及び電源電圧の少なくとも一方が、予め定めた許容範囲から外れたことを検出する許容範囲外検出部を備え、
    前記ゲート調整部は、前記許容範囲から外れたことが検出されたときに、前記第１のタイミングを決定する、請求項１乃至３、５、６及び１４のいずれか一項に記載の制御回路。
  16. 前記ゲート調整部により決定された前記第１のタイミングを記憶する記憶部と、
    前記記憶部に記憶された前記タイミングに基づいて、前記スイッチング素子の前記ゲート信号を生成するゲート駆動部と、を備える、請求項１乃至４、及び１５のいずれか一項に記載の制御回路。
  17. 前記スイッチング素子の周囲の温度を計測する温度センサを備え、
    前記記憶部は、複数の温度のそれぞれについて、対応する前記第１のタイミングを記憶しており、
    前記ゲート駆動部は、前記温度センサで計測された温度に対応する前記第１のタイミングを前記記憶部から読み出して、読み出した前記第１のタイミングに基づいて、前記スイッチング素子の前記ゲート信号を生成する、請求項５又は１６に記載の制御回路。
  18. 前記スイッチング素子の電源電圧を検出する電圧センサを備え、
    前記記憶部は、複数の電圧のそれぞれについて、対応する前記第１のタイミングを記憶しており、
    前記ゲート駆動部は、前記電圧センサで検出された電圧に対応する前記第１のタイミングを前記記憶部から読み出して、読み出した前記第１のタイミングに基づいて、前記スイッチング素子の前記ゲート信号を生成する、請求項６又は１６に記載の制御回路。
  19. 前記複数のタイミングは、複数の遅延量に対応し、
    前記第１のタイミングは、前記複数の遅延量から決定された第１の遅延量に対応する、請求項１乃至１８のいずれか一項に記載の制御回路。
  20. 負荷を駆動するスイッチング素子のゲート信号を調整する複数のタイミングから、前記スイッチング素子の制御対象信号の変化量が最大になる第１のタイミングを決定するゲート調整部、を備える、制御回路。
  21. （請求項１に対応する方法）
    負荷を駆動するスイッチング素子の制御対象信号と、前記制御対象信号の目標信号と、の差分を検出し、
    前記差分に基づいて、前記スイッチング素子のゲート信号を調整する複数のタイミングから第１のタイミングを決定し、
    前記制御対象信号の変化量が最大になるタイミングを前記第１のタイミングとして決定する、方法。
  22. 負荷を駆動するスイッチング素子のゲート信号を調整する複数のタイミングから、前記スイッチング素子の制御対象信号の変化量が最大になる第１のタイミングを決定する、方法。
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