JP6923767B1 - マルチステーション並行テスト方法、制御ステーション及びマルチステーション並行テストデバイス - Google Patents
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Abstract
Description
具体的に、大量のコンポーネントのテストにあたって、各テストステーションは、各コンポーネントのテスト結果データをサーバにアップロードし、サーバによって個別に記憶し、後期にデータ整合を行うようにしている。
制御ステーションと、
それぞれ前記制御ステーションと通信可能に接続され、異なるテストステーションが被テストコンポーネントの一部のパラメータをテストし、且つ前記パラメータを前記制御ステーションに提供する複数のテストステーションと、
前記制御ステーションと通信可能に接続され、各被テストコンポーネントを各テストステーションに順次に搬送して着座させるマニピュレータと、を含むマルチステーション並行テスト方法であって、
制御ステーションは、各テストステーションの隣接するテストステーションの前回のテスト結果に基づいて、対応するテストステーションのSOT信号を送信するようにマニピュレータを制御するステップAと、
制御ステーションは、受信した各SOT信号に基づき、各テストステーションの順番に対応して、SOT信号シーケンスを構築するステップBと、
制御ステーションは、前記SOT信号シーケンスを、前回の各テストステーションのテスト結果に基づいて生成されたSOT信号シーケンス予測値と比較し、マッチした場合、対応するテストステーションが被テストコンポーネントのテストを実行し、そうでない場合、各テストステーションにおける被テストコンポーネントを除去するようにマニピュレータを制御するステップCと、を含むマルチステーション並行テスト方法を提供する。
マニピュレータによって、被テストコンポーネントを第1のテストステーションに着座させた場合に、マニピュレータは、対応する当該第1のテストステーションのSOT信号を送信し、
マニピュレータよって、被テストコンポーネントを第N+1(N≧1)のテストステーションに着座させた場合に、当該被テストコンポーネントの第Nのテストステーションにおけるテスト結果が、予期に合致していれば、マニピュレータは、対応する当該第N+1のテストステーションのSOT信号を送信し予期に合致していないまたはテストが行われなかったのであれば、マニピュレータは、対応する第N+1のテストステーションのSOT信号を送信しないことを含むようにしてもよい。
ここで、「1」は、高レベルのSOT信号を表し、「0」は、低レベルでSOT信号がないことを表し、これによって高低レベルSOT信号シーケンスが構築される。
第1テストステーションに、新たな被テストコンポーネントが配置されれば、その最上位ビット値を「1」とし、新たな被テストコンポーネントが配置されなければ、その最上位ビット値を「0」とするSOT信号シーケンス予測値の最上位ビット値の生成ステップと、
その他の各ビット値を各テストステーションにその前の隣接するもののテスト結果に対応させ、前回のテスト結果にてテストに合格されたテストステーションに関して、その次の隣接するもののSOT信号予測値を「1」とし、合格しなかったテストステーションに関して、その次の隣接するもののSOT信号予測値を「0」とするSOT信号シーケンス予測値のその他の各ビット値の生成ステップとを含むようにしてもよい。
プロセッサーと、
プロセッサーによって実行されるマルチステーション並行テスト用のソフトウェアとを含む制御ステーションであって、
前記マルチステーション並行テスト用のソフトウェアは、
各テストステーションの隣接するテストステーションの前回のテスト結果に基づいて、対応するテストステーションのSOT信号を送信するようにマニピュレータを制御するステップAと、
受信した各SOT信号に基づき、各テストステーションの順番に対応して、SOT信号シーケンスを構築するステップBと、
前記SOT信号シーケンスを、生成されたSOT信号シーケンス予測値と比較し、マッチした場合、対応するテストステーションが被テストコンポーネントのテストを実行し、そうでない場合、各テストステーションにおける被テストコンポーネントを除去するようにマニピュレータを制御するステップであって、前記SOT信号シーケンス予測値は、前回の各テストステーションのテスト結果に基づき生成されたステップCとを実行するためのものである制御ステーションを提供する。
マニピュレータによって、被テストコンポーネントを第1のテストステーションに着座させた場合に、マニピュレータは、対応する当該第1のテストステーションのSOT信号を送信し、
マニピュレータによって、被テストコンポーネントを第N+1(N≧1)のテストステーションに着座させた場合に、当該被テストコンポーネントの第Nのテストステーションにおけるテスト結果が、予期に合致していれば、マニピュレータは、対応する当該第N+1のテストステーションのSOT信号を送信し、予期に合致していないまたはテストが行われなかったのであれば、マニピュレータは、対応する第N+1のテストステーションのSOT信号を送信しないことを含むようにしてもよい。
第1のテストステーションに、新たな被テストコンポーネントが配置されれば、その最上位ビット値を「1」とし、新たな被テストコンポーネントが配置されなければ、その最上位ビット値を「0」とするSOT信号シーケンス予測値の最上位ビット値の生成ステップと、
その他の各ビット値を各テストステーションにその前の隣接するもののテスト結果に対応させ、前回のテスト結果にてテストに合格されたテストステーションに関して、その次の隣接するもののSOT信号予測値を「1」とし、合格しなかったテストステーションに関して、その次の隣接するもののSOT信号予測値を「0」とするSOT信号シーケンス予測値のその他の各ビット値の生成ステップとを含むようにしてもよい。
図3に示されるように、本発明は、上記のマルチステーション並行テストデバイスと合わせて、下記のステップA〜Cが含まれるマルチステーション並行テスト方法をさらに提供する。
第1のテストステーションに、新たな被テストコンポーネントが配置されれば、その最上位ビット値を「1」とし、新たな被テストコンポーネントが配置されなければ、その最上位ビット値を、「0」とするSOT信号シーケンス予測値の最上位ビット値の生成ステップと、
その他の各ビット値を各テストステーションにその前の隣接するもののテスト結果に対応させ、前回のテスト結果にてテストに合格されたテストステーションに関して、その次の隣接するもののSOT信号予測値を「1」とし、合格しなかった場合、その次の隣接するもののSOT信号予測値を「0」とするSOT信号シーケンス予測値のその他の各ビット値の生成ステップとを含み、その中では、「1」が高レベルのSOT信号を表し、「0」が低レベルのSOT信号を表す。
EOT(End of Test)信号とは、PCは、テストステーションの今回のテスト結果を受信した後に、マニピュレータに送信する信号であって、今回のテストの終了を指示するための信号である。
SOT信号シーケンスとは、マニピュレータは、順番に並べられた4つのテストステーションに対応して、対応するコンポーネントを順次にそれぞれのテストステーションに着座させた後、マニピュレータからSOT送信規則(後述)に従ってSOT信号を順次に送信し、PCは、これによって受信したSOT信号に基づき構築された信号シーケンスである。
被テストコンポーネントがマニピュレータによって第1のテストステーションに着座される際に、マニピュレータは、第1テストステーションに対応するSOT信号をPCに送信する。
時系列A2に対応して説明すると、PCは、マニピュレータから送信された第2および第1のテストステーションのSOT信号を受信し、PCによって構築されたSOT信号シーケンスは、「1100」となる。
時系列A4に対応して説明すると、PCは、マニピュレータから送信された第4、第2および第1のテストステーションのSOT信号を受信し、PCによって構築されたSOT信号シーケンスは「1101」となる。
以下、ステップS01における本実施例の4個のテストステーションに対応するものを例として、ステップS02〜S05をさらに説明する。
マッチしなかった場合として、以下の2つの場合が含まれる。一つとして、被テストコンポーネントは、第Nのテストステーションでのテストに合格し、マニピュレータによって第N+1のテストステーションに配置される際に、上記マニピュレータは、第N+1のテストステーションのSOT信号をPCに送信すべきであり、PCは、マニピュレータから送信されたSOT信号を受信しなかった場合、SOT信号エラーメッセージを提示する。もう一つとして、被テストコンポーネントは、第Nのステーションでのテストに合格していない、又はテストが行われず、マニピュレータによって第N+1のテストステーションに配置される際に、マニピュレータは、第N+1のテストステーションのSOT信号をPCに送信すべきでなく、PCは、マニピュレータから送信されたSOT信号を受信した場合、SOT信号エラーメッセージを提示する。
以下、上記の各時系列の観点から、本発明を説明する。
そして、PCは、マニピュレータから送信された第1テストステーションのSOT信号を受信し、それに基づきSOT信号シーケンスとして、「1000」を構築し、A0時系列で生成されたSOT信号シーケンス予測値「1000」とマッチすると判定する。
図9に示されるように、PCは、マニピュレータから送信された各テストステーションに対応するSOT信号を順次に受信し、構築されたSOT信号シーケンス「1101」は、SOT信号シーケンス予測値「X100」とマッチしていなく(ここで、「X」は、「1」または「0」のいずれであってもよいことを意味する。これは、第1のテストステーションに対するコンポーネントの供給が途切れた状況が表れたからである)、PCのテスト用ソフトウェアインターフェースには、SOT信号エラーメッセージ(SOT error message)が提示された場合に、PCは、各テストステーションの被テストコンポーネントを回収ステーションに移すようにマニピュレータに指示し、被テストコンポーネントが除去された後、ステップS01に戻り、被テストコンポーネントの配置から新たなテストを行う。
本実施例は、被テストコンポーネントがテストボックスの近くにあると要求される場合に適用され、マルチステーション並行テストが行われる際の原理が、上述のマルチステーション並行テスト方法と一致するため、ここではその説明を省略する。
制御ステーション100とそれぞれに通信可能に接続され、被テストコンポーネントの一部のパラメータをテストし、当該一部のパラメータのテスト結果を制御ステーション100にアップロードする複数のテストハードウェア(テストステーションとも言う)210、220、230、240とを備え、
さらに、制御ステーション100と通信可能に接続され、被テストコンポーネントの出入及び各テストステーションでの切り替えを制御するためのマニピュレータ300を含んで、当該マニピュレータ300には、マニピュレータ上の被テストコンポーネントの着座状態を検出できるように、センサが取り付けられ、
制御ステーション100とマニピュレータ300との通信方式として、GPIB、TTLやRS232等が採用し得るマルチステーション並行テストデバイスを提供する。
なお、上記なものは、本発明の好ましい実施例に過ぎず、本発明を限定するものではなく、本発明の精神および原理の範囲内でなされた如何なる修正、同等の置換、改良なども、本発明の保護範囲に含まれるべきである。
Claims (15)
- 制御ステーションと、
それぞれ前記制御ステーションと通信可能に接続され、異なるテストステーションが被テストコンポーネントの一部のパラメータをテストし、前記パラメータを前記制御ステーションに提供する複数のテストステーションと、
前記制御ステーションと通信可能に接続され、各被テストコンポーネントを各テストステーションへ順次に搬送して着座させるマニピュレータと、を含むマルチステーション並行テスト方法であって、
制御ステーションは、各テストステーションの隣接するテストステーションの前回のテスト結果に基づいて、対応するテストステーションのSOT信号を送信するようにマニピュレータを制御するステップAと、
制御ステーションは、受信した各SOT信号に基づき、各テストステーションの順番に対応して、SOT信号シーケンスを構築するステップBと、
制御ステーションは、前記SOT信号シーケンスを、前回の各テストステーションのテスト結果に基づいて生成されたSOT信号シーケンス予測値と比較し、マッチした場合、対応するテストステーションが被テストコンポーネントのテストを実行し、そうでない場合、各テストステーションにおける被テストコンポーネントを除去するようにマニピュレータを制御するステップCと、を含むことを特徴とするマルチステーション並行テスト方法。 - 請求項1に記載のマルチステーション並行テスト方法であって、
前記ステップAは、
マニピュレータによって、被テストコンポーネントを第1のテストステーションに着座させた場合には、マニピュレータは、対応する当該第1のテストステーションのSOT信号を送信し、
マニピュレータよって、被テストコンポーネントを第N+1(N≧1)のテストステーションに着座させた場合には、当該被テストコンポーネントの第Nのテストステーションにおけるテスト結果が、予期に合致していれば、マニピュレータは、対応する当該第N+1のテストステーションのSOT信号を送信し、予期に合致していない、またはテストが行われなかったのであれば、マニピュレータは、対応する第N+1のテストステーションのSOT信号を送信しないことを含むことを特徴とするマルチステーション並行テスト方法。 - 請求項1に記載のマルチステーション並行テスト方法であって、
前記ステップBは、いずれかのテストステーションのSOT信号を受信したのであれば、当該テストステーションに対応する当該SOT信号シーケンスのビット値を、1とし、そうでない場合、0とすることを含むことを特徴とするマルチステーション並行テスト方法。 - 請求項3に記載のマルチステーション並行テスト方法であって、
ステップCに記載された、前記SOT信号シーケンス予測値は前回の各テストステーションのテスト結果に基づいて生成されたことには、
第1のテストステーションには、新たな被テストコンポーネントが配置されれば、その最上位ビット値を1とし、新たな被テストコンポーネントが配置されなければ、その最上位ビット値を0とするというSOT信号シーケンス予測値の最上位ビット値の生成ステップと、
その他の各ビット値を各テストステーションにその前の隣接するもののテスト結果に対応させ、前回のテスト結果にてテストに合格されたテストステーションに関して、その次の隣接するもののSOT信号予測値を1とし、合格しなかったテストステーションに関して、その次の隣接するもののSOT信号予測値を0とするSOT信号シーケンス予測値のその他の各ビット値の生成ステップと、を含むことを特徴とするマルチステーション並行テスト方法。 - 請求項1に記載のマルチステーション並行テスト方法であって、
さらに、ステップCに記載の対応するテストステーションが被テストコンポーネントのテストを実行した後に、前記制御ステーションは、被テストコンポーネントの異なるテストステーションでのテスト結果を保存し、被テストコンポーネントのテスト済みのテスト結果を当該被テストコンポーネントに対応づけて一括表示することを含むことを特徴とするマルチステーション並行テスト方法。 - 請求項1に記載のマルチステーション並行テスト方法であって、
さらに、ステップCに記載の、前記の被テストコンポーネントを除去することの後に、SOT信号エラーを提示し、エラー情報をエラーメッセージファイルに保存することを含むことを特徴とするマルチステーション並行テスト方法。 - 請求項1に記載のマルチステーション並行テスト方法であって、
前記マニピュレータは、被テストコンポーネントとの接触端において、マニピュレータ上の被テストコンポーネントの着座状態を検出するためのセンサが取り付けられることを特徴とするマルチステーション並行テスト方法。 - プロセッサーと、
プロセッサーによって実行されるマルチステーション並行テスト用のソフトウェアとを含む制御ステーションであって、
前記マルチステーション並行テスト用のソフトウェアは、
各テストステーションの隣接するテストステーションの前回のテスト結果に基づいて、対応するテストステーションのSOT信号を送信するようにマニピュレータを制御するステップAと、
受信した各SOT信号に基づき、各テストステーションの順番に対応して、SOT信号シーケンスを構築するステップBと、
前記SOT信号シーケンスを、前回の各テストステーションのテスト結果に基づいて生成されたSOT信号シーケンス予測値と比較し、マッチした場合、対応するテストステーションが被テストコンポーネントのテストを実行し、そうでない場合、各テストステーションにおける被テストコンポーネントを除去するようにマニピュレータを制御するステップCと、を実行するためのものであることを特徴とする制御ステーション。 - 請求項8に記載の制御ステーションであって、
前記ステップAは、
マニピュレータによって、被テストコンポーネントを第1のテストステーションに着座させた場合に、マニピュレータは、対応する当該第1のテストステーションのSOT信号を送信し、
マニピュレータによって、被テストコンポーネントを第N+1(N≧1)のテストステーションに着座させた場合に、当該被テストコンポーネントの第Nのテストステーションにおけるテスト結果が、予期に合致していれば、マニピュレータは、対応する当該第N+1のテストステーションのSOT信号を送信し、予期に合致していない、またはテストが行われなかったのであれば、マニピュレータは、対応する第N+1のテストステーションのSOT信号を送信しないことを含むこと特徴とする制御ステーション。 - 請求項8に記載の制御ステーションであって、
前記ステップBは、いずれかのテストステーションのSOT信号を受信したのであれば、当該テストステーションに対応する当該SOT信号シーケンスのビット値を1とし、そうでない場合、0とすることを含むことを特徴とする制御ステーション。 - 請求項10に記載の制御ステーションであって、
ステップCに記載された、前記SOT信号シーケンス予測値は前回の各テストステーションのテスト結果に基づいて生成されたことには、
第1のテストステーションに、新たな被テストコンポーネントが配置されれば、その最上位ビット値を1とし、新たな被テストコンポーネントが配置されなければ、その最上位ビット値を0とするSOT信号シーケンス予測値の最上位ビット値の生成ステップと、
その他の各ビット値を各テストステーションにその前の隣接するもののテスト結果に対応させ、前回のテスト結果にてテストに合格されたテストステーションに関して、その次の隣接するもののSOT信号予測値を1とし、合格しなかったテストステーションに関して、その次の隣接するもののSOT信号予測値を0とするSOT信号シーケンス予測値のその他の各ビット値の生成ステップと、を含むことを特徴とする制御ステーション。 - 請求項8に記載の制御ステーションであって、
さらに、ステップCに記載の対応するテストステーションが被テストコンポーネントのテストを実行した後に、被テストコンポーネントの異なるテストステーションでのテスト結果を保存し、被テストコンポーネントのテスト済みのテスト結果を当該被テストコンポーネントに対応づけて一括表示することを含むことを特徴とする。 - 請求項8に記載の制御ステーションであって、
さらに、ステップCに記載の、前記の被テストコンポーネントを除去することの後に、SOT信号エラーを提示し、エラー情報をエラーメッセージファイルに保存することを含むことを特徴とする制御ステーション。 - マルチステーション並行テストデバイスであって、
請求項8〜13のいずれか1項に記載の制御ステーションと、
それぞれ制御ステーションと通信可能に接続され、異なるテストステーションが被テストコンポーネントの一部のパラメータをテストし、前記パラメータを前記制御ステーションに提供する複数のテストステーションと、
前記制御ステーションと通信可能に接続され、各被テストコンポーネントを搬送して各テストステーションに順次に着座させるマニピュレータと、を含むことを特徴とするマルチステーション並行テストデバイス。 - 請求項14に記載のマルチステーション並行テストデバイスであって、
前記マニピュレータは、被テストコンポーネントとの接触端において、マニピュレータ上の被テストコンポーネントの着座状態を検出するためのセンサが取り付けられることを特徴とするマルチステーション並行テストデバイス。
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