JP6887416B2 - 超音波を用いた自己整列を伴う直接結合のための方法 - Google Patents

超音波を用いた自己整列を伴う直接結合のための方法 Download PDF

Info

Publication number
JP6887416B2
JP6887416B2 JP2018504844A JP2018504844A JP6887416B2 JP 6887416 B2 JP6887416 B2 JP 6887416B2 JP 2018504844 A JP2018504844 A JP 2018504844A JP 2018504844 A JP2018504844 A JP 2018504844A JP 6887416 B2 JP6887416 B2 JP 6887416B2
Authority
JP
Japan
Prior art keywords
electronic chip
fluid
substrate
removal
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018504844A
Other languages
English (en)
Other versions
JP2018521514A (ja
Inventor
フランク・フルネル
グザヴィエ・バイリン
セヴェリーヌ・チェラミー
パトリック・レデュ
ロイック・サンチェス
Original Assignee
コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ
コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ, コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ filed Critical コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ
Publication of JP2018521514A publication Critical patent/JP2018521514A/ja
Application granted granted Critical
Publication of JP6887416B2 publication Critical patent/JP6887416B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/0381—Cleaning, e.g. oxide removal step, desmearing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08148—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area protruding from the surface of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/08238—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bonding area connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80004—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a removable or sacrificial coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80013—Plasma cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8012—Aligning
    • H01L2224/80143—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H01L2224/80201—Compression bonding
    • H01L2224/80205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80365—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/80385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80909—Post-treatment of the bonding area
    • H01L2224/80948—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/9512—Aligning the plurality of semiconductor or solid-state bodies
    • H01L2224/95143—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium
    • H01L2224/95146—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium by surface tension
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting

Description

本発明は、少なくとも１つの電子チップを基板上または少なくとも１つの他の電子チップ上に自己整列の方法で直接結合する方法に関する。電子チップ（「ダイ」とも呼ばれる）とは、基板の一部であって、基板のこの一部に例えば電子部品を形成する技術的なマイクロエレクトロニクスの工程を既に経ているか、または経ていない基板の一部を意味している。そのような電子チップは、集積回路に対応することができる。基板とは、例えば電子部品を基板に形成する技術的なマイクロエレクトロニクスの工程を既に経ているか、または経ていない、例えば（一般的にシリコンの）半導体のプレート（「ウェハ」とも呼ばれる）を意味している。これらの技術的なマイクロエレクトロニクスの工程は、例えば、リソグラフィ、エッチングおよび堆積の工程である。
「分子結合」とも呼ばれる、または「ウェハ結合」とさえも呼ばれる直接結合は、結合材料（グルー、ワックスなど）に頼らずに、２つの表面を、これらの両方の表面を直接接触させることによって互いに固定することを可能にしている組立技術である。この結合の種類では、開始される表面間の密接な接触を可能にさせるため、結合すべき表面は、十分に滑らかであり（一般的に、ＲＭＳ（Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）が０．５ｎｍ程度の粗さを有する）、粒子または汚染物がなく、互いに十分に近接して動かされるので、接着が達成される。この場合、両表面間の引力は、両表面の分子接着を互いに引き起こすのに十分高い。分子結合は、結合すべき両表面の原子または分子間の全ての電子的相互作用の引力（ファンデルワールス力）によって誘起される。組み立てられる表面間の結合エネルギーを増加させるために、結合の間または結合の後に加熱処理を行うことができる。
そのような直接結合は、例えば単結晶シリコンの２つの基板間の、いわゆる「疎水性」結合に対応することができる。この場合、結晶性シリコンの２つの基板では、直接結合はその結果、結合した材料間に結晶性の「接続」を形成する。直接結合はまた、例えば酸化シリコンの２つの基板間の、いわゆる「親水性」結合に対応することもできる。そのような親水性結合において、両基板間に存在する水膜は、ファンデルワールス力よりも強い水素結合の相互作用が得られることを可能にしている。
基板または別の電子チップへの電子チップの親水性の自己整列された直接結合をさせるために、自己整列媒体としての流体を使用する異なる自己整列技術に頼ることが可能である。例えば、福島らによる「Multichip Self-Assembly Technology for Advanced Die-to-Wafer 3-D Integration to Precisely Align Known Good Dies in Batch Processing」 IEEE Transactions on Components, Packaging and Manufacturing Technology, vol. 1, n° 12, 2011年12月, 第1873〜1884頁の文献では、チップの位置に対応する親水性のゾーンに含まれる水滴の使用を通して親水性のゾーンおよび疎水性のゾーンを含む基板上に電子チップを自己整列させる手段が記載されている。チップは、水滴上に配置され、チップを基板上のその位置に対して整列させることができる。
これらの技術の欠点は、探索すべき全ての可能な位置合わせ構成が、それ以降基板上のチップの最良の位置合わせを提供する最適な構成を選択することができないことである。上述の文献で説明された方法では、チップが基板上の最初の位置決めの後で数十度だけずらされる場合、例えば、チップが受ける寄生毛管力の存在のような異なる理由の結果であり得るこの不整合は、チップが基板に完全に固定されるまで持続し得る。
"Multichip Self-Assembly Technology for Advanced Die-to-Wafer 3-D Integration to Precisely Align Known Good Dies in Batch Processing" by T. Fukushima and al., IEEE Transactions on Components, Packaging and Manufacturing Technology, vol. 1, n° 12, December 2011, pages 1873-1884
本発明の１つの目的は、自己整列媒体としての流体を使用して、従来技術の結合方法よりも良好な自己整列効率を有する、電子チップを基板または他の電子チップに自己整列の方法で直接結合する方法を提供することである。
このために、本発明は、少なくとも１つの第１の電子チップを基板または少なくとも１つの第２の電子チップに直接結合する方法であって、
− 第１の電子チップの面上および基板または第２の電子チップの第１の面上のそれぞれに、互いに対して約７０°より大きい第１の流体についての接触角差を有する少なくとも１つの第１および第２の部分を作成するステップであって、第１の部分は、第２の部分の第１の流体についての接触角よりも低い接触角を有しており、および互いに対して実質的に類似の形状及び寸法を有しており、並びに第１の電子チップの面および基板または第２の電子チップの第１の面の各々において、第１の部分は第２の部分によって区切られている、作成するステップと、
− 基板または第２の電子チップの第１の面の第１の部分上に第１の流体を置くステップと、
− 第１の流体上に第１の電子チップの面の第１の部分を置くステップと、
− 第１の電子チップの面の第１の部分と基板または第２の電子チップの第１の面の第１の部分との固定が達成されるまで、第１の流体を除去するステップと、を少なくとも含み、
第１の流体の除去の少なくとも一部の間に、基板または第２の電子チップを通して第１の流体中に超音波を放射するステップをさらに含む方法を提供する。
第１の流体を除去する段階の間に、第１の流体中に超音波を放射することにより、第１の電子チップは、第１の流体のこの除去の間、すなわち基板または第２の電子チップの第１の面の第１の部分に対する第１の電子チップの自己整列の間に、機械的擾乱を受ける。この自己整列は、異なる接触角を有する部分についての濡れエネルギーを最小にすることによって規定される。超音波は、基板または第２の電子チップを通過し、その後、第１の電子チップの自己整列媒体として作用する第１の流体に伝播する。この超音波は、放出される出力に依存して、第１の電子チップに機械的圧力を及ぼすか、または次々に第１の電子チップに機械的圧力を及ぼす第１の流体におけるキャビテーション気泡を生じさせることができ、第１の電子チップの位置を修正し、および第１の電子チップが受ける自己整列力が大きさを再びとることを可能にしている。超音波に曝されることにより、第１の電子チップは、最適な整列位置のあたり、または周囲で振動し、第１の流体の除去の終わりに、この最適な整列位置に到達する。
有利には、第１の流体は水であってもよい。
放射される超音波は、約１ＭＨｚ以上の周波数を有していてもよい。そのような超音波は「メガサウンド」とも呼ばれている。一般に、使用される超音波は約１０ｋＨｚから１０ＭＨｚの周波数を有していてもよい。
超音波は、約０．１Ｗ／ｃｍ２から５Ｗ／ｃｍ２の出力で放射されてもよい。
有利には、第１の流体の除去の第１の部分の間に、超音波放射の出力は、第１の流体中にキャビテーション気泡が形成されるようなものでもよく、およびそれから、第１の流体の除去の第２の部分の間に、超音波放射の出力は、第１の電子チップ上に機械的圧力を及ぼしながらキャビテーション気泡の生成を停止するように減少される。このように、第１の流体の除去の第１の部分の間に第１の流体にキャビテーション気泡が生成され、このようにして第１の電子チップ上に適切な機械的作用が確保される。第１の電子チップの振動はそれから、除去の第２の部分の間に、第１の電子チップが第１の流体の除去の終わりに最適な整列となるまで、低減される。
この場合、第１の流体の除去の第１の部分の間の超音波放射の出力は、約１Ｗ／ｃｍ２以上であってもよく、および／または第１の流体の除去の第２の部分の間の超音波放射の出力は、約０．２Ｗ／ｃｍ２以下の値まで低減されてもよい。
超音波は、第１の面とは反対の、第２の流体の膜を通して基板または第２の電子チップの第２の面に音響的に結合されたエミッタによって放射されてもよい。第２の流体は、第１の流体と同様の性質であってもよく、そうでなくてもよい。そのような構成は、第１の電子チップと基板との間、または第１の電子チップと第２の電子チップとの間に位置する第１の流体までの適切な超音波の伝送を保証する。用語「流体膜」は、ここでは、例えば約１０μｍから１０ｃｍの間の厚さを有する微細な流体層を示す。
有利には、第２の流体は水であってもよい。
第１の電子チップの面上および／または基板のおよび／または第２の電子チップの第１の面上に、第１及び第２の部分を作成するステップは、第１の部分を形成することを意図した第１の領域の周りの第１の電子チップの面および／または基板または第２の電子チップの第１の面をエッチングするステップを実施することを含んでもよく、第１の部分は第１の領域の上面によって形成され、第２の部分は少なくとも第１の領域の側面フランクによって形成される。このエッチングは、第１の電子チップの面および／または基板または第２の電子チップの第１の面の他の面に向かって段差または突出ゾーンを形成する。このように、第１の電子チップの面および／または基板または第２の電子チップの第１の面において、第１の部分と第２の部分との間の接触角の差は、少なくともこれらの段差または高さの差、第２の部分に対応する少なくとも側面フランクによって達成される。有利には、第１の部分を第２の部分の方へ区切るこれらの段差の隆起は、鋭角であり、すなわち、側面フランクとこれらの段差の上面との間に形成される角度は、約９０°よりも低い凹角に対応している。
この場合、その方法は、エッチングステップの後に、第１の流体についての、第１領域の側面フランクの接触角の値および／または第１領域を取り囲む第２領域の接触角の値を修正する処理ステップをさらに含み得る。第１の流体が水であり、処理が疎水性処理に対応している場合、このようにして鋭い隆起および疎水性のエッチングフランク（第２の部分）によって親水性領域（第１の部分）を取り囲むことによって、親水性のゾーンが非常によく区分され、これは第１の流体がこの親水性のゾーン上で良好に位置することを可能にしている。第１の部分と第２の部分との間の隆起の存在は、両方の部分の間の接触角差に、例えば９０°のさらなる角度を加える。
第１の流体を除去することは、有利には、第１の流体を蒸発させることを含み得る。
この方法のステップは、複数の第１の電子チップを基板に直接結合させるために、まとめて実施してもよい。このようにして、小さい接触角を有する複数の第１の部分は、基板の第１の面上に強い接触角を有する１つ以上の第２の部分によって区切られることができ、このようにして、第１の電子チップの基板への自己整列が、連続的にまたは有利には同時に達されることを可能にしている。
本発明は、添付の図面を参照して、開示として、および目的を限定することなく与えられた例示的な実施形態の説明を読むことにより、よりよく理解されるであろう。
特定の実施形態による、本発明の主題である直接結合の方法のステップを示している。 特定の実施形態による、本発明の主題である直接結合の方法のステップを示している。 特定の実施形態による、本発明の主題である直接結合の方法のステップを示している。 特定の実施形態による、本発明の主題である直接結合の方法のステップを示している。 特定の実施形態による、本発明の主題である直接結合の方法のステップを示している。
以下で説明する異なる図の同一の、類似のまたは同等の部分は、１つの図から他の図への切り替えを容易にするために、同じ参照符号が付されている。
図に示される別々の部分は、図をより読みやすくするために、必ずしも均一な尺度で描かれているわけではない。
異なる可能性（代替物および実施形態）は、互いに排他的ではないと理解されるべきであり、互いに組み合わせることができる。
電子チップ１００を基板１０２へ直接結合するための方法の例示的な実施が、図１から図５に関連して説明される。
電子チップ１００、ここではシリコンの電子チップは、約２００ｍｍに等しい直径およびＰ型ドーピングで約１から１４ Ｏｈｍ／ｃｍの抵抗率を有し、結晶配向＜００１＞を有するシリコンのウェハまたは基板を切断することによって得られる。チップの寸法は、ここでは（図１の面（Ｘ、Ｙ）に平行な面において）約１ｍｍ×１ｍｍに等しく、その厚さ（軸Ｚに沿った寸法）は約７２５μｍに等しい。電子チップ１００は、この電子チップ１００上に例えば電子部品を形成する技術的マイクロエレクトロニクスの段階を既に受けているか、または受けていない半導体部分に対応している。そのような（図１から図５には示されていない）部品は、電子チップ１００の後面１０３および／または前面１０４に存在することができる。
電子チップ１００は、基板１０２に固定されることを意図した面に対応するその前面１０４に、基板１０２と接触することを意図した前面１０４の領域に対応する第１の部分１０５を含む。第１の部分１０５を取り囲む前面１０４の第２の部分１０６は、電子チップ１００のエッチングされる部分に対応しており、電子チップ１００の縁部に段差を形成する。第１の部分１０５は例えば、電子チップ１００の例えばシリコンの突出部１０９上に配置された、シリコン酸化物層１０７の上面によって形成されている。第２の部分１０６は、突出部１０９のおよび層１０７の側面フランク、並びに第１の部分１０５の周りに位置している、同様にシリコンの、前面１０４の他の部分を含む。第１の部分１０５の接触角と第２の部分１０６の接触角との差は、約７０°よりも大きい。
前面１０４の第２の部分１０６を形成するエッチングは、電子チップ１００を切断する前に、例えばフォトリソグラフィおよびＨＦエッチングによって行われる。切断後、電子チップ１００は、アンモニア溶液（１％のアンモニアを含む脱イオン水）でブラシ洗浄され、粒子汚染物を除去する。電子チップ１００はそれから酸素プラズマ処理を受け、依然として存在する炭化水素汚染物を除去する。これらの化学的処理は、前面１０４の第１の部分１０５を親水性にすることを可能にする。フッ化水素酸溶液または水素プラズマの使用は、第１の部分１０５を親水性のままにしながら、前面１０４の第２の部分１０６において、このエッチングによって暴露される材料を疎水性にすることを可能にする。
あるいは、突出部１０９の周囲に位置する電子チップ１００のエッチングされるゾーンは酸化シリコンで被覆することも可能である。この場合、第２の部分１０６は、突出部１０９の周りに存在する酸化シリコンによってではなく、突出部１０９の、および層１０７の側面フランクによってのみ形成される。
前面１０４では、強い接触角、例えば疎水性の接触角を有する第２の部分１０６によって囲まれた、小さな接触角（第１の部分１０５）、例えば親水性の接触角を有する表面（層１０７の上面）を有する段差が得られる。この構成は、第１の部分１０５に対応する表面と第２の部分１０６によって形成される表面との接触角の差を約９０°まで増大させることができるので有利である。段差の上面と前面１０４の残りの部分との間に形成される角度は、９０°異なることができ、特に９０°よりも大きいかまたは９０°よりも低くすることができる。
別の構成において、第１および第２の部分１０５、１０６は、前面１０４で同じ平面に位置しており、すなわち前面１０４は突出部を有さないことが可能である。第１および第２の部分１０５、１０６はそれから、１つ以上の第１の親水性部分１０５が１つ以上の第２の疎水性部分１０６によって取り囲まれるように、局所化された処理によって作られる。
基板１０２、ここではシリコン基板はまた、電子チップ１００を基板１０２の前面１０８に直接結合するために準備される。このために、第２の部分１１１を形成する基板１０２の前面１０８の他の部分に対して、基板１０２の前面１０８の第１の部分１１０を分離するために、電子チップ１００の前面１０４の第１の部分１０５が結合される前面１０８の第１の部分１１０の周りで、基板１０２の厚さの一部をフォトリソグラフィおよびエッチングすることによって、少なくとも１つのトレンチが作られる。図１において、第１の部分１１０の周りに位置する基板１０２の前面１０８の全体部分がエッチングされ、この前面１０８の第２の部分１１１を形成する。この第１の部分１１０は、基板１０２の主平面（平面（Ｘ、Ｙ）に平行な平面）において、電子チップ１００の前面１０４の第１の部分１０５のものと類似のパターンおよび寸法を有している。基板１０２の前面１０８の第１の部分１１０を親水性にし、第１の部分１１０の周りに位置する前面１０８の一部をエッチングし、基板１０２の前面１０８の第２の部分１１１を形成することにより暴露される基板１０２の表面の残りの部分を疎水性にするために、基板１０２は電子チップ１００が受けたものと同じ化学的表面処理を受ける。
ここで説明する実施例において、第１の部分１０５および１１０の表面は、直接結合の実施と互換性のある粗さを有しており、すなわちＲＭＳが約０．５ｎｍの以下の粗さを有している。
次に、流体１１２の液滴、ここでは水が、電子チップ１００を受け入れることを意図した基板１０２の前面１０８の第１の部分１１０の表面に置かれる（図２）。この堆積は、個々に一滴ずつ作ることができる。しかしながら、基板１０２の前面１０８がいくつかの第１の部分１１０を含む場合、液滴１１２の堆積は一括して行うことができ、例えば前面１０８上に噴霧または水拡散を実施し、次いで前面１０８上に存在する余分な水を除去することによって達成される。電子チップ１００の前面１０４の第１部分１０５はそれから、液滴１１２上に置かれる（図３）。電子チップ１００は、基板１０２と接触するその表面を最適化するようにおおまかに整列され、このようにして互いに固定されることを意図した第１の部分１０５および１１０の両面をほぼ整列させる。
次に、液滴１１２が蒸発し、部分１０５および１１０の表面が互いに固定されるように、除去段階が実施される。この除去の段階の間、超音波エミッタ１１４が、基板１０２の背面１１６に音響的に結合され、この背面１１６を介して、例えば約１ＭＨｚ以上の周波数および約０．２Ｗ／ｃｍ２以上の出力の超音波を放射する。エミッタ１１４と基板１０２の背面１１６との音響結合は、第２の流体の膜１１８、有利には水膜を介してなされる（図４参照）。そのような膜１１８を得るために、第２の流体がエミッタ１１４上に配置され、それから、基板１０２がエミッタ１１４上に配置される。膜１１８はそれから、エミッタ１１４と基板１０２の背面１１６との間に残る。
あるいは、基板１０２の背面１１６とエミッタ１１４との間に、第２の流体で満たされた、密封デバイス、例えば円筒形状の密封デバイスを提供することが可能であり、これは、基板１０２の背面１１６によって一面が、およびエミッタ１１４によって他面が密封される。
エミッタ１１４によって放射された音響波は、フィルム１１８、基板１０２、および液滴１１２を通過して電子チップ１００に到達する。電子チップ１００は、電子チップ１００と基板１０２との間に位置する液滴１１２によって形成された媒体を介して、所望の結合界面に実質的に垂直な方向に沿った垂直の機械的バイアスを受ける。音響波の機械的作用は電子チップ１００を移動させ、それにより、平衡位置または最適な整列位置の周りで振動し、これは互いに向き合う表面の最良の位置合わせを提供することに対応している（図５参照）。
超音波放射の出力が約１Ｗ／ｃｍ２以上の場合、キャビテーション気泡が液滴１１２内に現れ、電子チップ１００上の超音波機械的作用を増強する。有利には、液滴１１２の除去の間に、超音波は約１Ｗ／ｃｍ２以上の顕著な出力で最初に送信される。液滴１１２の除去の間に、この出力は約０．２Ｗ／ｃｍ２以下の値に達するまで徐々に減少される。超音波放射出力のこの漸進的な低減は、基板１０２の前面１０８の第１の部分１１０に対する電子チップ１００の位置合わせが最適化されることを可能にしている。
超音波放射は、液滴１１２が完全に除去され、それにより電子チップ１００が基板１０２に固定される前に、または電子チップ１００の基板１０２への固定が完了した時点で、停止することができる。
前述した直接結合の方法は、電子チップ１００を基板１０２ではなく第２の電子チップへの結合に応用することができる。この直接結合の方法は、複数の電子チップを基板１０２に同時に直接結合するために、まとめて実施することも可能である。
あるいは、液滴１１２の第１の流体および／または膜１１８の第２の流体は、極性または無極性である水以外の流体、例えばメタノール、アセトン、ジメチルスルホキシド、アセトニトリル、ピリジン、アンモニア、エタノール、ヘキサン、ペンタン、ベンゼン、トルエン、クロロホルムなどに置き換えることができる。
基板１０２および／またはチップ１００は、シリコン以外の材料で作ることができる。加えて、層１０７の酸化シリコンの代わりに、この層は、シリコン以外の半導体酸化物、または例えば半導体窒化物、アルミナ、ＳｉＯＣ、ＨｆＯ２、金属（Ｔｉ、Ｃｕ、Ｎｉなど）または炭素によってさえも形成することができる。
液滴１１２が除去された後、直接結合によって固定された要素は、これらの要素間の接着力、およびそれ故結合エネルギーを高めることができる１つ以上の加熱処理を受けることができる。電子部品がこれらの要素の少なくとも１つに存在する場合、これらの加熱処理の温度は、約２００℃から４００℃とすることができる。そうでなければ、加熱処理の温度は約１１００℃までの範囲とすることができる。
そのような直接結合の方法は、ＣＭＯＳ要素を含む電子チップをＣＭＯＳ要素を含む基板へ結合させるような３次元マイクロエレクトロニクスの分野、並びに例えばレーザ要素を含むＩＩＩ／Ｖ半導体ベースの電子チップをＣＭＯＳ要素を含むシリコン基板へ結合させるようなオプトエレクトロニクスの分野にも有利に応用される。
１００ 電子チップ
１０２ 基板
１０３ 後面
１０４ 前面
１０５ 第１の部分
１０６ 第２の部分
１０７ 層
１０８ 前面
１０９ 突出部
１１０ 第１の部分
１１１ 第２の部分
１１２ 流体
１１４ 超音波エミッタ
１１６ 背面
１１８ 膜

Claims (9)

  1. 少なくとも１つの第１の電子チップ（１００）を基板（１０２）または少なくとも１つの第２の電子チップに直接結合するための方法であって、
    − 前記第１の電子チップ（１００）の面（１０４）および前記基板（１０２）または前記第２の電子チップの第１の面（１０８）の各々に、互いに対して７０°より大きい第１の流体（１１２）についての接触角差を有する少なくとも１つの第１の部分および第２の部分（１０５，１１０，１０６，１１１）を作成するステップであって、前記第１の部分（１０５，１１０）は、前記第２の部分（１０６，１１１）よりも低い前記第１の流体（１１２）についての接触角を有しており、互いに対して実質的に類似の形状および寸法を有しており、および前記第１の電子チップ（１００）の前記面（１０４）および前記基板（１０２）または前記第２の電子チップの前記第１の面（１０８）の各々において、前記第１の部分（１０５，１１０）は前記第２の部分（１０６，１１１）によって区切られている、作成するステップと、
    − 前記基板（１０２）または前記第２の電子チップの前記第１の面（１０８）の前記第１の部分（１１０）上に前記第１の流体（１１２）を置くステップと、
    − 前記第１の流体（１１２）上に前記第１の電子チップ（１００）の前記面（１０４）の前記第１の部分（１０５）を置くステップと、
    − 前記第１の電子チップ（１００）の前記面（１０４）の前記第１の部分（１０５）と、前記基板（１０２）または前記第２の電子チップの前記第１の面（１０８）の前記第１の部分（１１０）との固定が達成されるまで、前記第１の流体（１１２）を除去するステップと、を少なくとも含み、
    前記第１の流体（１１２）の除去の少なくとも一部の間に、前記基板（１０２）または前記第２の電子チップを介して前記第１の流体（１１２）に超音波を放射するステップをさらに含み、
    前記放射される超音波は、１ＭＨｚ以上の周波数を有しており、
    前記第１の流体（１１２）の前記除去の第１の部分の間に、前記超音波放射の出力は、キャビテーション気泡が前記第１の流体（１１２）において形成されるように設定されており、およびそれから、前記第１の流体（１１２）の前記除去の第２の部分の間に、前記超音波放射の出力は、前記第１の電子チップ（１００）に機械的圧力を及ぼしながらキャビテーション気泡を生成することを停止するために低減される、方法。
  2. 前記第１の流体（１１２）が水である、請求項１に記載の方法。
  3. 前記超音波が、０．１Ｗ／ｃｍ２から５Ｗ／ｃｍ２の出力で放射される、請求項１または２に記載の方法。
  4. 前記第１の流体（１１２）の前記除去の前記第１の部分の間の前記超音波放射の出力は、１Ｗ／ｃｍ２以上であり、および／または前記第１の流体（１１２）の前記除去の前記第２の部分の間の前記超音波放射の出力は、０．２Ｗ／ｃｍ２以下の値まで低減される、請求項１に記載の方法。
  5. 前記超音波は、前記基板（１０２）または前記第２の電子チップの、前記第１の面（１０８）とは反対の、第２の面（１１６）に音響的に結合されたエミッタ（１１４）によって、第２の流体の膜（１１８）を介して放射される、請求項１から４のいずれか一項に記載の方法。
  6. 前記第２の流体（１１８）の前記膜が水膜である、請求項５に記載の方法。
  7. 前記第１の電子チップ（１００）の前記面（１０４）上に、および／または前記基板（１０２）または前記第２の電子チップの前記第１の面（１０８）上に、前記第１および第２の部分（１０５，１０６，１１０，１１１）を作成するステップは、前記第１の部分（１０５，１１０）を形成することを意図した第１の領域の周りで、前記第１の部分が前記第１の領域の上面によって形成され、および前記第２の部分が前記第１の領域の少なくとも側面フランクによって形成されるように、前記第１の電子チップ（１００）の前記面（１０４）および／または前記基板（１０２）または前記第２の電子チップの前記第１の面（１０８）をエッチングするステップを実施することを含む、請求項１から６のいずれか一項に記載の方法。
  8. 前記エッチングステップの後に、第１の流体についての、前記第１の領域の前記側面フランクの接触角の値および／または前記第１の領域を取り囲む第２の領域の接触角を変更する処理ステップをさらに含む、請求項７に記載の方法。
  9. 前記方法のステップは、複数の第１の電子チップ（１００）を前記基板（１０２）に直接結合するためにまとめて実施される、請求項１から８のいずれか一項に記載の方法。
JP2018504844A 2015-07-31 2016-07-26 超音波を用いた自己整列を伴う直接結合のための方法 Active JP6887416B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR1557402A FR3039700B1 (fr) 2015-07-31 2015-07-31 Procede de collage direct avec auto-alignement par ultrasons
FR1557402 2015-07-31
PCT/EP2016/067827 WO2017021231A1 (fr) 2015-07-31 2016-07-26 Procede de collage direct avec auto-alignement par ultrasons

Publications (2)

Publication Number Publication Date
JP2018521514A JP2018521514A (ja) 2018-08-02
JP6887416B2 true JP6887416B2 (ja) 2021-06-16

Family

ID=55022530

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018504844A Active JP6887416B2 (ja) 2015-07-31 2016-07-26 超音波を用いた自己整列を伴う直接結合のための方法

Country Status (5)

Country Link
US (1) US10438921B2 (ja)
EP (1) EP3329511B1 (ja)
JP (1) JP6887416B2 (ja)
FR (1) FR3039700B1 (ja)
WO (1) WO2017021231A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102624841B1 (ko) 2017-03-02 2024-01-15 에베 그룹 에. 탈너 게엠베하 칩들을 본딩하기 위한 방법 및 디바이스
FR3063832B1 (fr) * 2017-03-08 2019-03-22 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede d'auto-assemblage de composants microelectroniques
FR3070096B1 (fr) 2017-08-08 2021-09-17 Commissariat Energie Atomique Procede de fabrication d'un dispositif de detection a deux substrats et un tel dispositif de detection
FR3085957B1 (fr) 2018-09-14 2021-01-29 Commissariat Energie Atomique Procede de collage temporaire avec adhesif thermoplastique incorporant une couronne rigide
FR3088480B1 (fr) 2018-11-09 2020-12-04 Commissariat Energie Atomique Procede de collage avec desorption stimulee electroniquement

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6645833B2 (en) * 1997-06-30 2003-11-11 Max-Planck-Gesellschaft Zur Foerderung Der Wissenschaften E. V. Method for producing layered structures on a substrate, substrate and semiconductor components produced according to said method
JP2002151551A (ja) * 2000-11-10 2002-05-24 Hitachi Ltd フリップチップ実装構造、その実装構造を有する半導体装置及び実装方法
JP3978584B2 (ja) * 2002-01-16 2007-09-19 ソニー株式会社 物品の配置方法、電子部品の実装方法及びディスプレイ装置の製造方法
DE10325313B3 (de) * 2003-02-27 2004-07-29 Advalytix Ag Verfahren und Vorrichtung zur Erzeugung von Bewegung in einem dünnen Flüssigkeitsfilm
JP4620939B2 (ja) * 2003-06-25 2011-01-26 株式会社リコー 複合素子の製造方法
JP4613489B2 (ja) * 2003-12-08 2011-01-19 ソニー株式会社 素子配列方法及び表示装置
JP2005317694A (ja) * 2004-04-28 2005-11-10 Rikogaku Shinkokai 位置合わせ部品、位置合わせ装置、及び、位置合わせ方法
US7470604B2 (en) * 2004-10-08 2008-12-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
US7687326B2 (en) * 2004-12-17 2010-03-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5181222B2 (ja) * 2006-06-23 2013-04-10 日立化成株式会社 半導体デバイスの製造方法
TWI294404B (en) * 2006-07-18 2008-03-11 Ind Tech Res Inst Method and apparatus for microstructure assembly
US8304324B2 (en) * 2008-05-16 2012-11-06 Corporation For National Research Initiatives Low-temperature wafer bonding of semiconductors to metals
US8425749B1 (en) * 2008-06-10 2013-04-23 Sandia Corporation Microfabricated particle focusing device
US9613844B2 (en) * 2010-11-18 2017-04-04 Monolithic 3D Inc. 3D semiconductor device having two layers of transistors
US8753924B2 (en) * 2012-03-08 2014-06-17 Texas Instruments Incorporated Grown carbon nanotube die attach structures, articles, devices, and processes for making them
US20180108554A1 (en) * 2016-10-14 2018-04-19 Research Foundation Of The City University Of New York Method for self-aligning a thin-film device on a host substrate

Also Published As

Publication number Publication date
US20180218997A1 (en) 2018-08-02
FR3039700A1 (fr) 2017-02-03
JP2018521514A (ja) 2018-08-02
EP3329511B1 (fr) 2019-07-03
US10438921B2 (en) 2019-10-08
EP3329511A1 (fr) 2018-06-06
WO2017021231A1 (fr) 2017-02-09
FR3039700B1 (fr) 2017-08-11

Similar Documents

Publication Publication Date Title
JP6887416B2 (ja) 超音波を用いた自己整列を伴う直接結合のための方法
JP5462289B2 (ja) 熱膨張係数が局所的に適合するヘテロ構造の生成方法
JP4465315B2 (ja) ウェファ基板のキャビティを含む構造とその製造方法
CN113811994A (zh) 封装结构及制作方法
US10128142B2 (en) Semiconductor structures including carrier wafers and attached device wafers, and methods of forming such semiconductor structures
JP5967678B2 (ja) 半導体装置の製造方法、及び半導体製造装置
US20080296708A1 (en) Integrated sensor arrays and method for making and using such arrays
JP7333192B2 (ja) 移設方法
JP5819605B2 (ja) 基板の分割方法
JPWO2013161906A1 (ja) 複合基板の製造方法、半導体素子の製造方法、複合基板および半導体素子
US20170076982A1 (en) Device manufacturing method
JP2009500819A (ja) 酸化物もしくは窒化物の薄い結合層を堆積することによる基板の組み立て方法
JP2015520525A (ja) パターン未形成接着層を利用した３次元電子回路パッケージ
US11121117B2 (en) Method for self-assembling microelectronic components
US7524736B2 (en) Process for manufacturing wafers usable in the semiconductor industry
KR101398080B1 (ko) 접합 반도체 구조물 및 그 형성방법
CN109530936A (zh) 一种激光加工晶圆的方法及装置
CN108428669B (zh) 三维异质集成系统及其制作方法
EP3029725B1 (en) Chuck for collective bonding of semiconductor dies, method of making the same and methods of using the same
JP5223215B2 (ja) ウェハー構造体及びその製造方法
TW201037789A (en) Semiconductor device and method for manufacturing smiconductor device
JP6174473B2 (ja) 実装方法
TWI836062B (zh) 用於低密度矽氧化物的熔融接合與脫接方法及結構
US20230377935A1 (en) Temporary bonding method
JP2020181981A (ja) 低密度ケイ素酸化物の溶融結合および脱着の方法および構造

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190624

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200811

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201110

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210419

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210518

R150 Certificate of patent or registration of utility model

Ref document number: 6887416

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150