JP6877131B2 - 電流検出回路 - Google Patents

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Description

センサネットワークを対象とした無線通信デバイスの開発が増加している。そのような無線通信デバイスは、一般に、コイン電池等の小容量の電池で１年よりも長い動作寿命を有する必要がある。電池の寿命を可能な限り長く延ばすために、Ｂｌｕｅｔｏｏｔｈ（登録商標）低エネルギー（ＢＬＥ）等の低消費電力通信プロトコルが開発されているとともに、それらのプロトコルの対応する規格に準拠した集積回路（ＩＣ）チップも開発されている。ＢＬＥ規格に準拠したＩＣチップを備えるデバイスは、例えば、消費電流−時間の波形でスリープ状態及びアクティブ状態を繰り返すことによって断続的に動作する。この例が図１２Ａ及び図１２Ｂに示されている。例えば、図１２Ａに示すようなアクティブ状態（「接続イベント」）の間、数十ミリアンペア（ｍＡ）のオーダの電流が消費されるのに対して、図１２Ａに示すようなスリープ状態（「スリープ期間」）の間、消費電流は平均してマイクロアンペア（μＡ）以下のオーダであり、これは極めて低い。ＩＣ内の動作クロックは、１マイクロ秒（μｓ）のオーダであり、アクティブ状態からスリープ状態への遷移に必要な時間は１μｓのオーダである。
そのようなデバイスでは、ＩＣ内部の動作状態は、消費電流プロファイルを測定することによって得ることができる。しかしながら、消費電流プロファイルを測定することは困難である。なぜならば、電流引込みが、例えば、１μｓ足らずで数十ｍＡから約１μＡまで４桁よりも大きく変化するからである。
被試験デバイス（ＤＵＴ）において電流を測定する従来の方法は、ＤＵＴに接続された電圧プローブを有するオシロスコープの入力端子の両端間に１０Ωのシャント抵抗を設け、この抵抗によって電圧を分割することによって電流を効果的に測定する。これは、例えば、非特許文献１に記載されている。この文献は、引用することによって本明細書の一部をなす。大きな値を有する抵抗ほど、１μＡのオーダの低電流の測定に対してより良好に機能する。簡単な例では、１Ωのシャント抵抗及び２０ＭＨｚの検出周波数帯域幅を用いて電流波形を観測することができる。電流が、入力換算雑音電圧スペクトル密度（入力換算雑音電圧密度）として１ｎＶ／√Ｈｚを有する差動増幅器によってシャント抵抗を用いて測定されるものと仮定すると、電流測定ノイズの実効値（ＲＭＳ値）は、１ｎＶ／√Ｈｚ＊√（２０ＭＨｚ）／１Ω＝４．５μＡ（ＲＭＳ値）になると予想される。
この状況を与えられるとすると、１０Ωの抵抗を選択することによって、μＡ以下のオーダの雑音を有する電流波形を観測することができると考えることができる。しかしながら、従来の測定回路では、ＤＵＴにおいて電源電圧（Ｖｃｃ）と接地（ＧＮＤ）との間に、例えば、全体でほぼ１．５μＦの複数のバイパスコンデンサが並列キャパシタンスとして搭載される場合がある。コイン電池からＩＣ及びバイパスコンデンサに供給される電流を測定するために、これらの１０Ωのシャント抵抗及び１．５μＦのバイパスコンデンサから生成される時定数は１５μｓとなり、これは、１μｓ以下内の電流引込み変化の観測には長すぎ、それによって、電流波形がなまってしまう。この状況を回避するために、バイパスコンデンサを除去することによって、１０Ωのシャント抵抗を用いた場合であっても、理論的にはより高速の電流測定が可能になる場合がある。しかしながら、高速のＩＣが、動作不具合をもたらす場合があり、したがって、通常状態の動作の下での測定が行われない場合がある。
長い時定数を回避する代替の解決策として、バイパスコンデンサとＩＣとの間の電源ラインの位置にシャント抵抗が挿入される場合がある。しかしながら、挿入されるシャント抵抗の抵抗値は、実際には、バイパスコンデンサの等価直列抵抗になってしまう可能性があり、これは、ＩＣに動作障害を引き起こす可能性がある。上記のように、高速の電流測定は、上述したオーダの静電容量（キャパシタンス）を有するバイパスコンデンサがＶｃｃとＧＮＤとの間に接続されることを前提にして行う必要がある。
S. Kamath、他、Application Note AN092「Measuring Bluetooth(R) Low Energy Power Consumption」、Texas Instruments Incorporated (2012)
したがって、例えば、ＢＬＥ又は同様のプロトコルに従って動作する無線通信デバイスの開発には、急峻な電流変化の観測に用いることができ、かつ、広い電流測定レンジとともに低ノイズを有する電流検出手段が必要とされる。したがって、電流検出手段は、１μＡのオーダでの観測を可能にする低ノイズ性能と、約１μＡから少なくとも約１００ｍＡまでの約５桁に及ぶ測定を可能にする広いダイナミックレンジと、直流（ＤＣ）から少なくとも約１００ＭＨｚまでの広くかつフラット（平坦）な周波数応答特性と、ＤＵＴの測定回路の静電容量が考慮されるときに１μｓを要しない電流変化に追従することが可能な高速の応答特性とを有することが望ましい。
例示の実施形態は、以下の詳細な説明を添付図面の図とともに読むことで、この詳細な説明から最も良く理解される。様々な特徴は必ずしも一律の縮尺で描かれていないことが強調される。実際上、寸法は、論述内容を明瞭にするために任意に増減することができる。適用可能な箇所ではなるべく、同じ参照符号が同じ要素を指すものとする。
代表的な第１の実施形態による電流検出回路のブロック図である。 図１の電流検出回路の部分的な等価回路の回路図である。 図１の電流検出回路の周波数応答特性のシミュレーション結果を示すグラフである。 代表的な第２の実施形態による電流検出回路のブロック図である。 代表的な第３の実施形態による電流検出回路のブロック図である。 代表的な第４の実施形態による電流検出回路のブロック図である。 図５に示す電流検出回路の動作を示す等価ブロック図である。 図７に示す等価的なブロック図の動作を示すフローチャートである。 図１の電流検出回路の測定結果を示すグラフである。 図１の電流検出回路において測定された電流に変換された電流ノイズスペクトル密度における周波数特性の実測値を示すグラフである。 図６の電流検出回路の測定結果を示すグラフである。 図６の電流検出回路の測定結果を示すグラフである。 図６の電流検出回路の測定結果を示すグラフである。 従来の検出回路の測定結果を示すグラフである。 従来の検出回路の測定結果を示すグラフである。 代表的な第５の実施形態による電流検出回路のブロック図である。 代表的な第６の実施形態による電流検出回路のブロック図である。
以下の詳細な説明では、限定ではなく説明を目的として、具体的な詳細を開示する例示の実施形態が、本教示による実施形態の十分な理解を提供するために述べられる。しかしながら、本明細書に開示された具体的な詳細から離れた本教示による他の実施形態も添付の特許請求の範囲の範囲内にあることが、本開示の利益を得ている者には明らかであろう。その上、よく知られたデバイス及び方法の説明は、例示的な実施形態の説明を不明瞭にしないために省略される場合がある。そのような方法及びデバイスは、本教示の範囲内にある。一般に、図面及び図面に描かれた様々な要素は一律の縮尺でないことが理解されている。
本開示の様々な実施形態は、包括的には、低雑音で広い適用範囲の電流検出回路に関する。すなわち、様々な実施形態によれば、電流検出回路は、例えば、少なくとも約１μＡから約２００ｍＡのレンジにおける電流測定に必要な１μＡのオーダでの観測を可能にする約１μＡレベル程度の低い電流ノイズ性能と；ＤＣ（直流）から少なくとも約１００ＭＨｚのレンジにわたる広くかつフラットな周波数応答特性と；電流検出回路がＤＵＴの測定回路に接続され、この測定回路に付随する静電容量が考慮されるときに、約１μｓ未満の電流変化に追従することが可能な高速の応答特性と；ＤＵＴの故障を検出するとともにＤＵＴにおけるリークを有効に測定するためのハイサイド電流検出用の高入力インピーダンスと；少なくとも約１μＡから約２００ｍＡのレンジにおける電流測定に必要とされる、約１μＡから５桁以上の電流変化の測定を可能にする広いダイナミックレンジとを有する。
幾つかの従来の電流検出回路は、ホール効果センサ（ホール素子）等の磁気センサを用いるが、このセンサには高感度のセンサが存在しないため、大きな電流しか検出することができない。他の従来の電流検出回路は、シャント抵抗値（Ｒｓ）を有するシャント抵抗を用いる。この場合、十分な感度を得るために大きな抵抗が用いられると、上記で論述したように、ＤＵＴ測定回路内のバイパスコンデンサ及び上記シャント抵抗によって、電流波形がなまってしまう。小さなシャント抵抗を用いると、これも、このシャント抵抗の両端間に現われる電圧が小さくなり過ぎ、差動増幅器を動作させるときに、性能限界、特に信号対雑音比（Ｓ／Ｎ）性能の点から、問題となる。例えば、１０Ωの抵抗を用いると、この大きな値を有する抵抗に起因して測定対象の電流波形を高い忠実度で捕捉することができない。１μｓ以下で遷移する電流を捕捉するには、少なくとも目安として時定数を電流遷移時間よりも小さく保つ必要があり、シャント抵抗値としては０．６６Ω（例えば、１μｓ／１．５μＦ＝０．６６Ω）以下程度の小さな抵抗値しか許容することができない。シャント抵抗値（Ｒｓ）の要件は、以下のように、式（１）によって示すことができる。
Figure 0006877131
式（１）において、Ｃｂｙｐは、測定回路のバイパスコンデンサの全静電容量値［Ｆ］であり、τＢＬＥは、高い忠実度の波形を得るのに必要な測定回路の時定数［ｓｅｃ］である。
１μＡのオーダで電流測定を行うために、電流検出用増幅器のＳ／Ｎ性能の観点から適切なシャント抵抗値が選ばれる。これを糸口として、例えば、低ノイズ性能と、広い帯域幅と、約１μＡ以上の広いダイナミックレンジと、約１μｓ以下のオーダで生じる信号変化の追従できる高速な応答特性とを有することによって、複数の課題を解決して、ＢＬＥプロトコルを用いた従来のデバイスを満足に測定することができる電流検出回路構成及び電流検出方法を見出したものである。
様々な実施形態によれば、一方の回路がシャント抵抗を流れる電流を検出し、他方の回路が変流器（ＣＴ：カレントトランス）を用いて電流を検出する２つの回路を備える方法により、電流が検出される。ｆｃのカットオフ周波数を有するローパスフィルタが、シャント抵抗の検出回路の出力に設けられ、入力抵抗が、トランスインピーダンス増幅器の反転入力端子へのブリッジ構成要素としてＣＴの２次側に直列接続で更に設けられる。様々な実施形態は、電流検出回路の全ノイズを解析することによって、選択された抵抗値が、シャント抵抗を用いる回路及びＣＴを用いる回路の２つの回路の低周波数域での動作における雑音すなわちノイズの総量を最小にする方法で、シャント抵抗値Ｒｓと入力抵抗Ｒｉとの最適な比を得る。電流検出回路は、１μＡのオーダで電流測定を行う。シャント抵抗型の電流検出回路の出力と、ＣＴ型の電流検出回路の出力とを合成する加算器も電流検出回路に設けることができる。これらの様々な実施形態は、以下で論述される。
図１は、代表的な第１の実施形態による電流検出回路のブロック図である。図１を参照すると、電流検出回路１００は、シャント抵抗センス回路１１０、ローパスフィルタ（ＬＰＦ）１１４、カレントトランス（ＣＴ）によるセンス回路１２０、及び加算器１３０を備える。電流検出回路１００は、ＤＵＴ（図示せず）からの入力電流Ｉｉｎが、シャント抵抗１０６及びＣＴ１０８の１次側巻線を介して入力端子Ｉｉｎ＿Ｈ１０２と入力端子Ｉｉｎ＿Ｌ１０４との間の電流検出回路１００内に流れるように、シャント抵抗１０６及びカレントトランス（ＣＴ）１０８を更に備える。
シャント抵抗１０６の最大許容シャント抵抗値Ｒｓは、ＤＵＴ回路の時定数及びコンデンサが、上記で論述した式（１）によって示すように電流引込み変化を観測することができるほど十分小さいという要件によって決定される。ここで、τＢＬＥは、例えば、電流検出回路１００の時定数であり、Ｃｂｙｐは、ＤＵＴの電源ラインとＧＮＤとの間のバイパスコンデンサの全キャパシタンス値である。上記の例では、τＢＬＥは１μｓであり、Ｃｂｙｐは１．５μＦであり、その場合、シャント抵抗値Ｒｓの最大値は０．６６Ωとなる。シャント抵抗値Ｒｓが大きいほど、より高いＳ／Ｎ性能により良好に機能することができるが、これは、時定数τＢＬＥの制約に加えて、シャント抵抗１０６におけるジュール発熱に備えた特別な冷却メカニズムが必要になる等の別の設計課題も提起するおそれがある。
シャント抵抗値Ｒｓの最小許容値は、以下で説明するように、電流検出回路１００のコスト的及び精度的な設計の観点から約０．０３Ωになるように定められる。シャント抵抗値Ｒｓの値がそれよりも低い場合、シャント抵抗１０６の２つの端子間の電圧は、１μＡ程度の低い電流が流れるときは、小さくなり過ぎてしまう。その電圧は、アナログ／デジタル変換用に１Ｖのオーダのレベルに増幅する必要がある。ここで試みられていることは、約１ｍＡフルスケールのレンジにおいてμＡのオーダの低電流を測定することであるので、この電圧が小さ過ぎるとき、増幅器の利得（ゲイン）は過度に大きくなり、それによって、複数の高利得段が必要となる。これによって、電流検出回路１００を実施することがコストの点から困難になる。例えば、シャント抵抗Ｒｓ１０６のシャント抵抗値Ｒｓが約０．０３Ωよりも小さいとき、１Ｖ／（１ｍＡ＊Ｒｓ）＝３．３３＊１０４、即ち、１００００倍をはるかに超える利得を増幅器に持たせる。これを達成することは可能であるが、コスト及び他の事情から回路設計に重い負担を課す。加えて、初段アンプのオフセット誤差等を非常に高いゲインで増幅してしまうため、電流測定の精度を維持することが困難になる。即ち、シャント抵抗値Ｒｓは、約０．０３Ω〜約τＢＬＥ／ＣｂｙｐΩのレンジ内で選択されることが望ましい。シャント抵抗１０６のシャント抵抗値Ｒｓをこのレンジ内に設定することによって、約１μＡ〜約２００ｍＡの電流検出をおい粉うことができる。
上記のように、シャント抵抗センス回路１１０は、シャント抵抗１０６の２つの端子間に接続され、カットオフ周波数ｆｃを備えるＬＰＦ１１４は、シャント抵抗センス回路１１０の出力に接続されている。この第１の実施形態では、シャント抵抗センス回路１１０は差動増幅器１１２を備え、この差動増幅器は、当該増幅器１１２に接続された電源端子Ｖｄｄ＿Ａ及びアナロググランド端子（アナログ接地端子）ＣＯＭ＿Ａを備える。シャント抵抗１０６の端子は、増幅器１１２の非反転端子及び反転端子の両端子間に接続されている。アナログ接地端子ＣＯＭ＿Ａは、共通電位を供給することができ、このコモン電位は、例えば、電流検出計器内のシャーシ電位又はグランド電位（接地電位）と同じ電位とすることができる。ＬＰＦ１１４は、抵抗１１６及びコンデンサ１１８を備える。抵抗１１６は、増幅器１１２の出力端子と直列に接続され、コンデンサ１１８は、抵抗１１６の出力端子とアナログ接地端子ＣＯＭ＿Ａとの間に接続されている。
ＣＴセンス回路１２０は、ＣＴ１０８の２次側巻線に接続されている。ゲイン調整増幅器１２８は、利得調整用にＣＴセンス回路１２０の出力に接続されている。ＣＴセンス回路１２０は、抵抗値Ｒｉを有する入力抵抗１２２、ＣＴ出力センス増幅器１２６、及び抵抗値Ｒｆを有するフィードバック抵抗１２４を備える。入力抵抗１２２は、ＣＴ１０８の２次側巻線の非接地側とＣＴ出力センス増幅器１２６の反転入力端子との間に直列に接続されている。フィードバック抵抗１２４は、ＣＴ出力センス増幅器１２６の出力端子とＣＴ出力センス増幅器１２６の非反転入力端子との間に接続されている。それによって、ＣＴ出力センス増幅器１２６及びフィードバック抵抗１２４は、このようにトランスインピーダンス増幅器を形成する。電源端子Ｖｄｄ＿Ａ及びアナロググランド端子ＣＯＭ＿Ａは、ＣＴ出力センス増幅器１２６に更に接続されている。ＣＴ１０８の２次側巻線の接地側は、アナロググランド端子ＣＯＭ＿Ａ及びＣＴ出力センス増幅器１２６の非反転入力端子に接続されている。図示していないが、電源端子Ｖｄｄ＿Ａ及びアナログ接地端子ＣＯＭ＿Ａは、ゲイン調整増幅器１２８にも接続されている。
入力抵抗１２２を設けることによって、ＣＴ１０８の２次側巻線をトランスインピーダンス増幅器（ＣＴ出力センス増幅器１２６及びフィードバック抵抗１２４）に直接接続することに優る利点がもたらされる。すなわち、ＣＴ１０８が直接接続されている場合、ＣＴ１０８の２次側巻線の端子間のインピーダンスはＤＣにおいて０Ωに近いので、低インピーダンスがトランスインピーダンス増幅器の入力に接続されることになる。そのような低インピーダンス（暫定的にＺｓｍａｌｌと呼ぶ）がＣＴ出力センス増幅器１２６の反転入力端子に接続されているとき、その増幅器のノイズゲインＧは、１＋Ｒｆ／Ｚｓｍａｌｌ又はＣＴ出力センス増幅器１２６の開ループ利得のうちの小さい方（例えば、最悪の場合で約１０６）によって決定される。ＣＴ出力センス増幅器１２６のＤＣ出力は、そのＤＣオフセット電圧のＧ倍であり、ＣＴ出力センス増幅器１２６は飽和する可能性があり、十分に動作する可能性がない。したがって、ＣＴ出力センス増幅器１２６の飽和は、適切な抵抗値Ｒｉを有する入力抵抗１２２を介してＣＴ１０８とトランスインピーダンスアンプとを接続することによって防止することができる。
図面において、様々な増幅器（例えば、差動増幅器１１２及びＣＴ出力センス増幅器１２６）のそれぞれの電源端子は、簡単のために片極電源端子（単極電源端子）として示されている。しかしながら、電源端子は、本教示の範囲から逸脱することなく、実際には、例えば正極端子及び負極端子を有する一対の双極電源端子とすることができるということが分かる。一実施形態では、高周波数側の性能を決定するＣＴセンス回路１２０内のＣＴ出力センス増幅器１２６は、少なくとも約１００ＭＨｚの広い帯域幅を備えるように実施される。しかしながら、ＣＴ出力センス増幅器１２６の帯域幅は、これに限定されるものではない。
ＬＰＦ１１４の出力（シャント抵抗センス回路１１０に関係している）及びＣＴセンス回路１２０に関係しているゲイン調整増幅器１２８の出力は、加算器１３０によって互いに合計又は加算される。この合計は、加算器１３０から電流検出回路１００の出力端子１４２に出力される。電流検出回路１２０のこの出力を外部に導くために、出力端子１４２は、例えば、同軸ケーブルの中心導体に接続することができる。この同軸ケーブルの外側導体は、図１に示すように、アナロググランド端子ＣＯＭ＿Ａに接続されている。出力端子１４２は、測定された電流値を所与のデータ処理を通じて得るアナログ／デジタル変換器（ＡＤＣ）（図示せず）に接続されて、所与のデータ処理を施し、測定された電流値を得ることができる。
加算器１３０は、抵抗１３２及び１３４、加算増幅器１３８、フィードバック抵抗１３６並びに出力抵抗１４０を備える。抵抗１３２は、ＬＰＦ１１４の出力と加算増幅器１３８の反転入力との間に直列に接続され、抵抗１３４は、ゲイン調整増幅器１２８の出力と加算増幅器１３８の反転入力との間に直列に接続されている。フィードバック抵抗１３６は、抵抗１３２及び１３４の加算ノード１３７（すなわち、ＣＴ出力センス増幅器１２６の反転入力端子）並びに加算増幅器１３８の出力端子に接続されている。加算増幅器１３８は、電源端子Ｖｄｄ＿Ａ及びアナロググランド端子ＣＯＭ＿Ａに接続され、加算増幅器１３８の非反転入力端子は、アナロググランド端子ＣＯＭ＿Ａに接続されている。加算増幅器１３８の出力端子と電流検出回路１００の出力端子１４２との間に直列に接続された出力抵抗１４０は、出力端子１４２の外部に接続された同軸ケーブルとインピーダンスを整合させるように構成されている。
図１に示す構成では、電流検出回路１００は、低周波数域（ＤＣからＬＰＦ１１４のカットオフ周波数ｆｃ）では、主としてシャント抵抗センス回路１１０からＬＰＦ１１４を介して信号を出力し、高周波数域（カットオフ周波数ｆｃよりも高い）では、主としてＣＴセンス回路１２０からゲイン調整増幅器１２８を介して信号を出力するように動作する。このため、ＣＴ１０８の低周波数側のカットオフ周波数は、ＬＰＦ１１４の同じカットオフ周波数ｆｃを有する。また、ＬＰＦ１１４の出力の周波数応答の平坦部分は、ゲイン調整増幅器１２８の周波数応答特性の平坦部分と実質的に同じレベルを有する。同じカットオフ周波数及び周波数応答特性の同じ平坦部分を有することによって、電流検出回路１００の出力のフラットな周波数応答特性がＤＣから高周波数まで最適な形で得られ、以下で説明するように、測定ノイズを最小にする最適解を得ることが可能になる。ＣＴセンス回路１２０の上述した低周波数側のカットオフ周波数は、ＣＴ１０８に用いられる磁気コア材料の選択によって決定される。
図２は、代表的な実施形態による図１の電流検出回路の部分等価回路の回路図である。より詳しく言えば、図２は、２次側を基準としたＣＴ１０８の等価回路を示す図であり、ＣＴ出力センス増幅器１２６の反転入力端子の対コモンの入力インピーダンスは０とみなされるので、入力抵抗１２２は、ＣＴ１０８の２次側を分路していると等価的に見られる。ＣＴ１０８は、図２では、１：Ｎの巻数比を有する理想変流器１７２として示されている。電流Ｉｉｎが１次側に流れると、Ｉｉｎ／Ｎの電流が２次側から流れる。Ｎ２＊Ｌｉのインダクタンスを有するインダクタ１７４及び入力抵抗１２２が、理想変流器１７２の２次側端子間に並列に接続されている。ここで、Ｌｉは、理想変流器１７２の１次側励磁インダクタンスである。ＣＴ１０８の低い側のカットオフ周波数ｆｃは式（２）に従って求めることができることが図２から理解される。
Figure 0006877131
電流検出回路１００の周波数レンジ全体にわたる電流測定の実効値ノイズ（ＲＭＳノイズ）を次に検討する。より詳しく言えば、シャント抵抗センス回路１１０におけるノイズは、シャント抵抗１０６のシャント抵抗値Ｒｓを検出する増幅器１１２の入力換算ノイズ及び帯域幅（等価的にＬＰＦ１１４のカットオフ周波数ｆｃ）によって決定される。ＣＴセンス回路１２０におけるノイズは、ＣＴ１０８が動作しなくなるカットオフ周波数ｆｃ以下の周波数において存在するＣＴ出力センス増幅器１２６のノイズ寄与分と、ＣＴ１０８が動作するカットオフｆｃよりも高い周波数におけるノイズ寄与分とを合計したものである。
差動増幅器１１２の入力換算電圧雑音スペクトル密度ｅｎ＿ｉｎｓｔが周波数によらずに一定であると仮定すると、シャント抵抗１０６の検出の際の電流測定ノイズＩｎ＿ｓｈｕｎｔは、式（３）によって示される。
Figure 0006877131
式（３）において、Ｒｓは、シャント抵抗１０６の抵抗値を表し、因数π／２は、１次ローパスフィルタの雑音帯域幅係数である。
カットオフ周波数ｆｃ以下の周波数におけるＣＴ側ノイズは、ＣＴ出力センス増幅器１２６のノイズゲインによって決定され、式（４）によって提供される。
Figure 0006877131
式（４）において、Ｒｆは、ＣＴ出力センス増幅器１２６のフィードバック抵抗１２４の抵抗値を表し、ｅｎ＿ｃｔは、ＣＴ出力センス増幅器１２６の入力換算雑音電圧スペクトル密度を表す。式（４）は、通常満たされる抵抗比Ｒｆ／Ｒｉ≫１を選択することによって簡略化される。
特に、カットオフ周波数ｆｃよりも高い高周波数レンジにおけるＣＴ側ノイズ寄与分は、他方では、入力抵抗１２２（抵抗値Ｒｉ）には依存しないので、したがって、雑音の計算から除外される。
したがって、カットオフ周波数ｆｃよりも低い周波数レンジにおけるトータルのノイズの二乗は、式（５）に従って計算される。
Figure 0006877131
式（５）は、トータルのノイズの二乗を最小にするような最適解が抵抗値Ｒｉに存在することを示している。この解は、Ｒｉが式（６）を満たすときに得られる。
Figure 0006877131
図３は、図１の電流検出回路の周波数応答特性のシミュレーション結果を示すグラフである。より詳しく言えば、図３におけるトレース３０１は、シャント抵抗センス回路１１０及びＣＴセンス回路１２０が、約１００Ｈｚから約１００ＭＨｚまでのフラットな周波数応答特性について式（２）によって表されるｆｃカットオフ周波数を有するとともに、シャント抵抗１０６の抵抗値Ｒｓについて式（６）の最適な抵抗値Ｒｉを選択した場合のＶＯＵＴ（出力端子１４２における電圧）のシミュレーション結果を示している。トレース３０２は、ＬＰＦ１１４の出力信号の周波数特性を表すＶＳＲを示し、トレース３０３は、ゲイン調整増幅器１２８の出力信号の周波数特性を表すＶＣＴを示している。
図９は、図１の電流検出回路の測定結果を示すグラフであり、図１０は、図１の電流検出回路において測定された電流に変換された雑音電流スペクトル密度における周波数特性の実際の測定値を示すグラフである。
より詳しく言えば、或る設計ケースとして、図９は、代表的な第１の実施形態による電流検出回路１００の周波数特性の実際の測定結果を示している。この測定結果は、０．２５Ωのシャント抵抗を用いて２ｍＡフルスケールの電流測定レンジにおいて測定されたものである。図９においてトレース９１０によって示される性能は、２５０Ｖ／Ａの電流電圧変換ゲイン及び１１５ＭＨｚの３ｄＢ帯域幅を有する。図１０におけるトレース１０１０は、上記ケースについて、測定された入力電流に換算した雑音電流スペクトル密度の測定結果を示している。２０ＭＨｚのレンジにおいて測定されたＲＭＳ雑音は約２．２μＡであり、したがって、２ｍＡレンジフルスケールに対して約１０００の高いＳ／Ｎ比が得られる。このように、電流検出回路１００は、広い周波数レンジの電流検出器について非常に低い電流レンジをカバーすることが可能である。
高周波数レンジにおけるノイズフロア、特に、約１ＭＨｚから約２０ＭＨｚまでのノイズフロアは、１μｓ以下で遷移する高速波形を観測する電流検出器にとって重要である。この周波数レンジにおけるノイズフロアはほぼ３００ｐＡ／√Ｈｚであることを図１０から見て取ることができる。図１０に示すものと同じレベルのノイズ性能が、シャント抵抗と差動増幅器とを組み合わせるだけで簡単に得ようとすると、この差動増幅器は、式（７）に従って計算される入力換算雑音電圧スペクトル密度を有する必要がある。
Figure 0006877131
市販の高性能差動増幅器の雑音性能が高々約１０００ｐＶ／√Ｈｚであることを考えると、例示の電流検出回路１００のノイズ性能が高品質であることは明らかである。
このように、１桁のμＡのオーダの低雑音性能は、約０．６６Ω以下程度の小さなシャント抵抗値Ｒｓのシャント抵抗の使用にかかわらず、その周波数特性が広い周波数レンジにわたってフラットである電流検出器において達成される。この小さなシャント抵抗値Ｒｓによって、電流検出回路１００は、シャント抵抗及びバイパスコンデンサの影響に起因して電流波形がなまることを回避することが可能になり、約１μｓ以下の信号を取り扱うことが可能である一方、１μＡから約５桁の測定範囲をカバーすることが可能である高速な追従特性をも取得することが可能になる。
シャント抵抗センス回路１１０においてハイサイド電流モニタ方式を用いる電流検出回路１００は、例えば、ＢＬＥ規格に準拠した従来の電源装置を入力端子Ｉｉｎ＿Ｈ１０２又は入力端子Ｉｉｎ＿Ｌ１０４に直接接続することができ、したがって、測定回路を形成する場合にも、従来技術による電流検出器に優る追加の利点を有する。
加算器１３０は、上記で説明したようなアナログ加算器として実施することができる。代替的に、この加算器は、ＡＤＣが当該加算器１３０の２つの入力に設置されたデジタル加算器とすることができる。また、ＬＰＦ１１４も、図１の構成に限定されるものではない。ＬＰＦ１１４は、図１に示すようなアナログＬＰＦとしてではなく、代替的にデジタルＬＰＦとして構成することができる。この場合、ＬＰＦ１１４は、シャント抵抗センス回路１１０に続く段に配置されたＡＤＣと、デジタル化された形式でＬＰＦとして機能するその演算回路とを備える。この場合、加算器１３０は、当該加算器１３０の２つの入力のうちの一方がＬＰＦからデジタル出力を受信するように構成されたデジタル加算器とすることができる。もう１つのＡＤＣが、加算器１３０への他方の入力として、ゲイン調整増幅器１２８を介してＣＴセンス回路１２０に続く段に設けられる。変換されたデジタルデータは、加算処理においてＬＰＦ１１４からの入力に加算される。また、様々な構成において、電流検出回路１００の電流検出範囲は、必ずしも１μＡ〜２００ｍＡに限定されるものではなく、それ以上に拡張することができる。
図４は、代表的な第２の実施形態による電流検出回路のブロック図である。図４を参照すると、電流検出回路２００は、フローティング電源２４０及び差動電圧ディバイダ２２０を更に備える点において、電流検出回路１００と少なくとも部分的に異なる。グランド電位は、アナロググランド電位及びフローティンググランド電位を有し、増幅器の電源電圧も、アナログ電源電圧及びフローティング電源電圧を有する。電流検出回路２００は、図１に示すシャント抵抗センス回路１１０及び対応する差動増幅器１１２と実質的に同じ差動増幅器２１２を有するシャント抵抗センス回路２１０も備える。
より具体的に言えば、フローティンググランド端子ＣＯＭ＿Ｆの電位及びフローティング電源端子Ｖｄｄ＿Ｆの電圧を生成するフローティング電源２４０は、点Ｐに接続されている。点Ｐは、入力端子Ｉｉｎ＿Ｈ１０２側にあるシャント抵抗１０６の端子の電位と同じ電位を有する。
フローティング電源２４０では、シャント抵抗１０６の入力端における電位は、フローティンググランド端子ＣＯＭ＿Ｆの電位として初段にバッファリングされる。ツェナーダイオード２５４等が、固定電圧をフローティンググランド端子ＣＯＭ＿Ｆの電位に加え（又は固定電圧をこの電位から差し引き）、その結果の電位が用いられて、フローティング電源電圧端子Ｖｄｄ＿Ｆの電圧が生成される。ツェナーダイオードの電圧がＶｚとして与えられるとき、フローティング電源電圧端子Ｖｄｄ＿Ｆの電圧は、式（８）によって提供される。
Figure 0006877131
式（８）を参照すると、Ｖｄｄ＿Ｆはフローティング電源電圧であり、ＣＯＭ＿Ｆはフローティンググランド電位である。シャント抵抗１０６の共通電位Ｖｉｎの変化は、フローティンググランド電位ＣＯＭ＿Ｆの変化に追随し、それによって、フローティング電源電圧Ｖｄｄ＿Ｆも同様に変化する。その結果、フローティング電源電圧Ｖｄｄ＿Ｆによって動作するシャント抵抗センス回路２１０内の増幅器２１２の入力電圧レンジは、Ｖｉｎがこの入力電圧範囲内に常にあるように自動的に調整される。
高電源電圧端子Ｈｉｇｈ＿Ｖｄｄの電圧は、通常約１５Ｖ以下のオペアンプ（演算増幅器）の電源電圧よりもかなり高い電圧（例えば、５０Ｖ）である。
より詳細に言えば、フローティング電源２４０は、高入力インピーダンスバッファ２４２、第１の電圧源２４６、電流源２５２、第２の電圧源２４４、及びトランジスタ２５６を更に備える。第１の電圧源２４６は、アナロググランド端子ＣＯＭ＿Ａの電位を基準として、高電源電圧端子Ｈｉｇｈ＿Ｖｄｄの電圧を生成する。点Ｐからの信号は、高入力インピーダンスバッファ２４２に入力され、高入力インピーダンスバッファ２４２の電源は、グランド端子ＣＯＭ＿Ａを基準とした端子Ｈｉｇｈ＿Ｖｄｄの電圧である。高入力インピーダンスバッファ２４２は、点Ｐの電位をバッファリングし、このバッファリングされた電位を出力する。点Ｐから見たフローティング電源２４０は、高インピーダンスとなっている。
第２の電圧源２４４は、高入力インピーダンスバッファ２４２の出力及び高電源電圧端子Ｈｉｇｈ＿Ｖｄｄに接続されている。図４を参照すると、第２の電圧源２４４は、フローティング接地端子ＣＯＭ＿Ｆの電位、すなわち、高入力インピーダンスバッファ２４２のバッファリングされた電位を基準としたフローティング電源電圧端子Ｖｄｄ＿Ｆの電圧を生成する。具体的に言えば、第２の電圧源２４４は、図４の例に示すように、トランジスタ２５６、ツェナーダイオード２５４、及び電流源２５２を備えることができる。電流源２５２は、ツェナーダイオード２５４のバイアス電流を提供し、このツェナーダイオード上に固定ツェナー電圧を生み出す。トランジスタ２５６を参照すると、ベース端子は、ツェナーダイオード２５４のカソード端子に接続され、コレクタ端子は、Ｈｉｇｈ＿Ｖｄｄに接続され、エミッタ端子は、第２の電圧源２４４の出力としてのフローティング電源端子Ｖｄｄ＿Ｆに接続されている。この第２の電圧源において、トランジスタ２５６は、エミッタフォロワとして機能する。しかしながら、第２の電圧源２４４はこの構成に限定されるものではない。
第２の電圧源２４４は、このように、点Ｐの電位と実質的に等しいＣＯＭ＿Ｆの電位を入力として用い、ＣＯＭ＿Ｆの電位から所与の電位差を有する電源電圧を、シャント抵抗センス回路２１０における電源を提供するＶｄｄ＿Ｆの電圧として出力する。シャント抵抗１０６の２つの端子間の電圧を検出するシャント抵抗センス回路２１０は、差動増幅器２１２を備える。フローティング電源２４０によって準備されたＶｄｄ＿Ｆの電圧及びＣＯＭ＿Ｆの電位は、増幅器２１２に供給される。これによって、シャント抵抗センス回路２１０は、ＣＯＭ＿Ｆの電位の基準としての役割を果たす点Ｐの電位を中心とする電圧変化を取り扱うことが可能になる。
差動電圧ディバイダ２２０は、抵抗２２２、２２４、２２６及び２２８、並びに差動増幅器２３０を備える。差動電圧ディバイダ２２０は、フローティング電位において動作する増幅器２１２の出力（例えば、５０Ｖのレンジ内）を検出し、ＣＯＭ＿Ｆの電位を基準とした増幅器２１２の出力電圧を、アナロググランド端子ＣＯＭ＿Ａの電位を基準として分圧された電圧に固定分圧比で変換するように構成されている。このため、電圧ディバイダ２２０は、差動増幅器２３０の入力電圧が過度に大きくなることを防止する。
シャント抵抗センス回路２１０の出力電圧及びフローティンググランド端子ＣＯＭ＿Ｆの電位は、抵抗２２２〜２２８において、アナロググランド端子ＣＯＭ＿Ａの電位を基準とした電圧に分圧され、これらの電圧は、差動増幅器２３０を介してＬＰＦ１１４に出力される。アナログ電源端子Ｖｄｄ＿Ａのアナログ電源電圧及びアナロググランド端子ＣＯＭ＿Ａの電位は、差動増幅器２３０に供給される。電流検出回路２００の電圧ディバイダに続く信号伝達は、上記で論述した電流検出回路１００のものと実質的に同じである。
ＤＵＴ側の回路と電流検出回路２００の内部の回路とを互いに絶縁する絶縁インピーダンスは、高入力インピーダンスバッファ２４２内のＪＦＥＴ増幅器又はＣＭＯＳ増幅器等の高入力インピーダンスの増幅器を用いることによって高く（例えば、ＤＣにおいて約１００ＭΩよりも大きく）維持することができる。
電流検出回路２００の残りの構成は、電流検出回路１００の残りの構成と実質的に同じであり、その説明は省略する。特に、１次側電位が２次側電位から分離しているＣＴ側は、上記で説明した電圧ディバイダ等の、電位差に対応するために用いられる特別な回路素子を必要としない。入力抵抗１２２の最適な抵抗値は、電流検出回路１００に関して説明した方法によって得ることができる。
このように構成された電流検出回路２００は、ＤＵＴから見たときのインピーダンスが高く、さらに低侵襲とすることができ、ＤＵＴの動作点の変化を回避することができる。ＤＵＴの動作点の変化は、低侵襲でない場合に、電流検出回路２００をＤＵＴに接続することによって引き起こされる場合がある。電流検出回路２００は、以下のように、シャント抵抗センス回路２１０の増幅器２１２に入力される高電位化も取り扱うことができる。すなわち、シャント抵抗センス回路２１０の増幅器２１２への入力電圧が、演算増幅器の通常の電源電圧範囲（ほぼ±１５Ｖ）を越えているとき、電流検出回路２００は、シャント抵抗センス回路２１０の増幅器２１２を破壊することなくこの電圧に追従することができる。なぜならば、増幅器２１２に供給されるグランド電位及び電源電圧は、それぞれフローティンググランド端子ＣＯＭ＿Ｆの電位及びフローティング電源端子Ｖｄｄ＿Ｆの電圧であり、これらの電位及び電圧は、フローティング電源２４０によって、入力電圧、すなわち点Ｐの電位と、高電源電圧端子Ｈｉｇｈ＿Ｖｄｄの電位との間で生成されるからである。
シャント抵抗センス回路２１０は、このように、入力端に高インピーダンスを与えられ、この回路も、シャント抵抗センス回路２１０に入力される高電位を取り扱うことができる。図４では点Ｐに接続されたものとして示されているフローティング電源２４０は、代替的に、本教示の範囲から逸脱することなく、点Ｑ（入力端子Ｉｉｎ＿Ｌ１０４に接続されている）に接続することもできる。
図１に示す第１の実施形態について上記で論述した加算器及び／又はＬＰＦの機能を実施する代替の形態、並びに電流検出範囲の拡張性は、図４に示す第２の実施形態にも適用される。
図５は、代表的な第３の実施形態による電流検出回路のブロック図である。図５を参照すると、電流検出回路３００は、上記で論述した電流検出回路１００と同様であるが、電流検出出力を２つのレンジで提供する２つの出力端子、すなわち、第１の電流検出出力Ｏｕｔｐｕｔ１を出力する第１の出力端子３３２と、第２の電流検出出力Ｏｕｔｐｕｔ２を出力する第２の出力端子３６２とを有する。
具体的に言えば、電流検出回路３００は、２つのレンジについて、図１に示すシャント抵抗センス回路１１０と同様の第１のシャント抵抗センス回路３１０及び第２のシャント抵抗センス回路３４０の２つのシャント抵抗センス回路と、図１に示すＣＴセンス回路１２０と同様の第１のＣＴセンス回路３７０及び第２のＣＴセンス回路３８０の２つのＣＴセンス回路を設けることによって２つのレンジで出力を行う。第１のシャント抵抗センス回路３１０及び第２のシャント抵抗センス回路３４０は、シャント抵抗１０６に関係し、第１のＣＴセンス回路３７０及び第２のＣＴセンス回路３８０は、それぞれ第１のＣＴ３０２及び第２のＣＴ３０４に関係している。電流検出回路３００は、２つのレンジについて、図１の加算器１３０と同様の第１の加算器３２０及び第２の加算器３５０の２つの加算器も設けている。
電流Ｉｉｎは、入力端子Ｉｉｎ＿Ｈ１０２から、シャント抵抗１０６と、第１のＣＴ３０２の１次側巻線と、第２のＣＴ３０４の１次側巻線とを介して入力端子Ｉｉｎ＿Ｌ１０４に流れる。第１の電流レンジの第１のシャント抵抗センス回路３１０及び第２の電流レンジの第２のシャント抵抗センス回路３４０は、シャント抵抗１０６の２つの端部の間に接続されている。カットオフ周波数ｆｃ１を有する第１のローパスフィルタ（ＬＰＦ）３１４は、第１の電流レンジ用の第１のシャント抵抗センス回路３１０の出力に接続され、カットオフ周波数ｆｃ２を有する第２のＬＰＦ３４４は、第２の電流レンジ用の第２のシャント抵抗センス回路３４０の出力に接続されている。
第１のシャント抵抗センス回路３１０は第１の差動増幅器３１２を備え、第２のシャント抵抗センス回路３４０は第２の差動増幅器３４２を備える。電源端子Ｖｄｄ＿Ａ及びアナログ接地端子ＣＯＭ＿Ａはそれぞれ、第１の差動増幅器３１２及び第２の差動増幅器３４２の双方に接続されている。第１のＬＰＦ３１４及び第２のＬＰＦ３４４は、図１に示すＬＰＦ１１４の構成と同じ構成を有し、したがって、図５に関してこの説明は省略する。
第１のＣＴセンス回路３７０は、第１の電流レンジ用の第１のＣＴ３０２の２次側巻線に接続されている。ゲイン調整用の第１のゲイン調整増幅器３７８は、第１のＣＴセンス回路３７０の出力に接続されている。第１のＣＴ３０２の２次側巻線の非接地側では、第１の入力抵抗３７２が、第１のＣＴ出力センス増幅器３７６と直列に接続されている。第１のＣＴ出力センス増幅器３７６は、第１の入力抵抗３７２が接続されている反転入力端子を有し、第１のフィードバック抵抗３７４は、第１のＣＴ出力センス増幅器３７６の出力端子と反転入力端子との間に接続されている。トランスインピーダンス増幅器は、このように、第１のＣＴ出力センス増幅器３７６及び第１のフィードバック抵抗３７４から形成される。電源端子Ｖｄｄ＿Ａ及びアナロググランド端子ＣＯＭ＿Ａは、第１のＣＴ出力センス増幅器３７６にも接続されている。第１のＣＴ３０２の２次側巻線は、接地側では、アナロググランド端子ＣＯＭ＿Ａ及び第１のＣＴ出力センス増幅器３７６の非反転入力端子に接続されている。第１のＣＴ３０２の低周波数側のカットオフ周波数は、第１のＬＰＦ３１４のカットオフ周波数ｆｃ１と同じである。
第２のＣＴセンス回路３８０は、第２の電流レンジの第２のＣＴ３０４の２次側巻線に接続されている。ゲイン調整用の第２のゲイン調整増幅器３８８は、第２のＣＴセンス回路３８０の出力に接続されている。第２のＣＴ３０４の２次側巻線の非接地側では、第２の入力抵抗３８２が、第２のＣＴ出力センス増幅３８６と直列に接続されている。第２のＣＴ出力センス増幅器３８６は、第２の入力抵抗３８２が接続されている反転入力端子を有し、第２のフィードバック抵抗３８４は、第２のＣＴ出力センス増幅器３８６の出力端子と反転入力端子との間に接続されている。トランスインピーダンス増幅器は、このように、第２のＣＴ出力センス増幅器３８６及び第２のフィードバック抵抗３８４から形成される。電源端子Ｖｄｄ＿Ａ及びアナロググランド端子ＣＯＭ＿Ａは、第２のＣＴ出力センス増幅器３８６にも接続されている。第２のＣＴ３０４の２次側巻線は、接地側では、アナロググランド端子ＣＯＭ＿Ａ及び第２のＣＴ出力センス増幅器３８６の非反転入力端子に接続されている。第２のＣＴ３０４の低周波数側のカットオフ周波数は、第２のＬＰＦ３４４のカットオフ周波数ｆｃ２と同じである。
第１の電流レンジの第１のシャント抵抗センス回路３１０に関係した第１のＬＰＦ３１４の出力及び第１のＣＴセンス回路３７０に関係した第１のゲイン調整増幅器３７８の出力は、第１の加算器３２０によって互いに加算される。その結果の合計は、第１の電流レンジの第１の出力端子３３２に出力される。第１の出力端子３３２は、同軸ケーブルの中心導体に接続することができる。この同軸ケーブルの外側導体は、アナロググランド端子ＣＯＭ＿Ａに接続されている。
第１の電流レンジの第１の加算器３２０は、第１のＬＰＦ３１４の出力と直列に配置された抵抗３２２と、第１のゲイン調整増幅器３７８の出力と直列に配置された抵抗３２４とを備える。第１の加算器３２０は、抵抗３２２及び３２４に接続された第１のフィードバック抵抗３２６を備える２入力の第１の加算増幅器３２８と、第１の加算増幅器３２８の出力に直列に接続されたインピーダンス整合抵抗３３０とを更に備える。第１の加算増幅器３２８は、電源端子Ｖｄｄ＿Ａ及びアナロググランド端子ＣＯＭ＿Ａに接続され、第１の加算増幅器３２８の非反転入力端子は、アナロググランド端子ＣＯＭ＿Ａに接続されている。
第２の電流レンジの第２のシャント抵抗センス回路３４０に関係した第２のＬＰＦ３４４の出力及び第２のＣＴセンス回路３８０に関係した第２のゲイン調整増幅器３８８の出力は、第２の加算器３５０によって互いに加算される。その結果の合計は、第２の電流レンジの第２の出力端子３６２に出力される。第２の出力端子３６２は、同軸ケーブルの中心導体に接続することができる。この同軸ケーブルの外側導体は、アナロググランド端子ＣＯＭ＿Ａに接続されている。
第２の電流レンジの第２の加算器３５０は、第２のＬＰＦ３４４の出力に直列に配置された抵抗３５２と、第２のゲイン調整増幅器３８８の出力に直列に配置された抵抗３５４とを備える。第２の加算器３５０は、抵抗３５２及び３５４に接続された第２のフィードバック抵抗３５６を備える２入力の第２の加算増幅器３５８と、第２の加算増幅器３５８の出力に直列に接続されたインピーダンス整合抵抗３６０とを更に備える。第２の加算増幅器３５８は、電源端子Ｖｄｄ＿Ａ及びアナロググランド端子ＣＯＭ＿Ａに接続され、第２の加算増幅器３５８の非反転入力端子は、アナロググランド端子ＣＯＭ＿Ａに接続されている。
図示していないが、電源端子及び接地端子は、図１のゲイン調整増幅器１２８の場合と同様に、第１のゲイン調整増幅器３７８及び第２のゲイン調整増幅器３８８のそれぞれに接続されている。
電流検出回路３００は、第１の電流レンジ用の第１のシャント抵抗センス回路３１０の電流電圧変換ゲインが第２の電流レンジ用の第２のシャント抵抗センス回路３４０の電流電圧変換ゲインと異なるように構成されている。したがって、第１の電流レンジ用の第１のＣＴセンス回路３７０の電流電圧変換ゲインは、第２の電流レンジ用の第２のＣＴセンス回路３８０の電流電圧変換ゲインと異なる。
このため、第３の実施形態では、２つの異なる電流電圧変換ゲインを含む電流センス出力は、電流波形観測のために同時に２つのアナログ／デジタル変換器内にそれぞれ導かれる。これは、電流検出回路が、それぞれが４桁以下のダイナミックレンジを有する２つのＡＤＣを用いる構成によって検出された電流に対してアナログ／デジタル変換を実行することによって形成され、したがって、（例えば、５桁以上のダイナミックレンジを有する１つの高価なＡＤＣを用いる構成に優る）コストの利点を有する場合に特に有利である。
図５の第１の加算器３２０及び第２の加算器３５０は、代替的に、図１の加算器１３０について上記で論述したように、ＡＤＣが設置されたデジタル加算器とすることができる。第１の入力抵抗３７２の最適な抵抗値Ｒｉ１及び第２の入力抵抗３８２の最適な抵抗値Ｒｉ２は、図１に示す第１の実施形態について上記で説明した方法によって得ることができる。
図７は、図５に示す電流検出回路３００の動作を示す等価ブロック図である。上記のように構成された第３の実施形態によれば、図７に示す電流測定回路５６０を等価的に構成することができる。
図７を参照すると、第１の電流計５６２（Ａ１）及び第２の電流計５６４（Ａ２）の２つの電流計が、入力端子Ｉｉｎ＿Ｈ１０２とＩｉｎ＿Ｌ１０４との間に直列に接続されている。第１の電流計５６２及び第２の電流計５６４が、例えば、それぞれ２００ｍＡレンジの電流計及び２ｍＡレンジの電流計であるとき、単純な構成を用いて、同時測定を通じて互いを補完する２つの電流計によって約１μＡ〜約２００ｍＡの電流を測定することができる。
具体的に言えば、電流測定回路５６０は、図８のフローチャートによって示された電流測定レンジ決定アルゴリズム（又は方法）５８０を用いて電流を測定する。ここでは、第２の電流計５６４の電流レンジが、第１の電流計５６２の電流レンジよりも測定上限が低いものと仮定される。
図８を参照すると、電流測定が開始し、第１の電流計５６２及び第２の電流計５６４が電流を同時に測定開始すると、ステップ５８２において、測定可能な電流に対して低い上限を有する第２の電流計５６４による電流読取り値が、第２の電流計５６４の上限以上であるか否かが判断される。ステップ５８２における判断の結果が「ｙｅｓ」であるとき、電流測定回路５６０はステップ５８４に進み、第１の電流計５６２の読取り値を用いる。この第１の電流計は、測定値として測定可能な電流に対して高い上限を有する。ステップ５８２における判断の結果が「ｎｏ」であるとき、電流測定回路５６０はステップ５８６に進み、第２の電流計５６４の読取り値を用いる。この第２の電流計は、測定値として測定可能な電流に対して低い上限を有する。電流測定回路５６０は、その後、ステップ５８２と、ステップ５８２においてなされた判断に従った後続のステップとを繰り返す。このように、電流は、互いに異なる電流レンジを有する２つの電流計を用いて単純な構成で広いダイナミックレンジにわたって測定することができる。用いられる電流レンジの数は、２つに限定されるものではなく、本教示の範囲から逸脱することなく３つ以上に拡張することができる。
図５、図７及び図８を参照して上記で説明した実施形態は、約１μｓのオーダで電流変化を測定することができる。これと比較して、従来の電流センサは、電流レンジが測定信号に適合するように或るレンジから別のレンジに切り替えられるとき、複数の電流レンジを有する通常の電流測定計器と同様に、約１μｓのオーダで生じる電流変化を捕捉することができない。これは、波形追跡用の従来の電流センサの応答時間がレンジ切替え時間の長さ（例えば、約数十μｓ）の影響を受けるからである。
第１の実施形態における加算器及びＬＰＦの機能を実行する代替の形態の例、並びに電流検出範囲の拡張性は、第３の実施形態にも同様に適用される。
図６は、代表的な第４の実施形態による電流検出回路のブロック図である。図６を参照すると、電流検出回路４００は、本質的には、上記で論述した電流検出回路２００の態様と電流検出回路３００の態様とを組み合わせたものである。
具体的に言えば、図６を参照すると、フローティング電源２４０は、電流検出回路３００に組み込まれ、フローティンググランド端子ＣＯＭ＿Ｆ及びフローティング電源端子Ｖｄｄ＿Ｆは、第１のシャント抵抗センス回路４１０の第１の差動増幅器４１２（第１の電流レンジ用）及び第２のシャント抵抗センス回路４４２の第２の差動増幅器４４４（第２の電流レンジ用）のそれぞれに接続されている。これらの増幅器は、それぞれシャント抵抗１０６の２つの端部間の電圧を増幅する。フローティング電源２４０は、点Ｖの電位を入力として受け取るように構成されている。この点Ｖは、図４の点Ｐに相当し、フローティンググランド端子ＣＯＭ＿Ｆの電位及びフローティング電源端子Ｖｄｄ＿Ｆの電圧を生成する。
第１の差動電圧ディバイダ４１４は、第１のシャント抵抗センス回路４１０と第１のＬＰＦ３１４との間に組み込まれて、第１のシャント抵抗センス回路４１０の出力を、アナロググランド端子ＣＯＭ＿Ａの電位を基準とした電圧に変換する。この結果は、第１の加算器３２０に接続されている。第２の差動電圧ディバイダ４４６は、第２のシャント抵抗センス回路４４２と第２のＬＰＦ３４４との間に組み込まれて、第２のシャント抵抗センス回路４４２の出力を、アナロググランド端子ＣＯＭ＿Ａの電位を基準とした電圧に変換する。この結果は、第２の加算器３５０に接続されている。
第１のＣＴ３０２及び第２のＣＴ３０４、第１のＣＴセンス回路３７０及び第２のＣＴセンス回路３８０、並びに第１のゲイン調整増幅器３７８及び第２のゲイン調整増幅器３８８は、図５に示す第３の実施形態について上記で説明したものと実質的に同じものとすることができる。フローティング電源２４０も、図４に示す第２の実施形態について上記で説明したものと実質的に同じものとすることができる。電流検出回路４００の様々な構成要素の動作は、それらのそれぞれの実施形態に従って上記で説明されている。
上記のように構成された電流検出回路４００では、コスト的に有利な４桁のダイナミックレンジ以下しか有しないＡＤＣを用いることができる。加えて、電流検出回路４００は、ＣＯＭ＿Ｆの電位及びＶｄｄ＿Ｆの電位で動作する回路を、高インピーダンスを有する入力端とともに組み込むことができる。これによって、シャント抵抗センス回路（例えば、シャント抵抗センス回路２００）に入力される高い電位の取り扱いが可能になる一方、コスト的に有利な方法で広いダイナミックレンジが達成される。
図１１Ａ〜図１１Ｃは、例えば、第１の電流レンジが２００ｍＡのレンジであり、第２の電流レンジが２ｍＡのレンジであり、シャント抵抗値が約０．２５Ωであるときに、ＢＬＥ規格に準拠したＤＵＴを、電流検出回路４００を用いて測定した結果を示すグラフである。図１１Ａは、図１２Ａにおけるスリープ状態（又はスリープ期間）及びアクティブ状態（ウェイクアップ期間を含む）を有する波形を示すグラフである。図１１Ａにおけるウェイクアップ期間の波形の拡大図が図１１Ｂに示されている。図１１Ｂにおけるスリープ期間の部分波形の拡大図が図１１Ｃに示されている。
２００ｍＡフルスケールレンジにおいて測定された図１１Ｂにおける結果、及び２ｍＡフルスケールレンジにおいて測定された図１１Ｃにおける結果は、同時に得られるが、説明の便宜上、別々に示されている。図１１Ｃに示す部分はスリープ期間である。このスリープ期間では、ＩＣの電力消費は無視できるレベルにある必要があるが、実際には、ＩＣ内の機能ブロックのうちの幾つかは動作中である。電流検出回路４００は、ブロックのこの活動によって引き起こされる消費電流の僅かな変動であっても、何も見落とすことなく捕捉することに成功していることを図１１Ｃに見て取ることができる。図１１Ｂにおけるプロファイルのような全体のプロファイルを観測すると同時に、図１１Ｃに示すものと同程度に小さい電流の波形を測定することは、電流信号がノイズに埋もれる従来の電流センサでは困難であった。
図１１Ａ〜図１１Ｃに示す効果は、上記で説明した実施形態のうちのいずれにおいても得られる。様々な実施形態によれば、約１μＡ〜２００ｍＡの電流信号を上記のように正確に測定することができ、１μｓのオーダの高速な遷移を含む電流遷移に追従することができる。
図６を参照して論述した第４の実施形態では、ＣＴセンス回路３７０の入力抵抗３７２及びＣＴセンス回路３８０の入力抵抗３８２の最適な抵抗値は、上記式（６）によって得ることができる。図６のフローティング電源２４０は、代替的に、図４の点Ｑに相当する点Ｗに接続することができる。また、用いられる電流レンジの数は、２つに限定されるものではなく、本教示の範囲から逸脱することなく３つ以上に拡張することができる。第１の実施形態における加算器及びＬＰＦの機能を実施する代替の形態の例、並びに電流検出範囲の拡張性は、第４の実施形態にも同様に適用することができる。
図１３は、代表的な第５の実施形態による電流検出回路のブロック図である。図１３を参照すると、電流検出回路８００は、上記で論述したシャント抵抗１０６、ＣＴ１０８、シャント抵抗センス回路１１０、ＬＰＦ１１４及び加算器１３０とともに、ＣＴセンス回路８２０及びゲイン調整増幅器８２８も備える。ＣＴセンス回路８２０は、シャント入力抵抗８２２及びＣＴ出力センス増幅器８２６を備える。シャント入力抵抗８２２は、例えば、図１に示す第１の実施形態における直列に接続された入力抵抗１２２に対応するが、ＣＴ１０８の２次巻線側に配置されて、ＣＴ１０８の２次巻線の２つの端部端子間に接続されている。ＣＴ１０８の２次巻線の非接地側端子は、ＣＴ出力センス増幅器８２６の入力端子に接続されている。ＣＴ出力センス増幅器８２６の出力は、ゲイン調整増幅器８２８を介して加算器１３０に接続されている。第１の実施形態におけるものと同じ電源電圧及びグランド電位が、ＣＴ出力センス増幅器８２６及びゲイン調整増幅器８２８のそれぞれに供給される。ＣＴセンス回路８２０及びゲイン調整増幅器８２８以外の構成要素は、第１の実施形態における対応する構成要素と同じである。
電流検出回路８００におけるＣＴ１０８及びＣＴセンス回路８２０の等価回路は、図２に示す等価回路と同じである。ノイズを最小にするシャント入力抵抗８２２の最適な抵抗値は、上記式（６）によって得ることができる。
図１３に示す第５の実施形態は、ＣＴセンス回路を実施する代替の方法を用いる。一般に、ＣＴセンス回路（例えば、ＣＴセンス回路１２０）において、トランスインピーダンス増幅器（例えば、ＣＴ出力センス増幅器１２６及びフィードバック抵抗１２４）を用いることの利点は、入力抵抗（例えば、１２２）の抵抗値Ｒｉ及びフィードバック抵抗（例えば、１２４）の抵抗値Ｒｆを互いに独立して選択することができるということである。これは、抵抗値Ｒｉに関係なく、ＣＴセンス回路に大きな電流電圧変換ゲインを設定することができることを意味するとともに、適切なＳ／Ｎ比を設定することが容易であることを意味する。他方、ＣＴの２次側における電流（Ｉｉｎ／Ｎ）は、トランスインピーダンス増幅器自体から供給する必要がある。これは、測定電流範囲が大きくなった場合に、増幅器が比較的大きな電流出力を有する必要があることを意味し、これは設計に負担を課すことになる。
図１３に示す第５の実施形態では、ＣＴ１０８の出力電流が電圧に変換されるシャント入力抵抗８２２の抵抗値Ｒｉは、式（６）によって求められる。この式では、ノイズは最小にされ、したがって、この増幅器の電流電圧変換ゲインのみが十分なものでない場合がある。したがって、第５の実施形態は、大きなゲインを有するようにＣＴ出力センス増幅器８２６を選択する必要があること、又は追加の増幅器を加える必要があることが、コストの点から設計に対する負担を増すという点で不利な点を有する。しかしながら、測定電流範囲が比較的大きい場合であっても、抵抗８２２を介してＩｉｎ／Ｎの電流をＣＴ１０８に還流させることができるだけで十分であり、このゆとりが設計に対する負担を軽減し、有利な点となる。
この実施形態において用いられる電流レンジの数は、２つに限定されるものではなく、３つ以上に拡張することができる。図１の第１の実施形態における加算器及びＬＰＦの機能を実行する代替の形態の例、並びに電流検出範囲の拡張性は、図１３の第５の実施形態にも同様に適用される。第５の実施形態は、第２の実施形態〜第４の実施形態と組み合わせることができる。
図１４は、代表的な第６の実施形態による電流検出回路のブロック図である。図１４を参照すると、電流検出回路９００は、図５に示す電流検出回路を実施する代替の形態の一例である。図１４では、図５の第２のＣＴセンス回路３８０及び第２のゲイン調整増幅器３８８が、第２のＣＴセンス回路９２０及び第２のゲイン調整増幅器９２８に置き換えられ、これらは、図１４の第１のＣＴセンス回路３７０よりも電流範囲が大きい。
第２のＣＴセンス回路９２０は、図５の第３の実施形態における第２のＣＴ出力センス増幅器３８６と直列に接続された入力抵抗３８２に対応するシャント入力抵抗９２２を備える。シャント入力抵抗９２２は、第２のＣＴ３０４の２次巻線側に配置されて、第２のＣＴ３０４の２次巻線の２つの端部端子間に接続されている。第２のＣＴ３０４の２次巻線の非接地側端子は、第２のゲイン調整増幅器９２６の入力端子に接続されている。第２のＣＴセンス回路９２１０の増幅器９２６の出力は、ゲイン調整増幅器９２８を介して第２の加算器３５０に接続されている。図１３における増幅器８２６及び８２８と同じ電源電圧及びグランド電位が、増幅器９２６及び９２８のそれぞれに供給される。第２のＣＴセンス回路９２０及びゲイン調整増幅器９２８以外の構成要素は、図５を参照して説明した第３の実施形態における対応する構成要素と同じである。
電流検出回路９００における第２のＣＴ３０４及び第２のＣＴセンス回路９２０の等価回路は、図２における等価回路と同じである。雑音を最小にする第２の入力抵抗９２２の最適な抵抗値Ｒｉ２は、上記式（６）によって得ることができる。
第２のＣＴセンス回路９２０は、望ましくは、第１のＣＴセンス回路３７０の電流レンジよりも大きな電流レンジにおける測定用に設置される。電流検出回路９００は、２つのＣＴセンス回路を備え、これらのうちの一方は、トランスインピーダンス増幅器を用いるタイプのＣＴセンス回路（第１のＣＴセンス回路３７０）であり、これらのうちの他方は、シャント抵抗を用いるタイプのＣＴセンス回路（第２のＣＴセンス回路９２０）である。低い側の電流レンジにおける電流は、トランスインピーダンス増幅器を用いる第１のＣＴセンス回路３７０によって検出されるのに対して、高い側の電流レンジにおける電流は、シャント入力抵抗９２２を用いる第２のＣＴセンス回路９２０によって検出される。これらの２つのタイプのＣＴセンス回路は、このように組み合わせて用いられ、それぞれは、そのタイプのＣＴセンス回路が他方のタイプに優る性能上の利点を有する電流レンジに割り当てられるようになっている。
第１のＣＴセンス回路３７０及び第２のＣＴセンス回路９２０は、必ずしも図１４における第１のＣＴ３０２及び第２のＣＴ３０４の順序に限定されるものではない。この実施形態において用いられる電流レンジの数は、２つに限定されるものではなく、本教示の範囲から逸脱することなく３つ以上に拡張することができる。図１の第１の実施形態における加算器（複数の場合もある）の機能及びＬＰＦ（複数の場合もある）の機能を実行する代替の形態の例、並びに電流検出範囲の拡張性は、図１４の第６の実施形態にも同様に適用される。図１４に示す第６の実施形態は、図６に示す第４の実施形態と同様に、拡張のために図４に示す第２の実施形態と組み合わせることができる。
一般に、上記様々な実施形態によれば、１μＡ〜２００ｍＡの電流測定及び１μＡのオーダでの観測を可能にする低電流ノイズ性能と；１μＡから５桁以上の変化の測定を可能にするダイナミックレンジと；ＤＣ（直流）から１００ＭＨｚ以上のレンジにわたってフラットな広い周波数特性と；ＢＬＥに準拠したＤＵＴの測定回路のキャパシタンスが考慮されるときに１μｓ以下で発生する変化に追随することが可能な高速の応答特性とを有する電流検出回路が提供される。
第２の実施形態及び第４の実施形態では、シャント抵抗センス回路には、１００ＭΩ以上の高インピーダンスとすることができ、このシャント抵抗センス回路は、当該シャント抵抗センス回路の入力を高電位に対応させることもできる。第３の実施形態及び第４の実施形態では、４桁以下のダイナミックレンジを有するＡＤＣを用いることによって電流検出回路を形成することができる。
加えて、複数の派生的な利点がある。例えば、第３の実施形態及び第４の実施形態は、波形追従の応答時間がレンジ切替え時間の長さの影響を受けるために、測定レンジが測定信号に適合するように複数の測定レンジのうちの１つから別のものに切り替えられるときに発生する１μｓのオーダの電流変化が捕捉されない場合があるという問題を解決する。また、第６の実施形態では、互いに異なる電流レンジを有する２つのＣＴセンス回路が用いられる。一方のタイプのＣＴセンス回路は、トランスインピーダンス増幅器を用い、この増幅器に設定される増幅レベルを高くすることができ、高いＳ／Ｎ性能を有するようにし、他方のタイプのＣＴセンス回路は、シャント抵抗を用い、電流が比較的大きな領域に適合するようにする。これらの２つのタイプのＣＴセンス回路は、このように組み合わせて用いられ、性能上の利点が特定の状況において他方のタイプに優る、２つのタイプのうちの一方が選択されるようになっている。
本開示は例示的な実施形態を参照しているが、本教示の趣旨及び範囲から逸脱することなく様々な変更及び変形を行うことができることが当業者には明らかであろう。したがって、上記実施形態は限定ではなく例示であることが理解されるべきである。
なお、出願当初の特許請求の範囲の記載は以下の通りである。
請求項１：
被試験デバイス（ＤＵＴ）において電流を検出する電流検出回路（１００、２００、３００、４００、９００）であって、
第１の入力端子（１０２）と、
第２の入力端子（１０４）と、
第１の出力端子（１４２、３３２）と、
前記第１の入力端子に接続された一方の端子を有するシャント抵抗（１０６）と、
前記シャント抵抗の前記一方の端子と前記シャント抵抗の他方の端子との間の電圧を増幅するように構成された第１のシャント抵抗センス回路（１１０、２１０、３１０、４１０）と、
前記第１のシャント抵抗センス回路の出力に結合された第１のローパスフィルタ（１１４、３１４）であって、第１のカットオフ周波数を有する、第１のローパスフィルタと、
１次巻線及び２次巻線を備える第１のカレントトランス（１０８、３０２）であって、該１次巻線は、前記シャント抵抗の前記他方の端子と前記第２の入力端子との間に接続され、該カレントトランスは、前記ローパスフィルタの前記カットオフ周波数と等しい低周波数側のカットオフ周波数を有する、第１のカレントトランスと、
前記第１のカレントトランスの前記２次巻線に接続され、前記２次巻線から出力された電流を増幅するように構成されたカレントトランスセンス回路（１２０、３７０）であって、該第１のカレントトランスセンス回路は、
第１のトランスインピーダンス増幅器（１２６、１２４、３７６、３７４）と、
前記２次巻線の一方の端子と前記第１のトランスインピーダンス増幅器の入力との間に接続された第１の入力抵抗（１２２、３７２）であって、前記２次巻線の他方の端子は接地されている、第１の入力抵抗と、
を備える、カレントトランスセンス回路と、
前記第１のローパスフィルタの出力と、前記第１のカレントトランスセンス回路の出力とを加算し、その結果の合計を該電流検出回路の前記第１の出力端子から第１の出力電圧（ＶＯＵＴ）として提供するように構成された第１の加算器（１３０、３２０）と、
を備える、電流検出回路。
請求項２：
前記第１のトランスインピーダンス増幅器の出力端子に接続され、前記第１のトランスインピーダンス増幅器の前記出力のゲインを調整するように構成された第１のゲイン調整増幅器を更に備え、前記第１の加算器は、前記第１のローパスフィルタの前記出力と、前記第１のゲイン調整増幅器の出力端子における前記第１のカレントトランスセンス回路の前記ゲイン調整された出力とを加算する、請求項１に記載の電流検出回路。
請求項３：
前記シャント抵抗は、約０．０３Ω以上かつ約τ ＢＬＥ ／Ｃ ｂｙｐ Ω以下の抵抗値を有し、ここで、Ｃ ｂｙｐ は、前記ＤＵＴの測定回路の全静電容量を表し、τ ＢＬＥ は、観測波形を得るのに必要な前記ＤＵＴの前記測定回路の時定数を表す、請求項１に記載の電流検出回路。
請求項４：
前記第１のシャント抵抗センス回路における第１の差動増幅器の接地端子と、前記第１のローパスフィルタの接地端子と、前記第１のカレントトランスの前記２次巻線の前記他方の端子と、前記第１のカレントトランスセンス回路の前記第１のトランスインピーダンス増幅器の接地端子と、前記第１の加算器における第１の加算増幅器の接地端子とは、アナログ接地電圧が供給されるアナログ接地端子に接続され、
前記第１のシャント抵抗センス回路における前記第１の差動増幅器の電源端子と、前記第１のカレントトランスセンス回路の前記第１のトランスインピーダンス増幅器の電源端子と、前記第１の加算器における前記第１の加算増幅器の電源端子とは、電源電圧が供給される電源端子に接続されている、請求項１に記載の電流検出回路。
請求項５：
前記電流検出回路は、
アナログ接地電圧が供給されるアナログ接地端子と、
第１の電源電圧が供給される第１の電源端子と、
前記第１の入力端子に接続された前記シャント抵抗の前記一方の端子に接続されたフローティング電源と、
前記第１のシャント抵抗センス回路と前記第１のローパスフィルタとの間に配置された第１の差動電圧ディバイダと、
を更に備え、
前記フローティング電源は、フローティング接地端子及びフローティング電源電圧端子を備え、該フローティング接地端子及び該フローティング電源電圧端子は、高電源電圧が供給される高電源電圧端子及び前記アナログ接地電圧が供給される前記アナログ接地端子を用いて、それぞれフローティング接地電圧及びフローティング電源電圧を生成するように構成され、
前記第１のシャント抵抗センス回路は、前記フローティング接地端子及び前記フローティング電源電圧端子に接続され、
前記電圧ディバイダは、前記第１のシャント抵抗センス回路の出力及び前記フローティング接地電圧を用いて、前記アナログ接地電圧に基づく分圧された電圧を出力するように構成され、
前記第１のカレントトランスセンス回路及び前記第１の加算器は、前記アナログ接地端子及び前記第１の電源電圧端子に接続されている、請求項１に記載の電流検出回路。
請求項６：
前記フローティング電源は、
前記第１の入力端子に接続された前記シャント抵抗の前記一方の端子の電圧をバッファリングして出力するように構成された第１のバッファと、
前記高電源電圧端子及び前記アナログ接地端子に接続された第１の電圧源と、
前記第１のバッファの出力を前記フローティング接地端子に接続するとともに、前記高電源電圧端子及び前記フローティング接地端子に接続されて前記フローティング電源電圧を前記フローティング電源電圧端子に出力する第２の電圧源と、
を更に備える、請求項５に記載の電流検出回路。
請求項７：
前記第１のバッファは、高入力インピーダンスバッファを含む、請求項６に記載の電流検出回路。
請求項８：
前記第１の電圧ディバイダは、
前記第１のシャント抵抗センス回路から出力された電圧を前記アナログ接地電圧に対して所与の分圧比で分圧し、該分圧された電圧を第１の差動増幅器の第１の入力として用い、
前記第１のシャント抵抗センス回路の前記フローティング接地電圧を前記アナログ接地電圧に対して前記所与の分圧比で分圧し、該分圧された電圧を前記第１の差動増幅器の第２の入力として用いる、
ように構成され、
前記差動増幅器は、前記アナログ接地端子及び前記電源電圧端子に接続され、前記第１のローパスフィルタに出力される前記分圧された電圧を生成するように構成されている、請求項５に記載の電流検出回路。
請求項９：
第２の出力端子と、
前記シャント抵抗の前記一方の端子と前記シャント抵抗の前記他方の端子との間の前記電圧を増幅するように構成された第２のシャント抵抗センス回路と、
前記第２のシャント抵抗センス回路の出力に結合された第２のローパスフィルタであって、第２のカットオフ周波数を有する、第２のローパスフィルタと、
１次巻線及び２次巻線を備える第２のカレントトランスであって、該１次巻線は、前記第１のカレントトランスの前記１次巻線の端子と前記第２の入力端子との間に接続され、該第２のカレントトランスは、前記第２のローパスフィルタの前記第２のカットオフ周波数と等しい低周波数側カットオフ周波数を有する、第２のカレントトランスと、
前記第２のカレントトランスの前記２次巻線に接続され、前記２次巻線から出力された電流を増幅するように構成された第２のカレントトランスセンス回路であって、該第２のカレントトランスセンス回路は、
第２のトランスインピーダンス増幅器と、
前記第２のカレントトランスの前記２次巻線の一方の端子と前記第２のトランスインピーダンス増幅器の入力との間に接続された第２の入力抵抗であって、前記２次巻線の他方の端子は接地されている、第２の入力抵抗と、
を備える、第２のカレントトランスセンス回路と、
前記第２のローパスフィルタの出力と、前記第２のカレントトランスセンス回路の出力とを加算し、その結果の合計を前記電流検出回路の前記第２の出力端子から第２の出力電圧として提供するように構成された第２の加算器と、
を更に備える、請求項１に記載の電流検出回路。
請求項１０：
前記第１のシャント抵抗センス回路は、前記第２のシャント抵抗センス回路の電流電圧変換ゲインと異なる電流電圧変換ゲインを有し、前記第１のカレントトランスセンス回路は、前記第２のカレントトランスセンス回路の電流電圧変換ゲインと異なる電流電圧変換ゲインを有する、請求項９に記載の電流検出回路。
請求項１１：
前記電流検出回路は、前記第２のトランスインピーダンス増幅器の出力端子に接続され、前記第２のトランスインピーダンス増幅器の前記出力のゲインを調整するように構成された第２のゲイン調整増幅器を更に備え、前記第２の加算器は、前記第２のローパスフィルタの前記出力と、前記第２のゲイン調整増幅器の出力端子における前記第２のカレントトランスセンス回路の前記ゲイン調整された出力とを加算する、請求項９に記載の電流検出回路。
請求項１２：
前記シャント抵抗は、０．０３Ω以上かつτ ＢＬＥ ／Ｃ ｂｙｐ Ω以下の抵抗値を有し、
ここで、Ｃ ｂｙｐ は、前記ＤＵＴの測定回路の全静電容量を表し、τ ＢＬＥ は、観測波形
を得るのに必要な前記ＤＵＴについての前記測定回路の時定数を表す、請求項９に記載の電流検出回路。
請求項１３：
前記電流検出回路は、
アナログ接地電圧が供給されるアナログ接地端子と、
第１の電源電圧が供給される第１の電源端子と、
前記シャント抵抗の前記一方の端子に接続されたフローティング電源と、
前記第１のシャント抵抗センス回路と前記第１のローパスフィルタとの間の第１の電圧ディバイダと、
前記第２のシャント抵抗センス回路と前記第２のローパスフィルタとの間の第２の電圧ディバイダと、
を更に備え、
前記フローティング電源は、フローティング接地端子及びフローティング電源電圧端子を備え、該フローティング接地端子及び該フローティング電源電圧端子は、高電源電圧が供給される高電源電圧端子及び前記アナログ接地電圧が供給される前記アナログ接地端子を用いて、それぞれフローティング接地電圧及びフローティング電源電圧を生成するように構成され、
前記第１のシャント抵抗センス回路及び前記第２のシャント抵抗センス回路は、前記フローティング接地端子及び前記フローティング電源電圧端子に接続されて動作し、
前記第１の電圧ディバイダは、前記第１のシャント抵抗センス回路の出力及び前記フローティング接地電圧を用いて、前記アナログ接地電圧に基づく出力電圧を出力するように構成され、
前記第２の電圧ディバイダは、前記第２のシャント抵抗センス回路の出力及び前記フローティング接地電圧を用いて、前記アナログ接地電圧に基づく出力電圧を出力するように構成され、
前記第１のカレントトランスセンス回路、前記第１の加算器、前記第２のカレントトランスセンス回路、及び前記第２の加算器は、前記アナログ接地端子及び前記第１の電源電圧端子に接続されて動作する、請求項９に記載の電流検出回路。
請求項１４：
前記フローティング電源は、
前記シャント抵抗の前記一方の端子の電圧をバッファリングして出力するように構成された第１のバッファと、
前記高電源電圧端子及び前記アナログ接地端子に接続された第１の電圧源と、
前記第１のバッファの出力を前記フローティング接地端子に接続するとともに、前記高電源電圧端子及び前記フローティング接地端子に接続されて前記フローティング電源電圧を前記フローティング電源電圧端子に出力する第２の電圧源と、
を更に備える、請求項１３に記載の電流検出回路。
請求項１５：
前記第１の電圧ディバイダは、
前記第１のシャント抵抗センス回路から出力された電圧を前記アナログ接地電圧に対して所与の分圧比で分圧し、該分圧された電圧を第１の差動増幅器の第１の入力として用い、
前記第１のシャント抵抗センス回路の前記フローティング接地電圧を前記アナログ接地電圧に対して前記所与の分圧比で分圧し、該分圧された電圧を前記第１の差動増幅器の第２の入力として用いる、
ように構成され、
前記第１の差動増幅器は、前記第１の入力、前記第２の入力、前記アナログ接地端子、及び前記第１の電源電圧端子に接続され、該第１の差動増幅器の出力電圧を生成するように構成され、
前記第２の電圧ディバイダは、
前記第２のシャント抵抗センス回路から出力された電圧を、前記アナログ接地電圧に対して所与の分圧比で分圧し、該分圧された電圧を第２の差動増幅器の第１の入力として用い、
前記第２のシャント抵抗センス回路の前記フローティング接地電圧を前記アナログ接地電圧に対して前記所与の分圧比で分圧し、該分圧された電圧を前記第２の差動増幅器の第２の入力として用いる、
ように構成され、
前記第２の差動増幅器は、前記第１の入力、前記第２の入力、前記アナログ接地端子、及び前記第１の電源電圧端子に接続されて動作し、該第２の差動増幅器の出力電圧を生成するように構成されている、請求項１３に記載の電流検出回路。
請求項１６：
被試験デバイス（ＤＵＴ）において電流を検出する電流検出回路（１００、２００、８００）であって、
第１の入力端子（１０２）と、
第２の入力端子（１０４）と、
前記第１の入力端子に接続された一方の端子を有するシャント抵抗（１０６）と、
前記シャント抵抗の他方の端子に接続された一方の端子と、前記第２の入力端子に接続された他方の端子とを有する１次巻線を備えるカレントトランス（１０８）と、
前記シャント抵抗の前記一方の端子と前記シャント抵抗の前記他方の端子との間の電圧を増幅するように構成されたシャント抵抗センス回路（１１０、２１０）と、
前記シャント抵抗センス回路の出力に接続され、カットオフ周波数を有するローパスフィルタ（１１４）と、
前記カレントトランスの２次巻線に結合され、該２次巻線から出力される電流を増幅するように構成されたカレントトランス（ＣＴ）センス回路（１２０、８２０）と、
前記ローパスフィルタの出力及び前記ＣＴ出力センス回路の出力に結合された加算器（１３０）であって、前記ローパスフィルタの出力と前記ＣＴ出力センス回路の出力とを加算し、その合計を該電流検出回路の出力端子（１４２）に出力するように構成されている、加算器と、
を備え、
前記カレントトランスは、前記ローパスフィルタの前記カットオフ周波数と等しい低周波数側カットオフ周波数を有する、電流検出回路。
請求項１７：
前記カレントトランスセンス回路は、
ＣＴ出力センス増幅器（８２６）と、
前記２次巻線の一対の端子間に接続された入力抵抗（８２２）であって、前記２次巻線の前記一対の端子のうちの一方の端子は接地され、前記２次巻線の前記一対の端子のうちの他方の端子は前記ＣＴ出力センス増幅器の入力に結合されている、入力抵抗と、
を備える、請求項１６に記載の電流検出回路。
請求項１８：
被試験デバイス（ＤＵＴ）において電流を検出する電流検出回路（３００、４００、９００）であって、
第１の入力端子（１０２）と、
第２の入力端子（１０４）と、
第１の出力端子（３３２）と、
第２の出力端子（３６２）と、
２つの端子を有するシャント抵抗（１０６）であって、一方の端子は前記第１の入力端子に接続されている、シャント抵抗と、
１次巻線を備える第１のカレントトランス（３０２）及び１次巻線を備える第２のカレントトランス（３０４）であって、該１次巻線は、前記シャント抵抗の他方の端子と前記第２の入力端子との間に直列に接続されている、第１のカレントトランス及び第２のカレントトランスと、
前記シャント抵抗の前記一方の端子と前記シャント抵抗の前記他方の端子との間に並列に接続された第１のシャント抵抗センス回路（３１０、４１０）及び第２のシャント抵抗センス回路（３１０、４４２）であって、該第１のシャント抵抗センス回路及び該第２のシャント抵抗センス回路のそれぞれは、前記シャント抵抗の前記２つの端子間の電圧を増幅するように構成されている、第１のシャント抵抗センス回路及び第２のシャント抵抗センス回路と、
前記第１のシャント抵抗センス回路の出力に接続され、第１のカットオフ周波数を有する第１のローパスフィルタ（３１４）と、
前記第２のシャント抵抗センス回路の出力に接続され、第２のカットオフ周波数を有する第２のローパスフィルタ（３４４）と、
前記第１のカレントトランスの２次巻線の一対の端子の間に接続され、該一対の端子から出力される電流を増幅するように構成された第１のカレントトランスセンス回路（３７０）と、
前記第２のカレントトランスのうちの１つの２次巻線の一対の端子の間に接続され、該一対の端子から出力される電流を増幅するように構成された第２のカレントトランスセンス回路（３８０、９２０）と、
前記第１のローパスフィルタの出力と前記第１のカレントトランスセンス回路の出力とを加算し、その合計を前記第１の出力端子に出力するように構成された第１の加算器（３２０）と、
前記第２のローパスフィルタの出力と前記第２のカレントトランスセンス回路の出力とを加算し、その合計を前記第２の出力端子に出力するように構成された第２の加算器（３５０）と、
を備え、
前記第１のカレントトランスセンス回路（３７０）は、
第１のトランスインピーダンス増幅器（３７６、３７５）と、
前記第１のカレントトランスと前記第１のトランスインピーダンス増幅器との間に配置された第１の入力抵抗（３７２）と、
を備え、
前記第１のカレントトランスセンス回路に接続された前記第１のカレントトランスの前記２次巻線の前記一対の端子のうちの一方は接地され、前記第１のカレントトランスセンス回路に接続された前記第１のカレントトランスの前記２次巻線の前記一対の端子のうちの他方は、前記第１の入力抵抗の一方の端子に接続され、
前記第１のカレントトランスセンス回路に接続された前記第１のカレントトランスの前記２次巻線の前記一対の端子は、前記第１のトランスインピーダンス増幅器の入力に接続され、
前記第２のカレントトランスセンス回路（３８０）は、
第２の増幅器（３８６、３８４、９２６）と、
前記第２のカレントトランスと前記第２の増幅器との間に配置された第２の入力抵抗（３８２、９２２）と、
を備え、
前記第２のカレントトランスセンス回路に接続された前記第２のカレントトランスの前記２次巻線の前記一対の端子のうちの一方は接地され、前記第２のカレントトランスセンス回路に接続された前記第２のカレントトランスの前記２次巻線の前記一対の端子の他方は、前記第２の増幅器の入力に接続され、
前記第１のカレントトランスは、前記第１のカットオフ周波数と等しい低周波数側カットオフ周波数を有し、前記第２のカレントトランスは、前記第２のカットオフ周波数と等しい低周波数側カットオフ周波数を有する、電流検出回路。
請求項１９：
前記第１のシャント抵抗センス回路は、前記第２のシャント抵抗センス回路の電流電圧変換ゲインと異なる電流電圧変換ゲインを有し、前記第１のカレントトランスセンス回路は、前記第２のカレントトランスセンス回路の電流電圧変換ゲインと異なる電流電圧変換ゲインを有する、請求項１８に記載の電流検出回路。
請求項２０：
前記シャント抵抗の抵抗値をＲｓとして示し、前記第１のシャント抵抗センス回路の入力換算雑音電圧スペクトル密度をｅｎ＿ｉｎｓｔ１として示し、前記第１のカレントトランスセンス回路における前記第１のトランスインピーダンス増幅器の入力基準電圧雑音スペクトル密度をｅｎ＿ｃｔ１として示し、前記第１のカレントトランスセンス回路に接続された前記カレントトランスの前記１次巻線と前記２次巻線との巻数比をＮ１として示し、前記第２のシャント抵抗センス回路の入力換算雑音電圧スペクトル密度をｅｎ＿ｉｎｓｔ２として示し、前記第２のカレントトランスセンス回路における前記第１の増幅器の入力換算雑音電圧スペクトル密度をｅｎ＿ｃｔ２として示し、前記第２のカレントトランスセンス回路に接続された前記カレントトランスの前記１次巻線と前記２次巻線との巻数比をＮ２として示すと、前記第１の抵抗の抵抗値Ｒｉ１は、Ｒｉ１＝（ｅｎ＿ｃｔ１／ｅｎ＿ｉｎｓｔ１）＊Ｎ１＊Ｒｓによって表され、前記第２の抵抗の抵抗値Ｒｉ２は、Ｒｉ２＝（ｅｎ＿ｃｔ２／ｅｎ＿ｉｎｓｔ２）＊Ｎ２＊Ｒｓによって表され、
前記第１のカレントトランスセンス回路に接続された前記カレントトランスの１次側励磁インダクタンスをＬｉ１として示し、前記第２のカレントトランスセンス回路に接続された前記カレントトランスの１次側励磁インダクタンスをＬｉ２として示すと、ｆｃ１として示される前記第１のカットオフ周波数は、ｆｃ１＝Ｒｉ／（２＊π＊Ｎ１ ２ ＊Ｌｉ１）によって表され、ｆｃ２として示される前記第２のカットオフ周波数は、ｆｃ２＝Ｒｉ／（２＊π＊Ｎ２ ２ ＊Ｌｉ２）によって表される、請求項１８に記載の電流検出回路。

Claims (20)

  1. 被試験デバイス（ＤＵＴ）において電流を検出する電流検出回路（１００、２００、３００、４００、９００）であって、
    第１の入力端子（１０２）と、
    第２の入力端子（１０４）と、
    第１の出力端子（１４２、３３２）と、
    前記第１の入力端子に接続された一方の端子を有するシャント抵抗（１０６）と、
    前記シャント抵抗の前記一方の端子と前記シャント抵抗の他方の端子との間の電圧を増幅するように構成された第１のシャント抵抗センス回路（１１０、２１０、３１０、４１０）と、
    前記第１のシャント抵抗センス回路の出力に結合された第１のローパスフィルタ（１１４、３１４）であって、第１のカットオフ周波数を有する、第１のローパスフィルタと、
    １次巻線及び２次巻線を備える第１のカレントトランス（１０８、３０２）であって、該１次巻線は、前記シャント抵抗の前記他方の端子と前記第２の入力端子との間に接続され、該第１のカレントトランスは、前記ローパスフィルタの前記カットオフ周波数と等しい低周波数側のカットオフ周波数を有する、第１のカレントトランスと、
    前記第１のカレントトランスの前記２次巻線に接続され、前記２次巻線から出力された電流を増幅するように構成された第１のカレントトランスセンス回路（１２０、３７０）であって、該第１のカレントトランスセンス回路は、第１のトランスインピーダンス増幅器（１２６、１２４、３７６、３７４）と、前記２次巻線の一方の端子と前記第１のトランスインピーダンス増幅器の入力との間に接続された第１の入力抵抗（１２２、３７２）であって、前記２次巻線の他方の端子は接地されている、第１の入力抵抗とを備える、第１のカレントトランスセンス回路と、
    前記第１のローパスフィルタの出力と、前記第１のカレントトランスセンス回路の出力とを加算し、その結果の合計を該電流検出回路の前記第１の出力端子から第１の出力電圧（ＶＯＵＴ）として提供するように構成された第１の加算器（１３０、３２０）と
    を備える、電流検出回路。
  2. 前記第１のトランスインピーダンス増幅器の出力端子に接続され、前記第１のトランスインピーダンス増幅器の前記出力のゲインを調整するように構成された第１のゲイン調整増幅器を更に備え、前記第１の加算器は、前記第１のローパスフィルタの前記出力と、前記第１のゲイン調整増幅器の出力端子における前記第１のカレントトランスセンス回路の前記ゲイン調整された出力とを加算する、請求項１に記載の電流検出回路。
  3. 前記シャント抵抗は、約０．０３Ω以上かつ約τＢＬＥ／ＣｂｙｐΩ以下の抵抗値を有し、ここで、Ｃｂｙｐは、前記ＤＵＴの測定回路の全静電容量を表し、τＢＬＥは、観測波形を得るのに必要な前記ＤＵＴの前記測定回路の時定数を表す、請求項１に記載の電流検出回路。
  4. 前記第１のシャント抵抗センス回路における第１の差動増幅器の接地端子と、前記第１のローパスフィルタの接地端子と、前記第１のカレントトランスの前記２次巻線の前記他方の端子と、前記第１のカレントトランスセンス回路の前記第１のトランスインピーダンス増幅器の接地端子と、前記第１の加算器における第１の加算増幅器の接地端子とは、アナログ接地電圧が供給されるアナログ接地端子に接続され、
    前記第１のシャント抵抗センス回路における前記第１の差動増幅器の電源端子と、前記第１のカレントトランスセンス回路の前記第１のトランスインピーダンス増幅器の電源端子と、前記第１の加算器における前記第１の加算増幅器の電源端子とは、電源電圧が供給される電源端子に接続されている、請求項１に記載の電流検出回路。
  5. 前記電流検出回路は、
    アナログ接地電圧が供給されるアナログ接地端子と、
    第１の電源電圧が供給される第１の電源端子と、
    前記第１の入力端子に接続された前記シャント抵抗の前記一方の端子に接続されたフローティング電源と、
    前記第１のシャント抵抗センス回路と前記第１のローパスフィルタとの間に配置された第１の差動電圧ディバイダと
    を更に備え、
    前記フローティング電源は、フローティング接地端子及びフローティング電源電圧端子を備え、該フローティング接地端子及び該フローティング電源電圧端子は、高電源電圧が供給される高電源電圧端子及び前記アナログ接地電圧が供給される前記アナログ接地端子を用いて、それぞれフローティング接地電圧及びフローティング電源電圧を生成するように構成され、
    前記第１のシャント抵抗センス回路は、前記フローティング接地端子及び前記フローティング電源電圧端子に接続され、
    前記電圧ディバイダは、前記第１のシャント抵抗センス回路の出力及び前記フローティング接地電圧を用いて、前記アナログ接地電圧に基づく分圧された電圧を出力するように構成され、
    前記第１のカレントトランスセンス回路及び前記第１の加算器は、前記アナログ接地端子及び前記第１の電源電圧端子に接続されている、請求項１に記載の電流検出回路。
  6. 前記フローティング電源は、
    前記第１の入力端子に接続された前記シャント抵抗の前記一方の端子の電圧をバッファリングして出力するように構成された第１のバッファと、
    前記高電源電圧端子及び前記アナログ接地端子に接続された第１の電圧源と、
    前記第１のバッファの出力を前記フローティング接地端子に接続するとともに、前記高電源電圧端子及び前記フローティング接地端子に接続されて前記フローティング電源電圧を前記フローティング電源電圧端子に出力する第２の電圧源と
    を更に備える、請求項５に記載の電流検出回路。
  7. 前記第１のバッファは、高入力インピーダンスバッファを含む、請求項６に記載の電流検出回路。
  8. 前記第１の電圧ディバイダは、前記第１のシャント抵抗センス回路から出力された電圧を前記アナログ接地電圧に対して所与の分圧比で分圧し、該分圧された電圧を第１の差動増幅器の第１の入力として用い、前記第１のシャント抵抗センス回路の前記フローティング接地電圧を前記アナログ接地電圧に対して前記所与の分圧比で分圧し、該分圧された電圧を前記第１の差動増幅器の第２の入力として用いるように構成され、
    前記第１の差動増幅器は、前記アナログ接地端子及び前記電源電圧端子に接続され、前記第１のローパスフィルタに出力される前記分圧された電圧を生成するように構成されている、請求項５に記載の電流検出回路。
  9. 第２の出力端子と、
    前記シャント抵抗の前記一方の端子と前記シャント抵抗の前記他方の端子との間の前記電圧を増幅するように構成された第２のシャント抵抗センス回路と、
    前記第２のシャント抵抗センス回路の出力に結合された第２のローパスフィルタであって、第２のカットオフ周波数を有する、第２のローパスフィルタと、
    １次巻線及び２次巻線を備える第２のカレントトランスであって、該１次巻線は、前記第１のカレントトランスの前記１次巻線の端子と前記第２の入力端子との間に接続され、該第２のカレントトランスは、前記第２のローパスフィルタの前記第２のカットオフ周波数と等しい低周波数側カットオフ周波数を有する、第２のカレントトランスと、
    前記第２のカレントトランスの前記２次巻線に接続され、前記２次巻線から出力された電流を増幅するように構成された第２のカレントトランスセンス回路であって、該第２のカレントトランスセンス回路は、第２のトランスインピーダンス増幅器と、前記第２のカレントトランスの前記２次巻線の一方の端子と前記第２のトランスインピーダンス増幅器の入力との間に接続された第２の入力抵抗であって、前記２次巻線の他方の端子は接地されている、第２の入力抵抗とを備える、第２のカレントトランスセンス回路と、
    前記第２のローパスフィルタの出力と、前記第２のカレントトランスセンス回路の出力とを加算し、その結果の合計を前記電流検出回路の前記第２の出力端子から第２の出力電圧として提供するように構成された第２の加算器と
    を更に備える、請求項１に記載の電流検出回路。
  10. 前記第１のシャント抵抗センス回路は、前記第２のシャント抵抗センス回路の電流電圧変換ゲインと異なる電流電圧変換ゲインを有し、前記第１のカレントトランスセンス回路は、前記第２のカレントトランスセンス回路の電流電圧変換ゲインと異なる電流電圧変換ゲインを有する、請求項９に記載の電流検出回路。
  11. 前記電流検出回路は、前記第２のトランスインピーダンス増幅器の出力端子に接続され、前記第２のトランスインピーダンス増幅器の前記出力のゲインを調整するように構成された第２のゲイン調整増幅器を更に備え、前記第２の加算器は、前記第２のローパスフィルタの前記出力と、前記第２のゲイン調整増幅器の出力端子における前記第２のカレントトランスセンス回路の前記ゲイン調整された出力とを加算する、請求項９に記載の電流検出回路。
  12. 前記シャント抵抗は、０．０３Ω以上かつτＢＬＥ／ＣｂｙｐΩ以下の抵抗値を有し、
    ここで、Ｃｂｙｐは、前記ＤＵＴの測定回路の全静電容量を表し、τＢＬＥは、観測波形
    を得るのに必要な前記ＤＵＴについての前記測定回路の時定数を表す、請求項９に記載の電流検出回路。
  13. 前記電流検出回路は、
    アナログ接地電圧が供給されるアナログ接地端子と、
    第１の電源電圧が供給される第１の電源端子と、
    前記シャント抵抗の前記一方の端子に接続されたフローティング電源と、
    前記第１のシャント抵抗センス回路と前記第１のローパスフィルタとの間の第１の電圧ディバイダと、
    前記第２のシャント抵抗センス回路と前記第２のローパスフィルタとの間の第２の電圧ディバイダと
    を更に備え、
    前記フローティング電源は、フローティング接地端子及びフローティング電源電圧端子を備え、該フローティング接地端子及び該フローティング電源電圧端子は、高電源電圧が供給される高電源電圧端子及び前記アナログ接地電圧が供給される前記アナログ接地端子を用いて、それぞれフローティング接地電圧及びフローティング電源電圧を生成するように構成され、
    前記第１のシャント抵抗センス回路及び前記第２のシャント抵抗センス回路は、前記フローティング接地端子及び前記フローティング電源電圧端子に接続されて動作し、
    前記第１の電圧ディバイダは、前記第１のシャント抵抗センス回路の出力及び前記フローティング接地電圧を用いて、前記アナログ接地電圧に基づく出力電圧を出力するように構成され、
    前記第２の電圧ディバイダは、前記第２のシャント抵抗センス回路の出力及び前記フローティング接地電圧を用いて、前記アナログ接地電圧に基づく出力電圧を出力するように構成され、
    前記第１のカレントトランスセンス回路、前記第１の加算器、前記第２のカレントトランスセンス回路、及び前記第２の加算器は、前記アナログ接地端子及び前記第１の電源電圧端子に接続されて動作する、請求項９に記載の電流検出回路。
  14. 前記フローティング電源は、
    前記シャント抵抗の前記一方の端子の電圧をバッファリングして出力するように構成された第１のバッファと、
    前記高電源電圧端子及び前記アナログ接地端子に接続された第１の電圧源と、
    前記第１のバッファの出力を前記フローティング接地端子に接続するとともに、前記高電源電圧端子及び前記フローティング接地端子に接続されて前記フローティング電源電圧を前記フローティング電源電圧端子に出力する第２の電圧源と
    を更に備える、請求項１３に記載の電流検出回路。
  15. 前記第１の電圧ディバイダは、前記第１のシャント抵抗センス回路から出力された電圧を前記アナログ接地電圧に対して所与の分圧比で分圧し、該分圧された電圧を第１の差動増幅器の第１の入力として用い、前記第１のシャント抵抗センス回路の前記フローティング接地電圧を前記アナログ接地電圧に対して前記所与の分圧比で分圧し、該分圧された電圧を前記第１の差動増幅器の第２の入力として用いるように構成され、
    前記第１の差動増幅器は、前記第１の入力、前記第２の入力、前記アナログ接地端子、及び前記第１の電源電圧端子に接続され、該第１の差動増幅器の出力電圧を生成するように構成され、
    前記第２の電圧ディバイダは、前記第２のシャント抵抗センス回路から出力された電圧を、前記アナログ接地電圧に対して所与の分圧比で分圧し、該分圧された電圧を第２の差動増幅器の第１の入力として用い、前記第２のシャント抵抗センス回路の前記フローティング接地電圧を前記アナログ接地電圧に対して前記所与の分圧比で分圧し、該分圧された電圧を前記第２の差動増幅器の第２の入力として用いるように構成され、
    前記第２の差動増幅器は、前記第１の入力、前記第２の入力、前記アナログ接地端子、及び前記第１の電源電圧端子に接続されて動作し、該第２の差動増幅器の出力電圧を生成するように構成されている、請求項１３に記載の電流検出回路。
  16. 被試験デバイス（ＤＵＴ）において電流を検出する電流検出回路（１００、２００、８００）であって、
    第１の入力端子（１０２）と、
    第２の入力端子（１０４）と、
    前記第１の入力端子に接続された一方の端子を有するシャント抵抗（１０６）と、
    前記シャント抵抗の他方の端子に接続された一方の端子と、前記第２の入力端子に接続された他方の端子とを有する１次巻線を備えるカレントトランス（１０８）と、
    前記シャント抵抗の前記一方の端子と前記シャント抵抗の前記他方の端子との間の電圧を増幅するように構成されたシャント抵抗センス回路（１１０、２１０）と、
    前記シャント抵抗センス回路の出力に接続され、カットオフ周波数を有するローパスフィルタ（１１４）と、
    前記カレントトランスの２次巻線に結合され、該２次巻線から出力される電流を増幅するように構成されたカレントトランス（ＣＴ）センス回路（１２０、８２０）と、
    前記ローパスフィルタの出力及び前記ＣＴセンス回路の出力に結合された加算器（１３０）であって、前記ローパスフィルタの出力と前記ＣＴセンス回路の出力とを加算し、その合計を該電流検出回路の出力端子（１４２）に出力するように構成されている、加算器と
    を備え、前記カレントトランスは、前記ローパスフィルタの前記カットオフ周波数と等しい低周波数側カットオフ周波数を有する、電流検出回路。
  17. 前記ＣＴセンス回路は、
    ＣＴ出力センス増幅器（８２６）と、
    前記２次巻線の一対の端子間に接続された入力抵抗（８２２）であって、前記２次巻線の前記一対の端子のうちの一方の端子は接地され、前記２次巻線の前記一対の端子のうちの他方の端子は前記ＣＴ出力センス増幅器の入力に結合されている、入力抵抗と
    を備える、請求項１６に記載の電流検出回路。
  18. 被試験デバイス（ＤＵＴ）において電流を検出する電流検出回路（３００、４００、９００）であって、
    第１の入力端子（１０２）と、
    第２の入力端子（１０４）と、
    第１の出力端子（３３２）と、
    第２の出力端子（３６２）と、
    ２つの端子を有するシャント抵抗（１０６）であって、一方の端子は前記第１の入力端子に接続されている、シャント抵抗と、
    １次巻線を備える第１のカレントトランス（３０２）及び１次巻線を備える第２のカレントトランス（３０４）であって、該１次巻線は、前記シャント抵抗の他方の端子と前記第２の入力端子との間に直列に接続されている、第１のカレントトランス及び第２のカレントトランスと、
    前記シャント抵抗の前記一方の端子と前記シャント抵抗の前記他方の端子との間に並列に接続された第１のシャント抵抗センス回路（３１０、４１０）及び第２のシャント抵抗センス回路（３４０、４４２）であって、該第１のシャント抵抗センス回路及び該第２のシャント抵抗センス回路のそれぞれは、前記シャント抵抗の前記２つの端子間の電圧を増幅するように構成されている、第１のシャント抵抗センス回路及び第２のシャント抵抗センス回路と、
    前記第１のシャント抵抗センス回路の出力に接続され、第１のカットオフ周波数を有する第１のローパスフィルタ（３１４）と、
    前記第２のシャント抵抗センス回路の出力に接続され、第２のカットオフ周波数を有する第２のローパスフィルタ（３４４）と、
    前記第１のカレントトランスの２次巻線の一対の端子の間に接続され、該一対の端子から出力される電流を増幅するように構成された第１のカレントトランスセンス回路（３７０）と、
    前記第２のカレントトランスのうちの１つの２次巻線の一対の端子の間に接続され、該一対の端子から出力される電流を増幅するように構成された第２のカレントトランスセンス回路（３８０、９２０）と、
    前記第１のローパスフィルタの出力と前記第１のカレントトランスセンス回路の出力とを加算し、その合計を前記第１の出力端子に出力するように構成された第１の加算器（３２０）と、
    前記第２のローパスフィルタの出力と前記第２のカレントトランスセンス回路の出力とを加算し、その合計を前記第２の出力端子に出力するように構成された第２の加算器（３５０）と
    を備え、
    前記第１のカレントトランスセンス回路（３７０）は、第１のトランスインピーダンス増幅器（３７６、３７４）と、前記第１のカレントトランスと前記第１のトランスインピーダンス増幅器との間に配置された第１の入力抵抗（３７２）とを備え、前記第１のカレントトランスセンス回路に接続された前記第１のカレントトランスの前記２次巻線の前記一対の端子のうちの一方は接地され、前記第１のカレントトランスセンス回路に接続された前記第１のカレントトランスの前記２次巻線の前記一対の端子のうちの他方は、前記第１の入力抵抗の一方の端子に接続され、前記第１のカレントトランスセンス回路に接続された前記第１のカレントトランスの前記２次巻線の前記一対の端子は、前記第１のトランスインピーダンス増幅器の入力に接続され、
    前記第２のカレントトランスセンス回路（３８０）は、第２の増幅器（３８６、３８４、９２６）と、前記第２のカレントトランスと前記第２の増幅器との間に配置された第２の入力抵抗（３８２、９２２）とを備え、前記第２のカレントトランスセンス回路に接続された前記第２のカレントトランスの前記２次巻線の前記一対の端子のうちの一方は接地され、前記第２のカレントトランスセンス回路に接続された前記第２のカレントトランスの前記２次巻線の前記一対の端子の他方は、前記第２の増幅器の入力に接続され、
    前記第１のカレントトランスは、前記第１のカットオフ周波数と等しい低周波数側カットオフ周波数を有し、前記第２のカレントトランスは、前記第２のカットオフ周波数と等しい低周波数側カットオフ周波数を有する、電流検出回路。
  19. 前記第１のシャント抵抗センス回路は、前記第２のシャント抵抗センス回路の電流電圧変換ゲインと異なる電流電圧変換ゲインを有し、前記第１のカレントトランスセンス回路は、前記第２のカレントトランスセンス回路の電流電圧変換ゲインと異なる電流電圧変換ゲインを有する、請求項１８に記載の電流検出回路。
  20. 前記シャント抵抗の抵抗値をＲｓとして示し、前記第１のシャント抵抗センス回路の入力換算雑音電圧スペクトル密度をｅｎ＿ｉｎｓｔ１として示し、前記第１のカレントトランスセンス回路における前記第１のトランスインピーダンス増幅器の入力基準電圧雑音スペクトル密度をｅｎ＿ｃｔ１として示し、前記第１のカレントトランスセンス回路に接続された前記カレントトランスの前記１次巻線と前記２次巻線との巻数比をＮ１として示し、前記第２のシャント抵抗センス回路の入力換算雑音電圧スペクトル密度をｅｎ＿ｉｎｓｔ２として示し、前記第２のカレントトランスセンス回路における前記第２の増幅器の入力換算雑音電圧スペクトル密度をｅｎ＿ｃｔ２として示し、前記第２のカレントトランスセンス回路に接続された前記カレントトランスの前記１次巻線と前記２次巻線との巻数比をＮ２として示すと、前記第１の入力抵抗の抵抗値Ｒｉ１は、Ｒｉ１＝（ｅｎ＿ｃｔ１／ｅｎ＿ｉｎｓｔ１）＊Ｎ１＊Ｒｓによって表され、前記第２の入力抵抗の抵抗値Ｒｉ２は、Ｒｉ２＝（ｅｎ＿ｃｔ２／ｅｎ＿ｉｎｓｔ２）＊Ｎ２＊Ｒｓによって表され、
    前記第１のカレントトランスセンス回路に接続された前記カレントトランスの１次側励磁インダクタンスをＬｉ１として示し、前記第２のカレントトランスセンス回路に接続された前記カレントトランスの１次側励磁インダクタンスをＬｉ２として示すと、ｆｃ１として示される前記第１のカットオフ周波数は、ｆｃ１＝Ｒｉ／（２＊π＊Ｎ１２＊Ｌｉ１）によって表され、ｆｃ２として示される前記第２のカットオフ周波数は、ｆｃ２＝Ｒｉ／（２＊π＊Ｎ２２＊Ｌｉ２）によって表される、請求項１８に記載の電流検出回路。
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