JP6870751B2 - インターポーザおよび電子機器 - Google Patents
インターポーザおよび電子機器 Download PDFInfo
- Publication number
- JP6870751B2 JP6870751B2 JP2019551018A JP2019551018A JP6870751B2 JP 6870751 B2 JP6870751 B2 JP 6870751B2 JP 2019551018 A JP2019551018 A JP 2019551018A JP 2019551018 A JP2019551018 A JP 2019551018A JP 6870751 B2 JP6870751 B2 JP 6870751B2
- Authority
- JP
- Japan
- Prior art keywords
- mounting surface
- conductor
- interposer
- laminated body
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004020 conductor Substances 0.000 claims description 389
- 239000011229 interlayer Substances 0.000 claims description 149
- 239000000463 material Substances 0.000 claims description 111
- 239000010410 layer Substances 0.000 claims description 103
- 238000010030 laminating Methods 0.000 claims description 22
- 238000007747 plating Methods 0.000 claims description 20
- 229920005989 resin Polymers 0.000 claims description 18
- 239000011347 resin Substances 0.000 claims description 18
- 239000002184 metal Substances 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 229920005992 thermoplastic resin Polymers 0.000 claims description 10
- 238000009792 diffusion process Methods 0.000 claims description 3
- 239000007790 solid phase Substances 0.000 claims description 3
- 230000000694 effects Effects 0.000 description 26
- 239000000758 substrate Substances 0.000 description 14
- 238000000034 method Methods 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 11
- 229920000106 Liquid crystal polymer Polymers 0.000 description 10
- 239000004977 Liquid-crystal polymers (LCPs) Substances 0.000 description 10
- 239000010408 film Substances 0.000 description 10
- 238000003825 pressing Methods 0.000 description 9
- 101100015456 Litomosoides carinii GP22 gene Proteins 0.000 description 8
- 230000005855 radiation Effects 0.000 description 7
- 239000004696 Poly ether ether ketone Substances 0.000 description 6
- 238000007772 electroless plating Methods 0.000 description 6
- 238000009713 electroplating Methods 0.000 description 6
- 229920002530 polyetherether ketone Polymers 0.000 description 6
- 239000004593 Epoxy Substances 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000011521 glass Substances 0.000 description 5
- 229910000679 solder Inorganic materials 0.000 description 5
- 229910052718 tin Inorganic materials 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 239000002131 composite material Substances 0.000 description 4
- 239000011888 foil Substances 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 238000005452 bending Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000004080 punching Methods 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 1
- 239000012787 coverlay film Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000004984 smart glass Substances 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/36—Assembling printed circuits with other printed circuits
- H05K3/366—Assembling printed circuits with other printed circuits substantially perpendicularly to each other
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/403—Edge contacts; Windows or holes in the substrate having plural connections on the walls thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/144—Stacked arrangements of planar printed circuit boards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10227—Other objects, e.g. metallic pieces
- H05K2201/10378—Interposers
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
- H05K3/4617—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination characterized by laminating only or mainly similar single-sided circuit boards
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Combinations Of Printed Boards (AREA)
Description
第1部材と第2部材との間に配置され、前記第1部材と前記第2部材とを電気的に接続するインターポーザであって、
複数の絶縁基材層を積層してなり、互いに対向する第1実装面および第2実装面を有する積層体と、
前記積層体に形成され、前記第1実装面および前記第2実装面に垂直な第1方向に延伸する複数の導体パターンと、
前記積層体に形成され、前記第1実装面および前記第2実装面に平行な第2方向に延伸し、前記複数の導体パターン同士を接続する層間接続導体と、
前記第1実装面に形成される第1電極と、
前記第2実装面に形成され、前記複数の導体パターンおよび前記層間接続導体を介して、前記第1電極に電気的に接続される第2電極と、
を備え、
前記第1実装面および前記第2実装面は、前記複数の絶縁基材層の積層方向に平行な面であり、
前記第1実装面と前記第2実装面との間の前記第1方向の長さは、前記層間接続導体の前記第2方向の合計長さよりも長いことを特徴とする。
第1部材と第2部材との間に配置され、前記第1部材と前記第2部材とを電気的に接続するインターポーザであって、
複数の絶縁基材層を積層してなり、一部が屈曲され、且つ、互いに平行な第1実装面および第2実装面を有する積層体と、
前記積層体に形成される複数の導体パターンと、
前記積層体に形成される層間接続導体と、
前記第1実装面に形成される第1電極と、
前記第2実装面に形成され、前記第1電極に電気的に接続される第2電極と、
を備え、
前記積層体は、前記複数の絶縁基材層の積層方向が、前記第1実装面および前記第2実装面に平行な直立部を有し、
前記直立部において、前記複数の導体パターンは前記第1実装面および前記第2実装面に垂直な第1方向に延伸し、
前記直立部において、前記層間接続導体は、前記第1実装面および前記第2実装面に平行な第2方向に延伸し、且つ、前記複数の導体パターン同士を接続し、
前記直立部において、前記第1方向の長さは、前記層間接続導体の前記第2方向の合計長さよりも長いことを特徴とする。
第1部材と、
第2部材と、
前記第1部材と前記第2部材との間に配置され、前記第1部材と前記第2部材とを電気的に接続するインターポーザと、
を備え、
前記インターポーザは、
複数の絶縁基材層を積層してなり、互いに対向する第1実装面および第2実装面を有する積層体と、
前記積層体に形成され、前記第1実装面および前記第2実装面に垂直な第1方向に延伸する複数の導体パターンと、
前記積層体に形成され、前記第1実装面および前記第2実装面に平行な第2方向に延伸し、前記複数の導体パターン同士を接続する層間接続導体と、
前記第1実装面に形成される第1電極と、
前記第2実装面に形成され、前記複数の導体パターンおよび前記層間接続導体を介して、前記第1電極に電気的に接続される第2電極と、
を有し、
前記第1実装面および前記第2実装面は、前記複数の絶縁基材層の積層方向に平行な面であり、
前記第1実装面と前記第2実装面との間の前記第1方向の長さは、前記層間接続導体の前記第2方向の合計長さよりも長く、
前記第1電極は前記第1部材に電気的に接続され、前記第2電極は前記第2部材に電気的に接続されることを特徴とする。
第1部材と、
第2部材と、
前記第1部材と前記第2部材との間に配置され、前記第1部材と前記第2部材とを電気的に接続するインターポーザと、
を備え、
前記インターポーザは、
複数の絶縁基材層を積層してなり、一部が屈曲され、且つ、互いに平行な第1実装面および第2実装面を有する積層体と、
前記積層体に形成される複数の導体パターンと、
前記積層体に形成される層間接続導体と、
前記第1実装面に形成される第1電極と、
前記第2実装面に形成され、前記複数の導体パターンおよび前記層間接続導体を介して、前記第1電極に電気的に接続される第2電極と、
を有し、
前記積層体は、前記複数の絶縁基材層の積層方向が、前記第1実装面および前記第2実装面に平行な直立部を有し、
前記直立部において、前記複数の導体パターンは前記第1実装面および前記第2実装面に垂直な第1方向に延伸し、
前記直立部において、前記層間接続導体は、前記第1実装面および前記第2実装面に平行な第2方向に延伸し、且つ、前記複数の導体パターン同士を接続し、
前記直立部において、前記第1方向の長さは、前記層間接続導体の前記第2方向の合計長さよりも長く、
前記第1電極は前記第1部材に電気的に接続され、前記第2電極は前記第2部材に電気的に接続されることを特徴とする。
図1は第1の実施形態に係るインターポーザ301の断面図である。
第2の実施形態では、層間接続導体の構成が異なるインターポーザの例を示す。
第3の実施形態では、複数の層間接続導体、および面状導体を備えるインターポーザの例を示す。
第4の実施形態では、積層体の表面に面状導体が形成されている例を示す。
第5の実施形態では、一部が屈曲した積層体を備えるインターポーザの例を示す。
以上に示した各実施形態では、インターポーザ全体が第1部材(第1回路基板)と第2部材(第2回路基板)との間に配置される(挟まれる)構成について示したが、この構成に限定されるものではない。インターポーザの一部が、第1部材と第2部材との間に配置される構成でもよい。
La1,La2,La3,La4…第1電極と第2電極との間の第1方向の長さ
La5…直立部における第1方向の長さ
Lb1,Lb2,Lb3,Lb4…層間接続導体の第2方向の合計長さ
Lb5…直立部における層間接続導体の第2方向の合計長さ
MS1…積層体の第1主面
MS2,MS2A…積層体の第2主面
P1,P1A…第1電極
P2…第2電極
GP11,GP12,GP21,GP22…グランド電極
S1…第1回路基板の上面
S2…第2回路基板の下面
SS1,SS2…積層体の端面
SP…積層体の直立部
V1,V2,V21,V22…層間接続導体
10,10A,10B,10C…積層体
11,11a,11b,11c,12,12a,12b,12c,13,13a,13b,13c,14a,14b,15a…絶縁基材層
21,22,23…導体パターン
31,31A,32,32A…面状導体
61,62,63,64,65,71,72,73…ランド
81,82,91…部品
101,102…第1回路基板(第1部材)
201,202…第2回路基板(第2部材)
301,302,303,304,305…インターポーザ
401,403…電子機器
Claims (15)
- 第1部材と第2部材との間に配置され、前記第1部材と前記第2部材とを電気的に接続するインターポーザであって、
複数の絶縁基材層を積層してなり、一部が屈曲された状態で保持され、且つ、互いに対向する第1実装面および第2実装面を有する積層体と、
前記積層体に形成され、前記第1実装面および前記第2実装面に垂直な第1方向に延伸する複数の導体パターンと、
前記積層体に形成され、前記第1実装面および前記第2実装面に平行な第2方向に延伸し、前記複数の導体パターン同士を接続する層間接続導体と、
前記第1実装面に形成される第1電極と、
前記第2実装面に形成され、前記複数の導体パターンおよび前記層間接続導体を介して、前記第1電極に電気的に接続される第2電極と、
を備え、
前記第1実装面および前記第2実装面は、前記複数の絶縁基材層の積層方向に平行な面であり、
前記第1実装面と前記第2実装面との間の前記第1方向の長さは、前記層間接続導体の前記第2方向の合計長さよりも長い、インターポーザ。 - 第1部材と第2部材との間に配置され、前記第1部材と前記第2部材とを電気的に接続するインターポーザであって、
複数の絶縁基材層を積層してなり、一部が屈曲された状態で保持され、且つ、互いに平行な第1実装面および第2実装面を有する積層体と、
前記積層体に形成される複数の導体パターンと、
前記積層体に形成される層間接続導体と、
前記第1実装面に形成される第1電極と、
前記第2実装面に形成され、前記複数の導体パターンおよび前記層間接続導体を介して、前記第1電極に電気的に接続される第2電極と、
を備え、
前記積層体は、前記複数の絶縁基材層の積層方向が、前記第1実装面および前記第2実装面に平行な直立部を有し、
前記直立部において、前記複数の導体パターンは前記第1実装面および前記第2実装面に垂直な第1方向に延伸し、
前記直立部において、前記層間接続導体は、前記第1実装面および前記第2実装面に平行な第2方向に延伸し、且つ、前記複数の導体パターン同士を接続し、
前記直立部において、前記第1方向の長さは、前記層間接続導体の前記第2方向の合計長さよりも長い、インターポーザ。 - 前記第1実装面および前記第2実装面のいずれか一方は、前記積層方向に平行な前記積層体の端面である、請求項2に記載のインターポーザ。
- 前記複数の導体パターンと前記層間接続導体とは、固相拡散接合により接続される、請求項1から3のいずれかに記載のインターポーザ。
- 前記層間接続導体は、めっきで形成された金属である、請求項1から3のいずれかに記載のインターポーザ。
- 前記複数の絶縁基材層は樹脂を主材料とし、
前記層間接続導体は、樹脂材料を含む、請求項1から4のいずれかに記載のインターポーザ。 - 前記複数の絶縁基材層は樹脂を主材料とし、
前記層間接続導体は、それぞれ異なる絶縁基材層に形成される複数の層間接続導体であり、
前記複数の層間接続導体は、前記第2方向から視て、互いに重ならない位置に配置される、請求項1から6のいずれかに記載のインターポーザ。 - 前記積層体に形成される面状導体を備え、
前記複数の導体パターンは、前記第2方向から視て、少なくとも一部が前記面状導体に重なる、請求項1から7のいずれかに記載のインターポーザ。 - 前記面状導体の数は複数であり、
複数の前記面状導体は、前記複数の導体パターンまたは前記層間接続導体を前記第2方向に挟む位置に配置される、請求項8に記載のインターポーザ。 - 前記複数の絶縁基材層は、熱可塑性樹脂からなる、請求項1から9のいずれかに記載のインターポーザ。
- 第1部材と、
第2部材と、
前記第1部材と前記第2部材との間に配置され、前記第1部材と前記第2部材とを電気的に接続するインターポーザと、
を備え、
前記インターポーザは、
複数の絶縁基材層を積層してなり、一部が屈曲された状態で保持され、且つ、互いに対向する第1実装面および第2実装面を有する積層体と、
前記積層体に形成され、前記第1実装面および前記第2実装面に垂直な第1方向に延伸する複数の導体パターンと、
前記積層体に形成され、前記第1実装面および前記第2実装面に平行な第2方向に延伸し、前記複数の導体パターン同士を接続する層間接続導体と、
前記第1実装面に形成される第1電極と、
前記第2実装面に形成され、前記複数の導体パターンおよび前記層間接続導体を介して、前記第1電極に電気的に接続される第2電極と、
を有し、
前記第1実装面および前記第2実装面は、前記複数の絶縁基材層の積層方向に平行な面であり、
前記第1実装面と前記第2実装面との間の前記第1方向の長さは、前記層間接続導体の前記第2方向の合計長さよりも長く、
前記第1電極は前記第1部材に電気的に接続され、前記第2電極は前記第2部材に電気的に接続される、電子機器。 - 第1部材と、
第2部材と、
前記第1部材と前記第2部材との間に配置され、前記第1部材と前記第2部材とを電気的に接続するインターポーザと、
を備え、
前記インターポーザは、
複数の絶縁基材層を積層してなり、一部が屈曲された状態で保持され、且つ、互いに平行な第1実装面および第2実装面を有する積層体と、
前記積層体に形成される複数の導体パターンと、
前記積層体に形成される層間接続導体と、
前記第1実装面に形成される第1電極と、
前記第2実装面に形成され、前記複数の導体パターンおよび前記層間接続導体を介して、前記第1電極に電気的に接続される第2電極と、
を有し、
前記積層体は、前記複数の絶縁基材層の積層方向が、前記第1実装面および前記第2実装面に平行な直立部を有し、
前記直立部において、前記複数の導体パターンは前記第1実装面および前記第2実装面に垂直な第1方向に延伸し、
前記直立部において、前記層間接続導体は、前記第1実装面および前記第2実装面に平行な第2方向に延伸し、且つ、前記複数の導体パターン同士を接続し、
前記直立部において、前記第1方向の長さは、前記層間接続導体の前記第2方向の合計長さよりも長く、
前記第1電極は前記第1部材に電気的に接続され、前記第2電極は前記第2部材に電気的に接続される、電子機器。 - 前記積層体は、前記第1部材および前記第2部材よりも実効弾性率が小さい、請求項11または12に記載の電子機器。
- 前記第1部材または前記第2部材に実装され、前記第1部材と前記第2部材との間に配置される部品をさらに備える、請求項11から13のいずれかに記載の電子機器。
- 前記インターポーザは、前記積層体に形成される面状導体を有し、
前記面状導体は、少なくとも一部が前記複数の導体パターンと前記部品との間に位置する、請求項14に記載の電子機器。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017211580 | 2017-11-01 | ||
JP2017211580 | 2017-11-01 | ||
PCT/JP2018/038283 WO2019087753A1 (ja) | 2017-11-01 | 2018-10-15 | インターポーザおよび電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2019087753A1 JPWO2019087753A1 (ja) | 2020-07-30 |
JP6870751B2 true JP6870751B2 (ja) | 2021-05-12 |
Family
ID=66331736
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019551018A Active JP6870751B2 (ja) | 2017-11-01 | 2018-10-15 | インターポーザおよび電子機器 |
Country Status (4)
Country | Link |
---|---|
US (1) | US11145586B2 (ja) |
JP (1) | JP6870751B2 (ja) |
CN (1) | CN212034479U (ja) |
WO (1) | WO2019087753A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP4040926A1 (en) * | 2021-02-09 | 2022-08-10 | AT & S Austria Technologie & Systemtechnik Aktiengesellschaft | Component carriers connected by staggered interconnect elements |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0429337A (ja) * | 1990-05-24 | 1992-01-31 | Shimadzu Corp | フリップチップ実装用プリント基板 |
JPH06326475A (ja) * | 1993-05-12 | 1994-11-25 | Nitto Denko Corp | 突起状接点部付き多層回路基板とその接続方法 |
JPH11284342A (ja) * | 1998-03-31 | 1999-10-15 | Sumitomo Metal Ind Ltd | パッケージとその製造方法 |
JP2001077290A (ja) * | 1999-09-08 | 2001-03-23 | Sony Corp | 三次元電子部品用モジュール、三次元電子部品モジュールおよびそれらの製造方法 |
JP2001111195A (ja) | 1999-10-13 | 2001-04-20 | Eastern Co Ltd | 回路基板の製造方法 |
US20020117753A1 (en) | 2001-02-23 | 2002-08-29 | Lee Michael G. | Three dimensional packaging |
GB2407207B (en) * | 2003-10-13 | 2006-06-07 | Micron Technology Inc | Structure and method for forming a capacitively coupled chip-to-chip signalling interface |
JP2009065008A (ja) * | 2007-09-07 | 2009-03-26 | Mitsubishi Plastics Inc | 導電性ペースト組成物 |
WO2011024469A1 (ja) | 2009-08-28 | 2011-03-03 | 株式会社村田製作所 | 基板製造方法および樹脂基板 |
JP5926890B2 (ja) | 2011-03-04 | 2016-05-25 | オリンパス株式会社 | 配線板、配線板の製造方法、および撮像装置 |
US8363418B2 (en) * | 2011-04-18 | 2013-01-29 | Morgan/Weiss Technologies Inc. | Above motherboard interposer with peripheral circuits |
WO2014002592A1 (ja) | 2012-06-29 | 2014-01-03 | 株式会社 村田製作所 | ケーブルの配線基板への固定構造、ケーブル、またはケーブルの製造方法 |
JP6098217B2 (ja) * | 2013-02-20 | 2017-03-22 | 株式会社村田製作所 | 回路基板およびその製造方法 |
CN106465541B (zh) * | 2014-12-01 | 2019-06-18 | 株式会社村田制作所 | 电子设备、电气元件以及电气元件用托盘 |
US9706607B2 (en) * | 2014-12-10 | 2017-07-11 | Lg Display Co., Ltd. | Flexible display device with multiple types of micro-coating layers |
CN211606926U (zh) * | 2017-10-03 | 2020-09-29 | 株式会社村田制作所 | 内插器以及电子设备 |
-
2018
- 2018-10-15 CN CN201890001332.3U patent/CN212034479U/zh active Active
- 2018-10-15 WO PCT/JP2018/038283 patent/WO2019087753A1/ja active Application Filing
- 2018-10-15 JP JP2019551018A patent/JP6870751B2/ja active Active
-
2020
- 2020-04-29 US US16/861,731 patent/US11145586B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
CN212034479U (zh) | 2020-11-27 |
JPWO2019087753A1 (ja) | 2020-07-30 |
US20200258828A1 (en) | 2020-08-13 |
WO2019087753A1 (ja) | 2019-05-09 |
US11145586B2 (en) | 2021-10-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6156610B2 (ja) | 電子機器、およびアンテナ素子 | |
JP7001101B2 (ja) | インターポーザおよび電子機器 | |
US10756462B2 (en) | Resin multilayer substrate and an electronic device and a joint structure of a resin multilayer substrate | |
US11510315B2 (en) | Multilayer substrate, interposer, and electronic device | |
JP6344476B2 (ja) | 多層回路基板 | |
CN210443547U (zh) | 电子设备 | |
JPWO2019131647A1 (ja) | 基板接合構造 | |
JP6870751B2 (ja) | インターポーザおよび電子機器 | |
WO2018139382A1 (ja) | 多層基板および電子機器 | |
WO2021020019A1 (ja) | 伝送線路基板および電子機器 | |
JP7095739B2 (ja) | 電気素子の製造方法 | |
CN210959022U (zh) | 复合多层基板 | |
WO2020262372A1 (ja) | 樹脂多層基板およびその製造方法 | |
JPWO2015198870A1 (ja) | 部品内蔵基板および部品内蔵基板の製造方法 | |
JP2014175829A (ja) | 伝送線路、アンテナ装置及び伝送線路製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200129 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200129 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20210316 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20210329 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6870751 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |