JP6866150B2 - ２つの構造体間の直接接合を実行する方法 - Google Patents

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Description

本発明は、第１の構造体と第２の構造体との接合方法に関する。より正確には、本発明は、表面の直接接合による接合方法に関する。「直接接合」により意味されることは、２つの表面を直接接触させて配置することによりもたらされる自然な、すなわち、接着剤、ワックス、またはろう付け部などの別の要素がない状態での接合である。接合は、主に、２つの表面の原子または分子の間における電子的な相互作用により生じるファン・デル・ワールス力、表面処理に起因した水素結合、または２つの表面間に確立される共有結合により発生する。分子接着による接合も、対象とされ得る。
従来、典型的には接合面において１００℃を上回る高温での何の熱処理も伴わない状態で、高い接合強度（すなわち、接合面に平板を挿入することにより得られる測定値である、３Ｊ・ｍ−２を上回る分離エネルギーをもつこと）が要求される。
プラズマを利用した処理による、または研磨技術による表面活性化を使用することが、従来から知られている。このような表面活性化は、接合強度を高めるが、１００℃を上回る温度での熱処理を施さずに、３Ｊ・ｍ−２を上回る接合エネルギーを得ることを可能にしない。
従来、特に、Ｔ．Ｓｕｎｉら、「Ｅｆｆｅｃｔｓ ｏｆ ｐｌａｓｍａ ａｃｔｉｖａｔｉｏｎ ｏｎ ｈｙｄｒｏｐｈｉｌｉｃ ｂｏｎｄｉｎｇ ｏｆ Ｓｉ ａｎｄ ＳｉＯ２」、Ｊｏｕｒｎａｌ ｏｆ Ｔｈｅ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ、１４９（６）Ｇ３４８〜Ｇ３５１（２００８）という文献により、酸素雰囲気中でＲＦプラズマによりシリコン酸化物表面を活性化することも知られている。このような表面活性化は、１００℃を上回る温度での熱処理を施しながら、３Ｊ・ｍ−２を上回る接合エネルギーを得ることを可能にしない。
さらに、従来、特に、Ｈ．Ｔａｋａｇｉら、「Ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ Ｂｏｎｄｉｎｇ ｏｆ Ｏｘｉｄｅ Ｗａｆｅｒｓ ｂｙ Ａｒ−ｂｅａｍ Ｓｕｒｆａｃｅ Ａｃｔｉｖａｔｉｏｎ」、ＥＣＳ Ｔｒａｎｓａｃｔｉｏｎｓ、１６（８）、５３１〜５３７頁（２００８）という文献により、アルゴン・イオン・ビームにより２つのシリコン・ウエハの表面を活性化することも知られている。この方法で処理されたシリコン・ウエハの接合の分離は、少なくとも１つのウエハにおけるシリコンの断絶により発生し、このことは、４Ｊ・ｍ−２を上回ると推定される高い接合エネルギーを意味する。しかし、同論文が示すように、表面活性化前に２つのシリコン・ウエハがシリコン酸化膜により覆われている場合、またはウエハが主にシリコン酸化物で作られている場合、この表面活性化は、効き目がない。得られる接合エネルギーは、室温においてわずか約数百ｍＪ・ｍ−２であり、２００℃における熱処理にもかかわらず２Ｊ・ｍ−２未満に留まる。
Ｔ．Ｓｕｎｉら、「Ｅｆｆｅｃｔｓ ｏｆ ｐｌａｓｍａ ａｃｔｉｖａｔｉｏｎ ｏｎ ｈｙｄｒｏｐｈｉｌｉｃ ｂｏｎｄｉｎｇ ｏｆ Ｓｉ ａｎｄ ＳｉＯ２」、Ｊｏｕｒｎａｌ ｏｆ Ｔｈｅ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ、１４９（６）Ｇ３４８〜Ｇ３５１（２００８） Ｈ．Ｔａｋａｇｉら、「Ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ Ｂｏｎｄｉｎｇ ｏｆ Ｏｘｉｄｅ Ｗａｆｅｒｓ ｂｙ Ａｒ−ｂｅａｍ Ｓｕｒｆａｃｅ Ａｃｔｉｖａｔｉｏｎ」、ＥＣＳ Ｔｒａｎｓａｃｔｉｏｎｓ、１６（８）、５３１〜５３７頁（２００８）
したがって、本発明の目的は、上記の欠点を全体的または部分的に改善することであり、この目的において、第１の構造体と第２の構造体との接合方法であって、以下のステップ、すなわち、
ａ）第１の構造体と第２の構造体とを提供するステップであって、第１の構造体が、シリコン層が形成された表面を備える、提供するステップと、
ｂ）第１の構造体の表面に達することと、打ち込み終了時に１ｎｍ未満のＲＭＳの表面粗さをもつシリコン層の一部を維持することとを行うように構成された化学種のビームによりシリコン層に打ち込むステップと、
ｃ）ステップｂ）において維持されたシリコン層の一部と第２の構造体との間の直接接合により第１の構造体と第２の構造体とを接合するステップと、を含み、ステップｂ）とステップｃ）とが、１０−２ｍｂａｒ未満の真空にされた同じチャンバ内で実行される、
第１の構造体と第２の構造体との接合方法に関する。
したがって、本発明に従った本方法は、１００℃を上回る温度での、接合面の熱処理の必要性を回避しながら、３Ｊ・ｍ−２を上回る接合エネルギーを得ることを予測することを可能にする。
このステップｂ）は、実際、
− ステップａ）で形成されたシリコン層が、化学種（イオンなど）の侵入深さより大きな厚さを呈する場合、ステップａ）で形成されたシリコン層がアブレーションされることと、所望の厚さが、シリコン層における維持された一部に対して得られることと、
− ステップａ）で形成されたシリコン層の厚さが、化学種（イオンなど）の侵入深さ以下である−または、アブレーション後にそうなる−場合、シリコン層と第１の構造体の表面との間の界面が、打ち込まれた化学種によるそれらの混合に起因して、接合に関して強化されることと、
− シリコン層の表面がステップｃ）において接合されるようにシリコン層の表面を前処理するという意味において、シリコン層の表面が活性化されることと、
を可能にする。この前処理の目的は、特に、表面にシリコンの未結合手を生成することであり、この生成は、チャンバ内の高真空、好ましくは、１０−４ｍｂａｒ未満、より好ましくは、１０−５ｍｂａｒ未満、さらにより好ましくは、１０−６ｍｂａｒ未満により可能とされる。
これを実行するため、化学種のビームは、シリコン層を完全にはアブレーションせずに、第１の構造体の表面に達するように構成される。したがって、シリコン層における維持された一部の表面が（前処理されるという意味において）活性化され、さらに、打ち込まれた化学種により、シリコン層と第１の構造体の表面の材料（例えば、シリコン酸化物）との混合が行われ、それにより、非限定的な例として、シリコン酸化物上に堆積されたシリコン層の接着性を高める。「するように構成される」により意味されることは、打ち込みパラメータ（主に、エネルギーおよび電流）と、処理パラメータ（主に、動作の持続期間、温度、および圧力）とが、化学種の性質に従って、有益には、シリコン層の一部を１ｎｍ未満のＲＭＳの表面粗さに維持することと、第１の構造体の表面に達することとを行うように加速されるイオン（これらのイオンは、それらの加速後おおむね中性化されることが可能である）の性質に従って、選択されることである。言い換えると、ステップｂ）の打ち込みの完了により、シリコン層における維持された一部は、ステップｃ）における後続の接合に依然として適合するように、１ｎｍ未満のＲＭＳ、好ましくは、０．５ｎｍ未満のＲＭＳ、より好ましくは、０．３ｎｍ未満のＲＭＳの粗さを呈する自由表面を備える。
表面粗さの定量化は、基準表面の二乗平均平方根表面粗さ（Ｓｑ）に対して相対的に理解され、規格ＩＳＯ２５１７８において定義される（正式には、規格ＩＳＯ４２８７においてＲｑと呼ばれ、二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）とも呼ばれる）。Ｓｑは、規格ＩＳＯ２５１７８において説明される技術により、例えば、１×１μｍ２の基準表面を走査する原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）により、測定される。
さらに、これを実行するため、ステップｂ）とステップｃ）とは、高真空において、真空破壊せずに実行される。例えば、高真空は、１０−２ｍｂａｒ未満の二次真空、または１０−７ｍｂａｒにおける超高真空であり得る。
有益には、ステップｂ）は、シリコン層における維持された一部が、０．２ｎｍから５ｎｍの間、好ましくは、１ｎｍから５ｎｍの間、より好ましくは、３ｎｍから５ｎｍの間の厚さを呈するように実行される。
したがって、この厚さは、ビームが第１の構造体の表面に達することを可能にし、それにより、過度に高エネルギー（典型的には、数ｋｅＶ未満）を必要とせずに、打ち込まれた化学種によるシリコン層の一部と第１の構造体の表面の混合を可能にする。
さらに、ステップａ）で形成されたシリコン層が、５ｎｍよりはるかに大きな厚さ（例えば、１０ｎｍまたは１５ｎｍ）を呈する場合、本方法は、好ましくは、ドライ化学エッチング（打ち込み、ガス処理）により、またはウェット化学エッチングによりシリコン層をエッチングすることから成る事前ステップを含むことにより、ステップｂ）の前にシリコン層が約５ｎｍの厚さを呈する。
代替例によると、ステップｂ）は、以下のサブ・ステップ、すなわち、
ｓ１）シリコン層と第１の構造体の表面との間の界面の打ち込みによる混合をもたらすステップであって、シリコン層が化学種の侵入深さ以下の厚さを呈する、混合をもたらすステップと、
ｓ２）堆積によりシリコン層を厚くするステップと、
ｓ３）接合ステップｃ）を実行するために表面を前処理するという意味において、打ち込みによりステップｓ２）において厚くされたシリコン層の表面を活性化するステップと、
を含む。この前処理の目的は、特に、表面にシリコンの未結合手を生成することであり、この生成は、チャンバ内の高真空、好ましくは、１０−４ｍｂａｒ未満、より好ましくは、１０−５ｍｂａｒ未満、さらに好ましくは、１０−６ｍｂａｒ未満により可能とされる。
代替例によると、シリコン層は、続いて、５ｎｍを上回る厚さ、例えば、２０ｎｍまたは５０ｎｍに達するように、堆積により厚くされ得る。表面活性化は、その後、補完的なイオンの打ち込みにより誘発され得る。
有益には、ビームの化学種は、ＡｒとＮｅとＮとＨとＯとＨｅとを含む群から選択される少なくとも１つの元素を含む。
代替例によると、ビームの化学種は、シリコン原子を含む。
一実施形態によると、ステップａ）において提供された第１の構造体は、連続的に、
− 第１の材料により形成された基材と、
− シリコン層が形成された表面を備える第２の材料により形成された層と、
を備える。
一実施形態によると、ステップａ）において提供された第２の構造体は、連続的に、
− 第１の材料により形成された基材と、
− ステップｃ）において直接接合が発生する第２の材料により形成された層と、
を備える。
一実施形態によると、層の第２の材料は、シリコン酸化物と、シリコン窒化物と、窒化アルミニウムと、酸化アルミニウムと、酸窒化シリコンと、炭化ケイ素と、ダイヤモンドと、ＩＩＩ−Ｖ族材料と、ＩＩ−ＶＩ族材料と、ＩＶ族材料とを含む群から選択される。
「Ａ−Ｂ族材料」により意味されることは、元素の周期表における列Ａと列Ｂとにそれぞれ位置する元素間の二元合金である。
一実施形態によると、基材の第１の材料は、シリコンと、ガラスと、サファイアと、ＩＩＩ−Ｖ族材料と、ダイヤモンドと、炭化ケイ素と、アルミナと、ポリマーと、セラミックスとを含む群から選択される。
有益には、第１の構造体と第２の構造体とは、ステップｃ）において積層体を形成し、ステップｃ）は、自由表面に直交する方向において、積層体の少なくとも１つの自由表面に圧力を加えることにより実行され、圧力は、好ましくは、５から３０ｂａｒの間である。
有益には、本方法は、ステップｂ）の前に、第１の構造体に熱アニーリングを適用することから成るステップを含み、熱アニーリングは、Ｔ＜Ｔ２を満たす温度Ｔを呈し、Ｔ２は、Ｔ２を上回ると第１の構造体が劣化される傾向がある温度である。
熱アニーリングの温度Ｔは、有益には、Ｔ＞Ｔ１を満たし、Ｔ１は、Ｔ１を上回ると堆積の過程で含まれるガスまたは反応副生成物（例えば、水素、水、炭化水素）がシリコン層から拡散する温度である。
一実施形態によると、シリコン層は、非晶質または多結晶である。
「非晶質」により意味されることは、その部分が、２０％未満のマス（ｍａｓｓ）結晶化度を呈することである。
「多結晶」により意味されることは、シリコン層が、２０％から厳密に８０％未満の間のマス結晶化度を呈することである。
「単結晶」により意味されることは、シリコン層が、１００％に等しいマス結晶化度を呈することである。
一実施形態によると、ステップａ）において提供された第１の構造体は、シリコン層上に形成されたシリコン酸化物を備え、本方法は、ステップｂ）の前に、シリコン酸化物を除去することから成るステップを含む。
したがって、シリコン層の表面は、疎水性にされる。
一実施形態によると、ステップａ）は、好ましくは、６００℃未満、より好ましくは、５００℃未満の温度で第１の構造体の表面にシリコン層を堆積することから成るステップを含む。
有益には、ステップａ）において提供された第２の構造体は、追加シリコン層が形成された表面を備え、本方法は、第２の構造体の表面に達することと、打ち込みの完了時に１ｎｍ未満のＲＭＳの表面粗さをもつ追加シリコン層の一部を維持することとを行うように構成された化学種のビームにより追加シリコン層に打ち込むことから成るステップｂ１）を含み、ステップｂ１）は、１０−２ｍｂａｒ未満の真空にされた同じチャンバ内で実行され、ステップｃ）は、ステップｂ）において維持されたシリコン層の一部とステップｂ１）において維持された追加シリコン層の一部との間で直接接合が発生するように実行される。
同様に、それにより、このステップｂ１）は、
− ステップａ）で形成された追加シリコン層が化学種（イオンなど）の深さより大きな厚さを呈する場合、ステップａ）で形成された追加シリコン層がアブレーションされて、追加シリコン層の維持された一部のために必要な厚さに達することと、
− ステップａ）で形成された追加シリコン層の厚さが化学種（イオンなど）の侵入深さ以下である−または、アブレーション後にそうなる−場合、追加シリコン層と第２の構造体の表面との間の界面が、打ち込まれた化学種による混合に起因して、接合に関して補強されることと、
− ステップｃ）における追加シリコン層の表面の接合のため、追加シリコン層の表面を前処理するという意味において、追加シリコン層の表面が活性化されることと、
を可能にする。この前処理の目的は、特に、表面にシリコンの未結合手を生成することであり、この生成は、チャンバ内の高真空、好ましくは、１０−４ｍｂａｒ未満、より好ましくは、１０−５ｍｂａｒ未満、さらに好ましくは、１０−６ｍｂａｒ未満により可能とされる。
言い換えると、ステップｂ１）の打ち込みの完了時に、追加シリコン層の維持された一部は、ステップｃ）における後続の接合に依然として適合するように、１ｎｍ未満のＲＭＳ、好ましくは、０．５ｎｍ未満のＲＭＳ、より好ましくは、０．３ｎｍ未満のＲＭＳの粗さを呈する自由表面を備える。
変形例によると、ステップａ）において提供された第２の構造体は、ステップｃ）において直接接合が発生する表面を備え、本方法は、１ｎｍ未満のＲＭＳの表面粗さを維持するように構成された化学種のビームによりステップｃ）の前に表面に打ち込むことから成るステップを含む。
言い換えると、打ち込みの完了時に、第２の構造体の表面の粗さは、１ｎｍ未満のＲＭＳ、好ましくは、０．５ｎｍ未満のＲＭＳ、より好ましくは、０．３ｎｍ未満のＲＭＳである。
それにより、第２の構造体の表面は、ステップｃ）の直接接合前に活性化される。
「表面粗さ」により意味されることは、規格ＩＳＯ２５１７８で定義されてＳｑと表記される、表面の二乗平均平方根高さである。
有益には、本方法は、ステップｃ）の後、１００℃を上回る温度を呈する熱アニーリング・ステップを含まない。
添付の図面を参照しながら、非限定的な例示目的としてのみ提供される本発明の様々な実施形態の以下の説明から、他の特徴と利点とが明らかとなる。
本発明に従った方法のステップを示す概略断面図である。 本発明に従った方法のステップを示す概略断面図である。 本発明に従った方法のステップを示す概略断面図である。 本発明に従った方法のステップを示す概略断面図である。 本発明に従った方法のステップを示す概略断面図である。 本発明に従った方法のステップを示す概略断面図である。
説明の簡潔化のため、異なる実施形態において、同一の部分または同じ機能を実行する部分に対して同じ参照符号が使用される。異なる実施形態に関して以下に説明される技術的な特徴は、単独で、または技術的に可能なあらゆる組合せで考慮される。
図１〜図６に示される方法は、第１の構造体１と第２の構造体２との接合方法であって、以下のステップ、すなわち、
ａ）第１の構造体１と第２の構造体２とを提供するステップであって、第１の構造体１が、シリコン層３が形成された表面１００を備える、提供するステップと、
ｂ）第１の構造体１の表面１００に達することと、打ち込みの完了時に１ｎｍ未満のＲＭＳの表面粗さをもつシリコン層３の一部３ａを維持することとを行うように構成された化学種のビームＦによりシリコン層３に打ち込むステップと、
ｃ）ステップｂ）において維持されたシリコン層３の一部３ａと第２の構造体２との間の直接接合により第１の構造体１と第２の構造体２とを接合するステップと、
を含む。ステップｂ）とステップｃ）とは、１０−２ｍｂａｒ未満の真空にされた同じチャンバ内で実行される。
第１の構造体
図１に示されるように、好ましくは、ステップａ）において提供された第１の構造体１は、連続的に、
− 第１の材料により形成された基材１０と、
− シリコン層３が形成された表面１００を備える第２の材料により形成された層１１と、
を備える。
基材１０の第１の材料は、有益には、シリコン、ガラス、サファイア、ＩＩＩ−Ｖ族材料、ダイヤモンド、炭化ケイ素、アルミナ、ポリマー、またはセラミックスを含む群から選択される。第１の材料は、単一材料と複合材料とのいずれかである。
層１１の第２の材料は、有益には、シリコン酸化物、シリコン窒化物、窒化アルミニウム、酸化アルミニウム、酸窒化シリコン、炭化ケイ素、ダイヤモンド、ＩＩＩ−Ｖ族材料（例えば、ＧａＡｓまたはＩｎＰ）、ＩＩ−ＶＩ族材料（例えば、ＣｄＴｅ、ＺｎＯ、ＣｄＳｅ）、またはＩＶ族材料を含む群から選択される。
基材１０の第１の材料がシリコンである場合、および、層１１の第２の材料がシリコン酸化物である場合、シリコン酸化物は、熱酸化と薄膜堆積技術とのいずれかにより基材上に形成され得る。
本方法は、有益には、ステップｃ）の直接接合のため、十分に低い表面粗さ（１×１μｍ２のＡＦＭ走査において測定された約２ÅのＲＭＳ）を達成するように、好ましくは、化学機械研磨により、シリコン層３の形成前に層１１を平坦化することから成るステップを含む。
本方法は、有益には、好ましくは、ＲＣＡ洗浄により、シリコン層３の形成前に、第１の構造体１の表面１００を洗浄することから成るステップを含む。
ステップａ）は、好ましくは、第１の構造体１の表面１００にシリコン層３を、好ましくは、６００℃未満の温度、より好ましくは、５００℃未満の温度で堆積することから成るステップを含む。堆積されたシリコン層３は、非晶質または多結晶である。一例として、シリコン層３は、物理蒸着または化学蒸着により堆積され得る。
ステップａ）は、有益には、好ましくは、ＲＣＡ洗浄により、形成されたシリコン層３の表面を洗浄することから成るステップを含む。このＲＣＡ洗浄は、薄い化学酸化膜（約０．６ｎｍ）を維持しながら、形成されたシリコン層３の表面から粒子または汚れが除去されることを可能にする。その結果、洗浄されたシリコン層３の表面は、水滴濡れ角を２°未満とする親水性である。
代替例によると、ステップａ）は、有益には、ステップｃ）の直接接合のため、十分に低い表面粗さ（１×１μｍ２のＡＦＭ走査において測定された約２ÅのＲＭＳ）を達成するように、好ましくは、化学機械研磨により、形成されたシリコン層３を平坦化することから成るステップを含む。
ステップａ）において提供された第１の構造体１は、シリコン層３上に形成されたシリコン酸化物を備え得る。さらに、本方法は、有益には、ステップｂ）の前に、シリコン酸化物を除去することから成るステップを含む。シリコン酸化物の除去は、有益には、エッチングにより、好ましくは、フッ化水素酸溶液を使用して実行される。これらのエッチングは、有益には、シリコン層３の表面における酸化物の形成を防ぐため、ステップｂ）の前に実行される最終ステップ（ＨＦラスト）である。
本方法は、有益には、ステップｂ）の前に第１の構造体１に熱アニーリングを適用することから成るステップを含み、熱アニーリングは、Ｔ＜Ｔ２を満たす温度Ｔを呈し、Ｔ２は、Ｔ２を上回ると第１の構造体１が劣化される傾向がある温度であり、例えば、非晶質シリコン層３を使用する場合、５２５℃である。
熱アニーリングの温度Ｔは、有益には、Ｔ＞Ｔ１を満たし、Ｔ１は、Ｔ１を上回ると堆積の過程で含まれるガスまたは反応副生成物（例えば、水素、水、炭化水素）がシリコン層から拡散する温度である。Ｔ１は、例えば、１００℃から５００℃の間である。
第２の構造体
図６に示されるように、好ましくは、ステップａ）において提供された第２の構造体２は、連続的に、
− 第１の材料により形成された基材２０と、
− ステップｃ）において直接接合が発生する表面２００を備える第２の材料により形成された層２１と、
を備える。
基材２０の第１の材料は、有益には、シリコン、ガラス、サファイア、ＩＩＩ−Ｖ族材料、ダイヤモンド、炭化ケイ素、アルミナ、ポリマー、またはセラミックスを含む群から選択される。第１の材料は、単一と複合とのいずれかである。
層２１の第２の材料は、有益には、シリコン酸化物、シリコン窒化物、窒化アルミニウム、酸化アルミニウム、酸窒化シリコン、炭化ケイ素、ダイヤモンド、ＩＩＩ−Ｖ族材料（例えば、ＧａＡｓまたはＩｎＰ）、ＩＩ−ＶＩ族材料（例えば、ＣｄＴｅ、ＺｎＯ、ＣｄＳｅ）、またはＩＶ族材料を含む群から選択される。
基材２０の第１の材料がシリコンである場合、および、層２１の第２の材料がシリコン酸化物である場合、シリコン酸化物は、熱酸化と薄膜堆積技術とのいずれかにより、シリコン基板上に形成され得る。
本方法は、有益には、ステップｃ）の直接接合のため、十分に低い表面粗さ（１×１μｍ２のＡＦＭ走査において測定された約２ÅのＲＭＳ）を得るように、層２１を平坦化することから成るステップを含む。
ステップａ）は、有益には、表面２００から粒子または汚れを除去するため、好ましくは、ＲＣＡ洗浄により、層２１の表面２００を洗浄することから成るステップを含む。
打ち込み
ステップｂ）は、有益には、シリコン層３の維持された一部３ａが０．２ｎｍから５ｎｍの間、好ましくは、１ｎｍから５ｎｍの間、より好ましくは、３ｎｍから５ｎｍの間の厚さを呈するように実行される。ステップｂ）は、有益には、シリコン層３の維持された一部３ａが０．２ｎｍから１０ｎｍの間、より好ましくは、１ｎｍから５ｎｍの間、さらにより好ましくは、２ｎｍから５ｎｍの間の厚さを呈するように実行される。ステップａ）で形成されたシリコン層３が５ｎｍよりはるかに大きな厚さ（例えば、１０ｎｍまたは１５ｎｍ）を呈する場合、本方法は、好ましくは、ステップｂ）の前にシリコン層３が約５ｎｍの厚さを呈するように、ドライ化学エッチングまたはウェット化学エッチングにより、シリコン層３をエッチングすることから成るステップｂ０）を含む。ステップｂ０）は、ステップｂ）の事前ステップであるか、または、ステップｂ）の初期段階中に実行され得る。
打ち込みは、有益には、イオン・ビームにより、ステップｂ）において実行される。この打ち込みは、一般的に、イオン・ビーム・エッチング（ＩＢＥ：Ｉｏｎ Ｂｅａｍ Ｅｔｃｈｉｎｇ）ステップまたはイオン・ビーム削り（ＩＢＭ：Ｉｏｎ Ｂｅａｍ Ｍｉｌｌｉｎｇ）と呼ばれる。使用される供給源は、
− 特にアルゴン打ち込み用の高速原子ビーム（ＦＡＢ：Ｆａｓｔ Ａｔｏｍ Ｂｅａｍ）と、
− 磁場中に閉じ込められた電子との衝突によりイオンが生成されるカウフマン型と、
であり得る。
「厚さ」により意味されることは、基材１０に直交する方向に沿った寸法である。ビームＦの化学種は、有益には、ＡｒとＮｅとＮとＨとＯとＨｅとを含む群から選択される少なくとも１つの元素を含む。
より正確には、例えば、
− シリコン層３の維持された一部３ａが、好ましくは、３ｎｍから５ｎｍの間の厚さを呈するようなアブレーション速度を得るため、
− 打ち込みの完了時に、維持された一部３ａの自由表面３０ａにおいて１ｎｍ未満のＲＭＳ（または、さらには、０．５ｎｍ未満のＲＭＳ、または、さらには、０．３ｎｍ未満のＲＭＳ）の粗さを得るため、
打ち込みパラメータ（主に、エネルギーおよび電流）と処理パラメータ（主に、動作の持続期間、温度、および圧力）とが選択される。
一例として、シリコン層３のアブレーション速度は、９ｎｍ／分から１２ｎｍ／分の間であり得る。
図６に示されるように、ステップｂ）は、有益には、化学種のビームＦにより、第２の構造体２の層２１の表面２００に打ち込むことから成るステップを含む。ビームＦは、打ち込みの完了時に、表面２００が１ｎｍ未満のＲＭＳ（または、さらには、０．５ｎｍ未満のＲＭＳ、または、さらには、０．３ｎｍ未満のＲＭＳ）の粗さを維持するように構成される。これは、層２１のアブレーションと表面２００の活性化とをもたらす。一例として、層２１がシリコン酸化物である場合、層２１のアブレーション速度は、約８．５ｎｍ／分であり得る。本実施形態は、追加シリコン層４がない状態で使用される（図３に示される実施形態。以下を参照）。
接合
第１の構造体１と第２の構造体２とは、ステップｃ）において積層体を形成し、ステップｃ）は、有益には、自由表面に直交する方向において、積層体の少なくとも１つの自由表面に圧力を加えることにより実行され、圧力は、好ましくは、５から３０ｂａｒの間である。圧力は、有益には、２つのプレートにより積層体の２つの自由表面に加えられる。
チャンバがさらされる真空は、有益には、１０−１４から１０−２ｍｂａｒの間、好ましくは、１０−８から１０−４ｍｂａｒの間である。チャンバがさらされる真空は、好ましくは、１０−４ｍｂａｒ未満、より好ましくは、１０−５ｍｂａｒ未満、さらにより好ましくは、１０−６ｍｂａｒ未満であり、シリコンの未結合手が維持されることと共有結合の生成により接合の質が高められることとを可能にする。
追加シリコン層
図３に示される一実施形態によると、ステップａ）において提供された第２の構造体２は、追加シリコン層４が形成される表面２００を備える。本方法は、有益には、第２の構造体２の表面２００に達することと、打ち込みの完了時に１ｎｍ未満のＲＭＳの表面粗さをもつ追加シリコン層４の一部４ａを維持することとを行うように構成された化学種のビームＦにより、追加シリコン層４に打ち込むことから成るステップｂ１）を含む（図４に示される）。ステップｂ１）は、有益には、１０−２ｍｂａｒ未満の真空にされた同じチャンバ内で実行される。ステップｃ）は、ステップｂ）において維持されたシリコン層３の一部３ａとステップｂ１）において維持された追加シリコン層４の一部４ａとの間で直接接合が発生するように実行される。
シリコン層３（および一部３ａ）について説明された技術的な特徴は、追加シリコン層４（および一部４ａ）についても当てはまる。特に、チャンバがさらされる真空は、好ましくは、１０−４ｍｂａｒ未満、より好ましくは、１０−５ｍｂａｒ未満、さらにより好ましくは、１０−６ｍｂａｒ未満であり、シリコンの未結合手が維持されることと共有結合の生成により接合の質が高められることとを可能にする。
ステップｂ）の打ち込みについて説明された特徴は、ステップｂ１）の打ち込みについても当てはまる。
特に、ステップｂ１）の打ち込みパラメータ（主に、エネルギーおよび電流）と処理パラメータ（主に、動作の持続期間、温度、および圧力）とが、
− 追加シリコン層４の維持された一部４ａが、好ましくは、３ｎｍから５ｎｍの間の厚さを呈するようなアブレーション速度を得るように、および、
− 打ち込みの完了時に、維持された一部４ａの自由表面４０ａにおいて１ｎｍ未満のＲＭＳ（または、さらには、０．５ｎｍ未満のＲＭＳ、または、さらには、０．３ｎｍ未満のＲＭＳ）の粗さを得るように、
選択される。
特定の例示的な実施形態
第１の構造体１の基材１０は、シリコンにより形成される。第２の構造体２の基材２０は、シリコンにより形成される。
層１１は、厚さ１５０ｎｍのシリコン酸化膜である。層２１は、厚さ１５０ｎｍのシリコン酸化膜である。シリコン酸化膜は、例えば、水蒸気を含有する酸化雰囲気中において、９５０℃における炉の中で、基材１０の熱処理により生成され得る。
厚さ２４ｎｍ±２ｎｍのシリコン層３が、例えば、５５０℃において、リモート・プラズマ化学蒸着（ＲＰＣＶＤ：Ｒｅｍｏｔｅ Ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、層１１上に堆積される。厚さ２４ｎｍ±２ｎｍの追加シリコン層４が、例えば、５５０℃において、ＲＰＣＶＤにより、層２１上に堆積される。シリコン層３、４の表面は、約０．３ｎｍのＲＭＳの粗さを呈する。
シリコン層３、４は、表面前処理を施される。ステップｂ）の前の最終ステップは、例えば、フッ化水素酸浴槽に浸すことによるシリコン層３、４からの表面酸化物の除去である（ＨＦラスト）。
第１の構造体１と第２の構造体２とは、次に、残圧を１０−６ｍｂａｒ未満とした真空室内に配置される。シリコン層３、４は、アルゴン・イオンのビームＦにより打ち込まれる。ビームＦは、８００ｅＶのエネルギーと７７ｍＡの電流とを呈する。打ち込み中の圧力は、５．７×１０−４ｍｂａｒである。打ち込み時間は、２分である。アブレーション速度は、９．８ｎｍ／分である。打ち込み後に維持されたシリコン層３、４の一部３ａ、４ａは、４ｎｍ±１ｎｍの厚さを呈する。８００ｅＶに等しいエネルギーと、シリコン層３、４の一部３ａ、４ａの小さな厚さとを理由として、アルゴン・イオンと層１１、２１の酸化物との間で、層１１、２１上のシリコン層３、４の堆積界面において、混合が達成される。
一例として、他のパラメータをそのまま維持しながら、ビームＦの１ｋｅＶのエネルギーが、１２ｎｍ／分のアブレーション速度をもたらす。追加的な一例として、２００Ｖの加速電圧と１５０ｍＡの電流とが、シリコン層３、４（多結晶または非晶質）の約４ｎｍ／分のアブレーション速度をもたらす。
第１の構造体１と第２の構造体２との間におけるステップｃ）の直接接合による接合は、シリコン層３、４の一部３ａ、４ａが残留真空中で真空破壊せず接触して配置されたほぼ直後に発生する。ステップｃ）は、自由表面に直交する方向において、積層体１、２の自由表面に１０ｂａｒの圧力を加えることにより実行される。
特定の代替的な実施形態によると、シリコン層３、４の初期厚さは、１５ｎｍである。次に、厚さ４ｎｍ±１ｎｍのシリコン層３、４の一部３ａ、４ａを得るための打ち込み時間を、１分まで低減することが可能である。打ち込み時間のこの低減は、第１の構造体１と第２の構造体２との加熱が低減されることを可能にする。
他の代替的な一実施形態によると、第１の構造体１は、ＳｉＯ２を基礎とする酸化物層１１上にシリコン膜３（約２ｎｍの厚さをもつ）を備える。シリコン膜３の打ち込み（時間６０秒、加速電圧２００Ｖ、および電流１５０ｍＡ）後、シリコン膜３は、第２の構造体２のシリコン表面に接合される。３Ｊ・ｍ−２±０．４Ｊ・ｍ−２の接合エネルギーが測定されたＳｉ／非晶質Ｓｉ／ＳｉＯ２タイプの接合が得られるのに対し、アモルファス・シリコンをもたない（したがって、打ち込みを伴わない）同じ接合が、０．６Ｊ・ｍ−２のエネルギーをもたらす。
１ 第１の構造体、積層体
２ 第２の構造体、積層体
３ シリコン層、シリコン膜
３ａ シリコン層の一部
４ 追加シリコン層
４ａ 追加シリコン層の一部
１０ 基材
１１ 層
２０ 基材
２１ 層
３０ａ 自由表面
４０ａ 自由表面
１００ 表面
２００ 表面

Claims (14)

  1. 第１の構造体（１）と第２の構造体（２）とを接合する方法であって、
    ａ）前記第１の構造体（１）と前記第２の構造体（２）とを提供するステップであって、前記第１の構造体（１）が、シリコン層（３）が形成された表面（１００）を備える、提供するステップと、
    ｂ）前記第１の構造体（１）の前記表面（１００）に達することと、打ち込みの完了時に１ｎｍ未満のＲＭＳの表面粗さをもつ前記シリコン層（３）の一部（３ａ）を維持することとを行うように構成された化学種のビーム（Ｆ）により、前記シリコン層（３）に打ち込むステップと、
    ｃ）ステップｂ）において維持された前記シリコン層（３）の前記一部（３ａ）と前記第２の構造体（２）との間の直接接合により前記第１の構造体（１）と前記第２の構造体（２）とを接合するステップと、
    を含み、
    ステップｂ）とステップｃ）とが、１０−４ｍｂａｒ未満の真空にされた同じチャンバ内で実行される、方法。
  2. ステップｂ）は、前記シリコン層（３）の前記維持された一部（３ａ）が０．２ｎｍから１０ｎｍの間、好ましくは、１ｎｍから５ｎｍの間、より好ましくは、２ｎｍから５ｎｍの間の厚さを呈するように実行されることを特徴とする、請求項１に記載の方法。
  3. 前記ビーム（Ｆ）の前記化学種が、ＡｒとＮｅとＮとＨとＯとＨｅとを含む群から選択される少なくとも１つの元素を含むことを特徴とする、請求項１または２に記載の方法。
  4. ステップａ）において提供された前記第１の構造体（１）が、連続的に、
    − 第１の材料により形成された基材（１０）と、
    − 前記シリコン層（３）が形成された前記表面（１００）を備える、第２の材料により形成された層（１１）と、
    を備えることを特徴とする、請求項１ないし３のいずれかに記載の方法。
  5. ステップａ）において提供された前記第２の構造体（２）が、連続的に、
    − 第１の材料により形成された基材（２０）と、
    − ステップｃ）において前記直接接合が発生する、第２の材料により形成された層（２１）と、
    を備えることを特徴とする、請求項１ないし４のいずれかに記載の方法。
  6. 前記層（１１、２１）の前記第２の材料が、シリコン酸化物と、シリコン窒化物と、窒化アルミニウムと、酸化アルミニウムと、酸窒化シリコンと、炭化ケイ素と、ダイヤモンドと、ＩＩＩ−Ｖ族材料と、ＩＩ−ＶＩ族材料と、ＩＶ族材料とを含む群から選択されることを特徴とする、請求項４または５に記載の方法。
  7. 前記基材（１０、２０）の前記第１の材料は、シリコンと、ガラスと、サファイアと、ＩＩＩ−Ｖ族材料と、ダイヤモンドと、炭化ケイ素と、アルミナと、ポリマーと、セラミックスとを含む群から選択されることを特徴とする、請求項４ないし６のいずれかに記載の方法。
  8. 前記第１の構造体（１）と前記第２の構造体（２）とが、ステップｃ）において積層体を形成することと、
    ステップｃ）が、前記積層体の少なくとも１つの自由表面に対して、前記自由表面に直交する方向に圧力を加えることにより実行され、前記圧力が、好ましくは、５から３０ｂａｒの間であることと、
    を特徴とする、請求項１ないし７のいずれかに記載の方法。
  9. 前記シリコン層（３）が、非晶質または多結晶であることを特徴とする、請求項１ないし８のいずれかに記載の方法。
  10. ステップａ）において提供された前記第１の構造体（１）が、前記シリコン層（３）上に形成されたシリコン酸化物を備えることと、
    前記方法が、ステップｂ）の前に、前記シリコン酸化物を除去することから成るステップを含むことと、
    を特徴とする、請求項１ないし９のいずれかに記載の方法。
  11. ステップａ）が、好ましくは、６００℃未満、より好ましくは、５００℃未満の温度において、前記第１の構造体（１）の前記表面（１００）に前記シリコン層（３）を堆積することから成るステップを含むことを特徴とする、請求項１ないし１０のいずれかに記載の方法。
  12. ステップａ）において提供された前記第２の構造体（２）が、追加シリコン層（４）が形成される表面（２００）を備えることと、
    前記方法が、前記第２の構造体（２）の前記表面（２００）に達することと、打ち込みの完了時に１ｎｍ未満のＲＭＳの表面粗さをもつ前記追加シリコン層（４）の一部（４ａ）を維持することとを行うように構成された化学種のビーム（Ｆ）により前記追加シリコン層（４）に打ち込むことから成るステップｂ１）を含み、ステップｂ１）が、１０−４ｍｂａｒ未満の真空にされた同じチャンバ内で実行されることと、
    ステップｃ）が、ステップｂ）において維持された前記シリコン層（３）の前記一部（３ａ）とステップｂ１）において維持された前記追加シリコン層（４）の前記一部（４ａ）との間で直接接合が発生するような方法で実行されることと、
    を特徴とする、請求項１ないし１１のいずれかに記載の方法。
  13. ステップａ）において提供された前記第２の構造体（２）が、ステップｃ）において前記直接接合が発生する表面（２００）を備えることと、
    前記方法が、１ｎｍ未満のＲＭＳの表面粗さを維持するように構成された化学種のビーム（Ｆ）により、ステップｃ）の前に、前記表面（２００）に打ち込むことから成るステップを含むことと、
    を特徴とする、請求項１ないし１１のいずれかに記載の方法。
  14. ステップｃ）の後、１００℃を上回る温度を呈する熱アニーリング・ステップを含まないことを特徴とする、請求項１ないし１３のいずれかに記載の方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10978508B2 (en) 2018-10-16 2021-04-13 L3 Cincinnati Electronics Corporation Infrared detector having a directly bonded silicon substrate present on top thereof
US20230369136A1 (en) * 2022-05-13 2023-11-16 Adeia Semiconductor Bonding Technologies Inc. Bonding surface validation on dicing tape
CN117174728B (zh) * 2023-11-02 2024-02-20 合肥新晶集成电路有限公司 晶圆处理方法及晶圆结构

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3175323B2 (ja) * 1991-08-26 2001-06-11 株式会社デンソー 半導体基板の製造方法
US6902987B1 (en) * 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
FR2872625B1 (fr) * 2004-06-30 2006-09-22 Commissariat Energie Atomique Assemblage par adhesion moleculaire de deux substrats, l'un au moins supportant un film conducteur electrique
FR2888663B1 (fr) * 2005-07-13 2008-04-18 Soitec Silicon On Insulator Procede de diminution de la rugosite d'une couche epaisse d'isolant
JP2009506533A (ja) * 2005-08-26 2009-02-12 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド 歪みシリコン・オン・インシュレータ構造の製造方法
EP1901345A1 (en) * 2006-08-30 2008-03-19 Siltronic AG Multilayered semiconductor wafer and process for manufacturing the same
IT1401748B1 (it) * 2010-08-02 2013-08-02 Selex Sistemi Integrati Spa Transistori ad alta mobilita' elettronica con elettrodo di field plate
EP3447789B1 (de) * 2011-01-25 2021-04-14 EV Group E. Thallner GmbH Verfahren zum permanenten bonden von wafern
JP6210152B2 (ja) * 2014-04-10 2017-10-11 富士電機株式会社 半導体基板の処理方法及び該処理方法を用いる半導体装置の製造方法

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