JP6865246B2 - クロック分配回路及びクロック分配方法と誤り率測定装置及び誤り率測定方法 - Google Patents

Description

本発明は、帯域の異なる内部動作周波数範囲ごとに例えば帯域可変フィルタやゲイン可変アンプなどの高周波デバイスを備えた複数のクロックルートを有し、内部動作周波数範囲に応じてクロックルートを切り替え、ビットレートに応じて高周波デバイスを補正したクロックを出力するクロック分配回路及びクロック分配方法と、クロック分配回路及びクロック分配方法を用いて被測定物の誤り率を測定する誤り率測定装置及び誤り率測定方法に関する。

例えば下記特許文献１に開示されるように、誤り率測定装置は、固定データを含む既知パターンのテスト信号を被測定物に送信し、このテスト信号の送信に伴って被測定物から折り返して受信した被測定信号と基準となる参照信号とをビット単位で比較してビット誤り率（ＢＥＲ：Bit Error Rate）を測定する装置として従来から知られている。

ところで、近年、より高速なビットレートでの誤り率測定が求められるようになり、誤り率測定装置の動作クロックの高周波化が進んでいる。これにより、誤り率測定装置内部で使用される例えば帯域可変フィルタやゲイン可変アンプなどの高周波デバイスもより高い周波数に対応したものが要求されている。

特開２００７−２７４４７４号公報

しかしながら、高周波デバイスは、動作周波数帯域に制約があり、１つの高周波デバイスで数百ＭＨｚから数十ＧＨｚまでの広帯域をカバーすることは困難である。そのため、誤り率測定装置内のクロック分配回路では、複数の高周波デバイスを使用して帯域の異なる複数のクロックルートを設けている。そして、図７のクロック設定画面５１において、プルダウンメニューからビットレート範囲が選択されると、この選択されたビットレート範囲と１対１で対応した入力クロック周波数範囲による１つのクロックルートが複数のクロックルートの中から選択されるようになっている。

さらに説明すると、図７（ａ）に示すように、従来のクロック設定画面５１では、プルダウンメニュー表示されるビットレート範囲の選択肢（Ｏｐｅｒａｔｉｏｎ Ｂｉｔ Ｒａｔｅ）５１ａと、入力クロック周波数範囲の指示（Ｉｎｐｕｔ Ｃｌｏｃｋ Ｆｒｅｑ）５１ｂとが１対１で対応した設定項目として表示される。具体的には、図６に示すように、ビットレート範囲の選択肢と入力クロック周波数範囲の指示は、「２．４−３２．１［Ｇｂｉｔ／ｓ］」と「１．２−１６．０５（１／２Ｃｌｏｃｋ）［ＧＨｚ］」（図７（ａ）のクロック設定画面５１）、「３２．１−４０［Ｇｂｉｔ／ｓ］」と「８．０２５−１０（１／４Ｃｌｏｃｋ）［ＧＨｚ］」（図７（ｂ）のクロック設定画面５１）、「４０−６４．２［Ｇｂｉｔ／ｓ］」と「１０−１６．０５（１／４Ｃｌｏｃｋ）［ＧＨｚ］」（図７（ｃ）のクロック設定画面５１）がそれぞれ１対１で対応している。

そして、従来のクロック設定画面５１では、プルダウンメニューからビットレート範囲の選択肢（Ｏｐｅｒａｔｉｏｎ Ｂｉｔ Ｒａｔｅ）を選択すると、選択したビットレート範囲の選択肢に対応した入力クロック周波数範囲の指示（Ｉｎｐｕｔ Ｃｌｏｃｋ Ｆｒｅｑ）が表示される。例えばビットレート範囲の選択肢としてプルダウンメニューから「２．４−３２．１［Ｇｂｉｔ／ｓ］」を選択すると、「１．２−１６．０５（１／２Ｃｌｏｃｋ）［ＧＨｚ］」が入力クロック周波数範囲の指示として設定される。

そして、クロックルートを制御する場合には、図８に示すように、上述したクロック設定画面でビットレート範囲を選択する（ＳＴ１１）。ビットレート範囲が選択されると、このビットレート範囲と１対１で対応したクロック周波数による１つのクロックルートを設定し（ＳＴ１２）、周波数不定時用の高周波デバイスの補正値を仮設定する（ＳＴ１３）。

その後、所定周期（例えば１００ｍｓ間隔）で同期処理を行い（ＳＴ１４）、入力クロック周波数範囲をクロックカウンタから取得し（ＳＴ１５）、取得した入力クロック周波数範囲が動作周波数範囲内であるか否かを判別する（ＳＴ１６）。

そして、入力クロック周波数範囲が動作周波数範囲内であれば（ＳＴ１６−Ｙｅｓ）、周波数に応じた補正値を設定して高周波デバイスを補正し（ＳＴ１７）、所定周期の同期処理に戻る（ＳＴ１４）。これに対し、入力クロック周波数範囲が不定または動作周波数範囲内でなければ（ＳＴ１６−Ｎｏ）、周波数不定時用の補正値を再設定し（ＳＴ１８）、所定周期の同期処理に戻る（ＳＴ１４）。

このように、従来、ユーザーは、測定するビットレートに応じてビットレート範囲の選択肢から選択してクロックルートの制御を行う必要があった。ところが、誤り率測定装置は、近年の高ビットレート化に対応してビットレート範囲も拡大するため、クロック設定画面におけるビットレート範囲の選択肢やクロックルートが増える。そして、ビットレート範囲の選択肢やクロックルートが増えると、ユーザーは最適なクロックルートに制御されるように多数のビットレート範囲から好ましいビットレート範囲を選択しなければならなくなり、操作が複雑になるという問題があった。また、ビットレート範囲の選択ミスによって最適なクロックルートに制御できない場合には、正常な測定を行うことができず、ユーザによる原因究明に手間と時間がかかる問題があった。

そこで、本発明は上記問題点に鑑みてなされたものであって、設定の煩雑さを解消してユーザビリティの向上を図ることができるクロック分配回路及びクロック分配方法と誤り率測定装置及び誤り率測定方法を提供することを目的としている。

上記目的を達成するため、本発明に係る請求項１に記載されたクロック分配回路は、帯域の異なる動作周波数範囲ごとに高周波デバイス１２ｃを備えた複数のクロックルートＲ１，Ｒ２，Ｒ３を有し、異なる範囲からなる複数のビットレート範囲と１対１で対応した入力クロック周波数範囲と同じ周波数倍率の前記動作周波数範囲が統合されたクロック分配回路であって、
前記複数のビットレート範囲から設定されるビットレート範囲と対応する入力クロック周波数範囲が前記動作周波数範囲内のときに、該入力クロック周波数範囲に対応するクロックルートに選択的に切り替え、前記設定されたビットレート範囲に応じて前記高周波デバイスを補正したクロックを出力することを特徴とする。

請求項２に記載されたクロック分配方法は、帯域の異なる動作周波数範囲ごとに高周波デバイス１２ｃを備えた複数のクロックルートＲ１，Ｒ２，Ｒ３を有し、異なる範囲からなる複数のビットレート範囲と１対１で対応した入力クロック周波数範囲と同じ周波数倍率の前記動作周波数範囲が統合されたクロック分配回路を用いたクロック分配方法であって、
誤り率測定装置１が備える制御部７により、前記複数のビットレート範囲から設定されるビットレート範囲と対応する入力クロック周波数範囲が前記動作周波数範囲内のときに、該入力クロック周波数範囲に対応するクロックルートに選択的に切り替え、前記設定されたビットレート範囲に応じて前記高周波デバイスを補正したクロックを出力するステップを含むことを特徴とする。

請求項３に記載された誤り率測定装置は、パルスパターン発生器４から既知パターンのテスト信号を被測定物Ｗに入力し、このテスト信号の入力に伴って前記被測定物から受信する入力データのビット誤り率を誤り率測定器５にて測定する誤り率測定装置において、
請求項１のクロック分配回路にて出力されるクロック信号を、前記パルスパターン発生器または前記誤り率測定器にタイミング信号として入力することを特徴とする。

請求項４に記載された誤り率測定方法は、パルスパターン発生器４から既知パターンのテスト信号を被測定物Ｗに入力し、このテスト信号の入力に伴って前記被測定物から受信する入力データのビット誤り率を誤り率測定器５にて測定する誤り率測定方法において、
請求項２のクロック分配方法にて出力されるクロック信号を、前記パルスパターン発生器または前記誤り率測定器にタイミング信号として入力するステップを含むことを特徴とする。

請求項５に記載された誤り率測定装置は、請求項３の誤り率測定装置において、
前記複数のビットレート範囲を選択肢として１つのビットレート範囲を選択設定するクロック設定画面２ａを表示制御することを特徴とする。

請求項６に記載された誤り率測定方法は、請求項４の誤り率測定方法において、
前記複数のビットレート範囲を選択肢として１つのビットレート範囲を選択設定するクロック設定画面２ａを表示制御するステップとを含むことを特徴とする。

本発明によれば、複数のクロックルートの中から最適なクロックルートを選択するように内部で自動切替制御することができ、クロックルートの選択に起因する測定のトラブルを防止でき、ユーザビリティが向上する。

本発明に係るクロック分配回路の一例を示す図である。 本発明に係るクロック分配回路を含む誤り率測定装置の概略構成を示す図である。 （ａ），（ｂ）クロック設定画面の表示例を示す図である。 クロック設定画面のビットレート範囲の選択肢、入力クロック周波数範囲の指示、内部動作周波数範囲の関係を示す図である。 本発明に係るクロックルートの制御方法のフローチャートである。 本発明と従来のクロック設定画面のビットレート範囲の選択肢と入力クロック周波数範囲の指示との関係を示す比較図である。 従来のクロック設定画面の表示例を示す図である。 従来のクロックルートの制御方法のフローチャートである。

以下、本発明を実施するための形態について、添付した図面を参照しながら詳細に説明する。

図２に示すように、本実施の形態の誤り率測定装置１は、操作表示器２、クロック発生器３、パルスパターン発生器４、誤り率測定器５、記憶部６、制御部７を備えて概略構成される。以下、各部の構成について説明する。

［操作表示器］
操作表示器２は、例えば表示器の表示画面上のポインタやアイコンを操作するマウスやタッチスクリーンなどのポインティングデバイス、装置本体に設けられるキー、スイッチ、ボタンなどを含む。

操作表示器２は、後述するクロックルートの制御を行うための設定、被測定物Ｗの測定開始や停止の指示、測定チャネルの指定、測定パラメータの設定／変更／参照などの被測定物Ｗの誤り率測定を含む各種測定に関わる操作を行う。

操作表示器２は、後述するクロックルートの制御を行うための設定画面として、図３に示すクロック設定画面２ａを表示する。図３のクロック設定画面２ａは、ハーフレート動作の誤り率測定装置１にて測定を行う場合の表示例を示しており、例えばＣｌｏｃｋ Ｓｏｕｒｃｅ（２ａ１）、Ｂｉｔ Ｒａｔｅ（２ａ２）、Ｏｕｔｐｕｔ Ｃｌｏｃｋ Ｒａｔｅ（２ａ３）、Ｏｐｅｒａｔｉｏｎ Ｂｉｔ Ｒａｔｅ（２ａ４）、Ｉｎｐｕｔ Ｃｌｏｃｋ Ｆｒｅｑ（２ａ５）が設定項目として表示される。

上述した設定項目のうち、Ｏｐｅｒａｔｉｏｎ Ｂｉｔ Ｒａｔｅ（２ａ４）は、異なる範囲からなる複数のビットレート範囲をプルダウンメニューから１つのビットレート範囲を選択して設定される。また、Ｉｎｐｕｔ Ｃｌｏｃｋ Ｆｒｅｑ（２ａ５）は、入力クロック周波数範囲の指示であり、１つのビットレート範囲を選択して設定すると、この設定したビットレート範囲と１対１で対応する入力クロック周波数範囲が自動的に表示される。

図３（ａ）は、プルダウンメニューから「２．４０−３２．１０［Ｇｂｉｔ／ｓ］」を選択してビットレート範囲に設定したときに、このビットレート範囲「２．４０−３２．１０［Ｇｂｉｔ／ｓ］」と１対１で対応し、ビットレート範囲の１／２倍の入力クロック周波数範囲「１．２００−１６．０５０ＧＨｚ（１／２Ｃｌｏｃｋ）」が自動的に表示された状態を示している。また、図３（ｂ）は、プルダウンメニューから「３２．１０−６４．２０［Ｇｂｉｔ／ｓ］」を選択してビットレート範囲に設定したときに、このビットレート範囲「３２．１０−６４．２０［Ｇｂｉｔ／ｓ］」と１対１で対応し、ビットレート範囲の１／４倍の入力クロック周波数範囲「８．０２５−１６．０５０ＧＨｚ（１／４Ｃｌｏｃｋ）」が自動的に表示された状態を示している。

ここで、図４は、クロック設定画面２ａのビットレート範囲の選択肢、入力クロック周波数範囲の指示、内部動作周波数範囲（以下、動作周波数範囲とも言う）の関係を示している。

図４に示すように、複数のビットレート範囲の選択肢と入力クロック周波数範囲の指示とが１対１で対応しており、入力クロック周波数範囲がビットレートに対して異なる周波数倍率（１／２，１／４）の複数の範囲からなる。また、動作周波数範囲は、入力クロック周波数範囲と同じ周波数倍率を統合して入力クロック周波数範囲に対応付けられている。具体的に、図４の例では、動作周波数範囲の「８．０２５−１０［ＧＨｚ］」と「１０−１６．０５［ＧＨｚ］」を統合して入力クロック周波数範囲「８．０２５−１６．０５（１／４Ｃｌｏｃｋ）［ＧＨｚ］」に対応付けられている。

なお、操作表示器２は、入力操作機能と表示機能とが独立した構成としてもよい。この場合、設定や指示などの入力操作を受け付ける複数のキーやスイッチ等を入力操作機能のために設け、表示機能のために液晶表示器等を設けた構成とすることができる。

［クロック発生器］
クロック発生器３は、パルスパターン発生器４に入力するための基準となる周波数のクロックを発生する。

［パルスパターン発生器］
パルスパターン発生器４は、被測定物Ｗにテスト信号として入力されるパルスパターン信号を発生するもので、クロック入力部１１、クロック分配回路１２、信号発生部１３、クロック出力部１４、ＰＰＧクロックカウント部１５を備える。

クロック入力部１１は、クロック発生器３と接続され、クロック発生器３が発生するクロックを入力とし、制御部７がＰＰＧクロックカウント部１５から取得した入力クロック周波数範囲のクロックをクロック分配回路１２に出力する。

［クロック分配回路］
クロック分配回路１２は、図１に示すように、帯域の異なる動作周波数範囲ごとに高周波デバイス１２ｃを備えた複数のクロックルート（図１のルート１：Ｒ１、ルート２：Ｒ２、ルート３：Ｒ３）を有し、動作周波数範囲に応じてクロックルートを切り替え、ビットレートに応じて高周波デバイス１２ｃを補正したクロックを出力するものである。

クロック分配回路１２は、図１に示すように、スイッチ１２ａ、逓倍器１２ｂ、高周波デバイス１２ｃを備えた回路から構成される。

スイッチ１２ａは、第１スイッチ１２ａ１、第２スイッチ１２ａ２、第３スイッチ１２ａ３、第４スイッチ１２ａ４からなり、クロック設定画面２ａで選択設定されたビットレート範囲に応じて図１のルート１：Ｒ１、ルート２：Ｒ２、ルート３：Ｒ３から１つのクロックルートに切り替えるように制御部７により切替制御される。

図１に示すように、スイッチ１２ａは、入力側に第１スイッチ１２ａ１が接続され、出力側に第２スイッチ１２ａ２が接続され、第１スイッチ１２ａ１の一方の出力と第２スイッチ１２ａ２の一方の入力との間がルート１：Ｒ１を形成する。

また、第１スイッチ１２ａ１の他方の出力には第３スイッチ１２ａ３が接続され、第２スイッチ１２ａ２の他方の入力には第４スイッチ１２ａ４が接続される。そして、第３スイッチ１２ａ３の一方の出力と第４スイッチ１２ａ４の一方の入力との間がルート２：Ｒ２を形成し、第３スイッチ１２ａ３の他方の出力と第４スイッチ１２ａ４の他方の入力との間がルート３：Ｒ３を形成する。

逓倍器１２ｂは、入力するクロック信号の周波数を逓倍する。図１の例では、ルート２：Ｒ２における第３スイッチ１２ａ２の後段とルート３：Ｒ３における第３スイッチ１２ａ３の後段のそれぞれに逓倍器（周波数２逓倍器）１２ｂ１，１２ｂ２が接続される。

高周波デバイス１２ｃは、例えば帯域可変フィルタやゲイン可変アンプなどで構成される。図１の例では、ルート１：Ｒ１における第１スイッチ１２ａ１と第２スイッチ１２ａ２との間にゲイン可変アンプ１２ｃ１が接続される。また、ルート２：Ｒ２における第３スイッチ１２ａ３と第４スイッチ１２ａ４との間の逓倍器１２ｂ１の後段に帯域可変フィルタ１２ｃ２、ゲイン可変アンプ１２ｃ３が順に接続される。さらに、ルート３：Ｒ３における第３スイッチ１２ａ３と第４スイッチ１２ａ４との間の逓倍器１２ｂ２の後段に帯域可変フィルタ１２ｃ４、ゲイン可変アンプ１２ｃ５が順に接続される。

なお、本実施の形態では、操作表示器２のクロック設定画面２ａにおけるビットレート範囲の選択肢ごとにデフォルトのクロックルートが仮設定されるように定義している。図１のクロック分配回路１２では、例えばビットレート範囲の選択肢として「２．４−３２．１［Ｇｂｉｔ／ｓ］」が選択設定されると、ルート１：Ｒ１が仮設定される。また、ビットレート範囲の選択肢として「３２．１−６４．２［Ｇｂｉｔ／ｓ］」が選択設定されると、ルート２：Ｒ２が仮設定される。

信号発生部１３は、クロック分配回路１２にて分周または逓倍されたクロックをタイミング信号として、所望のパルスパターン信号を発生する。この信号発生部１３にて発生したパルスパターン信号は、各種測定を行う際に既知パターンのテスト信号として被測定物Ｗに入力される。

クロック出力部１４は、クロック分配回路１２にて分周または逓倍されたクロックを出力する。

ＰＰＧクロックカウント部１５は、周波数カウンタで構成され、クロック分配回路１２にて分周または逓倍されるクロックのクロック周波数を計測し、計測したクロック周波数を制御部７に出力する。

［誤り率測定器］
誤り率測定器５は、誤り率を測定するもので、クロック入力部２１、信号受信部２２、クロック再生部２３、分周／逓倍部２４、ＥＤクロックカウント部２５を備える。

クロック入力部２１は、パルスパターン発生器４のクロック出力部１４から出力されるクロックを入力とし、制御部７がＥＤクロックカウント部２５から取得した入力クロック周波数範囲のクロックを分周／逓倍部２４に出力する。

信号受信部２２は、分周／逓倍部２４にて分周または逓倍されたクロックをタイミング信号として、パルスパターン発生器４の信号発生部１３から被測定物Ｗへのテスト信号の入力に伴って被測定物Ｗから折り返される信号を受信する。

クロック再生部２３は、信号受信部２２にて受信した信号からクロックを再生する。

分周／逓倍部２４は、制御部７の制御により、クロック入力部２１またはクロック再生部２３からのクロックを分周または逓倍する。

ＥＤクロックカウント部２５は、周波数カウンタで構成され、分周／逓倍部２４にて分周または逓倍されるクロックのクロック周波数を計測し、計測したクロック周波数を制御部７に出力する。

［記憶部］
記憶部６は、高周波デバイス１２ｃを補正するための情報として、ビットレートに応じた所定ステップごとの高周波デバイス１２ｃのゲイン可変アンプ１２ｃ１，１２ｃ３，１２ｃ５のゲインに対応した電圧テーブルや帯域可変フィルタ１２ｃ２，１２ｃ４の中心周波数の情報を記憶する。また、記憶部１７は、被測定物Ｗの誤り率を測定するために必要な各種情報を記憶する。

［制御部］
制御部７は、後述する図５のクロックルートの制御処理を実行するべく、クロックルート（ルート１：Ｒ１、ルート２：Ｒ２、ルート３：Ｒ３）の切替制御、高周波デバイスの補正を行う。すなわち、制御部７は、クロック設定画面で選択されたビットレート範囲に応じて図１のルート１：Ｒ１、ルート２：Ｒ２、ルート３：Ｒ３から１つのクロックルートに切り替えるようにスイッチ１２ａ（１２ａ１，１２ａ２，１２ａ３，１２ａ４）を切替制御する。

また、制御部７は、所定周期（例えば１００ｍｓ間隔）の同期処理により、ＰＰＧクロックカウント部１５から入力クロック周波数範囲を取得し、取得した入力クロック周波数範囲が動作周波数範囲内か否かを判別し、入力クロック周波数範囲が動作周波数範囲内にあると判別すると、そのときのクロックルート（ルート１：Ｒ１、ルート２：Ｒ２、ルート３：Ｒ３の何れか）の高周波デバイス１２ｃを記憶部６に記憶された情報に基づいて補正する。

さらに、制御部７は、パルスパターン発生器４の信号発生部１３が発生するパルスパターン信号を既知パターンのテスト信号として被測定物Ｗに入力したときに、このテスト信号の入力に伴って被測定物Ｗから誤り率測定器５の信号受信部２２が受信した入力データのビット誤り率（ＢＥＲ）を測定する。

また、制御部７は、通信規格で定められた高ビットレートに対応した通信装置やデバイスを被測定物Ｗとしてビット誤り率（ＢＥＲ）を含む各種測定を行う際に操作表示器２、パルスパターン発生器４、誤り率測定器４を統括制御する。

ところで、上述した図２の誤り率測定装置１では、図１のクロック分配回路１２をパルスパターン発生器４に採用した場合について説明したが、誤り率測定器５の分周／逓倍部２４に同様の考えに基づくクロック分配回路を採用することができる。

次に、上記のように構成される誤り率測定装置１のクロック分配回路１２のクロックルートの制御方法について図５を参照しながら説明する。

クロックルートを制御する場合には、図３（ａ），（ｂ）のクロック設定画面２ａで複数のビットレート範囲から１つのビットレート範囲を選択して設定する（ＳＴ１）。例えば図３（ｂ）に示すように、Ｏｐｅｒａｔｉｏｎ Ｂｉｔ Ｒａｔｅのプルダウンメニューから「３２．１０−６４．２０［Ｇｂｉｔ／ｓ］」をビットレート範囲として選択設定する。

次に、制御部７は、デフォルトのクロックルートに仮設定する（ＳＴ２）。例えばビットレート範囲として「３２．１０−６４．２０［Ｇｂｉｔ／ｓ］」が選択設定されると、図１のルート２：Ｒ２をデフォルトのクロックルートに仮設定する。

次に、制御部７は、周波数不定時用の高周波デバイス１２ｃの補正値を仮設定する（ＳＴ３）。すなわち、入力クロック周波数範囲が動作周波数範囲内にない場合の高周波デバイス１２ｃの補正値を仮設定する。

その後、制御部７は、所定周期（例えば１００ｍｓ間隔）で同期処理を行い（ＳＴ４）、入力クロック周波数範囲をクロックカウンタ（ＰＰＧクロックカウント部１５）から取得し（ＳＴ５）、取得した入力クロック周波数範囲が動作周波数範囲内にあるか否かを判別する（ＳＴ６）。

そして、入力クロック周波数範囲が動作周波数範囲内にあると判別すると（ＳＴ６−Ｙｅｓ）、入力クロック周波数範囲に応じた最適なクロックルートに設定する（ＳＴ７）。例えば入力クロック周波数範囲が動作周波数範囲「１０−１６．０５［ＧＨｚ］」内にあると判断すると、「１０−１６．０５［ＧＨｚ］」内にある入力クロック周波数範囲に応じたクロックルートとして、ルート３：Ｒ３に設定するべくクロック分配回路１２のスイッチ１２ａを切替制御する。

そして、入力クロック周波数範囲に応じた補正値を設定して高周波デバイス１２ｃを補正し（ＳＴ８）、所定周期の同期処理に戻る（ＳＴ４）。例えばルート３：Ｒ３に設定された場合、入力クロック周波数範囲に応じた補正値を記憶部６から読み出し設定して高周波デバイス１２ｃの帯域可変フィルタ１２ｃ４とゲイン可変アンプ１２ｃ５を補正する。

これに対し、入力クロック周波数範囲が不定または動作周波数範囲内にないと判別すると（ＳＴ６−Ｎｏ）、デフォルトのクロックルートに再設定する（ＳＴ９）。

そして、周波数不定時用の高周波デバイス１２ｃの補正値を再設定し（ＳＴ１０）、所定周期の同期処理に戻る（ＳＴ４）。

このように、本実施の形態によれば、クロック設定画面２ａ上で異なる複数のビットレート範囲から１つのビットレート範囲を選択設定し、複数のクロックルート（ルート２：Ｒ２、ルート３：Ｒ３）が統合されたビットレート範囲が設定された場合は周波数カウンタ（ＰＰＧクロックカウント部１５）から取得した入力クロック周波数範囲が各ルート（ルート２：Ｒ２、ルート３：Ｒ３）の動作周波数範囲内にあるか否かに基づいて複数のクロックルート（ルート２：Ｒ２、ルート３：Ｒ３）の中から最適なクロックルートを選択するように内部で自動切替制御することができる。しかも、確実に同一の周波数倍率内で最適なクロックルートが選択されるので、クロックルートの選択に起因する測定のトラブルを防止でき、ユーザビリティが向上する。

また、入力クロック周波数範囲と同じ周波数倍率の動作周波数範囲を統合して入力クロック周波数範囲と対応付け、異なる周波数倍率ごとの入力クロック周波数範囲と１対１で対応するビットレート範囲をクロック設定画面２ａ上に選択肢として表示するので、クロック設定画面２ａ上の選択肢の数を減らすことができ、ユーザの設定の煩雑さを解消することができる。

さらに、複数のビットレート範囲から１つのビットレート範囲を選択設定してクロックルートの自動切替を行う際、内部的な切り替えポイント（例えば図６の４０［Ｇｂｉｔ／ｓ］）をユーザに見せずに済むという副次的な効果も奏する。しかも、１つのクロックルートの設定で広範囲のビットレートを測定できるので、可変ビットレートの被測定物の試験でクロックルートの設定を切り替える手間を減らすことができる。

以上、本発明に係るクロック分配回路及びクロック分配方法と誤り率測定装置及び誤り率測定方法の最良の形態について説明したが、この形態による記述および図面により本発明が限定されることはない。すなわち、この形態に基づいて当業者等によりなされる他の形態、実施例および運用技術などはすべて本発明の範疇に含まれることは勿論である。

１ 誤り率測定装置
２ 操作表示器
２ａ クロック設定画面
２ａ１，２ａ２，２ａ３，２ａ４，２ａ５ 設定項目
３ クロック発生器
４ パルスパターン発生器
５ 誤り率測定器
６ 記憶部
７ 制御部
１１ クロック入力部
１２ クロック分配回路
１２ａ（１２ａ１，１２ａ２，１２ａ３，１２ａ４） スイッチ
１２ｂ（１２ｂ１，１２ｂ２） 逓倍器
１２ｃ（１２ｃ１，１２ｃ２，１２ｃ３，１２ｃ４，１２ｃ５） 高周波デバイス
１３ 信号発生部
１４ クロック出力部
１５ ＰＰＧクロックカウント部
２１ クロック入力部
２２ 信号受信部
２３ クロック再生部
２４ 分周／逓倍部
２５ ＥＤクロックカウント部
５１ クロック設定画面
５１ａ，５１ｂ 設定項目
Ｒ１，Ｒ２，Ｒ３ クロックルート
Ｗ 被測定物

Claims (6)

1. 帯域の異なる動作周波数範囲ごとに高周波デバイス（１２ｃ）を備えた複数のクロックルート（Ｒ１，Ｒ２，Ｒ３）を有し、異なる範囲からなる複数のビットレート範囲と１対１で対応した入力クロック周波数範囲と同じ周波数倍率の前記動作周波数範囲が統合されたクロック分配回路であって、
   前記複数のビットレート範囲から設定されるビットレート範囲と対応する入力クロック周波数範囲が前記動作周波数範囲内のときに、該入力クロック周波数範囲に対応するクロックルートに選択的に切り替え、前記設定されたビットレート範囲に応じて前記高周波デバイスを補正したクロックを出力することを特徴とするクロック分配回路。
2. 帯域の異なる動作周波数範囲ごとに高周波デバイス（１２ｃ）を備えた複数のクロックルート（Ｒ１，Ｒ２，Ｒ３）を有し、異なる範囲からなる複数のビットレート範囲と１対１で対応した入力クロック周波数範囲と同じ周波数倍率の前記動作周波数範囲が統合されたクロック分配回路を用いたクロック分配方法であって、
   誤り率測定装置（１）が備える制御部（７）により、前記複数のビットレート範囲から設定されるビットレート範囲と対応する入力クロック周波数範囲が前記動作周波数範囲内のときに、該入力クロック周波数範囲に対応するクロックルートに選択的に切り替え、前記設定されたビットレート範囲に応じて前記高周波デバイスを補正したクロックを出力するステップを含むことを特徴とするクロック分配方法。
3. パルスパターン発生器（４）から既知パターンのテスト信号を被測定物（Ｗ）に入力し、このテスト信号の入力に伴って前記被測定物から受信する入力データのビット誤り率を誤り率測定器（５）にて測定する誤り率測定装置において、
   請求項１のクロック分配回路にて出力されるクロック信号を、前記パルスパターン発生器または前記誤り率測定器にタイミング信号として入力することを特徴とする誤り率測定装置。
4. パルスパターン発生器（４）から既知パターンのテスト信号を被測定物（Ｗ）に入力し、このテスト信号の入力に伴って前記被測定物から受信する入力データのビット誤り率を誤り率測定器（５）にて測定する誤り率測定方法において、
   請求項２のクロック分配方法にて出力されるクロック信号を、前記パルスパターン発生器または前記誤り率測定器にタイミング信号として入力するステップを含むことを特徴とする誤り率測定方法。
5. 前記複数のビットレート範囲を選択肢として１つのビットレート範囲を選択設定するクロック設定画面（２ａ）を表示制御することを特徴とする請求項３に記載の誤り率測定装置。
6. 前記複数のビットレート範囲を選択肢として１つのビットレート範囲を選択設定するクロック設定画面（２ａ）を表示制御するステップとを含むことを特徴とする請求項４に記載の誤り率測定方法。

Images