JP5569988B2 - パルスパターン発生装置及びパルスパターン発生方法 - Google Patents

Description

本発明は、例えば試験対象となる光変換部品等の被試験デバイス（ＤＵＴ：Device Under Test ）の誤り率を測定する誤り率測定装置に採用することができ、被試験デバイスに入力するテスト信号として、ユーザが所望するパルスパターンのデータ信号を発生するパルスパターン発生装置及びパルスパターン発生方法に関する。

近年、各種のディジタル通信装置は、ユーザ数の増加やマルチメディア通信の普及に伴い、より大容量の伝送能力が求められている。そして、これらのディジタル通信装置におけるディジタル信号の品質評価の指標として、受信データのうち符号誤りが発生した数と受信データの総数との比較として定義されるビット誤り率（Bit Error Rate）が知られている。

そして、上述したビット誤り率を測定する誤り率測定装置で、例えば下記特許文献１などに開示されるように、試験対象となる光変換部品等の被試験デバイスに対して固定データを含むテスト信号を送信し、被試験デバイスを介して入力される被測定信号と基準となる参照信号とをビット単位で比較して被測定信号の誤り率を測定している。

ところで、この種の誤り率測定装置に用いられ、テスト信号としてのパルスパターンのデータ信号を発生するパルスパターン発生装置としては、ユーザが所望とするビットレートのパルスパターンのデータ信号を発生する機能を有するパルスパターン発生モジュールと、パルスパターンのデータ信号の発生に必要なクロックを発生する機能を有するクロック発生モジュールとを備え、機能単位にモジュール化したものが知られている。

このパルスパターン発生装置を機能単位にモジュール化した構成によれば、ユーザが所望とする機能を実現するために必要なモジュールのみを後から追加や交換を行ってシステムを構築できるという利点を有している。

特開２００７−２７４４７４号公報

ところで、上述した機能単位にモジュール化したパルスパターン発生装置において、所望のパルスパターンのデータ信号を発生するにあたっては、パルスパターンのビットレートの設定をパルスパターン発生モジュールで行い、入力クロック周波数の設定をクロック発生モジュールで行っていた。

また、発生するパルスパターンのデータ信号に所望のジッタを付与したい場合には、ジッタクロック発生モジュールが別途追加されることになるが、この場合には、パルスパターン発生モジュールやクロック発生モジュールの設定だけでなく、ジッタクロック発生モジュールでも設定を行う必要があった。例えばパルスパターン発生モジュールがハーフレートクロックで動作する場合には、１／２のジッタ変調量を加えたクロックが必要になり、データ信号に付加したいジッタ変調量の１／２を算出してジッタ変調量の設定をジッタクロック発生モジュールに行わなければならなかった。さらに具体的な数値を示して説明すると、ビットレート３２Ｇｂｉｔ／ｓ、ジッタ変調量０．５ＵＩ_p-p のパルスパターンのデータ信号を発生したい場合には、パルスパターン発生モジュールにビットレートを３２Ｇｂｉｔ／ｓに設定する。また、ジッタクロック発生モジュールのジッタ変調量を０．５ＵＩ_p-p の１／４＝０．１２５ＵＩ_p-p に設定する。さらに、パルスパターン発生モジュールに入力するクロック発生モジュールのクロック周波数を３２ＧＨｚの１／４＝８ＧＨｚに設定する。

このように、パルスパターン発生装置を機能単位でモジュール化した構成では、ユーザが所望するパルスパターンのデータ信号を発生するにあたって、ユーザが所望とするパルスパターンのビットレートに応じて各モジュール毎に独自の設定を行う必要があり、設定作業に手間を要するという課題があった。また、パルスパターンのデータ信号に所望のジッタを付加して出力する場合には、内部クロックの関係を意識して各モジュール毎の設定を行う必要があった。

そこで、本発明は上記問題点に鑑みてなされたものであって、設定作業の手間を軽減して所望のパルスパターンを発生させることができるパルスパターン発生装置及びパルスパターン発生方法を提供することを目的としている。

上記目的を達成するため、本発明の請求項１に記載されたパルスパターン発生装置は、パルスパターンを発生するパルスパターン発生モジュール２と、前記パルスパターンの発生に必要なクロックを発生するクロック発生モジュール３とを備えたパルスパターン発生装置１において、
前記パルスパターン発生モジュールは、設定可能なビットレートと入力クロック周波数とを対応付けした連動設定データを記憶しており、自身の設定画面上で前記クロック発生モジュールを連動対象モジュールとして選択し、前記パルスパターンのビットレートが設定されたときに、該ビットレートに対応する入力クロック周波数を前記連動設定データから選択設定し、該選択設定した入力クロック周波数のクロックを前記クロック発生モジュールに要求することを特徴とする。

請求項２に記載されたパルスパターン発生装置は、請求項１のパルスパターン発生装置において、
前記クロック発生モジュール３が発生するクロックにジッタを付加したジッタクロックを発生するジッタクロック発生モジュール４をさらに備え、
前記連動設定データが前記ビットレートと対応付けされたジッタ付加量を含んでおり、
前記パルスパターン発生モジュールは、前記ジッタクロック発生モジュールの設定画面上でジッタ変調量が設定され、自身の設定画面上で前記クロック発生モジュールと前記ジッタクロック発生モジュールが連動対象モジュールとして選択されたときに、前記クロック発生モジュールからのクロックに対し、前記ビットレートに対応するジッタ付加量を前記連動設定データから選択設定し、該選択設定したジッタ付加量を付加したジッタクロックを前記ジッタクロック発生モジュールに要求することを特徴とする。

請求項３に記載されたパルスパターン発生方法は、パルスパターンを発生するパルスパターン発生モジュール２と、前記パルスパターンの発生に必要なクロックを発生するクロック発生モジュール３とを備えたパルスパターン発生装置１のパルスパターン発生方法において、
設定可能なビットレートと入力クロック周波数とを対応付けした連動設定データを記憶しておくステップと、
前記パルスパターン発生モジュールの設定画面上で前記クロック発生モジュールを連動対象モジュールとして選択するとともに、前記パルスパターンのビットレートを設定するステップと、
前記パルスパターンのビットレートが設定されたときに、該ビットレートに対応する入力クロック周波数を前記連動設定データから選択設定するステップと、
前記選択設定した入力クロック周波数のクロックを前記クロック発生モジュールに要求するステップとを含むことを特徴とする。

請求項４に記載されたパルスパターン発生方法は、請求項３のパルスパターン発生方法において、
前記クロック発生モジュール３が発生するクロックにジッタを付加したジッタクロックを発生するジッタクロック発生モジュール４の設定画面上でジッタ変調量を設定するステップと、
前記パルスパターン発生モジュール２の設定画面上で前記クロック発生モジュールと前記ジッタクロック発生モジュールが連動対象モジュールとして選択されたときに、前記クロック発生モジュールからのクロックに対し、前記ビットレートに対応するジッタ付加量を前記連動設定データから選択設定するステップと、
前記選択設定したジッタ付加量を付加したジッタクロックを前記ジッタクロック発生モジュールに要求するステップとを含むことを特徴とする。

本発明によれば、パルスパターン発生モジュール２、クロック発生モジュール３、ジッタクロック発生モジュール４の機能単位にモジュール化された構成において、従来のような各モジュール毎の設定画面から設定を行う必要がなく、パルスパターンの設定と入力クロック周波数の設定とをパルスパターン発生モジュール２の設定画面上で一緒に行うことができ、設定作業の手間を軽減することができる。

また、パルスパターン発生モジュール２、クロック発生モジュール３に加え、ジッタクロック発生モジュール４も連動設定された場合には、ジッタクロック発生モジュール４の設定画面上でジッタ変調量を設定すれば、ユーザが所望する最適なジッタをパルスパターンのデータ信号に付加することが可能となる。これにより、ユーザは、内部クロックの関係を意識することなく、パルスパターンのデータ信号に最適なジッタを付加することができる。

本発明に係るパルスパターン発生装置のブロック構成図である。 本発明に係るパルスパターン発生装置において、パルスパターン発生モジュールとクロック発生モジュールとを連動させる場合の連動設定画面の一例を示す図である。 （ａ），（ｂ）本発明に係るパルスパターン発生装置において、パルスパターン発生モジュール、クロック発生モジュール、ジッタクロック発生モジュールを連動させる場合の連動設定画面の一例を示す図である。 本発明に係るパルスパターン発生装置の記憶部に記憶される連動設定データの一例を示す図である。

以下、本発明を実施するための形態について、添付した図面を参照しながら詳細に説明する。尚、この実施の形態によりこの発明が限定されるものではなく、この形態に基づいて当業者などによりなされる実施可能な他の形態、実施例及び運用技術などはすべて本発明の範疇に含まれる。

パルスパターン発生装置１は、例えば試験対象となる光変換部品等の被試験デバイスの誤り率を測定する誤り率測定装置に採用することができ、被試験デバイスに入力するテスト信号として、ユーザが所望するパルスパターンのデータ信号を発生している。

パルスパターン発生装置１は、機能単位にモジュール化した複数のモジュールで構成される。具体的には、図１に示すように、ユーザが所望するパルスパターンのデータ信号を発生する機能を有するパルスパターン発生モジュール２と、パルスパターンのデータ信号の発生に必要なクロックを発生する機能を有するクロック発生モジュール３と、クロック発生モジュール３が発生するクロックに所望のジッタを付加してジッタクロックを発生する機能を有するジッタクロック発生モジュール４とからパルスパターン発生装置１が構成される。

なお、図１の例では、各モジュール２，３，４について、本発明の要部である連動設定の処理に関わる構成要素を図示して説明している。

パルスパターン発生モジュール２は、ユーザが所望するパルスパターンのデータ信号を発生するモジュールであり、操作部２ａ、表示部２ｂ、記憶部２ｃ、パターン発生部２ｄ、制御部２ｅを備えている。

操作部２ａは、テンキーや各種操作キー、マウスやタッチパネル等のポインティングデバイスで構成される。操作部２ａは、後述する図２や図３（ａ）に示す連動設定画面５の表示部２ｂへの表示、連動設定画面５における各設定入力項目の選択・設定を行う際に操作される。

表示部２ｂは、例えば液晶表示器等の表示機器で構成され、モジュール間の連動設定時に、図２や図３（ａ）に示す連動設定画面５を表示している。この連動設定画面５には、設定入力項目として、パルスパターン発生モジュール２と連動させるモジュール名（図２や図３（ａ）の「Ｃｌｏｃｋ Ｓｏｕｒｃｅ」）、ビットレート（図２や図３（ａ）の「Ｂｉｔ Ｒａｔｅ」）が少なくとも表示される。

記憶部２ｃは、例えば書き換え可能なＲＯＭやＲＡＭなどの半導体メモリやＨＤＤなどで構成される。記憶部２ｃは、クロック発生モジュール３やジッタクロック発生モジュール４との連動設定時に用いる連動設定データを記憶している。

連動設定データは、図２や図３（ａ）の連動設定画面５で設定可能なビットレート設定値範囲（Ｂｉｔ Ｒａｔｅ）を複数に振り分け、それぞれのビットレート設定値範囲の各ビットレート設定値毎に出力クロック周波数、入力クロック周波数、ジッタ付加量（後述するジッタ変調量設定画面６で設定されるジッタ変調量に対する実発生値：クロックへの付加量）、補正係数（パルスパターン発生前にクロックに掛け合わせる係数：ジッタ付加量の逆数）が１対１に対応付けされてテーブル化したものである。

具体的に、図４の例では、連動設定データのビットレート設定値範囲が６つに振り分けられており、それぞれのビットレート設定値範囲における所定ステップ毎のビットレート設定値に対し、出力クロック周波数、入力クロック周波数、ジッタ付加量、補正係数が１対１に対応付けされている。

例えば図２や図３（ａ）の連動設定画面５において、ビットレートとして２５Ｇｂｉｔ／ｓが設定されると、図４の連動設定データのビットレート設定値範囲「１２．８０００００２ｔｏ２５．００００００Ｇｂｉｔ／ｓ」のビットレート設定値「２５．００００００Ｇｂｉｔ／ｓ」と１対１に対応する出力クロック周波数「１２．５ＧＨｚ」、入力クロック周波数「１２．５ＧＨｚ」、ジッタ付加量：「１／２」、補正係数「２」が選択される。

なお、本例では、連動設定データを図４に示す形式でテーブル化したデータとして用いているが、これに限定されることはなく、それぞれのビットレート設定値範囲における各ステップ毎のビットレート設定値に対し、出力クロック周波数、入力周波数、ジッタ付加量、補正係数が１対１に対応付けされるように数式化しておくこともできる。

パターン発生部２ｄは、連動設定時に、パルスパターン発生モジュール２の連動設定画面５やジッタクロック発生モジュール３の後述するジッタ変調量設定画面６で設定された設定内容、連動設定データに基づく入力クロック周波数のクロックにより、ユーザが所望するビットレートやジッタ変調量のパルスパターンのデータ信号を発生している。

制御部２ｅは、操作部２ａの操作入力、記憶部２ｃに記憶された図４の連動設定データに従って、連動設定画面５を表示するべく表示部２ｂを表示制御したり、所望のビットレートやジッタ変調量のパルスパターンのデータ信号を発生するべくパターン発生部２ｄを制御している。

また、制御部２ｅは、パルスパターン発生モジュール２の連動対象モジュールとしてクロック発生モジュール３が連動設定されたときに、図４の連動設定データに基づく入力クロック周波数のクロックをクロック発生モジュール３が発生するべく、クロック発生モジュール３にクロック入力要求を出力している。

さらに、制御部２ｅは、パルスパターン発生モジュール２の連動対象モジュールとしてクロック発生モジュール３とジッタクロック発生モジュール４が連動設定されたときに、図４の連動設定データに基づく入力周波数のクロックに対してジッタ付加量を付加したジッタクロックをジッタクロック発生モジュール４が発生するべく、ジッタクロック発生モジュール４にジッタ付加要求を出力している。

クロック発生モジュール３は、パルスパターン発生モジュール２からパルスパターンのデータ信号を発生するために必要なクロックを発生するモジュールであり、クロック発生部３ａ、制御部３ｂを備えている。

このクロック発生モジュール３は、パルスパターン発生モジュール２の連動対象モジュールとして連動設定され、パルスパターン発生モジュール２からクロック発生要求があったときに、ビットレートに応じて図４の連動設定データから選択される入力クロック周波数のクロックをパルスパターン発生モジュール２に入力するべく、制御部３ｂがクロック発生部３ａを制御している。

ジッタクロック発生モジュール４は、パルスパターン発生モジュール２が発生するパルスパターンにユーザが所望するジッタ変調量を付加したデータ信号を出力するべく、クロック発生モジュール２からのクロックに所定のジッタ付加量を付加してジッタクロックを発生するモジュールであり、操作部４ａ、表示部４ｂ、ジッタクロック発生部４ｃ、制御部４ｄを備えている。

操作部４ａは、テンキーや各種操作キー、マウスやタッチパネル等のポインティングデバイスで構成される。操作部４ａは、後述するジッタ変調量設定画６の表示部２ｂへの表示、ジッタ変量量設定画面６でジッタ変調量を設定する際に操作される。

表示部４ｂは、例えば液晶表示器等の表示機器で構成され、図３（ｂ）に示すジッタ変調量設定画面６を表示している。このジッタ変調量設定画面６には、パルスパターン発生モジュール２が発生するパルスパターンのデータ信号に対し、実際に付加されるジッタ変調量の入力項目が表示される。

ジッタクロック発生部４ｃは、連動設定時に、図３（ｂ）のジッタ変調量設定画面６でジッタ変調量が設定されると、図３（ａ）の連動設定画面５や図４の連動設定データに基づくクロック発生モジュール３からのクロックに対し、図４の連動設定データからビットレートに応じて選択されるジッタ付加量を付加したジッタクロックを発生している。

制御部４ｄは、操作部４ａの操作入力に従って、ジッタ変量量設定画面６を表示するべく表示部２ｂの表示を制御をしたり、クロック発生モジュール３からのクロックに対し、連動設定データに基づくジッタ付加量を付加してジッタクロックを発生するジッタクロック発生部４ｃを制御している。

このように、ジッタクロック発生モジュール４は、クロック発生モジュール３とともにパルスパターン発生モジュール２の連動対象モジュールとして連動設定され、図３（ｂ）のジッタ変調量設定画面６でジッタ変調量が設定されると、パルスパターン発生モジュール２からジッタ付加要求があったときに、図４の連動設定データからビットレートに応じて選択されたクロック発生モジュール３からの入力クロック周波数のクロックに対し、図４の連動設定データからビットレートに応じて選択されたジッタ付加量を付加したジッタクロックをパルスパターン発生モジュール２に入力している。

次に、上記構成によるパルスパターン発生装置１の動作として、ユーザが所望するパルスパターンのデータ信号を連動設定により発生するパルスパターン発生方法について説明する。

まず、パルスパターン発生モジュール２の連動対象モジュールとしてクロック発生モジュール３を連動設定し、所望のビットレートのパルスパターンのデータ信号を発生する方法について説明する。

ユーザは、図２の連動設定画面５において、パルスパターン発生モジュール２と連動させるモジュール名「Ｃｌｏｃｋ Ｓｏｕｒｃｅ」に対し、連動対象としてクロック発生モジュール３を選択して設定する。続いて、ユーザは、図２の連動設定画面５の「Ｂｉｔ Ｒａｔｅ」に対し、所望するビットレートを数値入力する。ユーザが所望するビットレートが例えば「１２．５Ｇｂｉｔ／ｓ」であれば、図２の連動設定画面５の「Ｂｉｔ Ｒａｔｅ」に対し、「１２．５」を数値入力する。以上の操作により、パルスパターン発生モジュール２とクロック発生モジュール３との連動設定が終了する。

そして、上記連動設定を終えたパルスパターン発生モジュール２では、図２の連動設定画面５で設定されたビットレートに対応する入力クロック周波数を図５の連動設定データから選択する。例えば図２の連動設定画面５で「Ｂｉｔ Ｒａｔｅ」に「１２．５０００００」が設定されていると、図４の連動設定データのビットレート設定値範囲「６．４００００２ｔｏ１２．５０００００Ｇｂｉｔ／ｓ」からビットレート「１２．５Ｇｂｉｔ／ｓ」に対応する入力クロック周波数「６．２５ＧＨｚ」が選択される。

そして、パルスパターン発生モジュール２は、選択した入力クロック周波数のクロックをクロック発生モジュール３が発生するべく、クロック発生モジュール３にクロック発生要求を出力する。クロック発生モジュール３は、パルスパターン発生モジュール２からクロック発生要求があると、選択された入力クロック周波数のクロックをパルスパターン発生モジュール２に入力する。これにより、パルスパターン発生モジュール２は、クロック発生モジュール３からの入力クロック周波数のクロックを用いて、ユーザが所望するビットレートのパルスパターンのデータ信号を発生して出力する。

次に、パルスパターン発生モジュール２の連動対象モジュールとして、クロック発生モジュール３とジッタクロック発生モジュール４を連動設定し、所望のビットレート、ジッタ変調量のパルスパターンのデータ信号を発生する方法について説明する。

ユーザは、図２の連動設定画面５のパルスパターン発生モジュール２と連動させるモジュール名「Ｃｌｏｃｋ Ｓｏｕｒｃｅ」に対し、連動対象としてクロック発生モジュール３とジッタクロック発生モジュール４を選択する。なお、本例では、ジッタクロック発生モジュール４を選択すれば、同時にクロック発生モジュール３も自動選択されるようになっている。続いて、ユーザは、図２の連動設定画面５の「Ｂｉｔ Ｒａｔｅ」に対し、所望するビットレートを数値入力する。例えばユーザが所望するビットレートが「３２Ｇｂｉｔ／ｓ」であれば、連動設定画面５の「Ｂｉｔ Ｒａｔｅ」に対し、「３２．００００００」を数値入力する。また、ジッタクロック発生モジュール４のジッタ変調量設定画面６において、ジッタ変調量を数値入力する。例えばユーザが所望するジッタ変調量が「０．５ＵＩ_p-p 」であれば、図３（ｂ）に示すように、ジッタ変調量設定画面６の「Ａｍｐｌｉｔｕｄｅ」に対し、「０．５００」を数値入力する。以上の操作により、パルスパターン発生モジュール２、クロック発生モジュール３、ジッタクロック発生モジュール４の連動設定が終了する。

そして、上記連動設定を終えたパルスパターン発生モジュール２では、図２の連動設定画面５で設定されたビットレートに対応する入力クロック周波数を図５の連動設定データから選択する。例えば図３（ａ）に示すように、連動設定画面５で「Ｂｉｔ Ｒａｔｅ」に「３２．００００００」が設定されていれば、図４の連動設定データのビットレート設定値範囲「３０．０００００４ｔｏ３２．１０００００Ｇｂｉｔ／ｓ」からビットレート「３２Ｇｂｉｔ／ｓ」に対応する入力クロック周波数「８ＧＨｚ」、ジッタ付加量「１／２」、補正係数「２」が選択される。

そして、パルスパターン発生モジュール２は、選択した入力クロック周波数のクロックをクロック発生モジュール３が発生するべく、クロック発生モジュール３にクロック発生要求を出力する。また、パルスパターン発生モジュール２は、クロック発生モジュール３からの連動設定データに基づく入力周波数のクロックに対し、選択したジッタ付加量を付加したジッタクロックをジッタクロック発生モジュール４が発生するべく、ジッタクロック発生モジュール４にジッタ付加要求を出力する。

これにより、クロック発生モジュール３は、パルスパターン発生モジュール２からクロック発生要求があると、選択された入力クロック周波数のクロックをジッタクロック発生モジュール４に入力する。また、ジッタクロック発生モジュール４は、パルスパターン発生モジュール２からジッタ付加要求があると、クロック発生モジュール３からのクロックに対し、選択されたジッタ付加量を付加したジッタクロックをパルスパターン発生モジュール２に入力する。そして、パルスパターン発生モジュール２は、ジッタクロック発生モジュール４からジッタクロックが入力されると、このジッタクロックに補正係数を掛け合わせたジッタクロックを用いて、ユーザが所望するビットレート及びジッタ変調量のパルスパターンのデータ信号を発生して出力する。

以下、パルスパターン発生モジュール２、クロック発生モジュール３、ジッタクロック発生モジュール４を連動設定してパルスパターンのデータ信号を発生する場合の具体例（例１、例２）について説明する。

（例１）パルスパターンのビットレート「３２Ｇｂｉｔ／ｓ」、ジッタ変調量「０．５ＵＩ_p-p 」のデータ信号を発生させたい場合、ユーザは、パルス発生モジュール２の連動設定画面５において、図３（ａ）に示すように、「Ｃｌｏｃｋ Ｓｏｕｃｅ」で「ジッタクロック発生モジュール」を選択し、連動対象モジュールをクロック発生モジュール３とジッタクロック発生モジュール４に設定する。また、「Ｂｉｔ Ｒａｔｅ」に「３２．００００００」を数値入力し、ビットレートを「３２Ｇｂｉｔ／ｓ」に設定する。また、ジッタクロック発生モジュール４のジッタ変調量設定画面６において、図３（ｂ）に示すように、「Ａｍｐｌｉｔｕｄｅ」に「０．５００」を数値入力し、ジッタ変調量を「０．５ＵＩ_p-p 」に設定する。

パルスパターン発生モジュール２は、上記設定がなされると、図４の連動設定データにおいて、ビットレート「３２Ｇｂｉｔ／ｓ」に対応する出力クロック周波数「８ＧＨｚ」、入力クロック周波数「８ＧＨｚ」、ジッタ付加量「１／４」、補正係数「４」を選択設定する。これにより、実際の内部動作では、クロック発生モジュール３からジッタクロック発生モジュール４を介してパルスパターン発生モジュール２に入力されるジッタクロックが３０ＧＨｚの１／４＝７．５ＧＨｚとなり、ジッタ変量量が０．５ＵＩ_p-p の１／４＝０．１２５ＵＩ_p-p となる。そして、パルスパターン発生モジュール２では、パルスパターンを発生する前にジッタクロックに補正係数「４」を掛け合わせて３０ＧＨｚに戻し、このジッタクロック３０ＧＨｚによりジッタ変量量が０．５ＵＩ_p-p のデータ信号を出力する。

なお、連動設定しない場合には、パルス発生モジュール２の設定画面でビットレートを設定し、ジッタクロック発生モジュール４の設定画面において、ジッタ変調量を０．５ＵＩ_p-p の１／４＝０．１２５ＵＩ_p-p を設定し、クロック発生モジュール３がパルスパターン発生モジュール２に入力するクロックを３２ＧＨｚの１／４＝８ＧＨｚに設定する必要がある。

（例２）パルスパターンのビットレート「２５Ｇｂｉｔ／ｓ」、ジッタ変調量「０．５ＵＩ_p-p 」のデータ信号を発生させたい場合、ユーザは、パルス発生モジュール２の連動設定画面５において、図３（ａ）に示すように、「Ｃｌｏｃｋ Ｓｏｕｃｅ」で「ジッタクロック発生モジュール」を選択し、連動対象モジュールをクロック発生モジュール３とジッタクロック発生モジュール４に設定する。また、「Ｂｉｔ Ｒａｔｅ」に「２５．００００００」を数値入力し、ビットレートを「２５Ｇｂｉｔ／ｓ」に設定する。また、ジッタクロック発生モジュール４のジッタ変調量設定画面６において、図３（ｂ）に示すように、「Ａｍｐｌｉｔｕｄｅ」に「０．５００」を数値入力し、ジッタ変調量を「０．５ＵＩ_p-p 」に設定する。

パルスパターン設定モジュール２は、上記設定がなされると、図４の連動設定データにおいて、ビットレート「２５Ｇｂｉｔ／ｓ」に対応する出力クロック周波数「１２．５ＧＨｚ」、入力クロック周波数「１２．５ＧＨｚ」、ジッタ付加量「１／２」、補正係数「２」を選択設定する。これにより、実際の内部動作では、クロック発生モジュール３からジッタクロック発生モジュール４を介してパルスパターン発生モジュール２に入力されるジッタクロックが２５ＧＨｚの１／２＝１２．５ＧＨｚとなり、ジッタ変量量が０．５ＵＩ_p-p の１／２＝０．２５ＵＩ_p-p となる。そして、パルスパターン発生モジュール２では、パルスパターンを発生する前にジッタクロックに補正係数「４」を掛け合わせて２５ＧＨｚに戻し、このジッタクロック２５ＧＨｚによりジッタ変量量が０．５ＵＩ_p-p のデータ信号を出力する。

このように、本例のパルスパターン発生装置１によれば、パルスパターン発生モジュール２、クロック発生モジュール３、ジッタクロック発生モジュール４の機能単位にモジュール化された構成において、従来のような各モジュール毎の設定画面から設定を行う必要がなく、パルスパターンの設定と入力クロック周波数の設定とをパルスパターン発生モジュール２の表示部２ｂの設定画面上で一緒に行うことができ、設定作業の手間を軽減することができる。

また、パルスパターン発生モジュール２、クロック発生モジュール３に加え、ジッタクロック発生モジュール４も連動設定された場合には、ジッタクロック発生モジュール４の表示部４ｂのジッタ変調量設定画面６にジッタ変調量を設定すれば、ユーザが所望する最適なジッタをパルスパターンのデータ信号に付加することができる。これにより、ユーザは、内部クロックの関係を意識することなく、パルスパターンのデータ信号に最適なジッタを付加することができる。

１ パルスパターン発生装置
２ パルスパターン発生モジュール
２ａ 操作部
２ｂ 表示部
２ｃ 記憶部
２ｄ パターン発生部
２ｅ 制御部
３ クロック発生モジュール
３ａ クロック発生部
３ｂ 制御部
４ ジッタクロック発生モジュール
４ａ 操作部
４ｂ 表示部
４ｃ ジッタクロック発生部
４ｄ 制御部
５ 連動設定画面
６ ジッタ変調量設定画面

Claims (4)

1. パルスパターンを発生するパルスパターン発生モジュール（２）と、前記パルスパターンの発生に必要なクロックを発生するクロック発生モジュール（３）とを備えたパルスパターン発生装置（１）において、
   前記パルスパターン発生モジュールは、設定可能なビットレートと入力クロック周波数とを対応付けした連動設定データを記憶しており、自身の設定画面上で前記クロック発生モジュールを連動対象モジュールとして選択し、前記パルスパターンのビットレートが設定されたときに、該ビットレートに対応する入力クロック周波数を前記連動設定データから選択設定し、該選択設定した入力クロック周波数のクロックを前記クロック発生モジュールに要求することを特徴とするパルスパターン発生装置。
2. 前記クロック発生モジュール（３）が発生するクロックにジッタを付加したジッタクロックを発生するジッタクロック発生モジュール（４）をさらに備え、
   前記連動設定データが前記ビットレートと対応付けされたジッタ付加量を含んでおり、
   前記パルスパターン発生モジュールは、前記ジッタクロック発生モジュールの設定画面上でジッタ変調量が設定され、自身の設定画面上で前記クロック発生モジュールと前記ジッタクロック発生モジュールが連動対象モジュールとして選択されたときに、前記クロック発生モジュールからのクロックに対し、前記ビットレートに対応するジッタ付加量を前記連動設定データから選択設定し、該選択設定したジッタ付加量を付加したジッタクロックを前記ジッタクロック発生モジュールに要求することを特徴とする請求項１記載のパルスパターン発生装置。
3. パルスパターンを発生するパルスパターン発生モジュール（２）と、前記パルスパターンの発生に必要なクロックを発生するクロック発生モジュール（３）とを備えたパルスパターン発生装置（１）のパルスパターン発生方法において、
   設定可能なビットレートと入力クロック周波数とを対応付けした連動設定データを記憶しておくステップと、
   前記パルスパターン発生モジュールの設定画面上で前記クロック発生モジュールを連動対象モジュールとして選択するとともに、前記パルスパターンのビットレートを設定するステップと、
   前記パルスパターンのビットレートが設定されたときに、該ビットレートに対応する入力クロック周波数を前記連動設定データから選択設定するステップと、
   前記選択設定した入力クロック周波数のクロックを前記クロック発生モジュールに要求するステップとを含むことを特徴とするパルスパターン発生方法。
4. 前記クロック発生モジュール（３）が発生するクロックにジッタを付加したジッタクロックを発生するジッタクロック発生モジュール（４）の設定画面上でジッタ変調量を設定するステップと、
   前記パルスパターン発生モジュール（２）の設定画面上で前記クロック発生モジュールと前記ジッタクロック発生モジュールが連動対象モジュールとして選択されたときに、前記クロック発生モジュールからのクロックに対し、前記ビットレートに対応するジッタ付加量を前記連動設定データから選択設定するステップと、
   前記選択設定したジッタ付加量を付加したジッタクロックを前記ジッタクロック発生モジュールに要求するステップとを含むことを特徴とする請求項３記載のパルスパターン発生方法。

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