JP6861849B2 - 窒化物半導体装置およびその製造方法 - Google Patents

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Description

本発明は、窒化物を含む半導体からなる半導体装置(窒化物半導体装置)およびその製造方法に関するものである。
窒化物半導体装置としてのヘテロ接合電界効果型トランジスタは、バンドギャップが大きいという材料物性から、高周波増幅器の大出力化を支えてきた。しかし、増幅器の出力密度が高くなると増幅器の発熱が大きくなり、その熱によって増幅器の特性が劣化するおそれがある。そのため、トランジスタの発熱を効率的に放散する仕組みが求められている。
一方、非常に高い熱伝導率を誇るダイヤモンドの合成技術において、超高温・超高圧環境下での熱力学的平衡状態を必要とせず、一般的なCVD(Chemical Vapor Deposition)法のような低圧環境下での非平衡状態において、ダイヤモンドを気相合成する技術が開発されている(例えば下記の特許文献1,2)。そこで、ヘテロ接合電界効果型トランジスタが発する熱の放散を目的として、トランジスタが形成された基板に気相合成ダイヤモンドを接合した構造が提案されている(特許文献3)。
特開2016−64979号公報 特開平6−57425号公報 特開昭64−9892号公報
特許文献3のように、窒化物半導体からなるヘテロ接合電界効果型トランジスタの発熱を放散する目的で、トランジスタが形成された基板に気相合成ダイヤモンドを接合する技術が知られている。しかし、特許文献3の技術では、窒化物半導体基板にダイヤモンドを気相合成して接合するための接合層として、Siウェハ、ガラス、多結晶Si、窒化ケイ素等が用いられている。これらの接合層を構成する物質の熱伝導率はダイヤモンドと比較して1〜2桁低く、窒化物半導体基板からダイヤモンド放熱層への熱伝導の過程で大きな抵抗(熱抵抗)となる。
本発明は、上記のような課題を解決するためになされたものであり、ヘテロ接合電界効果型トランジスタで生じた熱を効果的に放散可能な半導体装置およびその製造方法を提供することを目的とする。
本発明に係る窒化物半導体装置は、ダイヤモンド放熱層と、前記ダイヤモンド放熱層上に形成された第1の窒化物半導体からなるチャネル層と、前記チャネル層上に形成された第2の窒化物半導体からなる電子供給層と、前記チャネル層の前記ダイヤモンド放熱層側の表層部に形成され、アクセプタ型不純物として高融点金属が拡散した拡散層と、前記電子供給層上に形成されたゲート電極と、前記電子供給層上に形成され、前記ゲート電極を挟むように配置されたソース電極およびドレイン電極と、前記チャネル層と前記ダイヤモンド放熱層との間に、複数の島状あるいは前記ゲート電極の延伸方向に平行なストライプ状に配設された高融点金属膜と、を備える。

本発明によれば、窒化物半導体層とダイヤモンド放熱層の界面に熱伝導率の低いその他材料を介さずに両者を接合する事が可能となるため、基板に対して鉛直方向への熱伝導に対して熱抵抗の上昇を抑制し、効率的な熱の放散が可能となる。また、同時に高融点金属の拡散層がヘテロ接合電界効果型トランジスタのソース・ドレイン電極間に亘って断続的に存在する事により、通常n型寄りになる窒化物半導体のドナー準位を補償して電気的に高抵抗化するように働く。そのため、ドレインリーク電流(バッファリーク電流とも呼ばれる)が抑制される。
本発明の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の実施の形態1に係るヘテロ接合電界効果型トランジスタの断面図である。 本発明の実施の形態2に係るヘテロ接合電界効果型トランジスタの断面図である。 本発明の実施の形態1に係るヘテロ接合電界効果型トランジスタの変形例を示す図である。 高融点金属膜のパターンの例を示す図である。 高融点金属層のパターンの例を示す図である。 高融点金属層のパターンの例を示す図である。 本発明の実施の形態3に係るヘテロ接合電界効果型トランジスタの製造方法を説明するための工程図である。 本発明の実施の形態3に係るヘテロ接合電界効果型トランジスタの製造方法を説明するための工程図である。 本発明の実施の形態3に係るヘテロ接合電界効果型トランジスタの製造方法を説明するための工程図である。 本発明の実施の形態3に係るヘテロ接合電界効果型トランジスタの製造方法を説明するための工程図である。 本発明の実施の形態3に係るヘテロ接合電界効果型トランジスタの製造方法を説明するための工程図である。 本発明の実施の形態3に係るヘテロ接合電界効果型トランジスタの製造方法を説明するための工程図である。 本発明の実施の形態3に係るヘテロ接合電界効果型トランジスタの製造方法を説明するための工程図である。 本発明の実施の形態3に係るヘテロ接合電界効果型トランジスタの製造方法を説明するための工程図である。 本発明の実施の形態3に係るヘテロ接合電界効果型トランジスタの製造方法を説明するための工程図である。 本発明の実施の形態3に係るヘテロ接合電界効果型トランジスタの製造方法を説明するための工程図である。
<実施の形態1>
図1は、本発明の実施の形態1に係る窒化物半導体装置であるヘテロ接合電界効果型トランジスタの断面図であり、当該トランジスタの極めて理想的な状態を示している。
図1のように、実施の形態1に係るヘテロ接合電界効果型トランジスタは、最下層に多結晶ダイヤモンドからなるダイヤモンド放熱層11を備えている。ダイヤモンド放熱層11の厚さは、例えば100μmである。ダイヤモンド放熱層11の上には、第1の窒化物半導体としてのGaNからなるチャネル層3が形成されている。また、チャネル層3のダイヤモンド放熱層11側の表層部には、アクセプタ型不純物として例えばFeなどの高融点金属元素が拡散した拡散層2が形成されている。
拡散層2は、チャネル層3のダイヤモンド放熱層11側の面(以下、ダイヤモンド放熱層11側の面を「下面」と称すこともある)から一定の深さに亘って形成されており、その厚さは例えば100nmである。また、拡散層2における高融点金属の濃度は均一であり、その濃度は例えば1×1018cm−3である。
チャネル層3の上には、第2の窒化物半導体としてのAl0.17Ga0.83Nからなる電子供給層4が形成されている。電子供給層4の厚さは例えば32nmである。
電子供給層4の上には、TiとAlとの積層膜(以下「Ti/Al膜」と称す)からなるドレイン電極7およびソース電極8が互いに離間して形成されている。ドレイン電極7およびソース電極8それぞれの直下には、例えばSiなどのn型不純物が添加されたコンタクト注入領域5,6が形成されている。
また、電子供給層4上のドレイン電極7とソース電極8との間には、NiとAuとの積層膜(以下「Ni/Au膜」と称す)からなるゲート電極9が、ドレイン電極7およびソース電極8から離間して設けられている。
電子供給層4の上面は、ドレイン電極7、ソース電極8およびゲート電極9が形成された部分を除いて、絶縁膜からなる表面保護膜10で覆われている。表面保護膜10は、例えばECR(Electron Cyclotron Resonance)−SiNから形成され、その厚さは例えば80nmである。
電子供給層4とチャネル層3との界面近傍におけるチャネル層3側(チャネル層3内における、電子供給層4との界面から一定深さの部分)には、電子供給層4の分極効果によって発生する分極電荷からなる2次元電子ガス1が誘起される。
本実施の形態に係るヘテロ接合電界効果型トランジスタでは、窒化物半導体層である拡散層2とダイヤモンド放熱層11との間は、熱伝導率の低い材料を介さずに直接接合している。そのため、下方向への熱伝導における熱抵抗が低く、効率的な熱の放散が可能である。
ここで、窒化物半導体は、窒素空孔が結晶に導入されやすいことから基本的にn型寄りの特性を示す。そのため、窒化物半導体からなるヘテロ接合電界効果型トランジスタでは、バルク結晶を介してのドレインリーク電流(「バッファリーク電流」とも呼ばれる)が発生することが懸念される。それに対し、本実施の形態では、アクセプタ型不純物である高融点金属が拡散した拡散層2が、ドレイン電極7の下の領域とソース電極8の下の領域との間に亘って形成されているため、窒化物半導体のドナー準位が補償され、窒化物半導体が高抵抗化される。それにより、ドレインリーク電流が抑制されるという効果が得られる。
<実施の形態2>
図2は、本発明の実施の形態2に係る窒化物半導体装置であるヘテロ接合電界効果型トランジスタの断面図である。
実施の形態2に係るヘテロ接合電界効果型トランジスタは、最下層に多結晶ダイヤモンドからなるダイヤモンド放熱層11を備えている。ダイヤモンド放熱層11の厚さは、例えば100μmである。ダイヤモンド放熱層11の上には、第1の窒化物半導体としてのGaNからなるチャネル層3が形成されている。また、チャネル層3のダイヤモンド放熱層11側の表層部には、アクセプタ型不純物として、例えばFeなどの高融点金属が拡散した拡散層2が形成されている。ここまでの構成は、実施の形態1と同様である。
実施の形態2では、チャネル層3とダイヤモンド放熱層11との間に、例えばFeなどの高融点金属からなる高融点金属膜12が形成される。高融点金属膜12は、横方向に不連続であり、拡散層2とダイヤモンド放熱層11とは部分的に接している。また、拡散層2の厚さ(チャネル層3のダイヤモンド放熱層11側の面からの深さ)は、高融点金属膜12が存在する位置と呼応するように不均一となっている。すなわち、高融点金属膜12が存在する位置では、高融点金属膜12が存在しない位置よりも、拡散層2が浅く形成されている。
チャネル層3の上には、第2の窒化物半導体としてのAl0.17Ga0.83Nからなる電子供給層4が形成されている。電子供給層4の厚さは例えば32nmである。
電子供給層4の上には、Ti/Al膜からなるドレイン電極7およびソース電極8が互いに離間して形成されている。ドレイン電極7およびソース電極8それぞれの直下には、例えばSiなどのn型不純物が添加されたコンタクト注入領域5,6が形成されている。
また、電子供給層4上のドレイン電極7とソース電極8との間には、Ni/Au膜からなるゲート電極9が、ドレイン電極7およびソース電極8から離間して設けられている。
電子供給層4の上面は、ドレイン電極7、ソース電極8およびゲート電極9が形成された部分を除いて、絶縁膜からなる表面保護膜10で覆われている。表面保護膜10は、例えばECR−SiNから形成され、その厚さは例えば80nmである。
電子供給層4とチャネル層3との界面近傍におけるチャネル層3側(チャネル層3内における、電子供給層4との界面から一定深さの部分)には、電子供給層4の分極効果によって発生する分極電荷からなる2次元電子ガス1が誘起される。
<実施の形態1,2の変形例>
(A)拡散層2の厚さについて
実施の形態1において、チャネル層3内に形成される拡散層2の厚さ(深さ)は100nmに限られない。拡散層2の厚さを設定するにあたって重要な点は、チャネル層3の残し厚である。例えば、拡散層2の厚さを大きくしてチャネル層3の厚さを10nm程度にまで減少させると、2次元電子ガス1が、活性化してアクセプタ不純物となった高融点金属による補償を受ける。その結果、2次元電子ガス1の濃度が減少して、ヘテロ接合電界効果型トランジスタの出力電流の低下を招いてしまう。
チャネル層3の好ましい厚さは、アクセプタ不純物の濃度と拡散層2を形成する前のチャネル層3の厚さとに依存して変わるため、一概に規定するのは難しいが、本発明者らの経験から、チャネル層3の厚さは100nm以上が好ましい。
(B)拡散層2における高融点金属の濃度について
実施の形態1において、拡散層2における高融点金属(アクセプタ型不純物)の濃度は均一でなくてもよく、高融点金属の拡散距離に応じて場所ごとに異なってもよい。むしろ、後述する製造方法(実施の形態3)のように拡散層2を熱拡散によって形成する場合には、拡散源から遠ざかるに従って濃度が低下するのが通常であるため、拡散層2の高融点金属の濃度を均一にすることは極めて難しい。
また、拡散層2の高融点金属の濃度は、1×1018cm−3に限られず、ピーク濃度が1×1019cm−3以下であればよい。拡散層2のアクセプタ型不純物の濃度に上限を設ける理由は、半導体結晶に過剰な不純物を添加すると、バンドギャップ中に形成される不純物準位の濃度も上昇して「電流コラプス」と呼ばれる電気特性上の悪影響が顕著となるからである。
逆に、拡散層2の高融点金属の濃度が低い場合には、窒化物半導体のドナー準位を補償する効果が十分に得られず、窒化物半導体がn型寄りの特性を示すようになるため、ドレインリーク電流が増大する問題が生じる。本発明者らの経験上、拡散層2の高融点金属の濃度は、拡散層2の表面部(下面部)で、1×1016cm−3以上が好ましく、より好ましくは1×1017cm−3以上である。
(C)チャネル層3および電子供給層4の組成について
チャネル層3のバンドギャップの大きさをE、電子供給層4のバンドギャップの大きさをEとすると、E<Eの関係を満足すれば、ヘテロ接合電界効果型トランジスタを動作させるのに十分である。そのため、チャネル層3および電子供給層4の材料(第1および第2の窒化物半導体)は、それぞれGaNおよびAl0.17Ga0.83Nに限られない。すなわち、チャネル層3および電子供給層4は、Al、GaおよびNの3元素のうち、Nを含む少なくとも2元素からなる化合物半導体であり、E<Eの関係が満たされるように、互いに組成が異なるものであればよい。例えば、チャネル層3の構成する化合物半導体をAlGa1−xNとし、電子供給層4を構成する化合物半導体をAlGa1−yNとすると、0≦x<1、0<y<1、x<yという関係を満足する組み合わせであればよい。
また、チャネル層3および電子供給層4は、必ずしもAl、GaおよびNの3元素のうちNを含む少なくとも2元素からなる化合物半導体でなくてもよく、例えばIn、Al、GaおよびNの4元素のうちNを含む少なくとも2元素からなる化合物半導体であってもよい。
(D)電子供給層4のAl混晶比および厚さについて
実施の形態1,2では、電子供給層4におけるAlの混晶比を0.17、厚さを32nmとしたが、それら値は、最終的にトランジスタに要求されるスペックに合わせて調整してもよい。電子供給層4におけるAlの混晶比が0.17、厚さが32nmの場合、6.2×1012cm−2程度の2次元電子ガス1が誘起されるが、そのシートキャリア濃度をより少なく調整したければ、電子供給層4のAl混晶比を下げるか、厚さを小さくするか、あるいはその両方を行えばよい。逆に、2次元電子ガス1のシートキャリア濃度をより高く調整したければ、電子供給層4のAl混晶比を上げるか、厚さを大きくするか、あるいはその両方を行えばよい。
チャネル層3および電子供給層4が、Al、GaおよびNの3元素うち、Nを含む少なくとも2元素からなる化合物で構成される場合、電子供給層4に大きな分極効果が発生するため、高濃度の2次元電子ガス1を発生させることができる。2次元電子ガス1の濃度が高いと、トランジスタの大電流化、さらには高出力化に有利である。ただし、チャネル層3に限っては、AlNの2元結晶を採用することはできない。その理由は、窒化物半導体においてAlNを超えるバンドギャップを持つ材料が無いため、電子供給層4に使用できる材料が存在しなくなるからである。
チャネル層3の絶縁破壊電界が高いほど、ヘテロ接合電界効果型トランジスタの耐圧は高くなる。AlGa1−xNは、Al組成が高いほど、バンドギャップが大きくなり、絶縁破壊電界が高くなるため、チャネル層3に用いるAlGa1−xNは、Al組成がより高い(xが1に近い)方が好ましい。また、電子供給層4のバンドギャップが大きいほど、電子供給層4を介してゲート電極9からヘテロ界面へ流れるゲートリーク電流を抑制できるため、電子供給層4に用いるAlGa1−yNも、Al組成がより高い(yが1に近い)方が好ましい。
チャネル層3および電子供給層4のそれぞれは、必ずしも単一組成の単層構造でなくてもよい。バンドギャップの大きさの条件(E<E)を満たせば、例えば、チャネル層3および電子供給層4内でIn組成、Al組成、Ga組成が空間的に変化していてもよいし、チャネル層3および電子供給層4のそれぞれが、組成の異なる複数の層からなる多層構造であってもよい。また、チャネル層3および電子供給層4には、窒化物半導体中でn型またはp型を示す不純物が含まれていてもよい。
(E)ダイヤモンド放熱層11の構成について
ダイヤモンド放熱層11は結晶粒界の存在によって熱伝導は劣化するため、熱伝導の観点からは、ダイヤモンド放熱層11は単結晶ダイヤモンドからなることが好ましい。しかし、後述する製造方法(実施の形態3)のようにダイヤモンド放熱層11を気相合成で形成する場合、通常、得られるダイヤモンドの結晶は多結晶である。ダイヤモンド放熱層11を単結晶ダイヤモンドで構成できない場合、結晶サイズ(結晶粒径)が大きい程、ダイヤモンド放熱層11の放熱性向上が見込まれる。気相合成では種結晶を成長させる手法が用いられるため、成長時間を延ばすと結晶粒径を大きくでき、ダイヤモンド放熱層11の放熱性を高めることができる。
ダイヤモンド放熱層11の厚さは100μmに限られない。ただし、気相合成の成長初期には結晶粒径が小さいため、良好な熱伝導を得るためには、ダイヤモンド放熱層11を20μm以上の厚さにすることが望ましい。
(F)ゲート電極9の形状について
ゲート電極9の断面形状は、図1および図2に示したような矩形である必要はなく、例えば、T字型、Y字型、あるいはΓ型であってもよい。また、図3のように、ゲート電極9と電気的に接続し、表面保護膜10上に延在するフィールドプレート電極13を設けてもよい。図3では、フィールドプレート電極13がゲート電極9からドレイン電極7側へと伸びる構成を示しているが、フィールドプレート電極13は、ソース電極8側へ伸びるように設けられてもよいし、ドレイン電極7側とソース電極8側の両方へ伸びるように設けられてもよい。フィールドプレート電極13が設けられることで、ゲート電極9の端部における電界集中を抑えることができ、電流コラプスの低減に効果的である。
また、図3は、実施の形態1(図1)のヘテロ接合電界効果型トランジスタに対してフィールドプレート電極13を設けた例であるが、もちろん実施の形態2(図2)のヘテロ接合電界効果型トランジスタにフィールドプレート電極13を設けてもよい。
(G)コンタクト注入領域5,6について
ドレイン電極7およびソース電極8と2次元電子ガス1とのオーミックコンタクトを構成できるのであれば、ドレイン電極7およびソース電極8の下にコンタクト注入領域5,6を設けなくてもよい。また、ドレイン電極7およびソース電極8は、電子供給層4の上面と接触するように設けられてもよいし、電子供給層4に形成されたリセス内で電子供給層4と接触するように設けられてもよい。
ただし、ドレイン電極7およびソース電極8の下にコンタクト注入領域5,6が形成されていた方が、ドレイン電極7およびソース電極8と2次元電子ガス1との間の抵抗を低減することができるため、トランジスタの大電流化および高出力化に有利である。なお、コンタクト注入領域5,6に添加するn型不純物は、Siに限られず、窒化物半導体中でn型の不純物準位を形成する他の材料(O、Ge、N空孔等)であってもよい。
(H)高融点金属について
拡散層2に拡散させる高融点金属、および、実施の形態2の高融点金属膜12は、Feに限られず、GaN中でアクセプタ型不純物となり得る元素で、且つ、ダイヤモンド気相合成時の高温環境下でも固相を維持できる程度に融点の高い金属であればよい。そのような材料としては、Feの他に、Co、V、Cr、Ni等がある。
(I)ドレイン電極7およびソース電極8について
ドレイン電極7およびソース電極8は、エピタキシャル成長層とのオーミック接触が得られれば、その材料はTi/Al膜以外のものでもよく、例えば、Ti、Al、Nb、Hf、Zr、Sr、Ni、Ta、Au、Pt、Mo、W等の金属、もしくはそれらの2以上から構成される多層膜などでもよい。
(J)ゲート電極9について
ゲート電極9の材料は、Ni/Au膜以外のものでもよく、例えば、Ti、Al、Cu、Cr、Mo、W、Pt、Au、Ni、Pd等の金属、IrSi、PtSi、NiSi等のシリサイド、或いはTiN、WN等の窒化物金属、またはそれらを組み合わせた多層膜などでもよい。
(K)高融点金属膜12のパターンについて
実施の形態2の高融点金属膜12は、横方向に不連続なパターンであれば、任意のパターンでよい。図4〜図6は、高融点金属膜12のパターンの例を示す平面図である。これらの図には、拡散層2およびその下面の高融点金属膜12が示されている。高融点金属膜12は、例えば図4のようにゲート電極9と平行に伸びるストライプ状のパターンであってもよいし、図5のように不連続な格子状(マトリクス状)に分布する複数の島状のパターンであってもよいし、図6のようにランダムに分布する複数の島状のパターンであってもよい。
高融点金属膜12のパターンに関して重要な点は、ドレイン電極7の下の領域とソース電極8の下の領域との間に、高融点金属膜12が連接しないことである。これは、高融点金属膜12がデバイスの形成面とは反対側に形成されているとはいえ、ドレイン電極7の下の領域とソース電極8の下の領域との間に高融点金属膜12が連接していると、金属材料による電気伝導を誘発し、ドレインリーク電流が増大してしまうからである。
例えば、ドレイン電極7とソース電極8の間隔が4μmであり、高融点金属膜12が図4のようなストライプ状であると仮定する。このとき、高融点金属膜12のストライプの幅(1つのライン状の高融点金属膜12の幅)が4μmよりも大きいと、前述のようにドレイン電極7とソース電極8との間で電気伝導を誘発する恐れがある。よって、高融点金属膜12のストライプの幅は、ドレイン電極7とソース電極8との間隔以下であることが好ましい。高融点金属膜12のストライプの幅の最小値には、特に制約は無い。
一方、高融点金属膜12のストライプの間隔(隣り合うライン状の高融点金属膜12の間隔)を詰め過ぎると金属同士が近接して好ましくない。そのため、高融点金属膜12のストライプの間隔は100nm以上が好ましい。高融点金属膜12のストライプの間隔の最大値には、特に制約は無い。
高融点金属膜12のストライプの幅を極小化していく、あるいは、ストライプ間隔を極大化していくと、最終的に図1の構造に近付く。
以上より、ドレイン電極7とソース電極8との間の距離をLsd、高融点金属膜12のn番目のストライプの幅をL、n番目のストライプの間隔をdとすると、Lsd>L>0、且つ、d>100nmを満たすことが好ましい。
このように、高融点金属膜12にはゲート電極9の延伸方向と直交する軸で1次元の制約を受ける。高融点金属膜12が島状の場合(図5および図6)も、これと同様の制約を受ける。
(L)変形例の組み合わせについて
上述した変形例は、自在に組み合わせることが可能である。
<実施の形態3>
実施の形態3では、図1に示したヘテロ接合電界効果型トランジスタの製造工程の例を示す。図7〜図16はその製造方法を説明するための工程図である。これらの図において、図1に示したものと同一または対応する要素には、それと同一符号を付している。以下、図7〜図16を参照しつつ、図1に示したヘテロ接合電界効果型トランジスタの製造工程を説明する。
まず、半導体基板31をエピタキシャル成長装置内に設置し、MOCVD(Metal Organic Chemical Vapor Deposition)法、MBE(Molecular Beam Epitaxy)法などのエピタキシャル成長法を用いて、半導体基板31上に、GaNからなるバッファ層32、GaNからなるチャネル層3、およびAl0.17Ga0.83Nからなる電子供給層4を、この順にエピタキシャル成長させる(図7)。電子供給層4とチャネル層3との界面近傍には、2次元電子ガス1が誘起される。
次に、バッファ層32、チャネル層3および電子供給層4が形成された半導体基板31を、エピタキシャル成長装置から取り出し、半導体基板31のエピタキシャル成長面側、すなわち電子供給層4の上に、Siからなる支持基板34を、例えばアルミナフィラーを用いたセラミック系の接着層33を用いて被着させる(図8)。接着層33のフィラーはアルミナに限定されず、後の工程(図11の工程)で行われるダイヤモンド気相合成の高温(1100℃)環境下に耐えられるものであればよい。そのようなフィラーとしては、アルミナの他、シリカ、ジルコニア、ジルコン、マグネシア、窒化アルミニウム、グラファイト等が利用可能である。
続いて、電子供給層4に被着された支持基板34を保持した状態で、例えば化学機械研磨(CMP:Chemical Mechanical Polishing)技術を用いて半導体基板31およびバッファ層32を除去する(図9)。半導体基板31およびバッファ層32の除去手法は、化学機械研磨に限定されず、被加工材料に合わせたエッチャントを用いたウェットエッチング、ドライエッチング、あるいはこれらの手法を複数組み合わせたものでもよい。
そして、半導体基板31およびバッファ層32が除去されたことで露出したチャネル層3の下面に、例えばスパッタリング法などにより、Feからなる金属薄膜36を数nm程度堆積させる(図10)。
その後、金属薄膜36が形成されたチャネル層3の下面に、ダイヤモンドの気相合成を実施することでダイヤモンド放熱層11を形成する(図11)。ダイヤモンドの気相合成は、例えばマイクロ波CVD(Chemical Vapor Deposition)法を用いて、1100℃環境下で、CH/H混合気の反応を利用して実施される。その際、金属薄膜36は、高温環境に曝されるため、チャネル層3内に拡散して拡散層2を形成し、チャネル層3の下面には膜の形で存在しなくなる。
その結果、チャネル層3内にアクセプタとして機能する高融点金属を含む拡散層2が形成されると同時に、チャネル層3の下面(拡散層2の下面)に多結晶ダイヤモンドからなるダイヤモンド放熱層11が形成される。
気相合成の手法は、マイクロ波CVDに限定されず、例えば、触媒化学気相成長(Cat−CVD:Catalytic Chemical Vapor Deposition)法や、マイクロ波以外によるプラズマ誘起を利用したプラズマCVD(PECVD:Plasma-Enhanced Chemical Vapor Deposition)法を用いてもよい。
次に、例えばフッ酸等のエッチャントを用いて、セラミック系の接着層33を除去することにより、支持基板34を電子供給層4から分離させる(図12)。
続いて、例えばフォトリソグラフィ技術等を用いて、支持基板34から分離された電子供給層4の上に、ドレイン電極7およびソース電極8の形成領域に開口を有するレジストマスク35を形成する。そして、レジストマスク35をマスクとして、例えばSiなどのn型の不純物を、注入ドーズ量1×1013〜1×1017(cm−2)、注入エネルギー10〜1000(keV)の条件で電子供給層4にイオン注入することで、コンタクト注入領域5,6を形成する(図13)。
レジストマスク35を除去した後、電子供給層4の上に、例えばTi、Al、Nb、Hf、Zr、Sr、Ni、Ta、Au、Mo、Wなどの金属、もしくはこれらから構成される多層膜を、蒸着法やスパッタリング法を用いて堆積し、それをリフトオフ法などによってドレイン電極7およびソース電極8に加工する(図14)。
さらに、電子供給層4の上に、例えば蒸着法またはスパッタリング法などを用いて、Ti、Al、Cu、Cr、Mo、W、Pt、Au、Ni、Pd等の金属、IrSi、PtSi、NiSi等のシリサイド、或いはTiN、WN等の窒化物金属を蒸着法により堆積し、それをリフトオフ法などによってゲート電極9に加工する(図15)。ドレイン電極7、ソース電極8およびゲート電極9の材料となる金属の成膜方法は、蒸着法、スパッタ法以外の方法でもよい。
その後、例えばALD(Atomic Layer Deposition)法などのように被覆性が高い成膜手法を用いて、SiもしくはAlの酸化膜あるいは窒化膜からなる表面保護膜10を、ドレイン電極7、ソース電極8およびゲート電極9が形成された領域以外の電子供給層4の表面が被覆されるように形成する(図16)。表面保護膜10の形成手法は、ALD法に限られず、PECVD(Plasma Enhanced Chemical Vapor Deposition)法やスパッタリング法など他の手法を用いてもよいし、それらの組み合わせてもよい。
以上の工程により、図1に示したヘテロ接合電界効果型トランジスタの構成が得られる。この後、配線やバイアホール等の形成工程を経て、半導体デバイスとしてのヘテロ接合電界効果型トランジスタが完成する。
上の説明では、ヘテロ接合電界効果型トランジスタの代表的な形成条件を示したが、以下のような変形例が考えられる。
<実施の形態3の変形例>
(a)チャネル層3および電子供給層4の成長工程について
チャネル層3および電子供給層4の成長工程(図7)において、窒化物半導体の原料ガスであるトリメチルアンモニウム、トリメチルガリウム、トリメチルインジウム、アンモニア、あるいは、n型ドーパントの原料ガスであるシラン等の圧力や流量、温度、導入時間は、チャネル層3および電子供給層4が所望の組成、膜厚、ドーピング濃度となるように適宜調整してもよい。それにより、実施の形態1,2の変形例(C)で示した種々のチャネル層3および電子供給層4の組成を実現できる。
(b)半導体基板31およびバッファ層32の除去工程について
半導体基板31およびバッファ層32の除去工程(図9)の後に、パターニングされたレジスト等をマスクにして、チャネル層3の下面に例えばArなどのドーパントとならない希ガス元素を、注入ドーズ量1×1013〜1×1017(cm−2)、注入エネルギー10〜100(keV)の条件でイオン注入してもよい。ドーパントとならない希ガス元素によってチャネル層3の表層部の結晶構造が破壊されるため、拡散層2の形成工程において金属の拡散係数に変化を付けることができる。これにより、実施の形態2のヘテロ接合電界効果型トランジスタ(図2)と同様に、拡散層2の厚さ(チャネル層3のダイヤモンド放熱層11側の面からの深さ)を不均一にすることができる。
(c)金属薄膜36の形成工程について
金属薄膜36の形成工程(図10)において、レジストマスクを用いたパターニングによって金属薄膜36のパターンを形成することで、ダイヤモンド気相合成工程における高融点金属の拡散距離を面内で不均一にすることができる。これにより、実施の形態2のヘテロ接合電界効果型トランジスタ(図2)のヘテロ接合電界効果型トランジスタを作製することができる。
上記の金属薄膜36のパターンの形成にあたって、チャネル層3が露出した箇所があると、ダイヤモンド気相合成時に混合気の水素に起因した水素プラズマによって、GaNが還元エッチングされてしまう。そのため、チャネル層3の下面全体が金属薄膜36で被覆された上で、金属薄膜36の表面にパターンに応じた凹凸が形成されている状態が好ましい。
また、金属薄膜36自体に凹凸を形成せずとも、例えばAr等の不活性元素のイオン注入をレジストマスクのパターン上から施すことによって、チャネル層3の結晶をある程度破壊できる。結晶が破壊された領域では原子同士の結合が切れているため、熱拡散時の拡散係数が増大する。よって、イオン注入を施した領域の金属薄膜36が完全に拡散するまで、ダイヤモンド放熱層11を形成するためのダイヤモンドの気相合成に時間を掛けても、イオン注入を施していない領域では、金属薄膜36が高融点金属膜12として残存することになる。これによって、実施の形態2(図2)のヘテロ接合電界効果型トランジスタを作製することができる。
また、金属薄膜36のパターンの形成にあたって、高融点金属膜12となる金属薄膜36のパターンを図6に示したような複数の島状する方法としては、次のような方法がある。例えば、金属薄膜36に、高融点金属に加えてそれよりも融点の低い金属を配合するとよい。この場合、ダイヤモンド気相合成の際の蒸散により、融点の低い金属が除去され、金属薄膜36は複数の島状に残ることになる。
また、金属薄膜36に、高融点金属よりも水素プラズマ耐性の低い金属を配合してもよい。この場合、多結晶ダイヤモンドを気相合成する際の水素プラズマによるプラズマエッチングにより、水素プラズマ耐性の低い金属が除去され、金属薄膜36が複数の島状に残ることになる。
(d)ダイヤモンド放熱層11の形成工程について
上の説明では、ダイヤモンド放熱層11の形成工程(図11)におけるダイヤモンドの気相合成が、1100℃環境下でCH/H混合気の反応を利用して行われるように説明したが、この組合せに限定されるものではない。例えば、混合気にAr等の不活性ガスを添加してもよいし、700℃以上の環境下であればダイヤモンド合成に至るのに必要なエネルギーは得られる。
ただし、低温環境下ではグラファイト等の非ダイヤモンド相の形成が起こるため、温度を上げて、水素プラズマのエッチングにより非ダイヤモンド相を除去するのが一般的である。当然、ダイヤモンド相も水素プラズマによりエッチングを受けるが、選択比が十分に確保されるため、先に非ダイヤモンド相の除去が完了することになる。このため、ダイヤモンド成長における最適な温度は800℃程度とされる。
(e)フィールドプレート電極13の形成について
図3に、ゲート電極9に接続したフィールドプレート電極13を設ける変形例を示したが、フィールドプレート電極13は次のような方法で形成することができる。すなわち、表面保護膜10の形成工程(図16)の後、蒸着法等により金属膜を形成し、レジストマスクを用いて金属膜をパターニングすることで、フィールドプレート電極13を形成できる。それにより、図3のヘテロ接合電界効果型トランジスタを作製することができる。
(f)変形例の組み合わせについて
上述した変形例は、自在に組み合わせることが可能である。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
本発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
1 2次元電子ガス、2 拡散層、3 チャネル層、4 電子供給層、5 コンタクト注入領域、6 コンタクト注入領域、7 ドレイン電極、8 ソース電極、9 ゲート電極、10 表面保護層、11 ダイヤモンド放熱層、12 高融点金属膜、13 フィールドプレート電極、31 半導体基板、32 バッファ層、33 接着層、34 支持基板、35 レジストマスク、36 金属薄膜。

Claims (7)

  1. ダイヤモンド放熱層(11)と、
    前記ダイヤモンド放熱層(11)上に形成された第1の窒化物半導体からなるチャネル層(3)と、
    前記チャネル層(3)上に形成された第2の窒化物半導体からなる電子供給層(4)と、
    前記チャネル層(3)の前記ダイヤモンド放熱層(11)側の表層部に形成され、アクセプタ型不純物として高融点金属が拡散した拡散層と、
    前記電子供給層(4)上に形成されたゲート電極(9)と、
    前記電子供給層(4)上に形成され、前記ゲート電極(9)を挟むように配置されたソース電極(8)およびドレイン電極(7)と、
    前記チャネル層(3)と前記ダイヤモンド放熱層(11)との間に、複数の島状あるいは前記ゲート電極(9)の延伸方向に平行なストライプ状に配設された高融点金属膜と、
    を備える窒化物半導体装置。
  2. 前記高融点金属は、Fe、Co、V、Cr、Niのうちのいずれか1つ以上を含む
    請求項1に記載の窒化物半導体装置。
  3. 前記拡散層の表面部における前記アクセプタ型不純物の濃度は、1×1017cm−3以上1×1019cm−3以下である
    請求項1または請求項2に記載の窒化物半導体装置。
  4. 半導体基板(31)上に、第1の窒化物半導体からなるバッファ層(32)と、第2の窒化物半導体からなるチャネル層(3)と、第3の窒化物半導体からなる電子供給層(4)とをこの順に成長させる工程と、
    前記半導体基板(31)および前記バッファ層(32)を除去し、露出した前記チャネル層(3)上に高融点金属を含む金属薄膜(36)を形成する工程と、
    前記金属薄膜(36)上に多結晶ダイヤモンドを気相合成させつつ、前記金属薄膜(36)に含まれる前記高融点金属を前記チャネル層(3)内に拡散させる工程と、
    前記電子供給層(4)上にソース電極(8)、ドレイン電極(7)およびゲート電極(9)を形成する工程と、
    を備える窒化物半導体装置の製造方法。
  5. 前記高融点金属は、Fe、Co、V、Cr、Niのいずれか1つ以上を含む
    請求項4に記載の窒化物半導体装置の製造方法。
  6. 前記金属薄膜(36)には、前記高融点金属よりも融点の低い金属が配合されており、
    前記多結晶ダイヤモンドを気相合成する際、蒸散により前記金属が除去されることによって、前記金属薄膜(36)が複数の島状に加工される、
    請求項4または請求項5に記載の窒化物半導体装置の製造方法。
  7. 前記金属薄膜(36)には、前記高融点金属よりも水素プラズマ耐性の低い金属が配合されており、
    前記多結晶ダイヤモンドを気相合成する際、水素プラズマによるプラズマエッチングにより前記金属が除去されることによって、前記金属薄膜(36)が複数の島状に加工される、
    請求項4または請求項5に記載の窒化物半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7571390B2 (ja) * 2020-05-07 2024-10-23 富士通株式会社 半導体装置
CN113192836A (zh) * 2021-04-26 2021-07-30 深圳市汇芯通信技术有限公司 射频半导体器件的制备方法及其结构
CN113380876A (zh) * 2021-06-10 2021-09-10 四川美阔电子科技有限公司 一种氮化镓功率器件结构及制备方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3438116B2 (ja) * 1995-06-06 2003-08-18 富士通株式会社 化合物半導体装置及びその製造方法
US8674405B1 (en) * 2005-04-13 2014-03-18 Element Six Technologies Us Corporation Gallium—nitride-on-diamond wafers and devices, and methods of manufacture
US8816395B2 (en) * 2010-05-02 2014-08-26 Visic Technologies Ltd. Field effect power transistors
JP6331695B2 (ja) * 2014-05-28 2018-05-30 三菱電機株式会社 半導体素子の製造方法
US9601327B2 (en) * 2014-08-15 2017-03-21 The Board Of Regents Of The University Of Oklahoma High-power electronic device packages and methods
JP6090361B2 (ja) * 2015-05-19 2017-03-08 富士通株式会社 半導体基板、半導体装置、半導体基板の製造方法及び半導体装置の製造方法
JP6652701B2 (ja) * 2015-10-30 2020-02-26 富士通株式会社 化合物半導体装置及びその製造方法
JP6370501B2 (ja) * 2015-12-28 2018-08-08 三菱電機株式会社 半導体装置及び半導体装置の製造方法
JP6783063B2 (ja) * 2016-03-17 2020-11-11 株式会社サイオクス 窒化物半導体テンプレートおよび窒化物半導体積層物
US10916447B2 (en) * 2016-03-18 2021-02-09 Mitsubishi Electric Corporation Semiconductor device and method for manufacturing semiconductor device

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