JP6857084B2 - スパッタリングターゲット、及び酸化物半導体膜の作製方法 - Google Patents

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Description

本発明の一態様は、スパッタリング装置、及び当該スパッタリング装置を用いた半導体膜の作製方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関する。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、またはそれらの製造方法に関する。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、半導体装置を有している場合がある。
トランジスタに適用可能な半導体材料として、酸化物半導体が注目されている。例えば、特許文献１では、複数の酸化物半導体層を積層し、当該複数の酸化物半導体層の中で、チャネルとなる酸化物半導体層がインジウム及びガリウムを含み、且つインジウムの割合がガリウムの割合よりも大きくすることで、電界効果移動度（単に移動度、またはμＦＥという場合がある）を高めた半導体装置が開示されている。
また、特許文献２では、酸化物半導体の一つであるＩＧＺＯを成膜する装置として、複数のターゲット表面上の反応ガスの分圧を互いに等しくし、各ターゲットを互いに同じ速度でスパッタできるスパッタリング装置が提案されている。
また、非特許文献１では、トランジスタの活性層として、インジウム亜鉛酸化物と、ＩＧＺＯとの２層積層の酸化物半導体を有する構造が検討されている。
特開２０１４−７３９９号公報 特開２０１３−４９８８４号公報
Ｊｏｈｎ Ｆ． Ｗａｇｅｒ、「Ｏｘｉｄｅ ＴＦＴｓ：Ａ Ｐｒｏｇｒｅｓｓ Ｒｅｐｏｒｔ」、Ｉｎｆｏｒｍａｔｉｏｎ Ｄｉｓｐｌａｙ １／１６、ＳＩＤ ２０１６、 Ｊａｎ／Ｆｅｂ ２０１６、Ｖｏｌ．３２，Ｎｏ．１， ｐ．１６−２１
非特許文献１では、チャネル保護型のボトムゲート型のトランジスタにおいて、トランジスタの活性層として、インジウム亜鉛酸化物と、ＩＧＺＯとの２層積層とし、チャネルが形成されるインジウム亜鉛酸化物の膜厚を１０ｎｍとすることで、高い電界効果移動度（μ＝６２ｃｍ２Ｖ−１ｓ−１）を実現している。一方で、トランジスタ特性の一つであるＳ値（Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｗｉｎｇ、ＳＳともいう）が０．４１Ｖ／ｄｅｃａｄｅと大きい。また、トランジスタ特性の一つである、しきい値電圧（Ｖｔｈともいう）が−２．９Ｖであり、所謂ノーマリーオンのトランジスタ特性である。
酸化物半導体膜をチャネル領域に用いるトランジスタとしては、電界効果移動度が高い方が好ましい。しかしながら、トランジスタの電界効果移動度を高めると、トランジスタの特性がノーマリーオンの特性になりやすいといった問題がある。なお、ノーマリーオンとは、ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れてしまう状態のことである。
また、酸化物半導体膜をチャネル領域に用いるトランジスタにおいて、酸化物半導体膜中に形成される酸素欠損は、トランジスタ特性に影響を与えるため問題となる。例えば、酸化物半導体膜中に酸素欠損が形成されると、該酸素欠損に水素が結合し、キャリア供給源となる。酸化物半導体膜中にキャリア供給源が生成されると、酸化物半導体膜を有するトランジスタの電気特性の変動、代表的にはしきい値電圧のシフトが生じる。よって、酸化物半導体膜中の水素または水等は、極力少ない方が好ましい。
なお、特許文献２では、スパッタリング中の反応ガスの分圧等について明示されているが、スパッタリング中における不純物（水素または水等）に関して、特に言及されていない。
上記問題に鑑み、本発明の一態様は、膜中の水素または水等の不純物が低減された半導体膜を成膜可能なスパッタリング装置を提供することを課題の１つとする。または、本発明の一態様は、膜中の水素または水等の不純物が低減された酸化物半導体膜を成膜可能なスパッタリング装置を提供することを課題の１つとする。または、本発明の一態様は、スパッタリング装置を用いた半導体膜の作製方法を提供することを課題の１つとする。または、本発明の一態様は、新規な半導体装置を提供することを課題の１つとする。または、本発明の一態様は、新規な半導体装置の作製方法を提供することを課題の１つとする。
なお、上記の課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。上記以外の課題は、明細書等の記載から自ずと明らかになるものであり、明細書等の記載から上記以外の課題を抽出することが可能である。
本発明の一態様は、半導体膜を成膜可能なスパッタリング装置であって、スパッタリング装置は、成膜室と、成膜室に接続されたガス供給装置と、ガス供給装置に接続されたガス精製装置と、成膜室を排気する真空ポンプと、成膜室に配置されたターゲットと、ターゲットに対向して配置されたカソードと、を有し、ガス供給装置は、アルゴンガス、酸素ガス、窒素ガスの中から選ばれたいずれか一つまたは複数を供給する機能を有し、成膜室は、水素分子の分圧が１×１０−２Ｐａ以下であり、且つ水分子の分圧が１×１０−４Ｐａ以下である。
また、上記態様において、ガス精製装置を介して、成膜室に供給されるアルゴンガスは、露点が−１２０℃以下であり、水分子の含有量が０．０５ｐｐｂ以下であり、且つ水素分子の含有量が０．５ｐｐｂ以下であると好ましい。
また、上記態様において、ガス精製装置を介して、成膜室に供給される酸素ガスは、露点が−１２０℃以下であり、水分子の含有量が０．１ｐｐｂ以下であり、且つ水素分子の含有量が０．５ｐｐｂ以下であると好ましい。
また、上記態様において、ガス精製装置を介して、成膜室に供給される窒素ガスは、露点が−１２０℃以下であり、水分子の含有量が０．０４ｐｐｂ以下であり、且つ水素分子の含有量が０．０９ｐｐｂ以下であると好ましい。
また、上記態様において、ターゲットは、金属酸化物または金属窒化酸化物であると好ましい。また、上記態様において、ターゲットは、Ｉｎ、Ｇａ、Ｚｎ、Ａｌ、Ｓｉ、Ｙ、Ｂ、Ｔｉ、Ｆｅ、Ｎｉ、Ｇｅ、Ｚｒ、Ｍｏ、Ｌａ、Ｃｅ、Ｎｄ、Ｈｆ、Ｔａ、Ｗ、Ｍｇ、Ｖ、Ｂｅ、またはＣｕの中から選ばれた一種または複数種を有すると好ましい。また、上記態様において、ターゲットは、Ｉｎと、Ｇａと、Ｚｎと、を有すると好ましい。
また、上記態様において、真空ポンプは、少なくとも水分子を吸着することができる機能を有すると好ましい。また、上記態様において、真空ポンプは、ターボ分子ポンプ、クライオトラップ、及びクライオポンプの中から選ばれたいずれか一つまたは複数を有すると好ましい。
また、上記態様において、カソードは、揺動する機能を有すると好ましい。
また、上記態様において、成膜室は、待機状態の圧力が、８．０×１０−５Ｐａ以下であると好ましい。
また、本発明の他の一態様は、半導体膜の成膜に用いられるスパッタリングターゲットであって、該スパッタリングターゲットは、表面に粒状の構造体が形成される。また、上記態様において、Ｉｎと、Ｇａと、Ｚｎと、を有し、構造体におけるＧａの原子数比が、スパッタリングターゲット全体におけるＧａの原子数比より大きい、ことが好ましい。
また、本発明の他の一態様は、スパッタリング装置を用いた半導体膜の作製方法であって、スパッタリング装置は、成膜室と、成膜室に接続されたガス供給装置と、ガス供給装置に接続されたガス精製装置と、成膜室を排気する真空ポンプと、成膜室に配置されたターゲットと、ターゲットに対向して配置されたカソードと、を有し、成膜室に基板を搬入する第１の工程と、成膜室にアルゴンガスまたは酸素ガスのいずれか一方または双方を導入する第２の工程と、ターゲットから、基板にスパッタ粒子を成膜する第３の工程と、を有し、第１の工程乃至第３の工程において、成膜室は、水素分子の分圧が１×１０−２Ｐａ以下であり、且つ水分子の分圧が１×１０−４Ｐａ以下であり、第２の工程において、酸素ガスは、導入するガス全体に占める割合が、０％以上３０％以下である。
また、本発明の他の一態様は、スパッタリング装置を用いた半導体膜の作製方法であって、スパッタリング装置は、成膜室と、成膜室に接続されたガス供給装置と、ガス供給装置に接続されたガス精製装置と、成膜室を排気する真空ポンプと、成膜室に配置されたターゲットと、ターゲットに対向して配置されたカソードと、を有し、成膜室に基板を搬入する第１の工程と、成膜室にアルゴンガスまたは窒素ガスのいずれか一方または双方を導入する第２の工程と、ターゲットから、基板にスパッタ粒子を成膜する第３の工程と、を有し、第１の工程乃至第３の工程において、成膜室は、水素分子の分圧が１×１０−２Ｐａ以下であり、且つ水分子の分圧が１×１０−４Ｐａ以下であり、第２の工程において、窒素ガスは、導入するガス全体に占める割合が、１０％以上１００％以下である。
上記態様において、第１乃至第３の工程は、２００℃未満の温度で行われると好ましい。また、上記態様において、第１乃至第３の工程は、意図的に加熱しない温度で行われると好ましい。
本発明の一態様により、膜中の水素または水等の不純物が低減された半導体膜を成膜可能なスパッタリング装置を提供することができる。または、本発明の一態様により、膜中の水素または水等の不純物が低減された酸化物半導体膜を成膜可能なスパッタリング装置を提供することができる。または、本発明の一態様により、スパッタリング装置を用いた半導体膜の作製方法を提供することができる。または、本発明の一態様により、新規な半導体装置を提供することができる。または、本発明の一態様により、新規な半導体装置の作製方法を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
スパッタリング装置を説明する上面図。 スパッタリング装置を説明する断面図。 スパッタリング装置が有する成膜室を説明する断面図、及びスパッタリング装置が有するマグネットユニットを説明する平面図。 半導体の作製方法を説明する工程フロー図。 ターゲット近傍の断面を説明する図。 スパッタリング装置における成膜室のガスの全圧及び分圧を説明する図。 スパッタリング装置における成膜室のガスの全圧及び分圧を説明する図。 スパッタリング装置における成膜室のガスの全圧及び分圧を説明する図。 酸化物半導体膜の構成の概念を説明する断面図。 酸化物半導体膜の構成の概念を説明する断面図。 ＸＲＤスペクトルの測定結果を説明する図。 試料のＴＥＭ像、および電子線回折パターンを説明する図。 試料のＥＤＸマッピングを説明する図。 酸化物半導体膜の原子数比を説明する図。 半導体装置を説明する上面図及び断面図。 半導体装置を説明する上面図及び断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置を説明する上面図及び断面図。 半導体装置を説明する上面図及び断面図。 表示装置の一態様を示す上面図。 表示装置の一態様を示す断面図。 表示装置の一態様を示す断面図。 表示パネルの構成例を説明する図。 表示パネルの構成例を説明する図。 表示装置を説明するブロック図及び回路図。 表示モジュールを説明する図。 電子機器を説明する図。 電子機器を説明する図。 半導体装置を説明する断面図。 実施例に係る、半導体膜中の不純物濃度を説明する図。 実施例に係る、ターゲット表面のＳＥＭ像。 実施例に係る、ターゲット表面のＳＥＭ像およびＥＤＸ測定結果のグラフ。 実施例に係る、ターゲットのＥＤＸ測定結果のグラフ。 Ｇａ−Ｉｎ系の平衡状態図。 Ｇａ−Ｚｎ系の平衡状態図。
以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。
また、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、チャネル領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを言う場合がある。トランジスタのオフ電流は、所定のＶｇｓにおけるオフ状態、所定の範囲内のＶｇｓにおけるオフ状態、または、十分に低減されたオフ電流が得られるＶｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるドレイン電流が１×１０−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−１３Ａであり、Ｖｇｓが−０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、Ｖｇｓが−０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、と言う場合がある。
また、本明細書等では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりを流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単位（例えば、Ａ／μｍ）で表される場合がある。
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓ、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
また、本明細書等では、オフ電流と同じ意味で、リーク電流と記載する場合がある。また、本明細書等において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
また、本明細書等において、トランジスタのしきい値電圧とは、トランジスタにチャネルが形成されたときのゲート電圧（Ｖｇ）を指す。具体的には、トランジスタのしきい値電圧とは、ゲート電圧（Ｖｇ）を横軸に、ドレイン電流（Ｉｄ）の平方根を縦軸にプロットした曲線（Ｖｇ−√Ｉｄ特性）において、最大傾きである接線を外挿したときの直線と、ドレイン電流（Ｉｄ）の平方根が０（Ｉｄが０Ａ）との交点におけるゲート電圧（Ｖｇ）を指す場合がある。あるいは、トランジスタのしきい値電圧とは、チャネル長をＬ、チャネル幅をＷとし、Ｉｄ［Ａ］×Ｌ［μｍ］／Ｗ［μｍ］の値が１×１０−９［Ａ］となるゲート電圧（Ｖｇ）を指す場合がある。
また、本明細書等において、「半導体」と表記した場合であっても、例えば、導電性が十分に低い場合は、「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」とは境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書等に記載の「半導体」は、「絶縁体」に言い換えることが可能な場合がある。同様に、本明細書等に記載の「絶縁体」は、「半導体」に言い換えることが可能な場合がある。または、本明細書等に記載の「絶縁体」を「半絶縁体」に言い換えることが可能な場合がある。
また、本明細書等において、「半導体」と表記した場合であっても、例えば、導電性が十分に高い場合は、「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」とは境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書等に記載の「半導体」は、「導電体」に言い換えることが可能な場合がある。同様に、本明細書等に記載の「導電体」は、「半導体」に言い換えることが可能な場合がある。
また、本明細書等において、半導体の不純物とは、半導体膜を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体を有する場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンを有する場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
また、本明細書等について、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍とは、原子数の総和に対して、Ｉｎが４の場合、Ｇａが１以上３以下（１≦Ｇａ≦３）であり、Ｚｎが２以上４以下（２≦Ｚｎ≦４）とする。また、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍とは、原子数の総和に対して、Ｉｎが５の場合、Ｇａが０．１より大きく２以下（０．１＜Ｇａ≦２）であり、Ｚｎが５以上７以下（５≦Ｚｎ≦７）とする。また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍とは、原子数の総和に対して、Ｉｎが１の場合、Ｇａが０．１より大きく２以下（０．１＜Ｇａ≦２）であり、Ｚｎが０．１より大きく２以下（０．１＜Ｚｎ≦２）とする。
（実施の形態１）
本実施の形態では、本発明の一態様のスパッタリング装置、及び当該スパッタリング装置を用いた半導体膜の作製方法について、図１乃至図８を参照して説明する。
＜１−１．スパッタリング装置の構成例＞
本発明の一態様は、半導体膜を成膜可能なスパッタリング装置であって、スパッタリング装置は、成膜室と、成膜室に接続されたガス供給装置と、ガス供給装置に接続されたガス精製装置と、成膜室を排気する真空ポンプと、成膜室に配置されたターゲットと、ターゲットに対向して配置されたカソードと、を有する。
本発明の一態様のスパッタリング装置を用いることで、膜中の不純物（特に、水素、水）の濃度が低減された高純度の半導体膜を作製することができる。
半導体膜としては、代表的には酸化物半導体膜が挙げられる。酸化物半導体膜としては、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を用いることで、優れた電気特性を有するトランジスタを作製することができ好ましい。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性とよぶ。なお、酸化物半導体膜中の不純物としては、代表的には水、水素などが挙げられる。また、本明細書等において、酸化物半導体膜中から水及び水素を低減または除去することを、脱水化、脱水素化と表す場合がある。また、酸化物半導体膜に酸素を添加することを、加酸素化と表す場合があり、加酸素化され且つ化学量論的組成よりも過剰の酸素を有する状態を過酸素化状態と表す場合がある。
高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、該酸化物半導体膜にチャネル領域が形成されるトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、オフ電流が著しく小さく、チャネル幅が１×１０６μｍでチャネル長Ｌが１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。
まず、本発明の一態様の半導体膜を成膜可能なスパッタリング装置の構成例の詳細について、図１乃至図３を用いて説明する。図１乃至図３に示すスパッタリング装置を用いることで、半導体膜中に入り込みうる不純物（特に水素、水）を抑制することができる。
図１は、枚葉式マルチチャンバーのスパッタリング装置１０の上面図を模式的に示している。
スパッタリング装置１０は、基板を収容するカセットポート１２と、基板のアライメントを行うアライメントポート１４と、を備える大気側基板供給室１６と、大気側基板供給室１６から、基板を搬送する大気側基板搬送室１８と、基板の搬入を行い、且つ室内の圧力を大気圧から減圧、または減圧から大気圧へ切り替えるロードロック室２０ａと、基板の搬出を行い、且つ室内の圧力を減圧から大気圧、または大気圧から減圧へ切り替えるアンロードロック室２０ｂと、真空中の基板の搬送を行う搬送室２２と、基板の加熱を行う基板加熱室２４と、ターゲットが配置され成膜を行う成膜室２６ａ、２６ｂ、２６ｃと、を有する。
なお、カセットポート１２は、図１に示すように複数（図１においては、３つ）有する構成としても良い。
また、大気側基板搬送室１８は、ロードロック室２０ａ及びアンロードロック室２０ｂと接続され、ロードロック室２０ａ及びアンロードロック室２０ｂは、搬送室２２と接続され、搬送室２２は、基板加熱室２４、成膜室２６ａ、２６ｂ、２６ｃと接続される。
なお、各室の接続部にはゲートバルブ２８が設けられており、大気側基板供給室１６と、大気側基板搬送室１８を除き、各室を独立して真空状態に保持することができる。また、大気側基板搬送室１８及び搬送室２２は、搬送ロボット３０を有し、ガラス基板を搬送することができる。
また、基板加熱室２４は、プラズマ処理室を兼ねると好ましい。スパッタリング装置１０は、処理と処理の間で基板を大気暴露することなく搬送することが可能なため、基板に不純物が吸着することを抑制できる。また、成膜や加熱処理などの順番を自由に構築することができる。なお、搬送室、成膜室、ロードロック室、アンロードロック室および基板加熱室は、上述の数に限定されず、設置スペースやプロセス条件に合わせて、適宜最適な数を設けることができる。
次に、図１に示すスパッタリング装置１０の一点鎖線Ａ１−Ａ２、Ｂ１−Ｂ２、及びＢ２−Ｂ３の切断面に相当する断面図を図２（Ａ）（Ｂ）（Ｃ）に示す。
図２（Ａ）は、基板加熱室２４と、搬送室２２の断面図である。図２（Ａ）に示す基板加熱室２４は、基板を格納することができる複数の加熱ステージ３２を有する。
なお、図２（Ａ）において、加熱ステージ３２は、７段の構成について示すが、これに限定されず、１段以上７段未満の構成や８段以上の構成としてもよい。加熱ステージ３２の段数を増やすことで複数の基板を同時に加熱処理できるため、生産性が向上するため好ましい。また、基板加熱室２４は、バルブを介して真空ポンプ３４と接続されている。真空ポンプ３４としては、例えば、ドライポンプ、およびメカニカルブースターポンプ等を用いることができる。
また、基板加熱室２４に用いることのできる加熱機構としては、例えば、抵抗発熱体などを用いて加熱する加熱機構としてもよい。または、加熱されたガスなどの媒体からの熱伝導または熱輻射によって、加熱する加熱機構としてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を用いることができる。ＬＲＴＡは、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する。ＧＲＴＡは、高温のガスを用いて熱処理を行う。ガスとしては、不活性ガスが用いられる。
また、基板加熱室２４は、ガス供給装置３６を介して、ガス精製装置３８と接続される。なお、ガス供給装置３６及びガス精製装置３８は、ガス種の数だけ設けられるが、簡単のため一つのみを示す。基板加熱室２４に導入されるガスは、露点が−８０℃以下、好ましくは−１００℃以下、さらに好ましくは−１２０℃以下であるガスを用いることができ、例えば、酸素ガス、窒素ガス、及び希ガス（アルゴンガスなど）を用いることができる。
搬送室２２は、搬送ロボット３０を有している。搬送ロボット３０は、複数の可動部と、基板を保持するアームと、を有し、各室へ基板を搬送することができる。また、搬送室２２は、バルブを介して真空ポンプ３４と、クライオポンプ４０と、接続されている。このような構成とすることで、搬送室２２は、大気圧から低真空または中真空（数１００Ｐａから０．１Ｐａ程度）まで真空ポンプ３４を用いて排気され、バルブを切り替えて中真空から高真空または超高真空（０．１Ｐａから１×１０−７Ｐａ程度）まではクライオポンプ４０を用いて排気される。
また、例えば、クライオポンプ４０は、搬送室２２に対して２台以上並列に接続しても良い。このような構成とすることで、１台のクライオポンプがリジェネ中であっても、残りのクライオポンプを使って排気することが可能となる。なお、上述したリジェネとは、クライオポンプ内にため込まれた分子（または原子）を放出する処理をいう。クライオポンプは、分子（または原子）をため込みすぎると排気能力が低下してくるため、定期的にリジェネが行われる。
図２（Ｂ）は、成膜室２６ｂと、搬送室２２と、ロードロック室２０ａの断面図である。図２（Ｂ）を用いて、成膜室（スパッタリング室、成膜チャンバー、またはスパッタリングチャンバーとも呼称する）の詳細について説明する。
図２（Ｂ）に示す成膜室２６ｂには、ターゲット４２と、ターゲット４２に接続されたバッキングプレート６０と、バッキングプレート６０を介して、ターゲット４２と対向して配置されたカソード７２と、防着板４４と、基板ステージ４６とが設けられる。
なお、ここでは基板ステージ４６には、基板４８が設置されている。基板ステージ４６は、図示しないが、基板４８を保持する基板保持機構や、基板４８を裏面から加熱する裏面ヒーター等を備えていても良い。
なお、基板ステージ４６は、成膜時に床面に対して概略垂直状態に保持され、基板受け渡し時には床面に対して概略水平状態に保持される。なお、図２（Ｂ）中において、破線で示す箇所が基板受け渡し時の基板ステージ４６の保持される位置となる。このような構成とすることで成膜時に混入しうるゴミまたはパーティクルが基板４８に付着する確率を、水平状態に保持するよりも抑制することができる。ただし、基板ステージ４６を床面に対して垂直（９０°）状態に保持すると、基板４８が落下する可能性があるため、基板ステージ４６の床面に対する角度は、８０°以上９０°未満とすることが好ましい。
また、防着板４４は、ターゲット４２からスパッタリングされる粒子が不要な領域に堆積することを抑制できる。また、防着板４４は、累積されたスパッタリング粒子が剥離しないように、加工することが望ましい。例えば、表面粗さを増加させるブラスト処理、または防着板４４の表面に凹凸を設けても良い。
ターゲット４２は、金属酸化物または金属窒化酸化物を用いると好ましい。例えば、ターゲット４２が金属酸化物の場合、スパッタリング装置１０にて酸化物半導体膜を形成することができる。また、例えば、ターゲット４２が金属窒化酸化物の場合、スパッタリング装置１０にて酸化窒化物半導体膜を形成することができる。なお、ターゲット４２が金属酸化物の場合においても、成膜ガスとして、窒素ガスを用いると酸化窒化物半導体膜を形成することもできる。
なお、ターゲット４２は、Ｉｎ、Ｇａ、Ｚｎ、Ａｌ、Ｓｉ、Ｙ、Ｂ、Ｔｉ、Ｆｅ、Ｎｉ、Ｇｅ、Ｚｒ、Ｍｏ、Ｌａ、Ｃｅ、Ｎｄ、Ｈｆ、Ｔａ、Ｗ、Ｍｇ、Ｖ、Ｂｅ、またはＣｕの中から選ばれた一種または複数種を有すると好ましい。特に、ターゲット４２は、Ｉｎと、Ｇａと、Ｚｎと、を有すると好ましい。
また、成膜室２６ｂは、ガス加熱機構５０を介してガス供給装置３６と接続され、ガス加熱機構５０はガス供給装置３６を介してガス精製装置３８と接続される。ガス加熱機構５０により、成膜室２６ｂに導入されるガスを４０℃以上４００℃以下、好ましくは５０℃以上２００℃以下に加熱することができる。なお、ガス加熱機構５０、ガス供給装置３６、およびガス精製装置３８は、ガス種の数だけ設けられるが、簡単のため一つのみを示す。なお、図２（Ｂ）においては、ガス加熱機構５０を設ける構成について例示したが、これに限定されず、ガス加熱機構５０を設けない構成としてもよい。
また、ガス供給装置３６は、アルゴンガス、酸素ガス、窒素ガスの中から選ばれたいずれか一つまたは複数を供給する機能を有する。
なお、ガス精製装置３８を介して、成膜室２６ｂに供給されるアルゴンガスは、露点が−１２０℃以下であり、水分子の含有量が０．０５ｐｐｂ（ｐａｒｔｓ ｐｅｒ ｂｉｌｌｉｏｎ）以下であり、且つ水素分子の含有量が０．５ｐｐｂ以下であると好ましい。また、ガス精製装置３８を介して、成膜室２６ｂに供給される酸素ガスは、露点が−１２０℃以下であり、水分子の含有量が０．１ｐｐｂ以下であり、且つ水素分子の含有量が０．５ｐｐｂ以下であると好ましい。また、ガス精製装置３８を介して、成膜室２６ｂに供給される窒素ガスは、露点が−１２０℃以下であり、水分子の含有量が０．０４ｐｐｂ以下であり、且つ水素分子の含有量が０．０９ｐｐｂ以下であると好ましい。
例えば、本発明の一態様の半導体膜としては、アルゴンガスを用いて成膜する、アルゴンガス及び酸素ガスを用いて成膜する、アルゴンガス及び窒素ガスを用いて成膜する、アルゴンガス、窒素ガス、及び酸素ガスとを用いて成膜する、窒素ガスを用いて成膜する、または酸素ガスを用いて成膜することができる。
また、成膜室２６ｂは、バルブを介してターボ分子ポンプ５２および真空ポンプ３４と接続される。
また、成膜室２６ｂには、クライオトラップ５４が設けられる。
クライオトラップ５４は、水などの比較的融点の高い分子（または原子）を吸着することができる機構である。ターボ分子ポンプ５２は大きいサイズの分子（または原子）を安定して排気し、かつメンテナンスの頻度が低いため、生産性に優れる一方、水素や水の排気能力が低い。そこで、水などに対する排気能力を高めるため、クライオトラップ５４が成膜室２６ｂに接続された構成としている。クライオトラップ５４の冷凍機の温度は１００Ｋ以下、好ましくは８０Ｋ以下とする。また、クライオトラップ５４が複数の冷凍機を有する場合、冷凍機ごとに温度を変えると、効率的に排気することが可能となるため好ましい。例えば、１段目の冷凍機の温度を１００Ｋ以下とし、２段目の冷凍機の温度を２０Ｋ以下とすればよい。
なお、成膜室２６ｂの排気方法は、これに限定されず、先の搬送室２２に示す排気方法（クライオポンプと真空ポンプとの排気方法）と同様の構成としてもよい。もちろん、搬送室２２の排気方法を成膜室２６ｂと同様の構成（ターボ分子ポンプと真空ポンプとの排気方法）としてもよい。また、図示しないが、成膜室２６ｂの排気方法としては、真空ポンプとクライオトラップとを組み合わせる構成としてもよい。別言すると、成膜室２６ｂに設けられる排気方法としては、少なくとも水分子を吸着することができる機能を有すると好ましい。
また、成膜室２６ｂは、水素分子の分圧が１×１０−２Ｐａ以下であり、且つ水分子の分圧が１×１０−４Ｐａ以下である、と好ましい。また、成膜室２６ｂの待機状態における圧力が８．０×１０−５Ｐａ以下、好ましくは５．０×１０−５Ｐａ以下、さらに好ましくは１．０×１０−５Ｐａ以下である。また、上記の水素分子の分圧、及び水分子の分圧の数値については、スパッタリング装置の成膜室が待機状態のとき、及び成膜状態（プラズマが放電状態）のときの双方の数値である。
なお、成膜室２６ｂの全圧および分圧は、質量分析計を用いて測定することができる。例えば、株式会社アルバック製、四重極形質量分析計（Ｑ−ｍａｓｓともいう。）Ｑｕｌｅｅ ＣＧＭ−０５１を用いればよい。
成膜室２６ｂの水素分子の分圧、水分子の分圧、及び待機状態における圧力を上記の範囲とすることで、形成される半導体膜の膜中の不純物の濃度を低くすることができる。
また、バッキングプレート６０は、ターゲット４２を保持する機能を有し、カソード７２は、ターゲット４２に電圧（例えば、負電圧）を印加する機能を有する。
次に、図２（Ｂ）に示す搬送室２２、及びロードロック室２０ａと、図２（Ｃ）に示す大気側基板搬送室１８、及び大気側基板供給室１６の詳細について説明を行う。なお、図２（Ｃ）は、大気側基板搬送室１８、及び大気側基板供給室１６の断面図である。
図２（Ｂ）に示す搬送室２２については、図２（Ａ）に示す搬送室２２の記載を参酌すればよい。
ロードロック室２０ａは、基板受け渡しステージ５６を有する。ロードロック室２０ａは、減圧状態から大気まで圧力を上昇させ、ロードロック室２０ａの圧力が大気圧になった時に、大気側基板搬送室１８に設けられている搬送ロボット３０から基板受け渡しステージ５６が基板を受け取る。その後、ロードロック室２０ａを真空引きし、減圧状態としたのち、搬送室２２に設けられている搬送ロボット３０が基板受け渡しステージ５６から基板を受け取る。
また、ロードロック室２０ａは、バルブを介して真空ポンプ３４、及びクライオポンプ４０と接続されている。真空ポンプ３４、及びクライオポンプ４０の排気系の接続方法は、搬送室２２の接続方法を参酌することができるため、ここでの説明は省略する。なお、図１に示すアンロードロック室２０ｂは、ロードロック室２０ａと同様の構成とすればよい。
大気側基板搬送室１８は、搬送ロボット３０を有するため、搬送ロボット３０により、カセットポート１２とロードロック室２０ａとの基板の受け渡しを行うことができる。また、大気側基板搬送室１８、及び大気側基板供給室１６の上方にＨＥＰＡフィルター（Ｈｉｇｈ Ｅｆｆｉｃｉｅｎｃｙ Ｐａｒｔｉｃｕｌａｔｅ Ａｉｒ Ｆｉｌｔｅｒ）等のゴミまたはパーティクルの混入を抑制するための機構を設けてもよい。また、カセットポート１２は、複数の基板を格納することができる。
上記のスパッタリング装置を用いて、半導体膜を成膜することで、半導体膜への不純物の入り込みを好適に抑制できる。
＜１−２．成膜室の構成例＞
次に、図３（Ａ）（Ｂ）を用いて、スパッタリング装置１０が有する成膜室２６ｂの詳細について説明する。
なお、図３（Ａ）は、スパッタリング装置１０が有する成膜室２６ｂを説明する断面図であり、図３（Ｂ）は、スパッタリング装置が有するマグネットユニット６２ａ、及びマグネットユニット６２ｂの平面図である。なお、図３（Ａ）に示す矢印Ｃ１は、図１に示す矢印Ｃ１に相当する。すなわち、図３（Ａ）は、図１に示す矢印Ｃ１方向から見た場合の断面図に相当する。
図３（Ａ）では、成膜室２６ｂの内部が模式的に表されており、基板ステージ４６、基板４８、ターゲット４２ａ、ターゲット４２ｂ、バッキングプレート６０ａ、バッキングプレート６０ｂ、及びカソード７２等が明示されている。カソード７２は、ターゲットホルダ６４ａと、ターゲットホルダ６４ｂと、部材６６と、マグネットユニット６２ａと、マグネットユニット６２ｂと、を有する。
なお、図２においては、理解の簡単のためにターゲット４２を一つのみ設ける構成について例示したが、図３（Ａ）に示すようにターゲット４２は、複数のターゲット（ターゲット４２ａ、及びターゲット４２ｂ）によって、構成されてもよい。なお、ターゲット４２は、３つ以上の複数のターゲットを有する構成としてもよい。
また、ターゲット４２ａは、バッキングプレート６０ａ上に配置される。また、バッキングプレート６０ａは、ターゲットホルダ６４ａ上に配置される。また、マグネットユニット６２ａは、バッキングプレート６０ａを介してターゲット４２ａ下に配置される。また、ターゲット４２ｂは、バッキングプレート６０ｂ上に配置される。また、バッキングプレート６０ｂは、ターゲットホルダ６４ｂ上に配置される。また、マグネットユニット６２ｂは、バッキングプレート６０ｂを介してターゲット４２ｂ下に配置される。
図３（Ａ）（Ｂ）に示すように、マグネットユニット６２ａは、マグネット６８Ｎ１と、マグネット６８Ｎ２と、マグネット６８Ｓと、マグネットホルダ７０ａと、を有する。なお、マグネットユニット６２ａにおいて、マグネット６８Ｎ１、マグネット６８Ｎ２及びマグネット６８Ｓは、マグネットホルダ７０ａ上に配置される。また、マグネット６８Ｎ１及びマグネット６８Ｎ２は、マグネット６８Ｓと間隔を空けて配置される。なお、マグネットユニット６２ｂは、マグネットユニット６２ａと同様の構造を有する。なお、成膜室２６ｂに基板４８を搬入する場合、基板４８は基板ステージ４６に接して配置される。
ターゲット４２ａ、バッキングプレート６０ａ、及びターゲットホルダ６４ａと、ターゲット４２ｂ、バッキングプレート６０ｂ、及びターゲットホルダ６４ｂと、は部材６６によって隔離されている。なお、部材６６は絶縁体であることが好ましい。ただし、部材６６が導電体または半導体であっても構わない。また、部材６６が、導電体または半導体の表面を絶縁体で覆ったものであっても構わない。
ターゲットホルダ６４ａとバッキングプレート６０ａとは、ネジ（ボルトなど）を用いて固定されており、等電位となる。また、ターゲットホルダ６４ａは、バッキングプレート６０ａを介してターゲット４２ａを支持する機能を有する。また、ターゲットホルダ６４ｂとバッキングプレート６０ｂとは、ネジ（ボルトなど）を用いて固定されており、等電位となる。また、ターゲットホルダ６４ｂは、バッキングプレート６０ｂを介してターゲット４２ｂを支持する機能を有する。また、バッキングプレート６０ａは、ターゲット４２ａを固定する機能を有する。また、バッキングプレート６０ｂは、ターゲット４２ｂを固定する機能を有する。
なお、図３（Ａ）には、マグネットユニット６２ａによって形成される磁力線７２ａ、７２ｂが明示されている。
また、図３（Ｂ）に示すように、マグネットユニット６２ａは、長方形または略長方形のマグネット６８Ｎ１と、長方形または略長方形のマグネット６８Ｎ２と、長方形または略長方形のマグネット６８Ｓと、がマグネットホルダ７０ａに固定されている構成を有する。そして、マグネットユニット６２ａを、図３（Ｂ）に示す矢印のように左右に揺動させる機能を有する。例えば、マグネットユニット６２ａを、０．１Ｈｚ以上１ｋＨｚ以下のビートで揺動させればよい。
ターゲット４２ａ上の磁場は、マグネットユニット６２ａの揺動とともに変化する。磁場の強い領域は高密度プラズマ領域となるため、その近傍においてターゲット４２ａのスパッタリング現象が起こりやすい。この現象は、マグネットユニット６２ｂについても同様である。
カソード７２が有するマグネットユニット６２ａ、及びマグネットユニット６２ｂが揺動する機能を有することで、成膜される半導体膜の膜厚または膜質の分布を高めることができる。したがって、歩留まりが高い半導体膜の作製方法を提供できる。
＜１−３．半導体膜の作製方法を説明する工程フロー＞
次に、図１乃至図３に示すスパッタリング装置を用いた半導体膜の作製方法について、図２（Ｂ）、及び図４を用いて説明を行う。
図４は、半導体膜の作製方法を説明する工程フロー図である。本発明の一態様の半導体膜は、少なくとも第１乃至第３の工程を経て形成される。
まず、成膜室に基板を搬入する（図４、ステップＳ１０１参照）。
図２（Ｂ）に示すスパッタリング装置１０において、成膜室２６ｂに基板４８を搬入する工程が図４に示すステップＳ１０１に相当する。
成膜時の基板４８の温度は、半導体膜の電気的な性質に影響する。基板温度が高いほど、半導体膜の結晶性を高め、信頼性を高めることができる。一方、基板温度が低いほど、半導体膜の結晶性を低くし、キャリア移動度を高めることができる。とくに、成膜時の基板温度が低いほど、半導体膜を有するトランジスタにおいて、低いゲート電圧（例えば０Ｖより大きく２Ｖ以下）における電界効果移動度の向上が顕著となる。
基板４８の温度としては、室温（２５℃）以上２００℃未満、好ましくは室温以上１５０℃以下（代表的には１３０℃）とすればよい。基板温度を上記範囲とすることで、大面積のガラス基板を用いる場合に好適である。とくに、半導体膜の成膜時における基板温度を室温、別言すると意図的に加熱しない状態とすることで、基板の撓みまたは歪みを抑制することができるため好適である。
また、基板ステージ４６に冷却機構等を設け、基板４８を冷却する構成としてもよい。
また、基板４８の温度を１００℃以上１５０℃以下（代表的には１３０℃）とすることにより、半導体膜中の水を除去することができる。このように不純物である水を除去することで、トランジスタの電界効果移動度の向上を図りながら、信頼性の向上を図ることができる。
また、基板４８の温度を１００℃以上１５０℃以下として水を除去することにより、スパッタリング装置に、過剰な熱による歪みが生じることを防ぐことができる。これにより、半導体装置の生産性向上を図ることができる。よって、生産性が安定するため、大規模な生産装置を導入しやすいので、大面積の基板を用いた大型の表示装置を容易に製造することができる。
また、基板４８の温度を室温以上１５０℃以下として成膜を行うことにより、酸化物半導体中の浅い欠陥準位（ｓＤＯＳともいう）の低減を図ることができる。
次に、成膜室にガスを導入する（図４、ステップＳ２０１参照）。
図２（Ｂ）に示すスパッタリング装置１０においては、ガス精製装置３８及びガス供給装置３６から成膜室２６ｂに導入する工程が、図４に示すステップＳ２０１に相当する。
先に記載の通り、成膜室２６ｂに供給されるアルゴンガスは、露点が−１２０℃以下であり、水分子の含有量が０．０５ｐｐｂ以下であり、且つ水素分子の含有量が０．５ｐｐｂ以下であると好ましい。また、成膜室２６ｂに供給される酸素ガスは、露点が−１２０℃以下であり、水分子の含有量が０．１ｐｐｂ以下であり、且つ水素分子の含有量が０．５ｐｐｂ以下であると好ましい。また、成膜室２６ｂに供給される窒素ガスは、露点が−１２０℃以下であり、水分子の含有量が０．０４ｐｐｂ以下であり、且つ水素分子の含有量が０．０９ｐｐｂ以下であると好ましい。
なお、第２の工程において、成膜ガスとして酸素ガスを用いる場合、導入するガス全体に占める酸素ガスの割合（酸素流量比ともいう）を高めると、半導体膜の結晶性を高めることができる。一方で、酸素流量比を低くすると、半導体膜の結晶性を低めて、且つキャリア移動度の高い半導体膜を形成することができる。
具体的には、半導体膜の結晶性を高めたい場合、第２の工程において、酸素ガスは、導入するガス全体に占める割合が、３０％より大きく１００％以下であると好ましい。酸素流量比を上記範囲とすることで、後述するＣＡＡＣ−ＯＳを好適に形成することができる。
また、半導体膜の結晶性を低くしたい場合、第２の工程において、酸素ガスは、導入するガス全体に占める割合が、０％以上３０％以下であると好ましい。酸素流量比を上記範囲とすることで、後述するＣＡＣ−ＯＳを好適に形成することができる。
また、第２の工程において、成膜ガスとして窒素ガスを用いる場合、当該窒素ガスは、導入するガス全体に占める割合（窒素流量比ともいう）が、１０％以上１００％以下であると好ましい。窒素流量比を上記範囲とすることで、半導体膜の欠損を窒素で補填し、且つキャリア密度を高めることができる場合がある。
次に、基板上に半導体膜を成膜する（図４、ステップＳ３０１参照）。
第３の工程としては、上記成膜ガスを含む雰囲気下でターゲットに電圧を印加することで、基板上にスパッタ粒子を堆積させる。
＜１−４．半導体膜の成膜モデル＞
ここで、第３の工程における半導体膜の成膜モデルについて、図５を用いて説明する。図５は、ターゲット近傍の断面を説明する図である。
なお、図５では、ターゲットをＩｎと、Ｇａと、Ｚｎと、を有するＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを想定している。
図５（Ａ）（Ｂ）（Ｃ）は、図３（Ａ）に示すターゲット４２ａ近傍の断面模式図である。なお、図５（Ａ）は使用前のターゲットの状態を表し、図５（Ｂ）は成膜前のターゲットの状態を表し、図５（Ｃ）は、成膜中のターゲットの状態を表す。また、図５（Ａ）（Ｂ）（Ｃ）には、ターゲット４２ａ、プラズマ２１９０、陽イオン２１９２、スパッタ粒子２５０４ａ、２５０６ａ等が明示されている。
図５（Ａ）においては、ターゲット４２ａの表面が比較的平坦であり、且つ組成（例えば、Ｉｎ、Ｇａ及びＺｎの組成）が一様である。一方、図５（Ｂ）においては、事前に行うスパッタリング処理等によって、ターゲット４２ａの表面に凹凸が形成され、且つ組成に偏析が生じている。当該凹凸及び当該偏析としては、事前に行うスパッタリング処理でのプラズマ（例えばＡｒプラズマなど）によって生じうる。なお、図５（Ｂ）には、偏析領域２５０４、及び偏析領域２５０６を示している。偏析領域２５０４は、球状または粒状の形状を有する場合がある。ここでは、偏析領域２５０４がＧａを多く含む領域（Ｇａ−Ｒｉｃｈ領域）とし、偏析領域２５０６がＩｎを多く含む領域（Ｉｎ−Ｒｉｃｈ領域）とする。例えば、ターゲット４２ａがＩｎと、Ｇａと、Ｚｎと、を有する場合、偏析領域２５０４におけるＧａの原子数比が、ターゲット４２ａ全体におけるＧａの原子数比より大きいことが好ましい。なお、偏析領域２５０４がＧａ及びＺｎを多く含む領域（Ｇａ，Ｚｎ−Ｒｉｃｈ領域）となる場合がある。
Ｇａが多く含まれる偏析領域２５０４が形成される理由としては、ＧａはＩｎよりも融点の低い材料であるため、プラズマ処理中にターゲット４２ａが受ける熱により、その一部が溶解し、凝集することで偏析領域２５０４が形成されるためと考えられる。このように形成されることで、偏析領域２５０４は、表面張力により球状または粒状に形成される場合がある。このとき、Ｇａが凝集して偏析領域２５０４が形成される過程において、偏析領域２５０４からＩｎおよび／またはＺｎが追い出され、偏析領域２５０４の外にＩｎおよび／またはＺｎが偏析することがある。例えば、粒状の偏析領域２５０４の表面に、Ｉｎおよび／またはＺｎが層状に形成される場合がある。
［第１のステップ］
図５（Ｃ）では、アルゴンガスまたは酸素ガスが電離し、陽イオン２１９２と電子（図示しない）とに分かれてプラズマ２１９０を形成する。その後、プラズマ２１９０中の陽イオン２１９２は、ターゲット４２ａ（ここではＩｎ−Ｇａ−Ｚｎ酸化物ターゲット）に向けて加速する。陽イオン２１９２がＩｎ−Ｇａ−Ｚｎ酸化物ターゲットに衝突することで、スパッタ粒子２５０４ａ、２５０６ａが生成され、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットから、スパッタ粒子２５０４ａ、２５０６ａが弾き出される。なお、スパッタ粒子２５０４ａは、偏析領域２５０４から弾き出されるため、Ｇａ−Ｒｉｃｈ（Ｇａ，Ｚｎ−Ｒｉｃｈ）なクラスタを形成している場合がある。また、スパッタ粒子２５０６ａは、偏析領域２５０６から弾き出されるため、Ｉｎ−Ｒｉｃｈなクラスタを形成している場合がある。
また、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットにおいては、最初に偏析領域２５０４からスパッタ粒子２５０４ａが優先的にスパッタリングされると考えられる。これは、陽イオン２１９２がＩｎ−Ｇａ−Ｚｎ酸化物ターゲットに衝突することで、相対原子質量が、ＩｎよりもＧａ及びＺｎの方が軽いため、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットから優先的に弾き出されるためである。
［第２のステップ］
続いて、図５（Ｃ）に示すように、偏析領域２５０６からスパッタ粒子２５０６ａがスパッタリングされる。
また、図５（Ｃ）に示すように、ターゲット４２ａは、成膜中にはスパッタされ続けるため、偏析領域２５０４の生成と、偏析領域２５０４の消滅とが、断続的に発生する。
上記第１のステップと、第２のステップとを繰り返すことで、本発明の一態様の半導体膜である、後述するＣＡＣ−ＯＳを形成することができる。
すなわち、Ｉｎ−Ｒｉｃｈな偏析領域２５０６と、Ｇａ，Ｚｎ−Ｒｉｃｈな偏析領域２５０４から、個別にスパッタ粒子（２５０４ａ及び２５０６ａ）が、それぞれ飛び出して基板上に堆積する。基板上では、Ｉｎ−Ｒｉｃｈな領域同士がクラウド状に繋がることでＣＡＣ−ＯＳが形成されうる。ＣＡＣ−ＯＳの膜中で、Ｉｎ−Ｒｉｃｈな領域同士がクラウド状に繋がることで、当該ＣＡＣ−ＯＳを用いたトランジスタは、高いオン電流（Ｉｏｎ）、及び高い電界効果移動度（μＦＥ）を有する。
なお、上記においては、アルゴンガスを用いて、ＣＡＣ−ＯＳを成膜するモデルについて例示している。この場合、ＣＡＣ−ＯＳ中に酸素欠損が多く含まれうる。ＣＡＣ−ＯＳ中に酸素欠損が多く含まれると、ＣＡＣ−ＯＳ中に浅い欠陥準位（ｓＤＯＳともいう）が形成される場合がある。ＣＡＣ−ＯＳ中にｓＤＯＳが形成されると、当該ｓＤＯＳがキャリアトラップとなり、オン電流及び電界効果移動度が低下してしまう。
したがって、アルゴンガスを用いてＣＡＣ−ＯＳを形成した場合においては、ＣＡＣ−ＯＳの形成後に、ＣＡＣ−ＯＳ中に酸素を供給することによって、ＣＡＣ−ＯＳ中の酸素欠損を補填しｓＤＯＳを低減すると好ましい。
なお、第３の工程において、図２（Ｂ）に示す成膜室２６ｂは、水素分子の分圧が１×１０−２Ｐａ以下であり、且つ水分子の分圧が１×１０−４Ｐａ以下であると好ましい。
上記範囲の水素分子の分圧、及び水分子の分圧とすることで半導体膜中の不純物（水素、または水など）を低減することができる。
＜１−５．成膜室のガスの全圧及び分圧について＞
次に、スパッタリング装置における成膜室のガスの全圧及び分圧について、図６乃至図８を用いて説明を行う。
なお、スパッタリング装置としては、図１乃至図３に示すスパッタリング装置１０に相当する構成とした。また、スパッタリング装置の成膜室に配置されるターゲットとしては、Ｉｎと、Ｇａと、Ｚｎと、を有する金属酸化物ターゲットとし、当該金属酸化物ターゲットの組成としては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］とした。
図６乃至図８は、スパッタリング装置における成膜室のガスの全圧及び分圧を説明する図である。なお、図６乃至図８では、基板上に半導体膜を成膜する際の成膜室のガスの全圧及び分圧を測定した結果である。
なお、成膜室のガスの全圧及び分圧としては、表１に示す条件（条件１乃至３）で基板上に半導体膜を形成する際に測定した。
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なお、図６は表１に示す条件１で半導体膜を成膜した際の成膜室のガスの全圧及び分圧であり、図７は表１に示す条件２で半導体膜を成膜した際の成膜室のガスの全圧及び分圧であり、図８は表１に示す条件３で半導体膜を成膜した際の成膜室のガスの全圧及び分圧である。また、図６乃至図８において、縦軸は圧力［Ｐａ］を、横軸は時間［ｓｅｃ］を、それぞれ示している。
なお、図６乃至図８において、期間Ｐ１は、待機状態、すなわち成膜室内に基板が搬入される前の期間を、期間Ｐ２は、基板を搬入する際の期間を、期間Ｐ３は、成膜室にガスを導入し、圧力を調整する期間を、期間Ｐ４は、基板上に半導体膜を成膜する期間、すなわちプラズマが放電中の期間を、期間Ｐ５は、基板を搬出する際の期間を、それぞれ表している。
図６乃至図８に示す結果より、成膜室の水分子（ｍ／ｚ＝１８）の分圧としては、条件１の方が低い、すなわち成膜時の基板温度が低い方が低い、ことが示唆される。水分子以外の分圧、または全圧については条件間において明確な傾向は確認されない。なお、条件１から条件３において、期間Ｐ１から期間Ｐ２に切り替わるとき、および期間Ｐ３から期間Ｐ４に切り替わるとき、つまり、成膜室が開閉されたときに、窒素分子（ｍ／ｚ＝２８）が検出される。
また、条件１乃至条件３のいずれにおいても、期間Ｐ１乃至期間Ｐ５において、水素分子（ｍ／ｚ＝２）の分圧が１×１０−２Ｐａ以下であり、且つ水分子（ｍ／ｚ＝１８）の分圧が１×１０−４Ｐａ以下であることが分かる。
このように、本発明の一態様のスパッタリング装置を用いることで、成膜中の水素分子及び水分子の分圧を低くすることができ、半導体膜中に取り込まれる水素、水などの不純物を抑制し、且つ欠陥準位密度の低い半導体膜を作製することができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態及び実施例と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、本発明の一態様の半導体膜として用いることができる酸化物半導体膜について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＣ−ＯＳ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＣＡＡＣ−ＯＳ（Ｃ−ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
まず、酸化物半導体膜の一つであるＣＡＣ−ＯＳの構成について、図９及び図１０を用いて説明する。なお、図９及び図１０は、ＣＡＣ−ＯＳの概念を表す断面模式図である。
＜２−１．ＣＡＣ−ＯＳの構成＞
ＣＡＣ−ＯＳとは、例えば、図９に示すように、酸化物半導体膜を構成する元素が偏在することで、各元素を主成分とする領域００１、領域００２、および領域００３を形成し、各領域が、混合し、モザイク状に形成される。つまり、酸化物半導体膜を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体膜において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
なお、酸化物半導体膜は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、元素Ｍ（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）が含まれていてもよい。
例えば、ＣＡＣ−ＯＳの構成を有するＩｎ−Ｍ−Ｚｎ酸化物とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、元素Ｍの酸化物（以下、ＭＯＸ３（Ｘ３は０よりも大きい実数）とする。）、または元素Ｍの亜鉛酸化物（以下、ＭＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に分布した構成（以下、クラウド状ともいう。）である。
また、図９に示す概念が、ＣＡＣ−ＯＳの構成を有するＩｎ−Ｍ−Ｚｎ酸化物であると仮定する。その場合、領域００１がＭＯＸ３を主成分とする領域、領域００２がＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１を主成分とする領域、また、領域００３が少なくともＺｎを有する領域であるといえる。このとき、ＭＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、少なくともＺｎを有する領域とは、周辺部が不明瞭である（ボケている）ため、それぞれ明確な境界が観察できない場合がある。
つまり、ＣＡＣ−ＯＳの構成を有するＩｎ−Ｍ−Ｚｎ酸化物は、ＭＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している酸化物半導体膜である。従って、酸化物半導体膜を複合酸化物半導体膜と記載する場合がある。なお、本明細書において、例えば、領域００２の元素Ｍに対するＩｎの原子数比が、領域００１の元素Ｍに対するＩｎの原子数比よりも大きいことを、領域００２は、領域００１と比較して、Ｉｎの濃度が高いとする。
なお、ＣＡＣ−ＯＳの構成を有する酸化物半導体膜とは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は含まない。
具体的には、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（なお、ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）について説明する。Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳは、ＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２と、ガリウム酸化物（以下、ＧａＯＸ５（Ｘ５は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ６ＺｎＹ６ＯＺ６（Ｘ６、Ｙ６、およびＺ６は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２がクラウド状である酸化物半導体膜である。
つまり、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半導体膜である。また、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、周辺部が不明瞭である（ボケている）ため、明確な境界が観察できない場合がある。
なお、領域００１乃至領域００３のサイズは、ＥＤＸマッピングで評価することができる。例えば、領域００１は、断面写真のＥＤＸマッピングにおいて、領域００１の径が、０．５ｎｍ以上１０ｎｍ以下、または１ｎｍ以上２ｎｍ以下で観察される場合がある。また、領域の中心部から周辺部にかけて、主成分である元素の密度は、徐々に小さくなる。例えば、ＥＤＸマッピングでカウントできる元素の個数（以下、存在量ともいう）が、中心部から周辺部に向けて傾斜すると、断面写真のＥＤＸマッピングにおいて、領域の周辺部が不明瞭な（ボケた）状態で観察される。例えば、ＧａＯＸ３が主成分である領域において、Ｇａ原子は、中心部から周辺部にかけて徐々に減少し、代わりに、Ｚｎ原子が増加することで、ＧａＸ６ＺｎＹ６ＯＺ６が主成分である領域へと段階的に変化する。従って、ＥＤＸマッピングにおいて、ＧａＯＸ３が主成分である領域の周辺部は不明瞭な（ボケた）状態で観察される。
ここで、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した層状の結晶構造である。
一方、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。本明細書において、ＣＡＣ−ＩＧＺＯとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む酸化物半導体膜において、Ｇａを主成分とする複数の領域と、Ｉｎを主成分とする複数の領域とが、それぞれモザイク状にランダムに分散している状態の酸化物半導体膜と定義することができる。
例えば、図９に示す概念図において、領域００１がＧａを主成分とする領域に相当し、領域００２がＩｎを主成分とする領域に相当する。また、図９に示す概念図において、領域００３が亜鉛を含む領域に相当する。なお、Ｇａを主成分とする領域、及びＩｎを主成分とする領域を、それぞれナノ粒子と呼称してもよい。当該ナノ粒子は、粒子の径が０．５ｎｍ以上１０ｎｍ以下、代表的には１ｎｍ以上２ｎｍ以下である。また、上記ナノ粒子は、周辺部が不明瞭である（ボケている）ため、明確な境界が観察できない場合がある。
また、図１０は、図９に示す概念図の変形例である。図１０に示すように、領域００１、領域００２、及び領域００３は、それぞれの形状または密度が酸化物半導体膜の形成条件によって、異なる場合がある。
なお、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳにおける結晶性は、電子線回折で評価することができる。例えば、電子線回折パターン像において、リング状に輝度の高い領域が観察される。また、リング状の領域に複数のスポットが観察される場合がある。
以上より、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳは、ＧａＯＸ５などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに分離し、各元素を主成分とする領域がモザイク状である構造を有する。
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。従って、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
従って、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ５などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および、低いオフ電流（Ｉｏｆｆ）を実現することができる。
なお、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳを半導体素子に用いた場合に、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および、低いオフ電流（Ｉｏｆｆ）を実現する伝導メカニズムは、パーコレーション理論の１つであるランダム抵抗網モデルにより、推定することができる。
つまり、ＣＡＣ−ＯＳにおける電気伝導は、基本的に、キャリアである電子が、導電性が高いＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を自由に動くことにより生じると考えられる。
また、絶縁性が高いＧａＯＸ３などが主成分である領域およびその近傍では、電子が局在状態となる。従って、キャリアである電子が、絶縁性が高いＧａＯＸ３などが主成分である領域を、飛躍（ホッピング）することによって電気伝導が担われる場合がある。なお、飛躍過程は原子の熱振動などに起因して生じると推測され、電気伝導率は温度の上昇とともに増大する場合がある。また、飛躍過程は外部から与えられる作用（例えば、電気的な作用など）に起因して生じる場合がある。具体的には、ＣＡＣ−ＯＳに電界を加えることによって飛躍過程が生じうる。
また、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。従って、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳは、ディスプレイをはじめとするさまざまな半導体装置に最適である。
＜２−２．ＣＡＣ−ＯＳの解析＞
次に、各種測定方法を用い、基板上に成膜したＣＡＣ−ＯＳを解析した結果について説明する。
［試料の構成と作製方法］
以下では、本発明の一態様に係る９個の試料について説明する。各試料は、それぞれ、酸化物半導体膜を成膜する際の基板温度、および酸素ガス流量比を異なる条件で作製する。なお、試料は、基板と、基板上の酸化物半導体膜と、を有する構造である。
各試料の作製方法について、説明する。
まず、基板として、ガラス基板を用いる。続いて、スパッタリング装置を用いて、ガラス基板上に酸化物半導体膜として、１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を形成する。成膜条件は、チャンバー内の圧力を０．６Ｐａとし、ターゲットには、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いる。また、スパッタリング装置内に設置された金属酸化物ターゲットに２５００ＷのＡＣ電力を供給する。
なお、酸化物を成膜する際の条件として、基板温度を、意図的に加熱しない温度（以下、室温またはＲ．Ｔ．ともいう。）、１３０℃、または１７０℃とした。また、Ａｒと酸素の混合ガスに対する酸素ガスの流量比（酸素ガス流量比ともいう）を、１０％、３０％、または１００％とすることで、９個の試料を作製する。
［Ｘ線回折による解析］
本項目では、９個の試料に対し、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定を行った結果について説明する。なお、ＸＲＤ装置として、Ｂｒｕｋｅｒ社製Ｄ８ ＡＤＶＡＮＣＥを用いた。また、条件は、Ｏｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンにて、走査範囲を１５ｄｅｇ．乃至５０ｄｅｇ．、ステップ幅を０．０２ｄｅｇ．、走査速度を３．０ｄｅｇ．／分とした。
図１１にＯｕｔ−ｏｆ−ｐｌａｎｅ法を用いてＸＲＤスペクトルを測定した結果を示す。なお、図１１において、上段には成膜時の基板温度条件が１７０℃の試料における測定結果、中段には成膜時の基板温度条件が１３０℃の試料における測定結果、下段には成膜時の基板温度条件がＲ．Ｔ．の試料における測定結果を示す。また、左側の列には酸素ガス流量比の条件が１０％の試料における測定結果、中央の列には酸素ガス流量比の条件が３０％の試料における測定結果、右側の列には酸素ガス流量比の条件が１００％の試料における測定結果、を示す。
図１１に示すＸＲＤスペクトルは、成膜時の基板温度を高くする、または、成膜時の酸素ガス流量比の割合を大きくすることで、２θ＝３１°付近のピーク強度が高くなる。なお、２θ＝３１°付近のピークは、被形成面または上面に略垂直方向に対してｃ軸に配向した結晶性ＩＧＺＯ化合物（ＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）−ＩＧＺＯともいう）であることに由来することが分かっている。
また、図１１に示すＸＲＤスペクトルは、成膜時の基板温度が低い、または、酸素ガス流量比が小さいほど、明確なピークが現れなかった。従って、成膜時の基板温度が低い、または、酸素ガス流量比が小さい試料は、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
［電子顕微鏡による解析］
本項目では、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料を、ＨＡＡＤＦ（Ｈｉｇｈ−Ａｎｇｌｅ Ａｎｎｕｌａｒ Ｄａｒｋ Ｆｉｅｌｄ）−ＳＴＥＭ（Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察、および解析した結果について説明する（以下、ＨＡＡＤＦ−ＳＴＥＭによって取得した像は、ＴＥＭ像ともいう。）。
ＨＡＡＤＦ−ＳＴＥＭによって取得した平面像（平面ＴＥＭ像ともいう。）、および断面像（断面ＴＥＭ像ともいう。）の画像解析を行った結果について説明する。なお、ＴＥＭ像は、球面収差補正機能を用いて観察した。なお、ＨＡＡＤＦ−ＳＴＥＭ像の撮影には、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆを用いて、加速電圧２００ｋＶ、ビーム径約０．１ｎｍφの電子線を照射して行った。
図１２（Ａ）は、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の平面ＴＥＭ像である。図１２（Ｂ）は、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の断面ＴＥＭ像である。
［電子線回折パターンの解析］
本項目では、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料に、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで、電子線回折パターンを取得した結果について説明する。
図１２（Ａ）に示す、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の平面ＴＥＭ像において、黒点ａ１、黒点ａ２、黒点ａ３、黒点ａ４、および黒点ａ５で示す電子線回折パターンを観察する。なお、電子線回折パターンの観察は、電子線を照射しながら０秒の位置から３５秒の位置まで一定の速度で移動させながら行う。黒点ａ１の結果を図１２（Ｃ）、黒点ａ２の結果を図１２（Ｄ）、黒点ａ３の結果を図１２（Ｅ）、黒点ａ４の結果を図１２（Ｆ）、および黒点ａ５の結果を図１２（Ｇ）に示す。
図１２（Ｃ）、図１２（Ｄ）、図１２（Ｅ）、図１２（Ｆ）、および図１２（Ｇ）より、円を描くように（リング状に）輝度の高い領域が観測できる。また、リング状の領域に複数のスポットが観測できる。
また、図１２（Ｂ）に示す、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の断面ＴＥＭ像において、黒点ｂ１、黒点ｂ２、黒点ｂ３、黒点ｂ４、および黒点ｂ５で示す電子線回折パターンを観察する。黒点ｂ１の結果を図１２（Ｈ）、黒点ｂ２の結果を図１２（Ｉ）、黒点ｂ３の結果を図１２（Ｊ）、黒点ｂ４の結果を図１２（Ｋ）、および黒点ｂ５の結果を図１２（Ｌ）に示す。
図１２（Ｈ）、図１２（Ｉ）、図１２（Ｊ）、図１２（Ｋ）、および図１２（Ｌ）より、リング状に輝度の高い領域が観測できる。また、リング状の領域に複数のスポットが観測できる。
ここで、例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる回折パターンが見られる。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させると、リング状の回折パターンが確認される。つまり、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸は配向性を有さないことがわかる。
また、微結晶を有する酸化物半導体膜（ｎａｎｏ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ。以下、ｎｃ−ＯＳという。）に対し、大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折を行うと、ハローパターンのような回折パターンが観測される。また、ｎｃ−ＯＳに対し、小さいプローブ径の電子線（例えば５０ｎｍ未満）を用いるナノビーム電子線回折を行うと、輝点（スポット）が観測される。また、ｎｃ−ＯＳに対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域に複数の輝点が観測される場合がある。
成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の電子線回折パターンは、リング状に輝度の高い領域と、該リング領域に複数の輝点を有する。従って、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料は、電子線回折パターンが、ｎｃ−ＯＳになり、平面方向、および断面方向において、配向性は有さない。
以上より、成膜時の基板温度が低い、または、酸素ガス流量比が小さい酸化物半導体膜は、アモルファス構造の酸化物半導体膜とも、単結晶構造の酸化物半導体膜とも明確に異なる性質を有すると推定できる。
［元素分析］
本項目では、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用い、ＥＤＸマッピングを取得し、評価することによって、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の元素分析を行った結果について説明する。なお、ＥＤＸ測定には、元素分析装置として日本電子株式会社製エネルギー分散型Ｘ線分析装置ＪＥＤ−２３００Ｔを用いる。なお、試料から放出されたＸ線の検出にはＳｉドリフト検出器を用いる。
ＥＤＸ測定では、試料の分析対象領域の各点に電子線照射を行い、これにより発生する試料の特性Ｘ線のエネルギーと発生回数を測定し、各点に対応するＥＤＸスペクトルを得る。本実施の形態では、各点のＥＤＸスペクトルのピークを、Ｉｎ原子のＬ殻への電子遷移、Ｇａ原子のＫ殻への電子遷移、Ｚｎ原子のＫ殻への電子遷移及びＯ原子のＫ殻への電子遷移に帰属させ、各点におけるそれぞれの原子の比率を算出する。これを試料の分析対象領域について行うことにより、各原子の比率の分布が示されたＥＤＸマッピングを得ることができる。
図１３には、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の断面におけるＥＤＸマッピングを示す。図１３（Ａ）は、Ｇａ原子のＥＤＸマッピング（全原子に対するＧａ原子の比率は１．１８乃至１８．６４［ａｔｏｍｉｃ％］の範囲とする。）である。図１３（Ｂ）は、Ｉｎ原子のＥＤＸマッピング（全原子に対するＩｎ原子の比率は９．２８乃至３３．７４［ａｔｏｍｉｃ％］の範囲とする。）である。図１３（Ｃ）は、Ｚｎ原子のＥＤＸマッピング（全原子に対するＺｎ原子の比率は６．６９乃至２４．９９［ａｔｏｍｉｃ％］の範囲とする。）である。また、図１３（Ａ）、図１３（Ｂ）、および図１３（Ｃ）は、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の断面において、同範囲の領域を示している。なお、ＥＤＸマッピングは、範囲における、測定元素が多いほど明るくなり、測定元素が少ないほど暗くになるように、明暗で元素の割合を示している。また、図１３に示すＥＤＸマッピングの倍率は７２０万倍である。
図１３（Ａ）、図１３（Ｂ）、および図１３（Ｃ）に示すＥＤＸマッピングでは、画像に相対的な明暗の分布が見られ、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料において、各原子が分布を持って存在している様子が確認できる。ここで、図１３（Ａ）、図１３（Ｂ）、および図１３（Ｃ）に示す実線で囲む範囲と破線で囲む範囲に注目する。
図１３（Ａ）では、実線で囲む範囲は、相対的に暗い領域を多く含み、破線で囲む範囲は、相対的に明るい領域を多く含む。また、図１３（Ｂ）では実線で囲む範囲は、相対的に明るい領域を多く含み、破線で囲む範囲は、相対的に暗い領域を多く含む。
つまり、実線で囲む範囲はＩｎ原子が相対的に多い領域であり、破線で囲む範囲はＩｎ原子が相対的に少ない領域である。ここで、図１３（Ｃ）では、実線で囲む範囲において、右側は相対的に明るい領域であり、左側は相対的に暗い領域である。従って、実線で囲む範囲は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１などが主成分である領域である。
また、実線で囲む範囲はＧａ原子が相対的に少ない領域であり、破線で囲む範囲はＧａ原子が相対的に多い領域である。図１３（Ｃ）では、破線で囲む範囲において、左上の領域は、相対的に明るい領域であり、右下側の領域は、相対的に暗い領域である。従って、破線で囲む範囲は、ＧａＯＸ３、またはＧａＸ４ＺｎＹ４ＯＺ４などが主成分である領域である。
また、図１３（Ａ）、図１３（Ｂ）、および図１３（Ｃ）より、Ｉｎ原子の分布は、Ｇａ原子よりも、比較的、均一に分布しており、ＩｎＯＸ１が主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２が主成分となる領域を介して、互いに繋がって形成されているように見える。このように、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、クラウド状に広がって形成されている。
このように、ＧａＯＸ３、またはＧａＸ４ＺｎＹ４ＯＺ４が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有するＩｎ−Ｇａ−Ｚｎ酸化物を、ＣＡＣ−ＩＧＺＯと呼称することができる。
また、図１３（Ａ）、図１３（Ｂ）、および図１３（Ｃ）より、ＧａＯＸ３が主成分である領域、及びＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域のサイズは、０．５ｎｍ以上１０ｎｍ以下、または０．３ｎｍ以上３ｎｍ以下で観察される。なお、好ましくは、ＥＤＸマッピングにおいて、各金属元素が主成分である領域の径は、１ｎｍ以上２ｎｍ以下とする。
以上より、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、を有する。従って、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する性質と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する性質とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態及び実施例と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、本発明の一態様の半導体膜として用いることができる酸化物半導体膜について説明する。本実施の形態では、酸化物半導体膜が有する元素の原子数比について図１４を用いて説明する。
＜３．酸化物半導体膜の原子数比＞
本実施の形態の酸化物半導体膜は、インジウム、元素Ｍ（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）、及び亜鉛を有する。
酸化物半導体膜において、例えば、領域Ａ１が、Ｉｎ、元素Ｍ、およびＺｎを有する場合に、各元素の原子数比は図１４に示す相図を用いて示すことができる。Ｉｎ、元素Ｍ、およびＺｎの原子数比を、ｘ、ｙ、およびｚを用いて、ｘ：ｙ：ｚと表す。ここで原子数比は座標（ｘ：ｙ：ｚ）として図中に表すことができる。なお、図１４には、酸素の原子数比については記載しない。
図１４において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：７：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。
また、図１４（Ａ）（Ｂ）（Ｃ）に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比またはその近傍値の酸化物半導体は、スピネル型の結晶構造となる傾向がある。
図１４で示す領域Ａ２は、領域Ａ１が有するインジウム、元素Ｍ、及び亜鉛の原子数比の好ましい範囲の一例について示している。なお、領域Ａ２は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋γ）：０：（１−γ）の原子数比（−１≦γ≦１）となるライン上も含むものとする。
図１４で示す領域Ｂ２は、領域Ｂ１が有するインジウム、元素Ｍ、及び亜鉛の原子数比の好ましい範囲の一例について示している。なお、領域Ｂ２は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を含む。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。また、領域Ｂ２は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：６、およびその近傍値を含む。
領域Ａ２は、Ｉｎの濃度が高いため、領域Ｂ２よりも、導電性が高くなり、キャリア移動度（電界効果移動度）を高める機能を有する。したがって、領域Ａ１を有する酸化物半導体膜を用いたトランジスタのオン電流及びキャリア移動度を高めることができる。
一方、領域Ｂ２は、Ｉｎの濃度が低いため、領域Ａ２よりも、導電性が低く、リーク電流を低減する機能を有する。したがって、領域Ｂ１を有する酸化物半導体膜を用いたトランジスタのオフ電流を低くすることができる。
例えば、領域Ａ１は、非単結晶であることが好ましい。なお、領域Ａ１が結晶性を有する場合、領域Ａ１が、インジウムでは、正方晶系となる傾向がある。また、領域Ａ１が、酸化インジウム（［Ｉｎ］：［Ｍ］：［Ｚｎ］＝ｘ：０：０（ｘ＞０））では、ビックスバイト型の結晶構造となる傾向がある。また、領域Ａ１が、Ｉｎ−Ｚｎ酸化物（［Ｉｎ］：［Ｍ］：［Ｚｎ］＝ｘ：０：ｚ（ｘ＞０、ｚ＞０））では、層状の結晶構造となる傾向がある。
また例えば、領域Ｂ１は、非単結晶であることが好ましい。また領域Ｂ１はＣＡＡＣ−ＯＳを有することが好ましい。ただし、領域Ｂ１はＣＡＡＣ−ＯＳのみからなる必要はなく、多結晶酸化物半導体、およびｎｃ−ＯＳ等の領域を有していてもよい。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有することで、複合酸化物半導体としての物理的性質が安定するため、熱に強く、信頼性が高い複合酸化物半導体を提供することができる。
なお、酸化物半導体をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、［Ｚｎ］において、ターゲットの原子数比よりも膜の原子数比が小さくなる場合がある。
また、本発明の一態様である複合酸化物半導体の特性は、原子数比によって一義的に定まらない。従って、図示する領域は、複合酸化物半導体が有する領域Ａ１、および領域Ｂ１が有する好ましい原子数比を示す領域であり、境界は厳密ではない。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態及び実施例と適宜組み合わせて実施することができる。
（実施の形態４）
本発明の一態様のスパッタリング装置を用いて作製することができる半導体装置及び半導体装置の作製方法について、図１５乃至図２１を参照して説明する。
なお、本発明の一態様のスパッタリング装置を用いて作製した半導体膜をトランジスタに用いることで、キャリア移動度が高く、かつ、スイッチング特性が高いトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い酸化物半導体膜を用いることが好ましい。例えば、酸化物半導体膜は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
本発明の一態様の酸化物半導体膜は、高純度真性または実質的に高純度真性である。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体膜のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体膜中の不純物濃度を低減することが有効である。また、酸化物半導体膜中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
ここで、酸化物半導体膜中における各不純物の影響について説明する。なお、酸化物半導体膜中における不純物の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することができる。
また、酸化物半導体膜にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体膜中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体膜中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損（Ｖｏ）を形成する場合がある。該酸素欠損（Ｖｏ）に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体膜中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体膜において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満とする。
なお、酸化物半導体膜中の酸素欠損（Ｖｏ）は、酸素を酸化物半導体膜に導入することで、低減することができる。つまり、酸化物半導体膜中の酸素欠損（Ｖｏ）に、酸素が補填されることで、酸素欠損（Ｖｏ）は消失する。従って、酸化物半導体膜中に、酸素を拡散させることで、トランジスタの酸素欠損（Ｖｏ）を低減し、信頼性を向上させることができる。
なお、酸素を酸化物半導体膜に導入する方法として、例えば、酸化物半導体に接して、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を設けることができる。つまり、酸化物には、化学量論的組成よりも酸素が過剰に存在する領域（以下、過剰酸素領域ともいう）が形成されていることが好ましい。特に、トランジスタに酸化物半導体膜を用いる場合、トランジスタ近傍の下地膜や、層間膜などに、過剰酸素領域を有する酸化物を設けることで、トランジスタの酸素欠損を低減し、信頼性を向上させることができる。
不純物が十分に低減された酸化物半導体膜をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
＜４−１．半導体装置の構成例１＞
図１５（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１００の上面図であり、図１５（Ｂ）は、図１５（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図１５（Ｃ）は、図１５（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。なお、図１５（Ａ）において、煩雑になることを避けるため、トランジスタ１００の構成要素の一部（ゲート絶縁膜として機能する絶縁膜等）を省略して図示している。また、一点鎖線Ｘ１−Ｘ２方向をチャネル長方向、一点鎖線Ｙ１−Ｙ２方向をチャネル幅方向と呼称する場合がある。なお、トランジスタの上面図においては、以降の図面においても図１５（Ａ）と同様に、構成要素の一部を省略して図示する場合がある。
図１５（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００は、所謂トップゲート構造のトランジスタである。
トランジスタ１００は、基板１０２上の絶縁膜１０４と、絶縁膜１０４上の酸化物半導体膜１０８と、酸化物半導体膜１０８上の絶縁膜１１０と、絶縁膜１１０上の導電膜１１２と、絶縁膜１０４、酸化物半導体膜１０８、及び導電膜１１２上の絶縁膜１１６と、を有する。酸化物半導体膜１０８として、実施の形態１に記載するスパッタリング装置により成膜することができる。
また、絶縁膜１０４上の酸化物半導体膜１０８は、導電膜１１２が重畳する領域において、チャネル形成領域を有する。例えば、酸化物半導体膜１０８は、Ｉｎと、Ｍ（ＭはＡｌ、Ｓｉ、Ｙ、Ｂ、Ｔｉ、Ｆｅ、Ｎｉ、Ｇｅ、Ｚｒ、Ｍｏ、Ｌａ、Ｃｅ、Ｎｄ、Ｈｆ、Ｔａ、Ｗ、Ｍｇ、Ｖ、Ｂｅ、またはＣｕのいずれか一つ、または複数）と、Ｚｎと、を有すると好ましい。
また、酸化物半導体膜１０８は、導電膜１１２が重畳せずに、且つ絶縁膜１１６が接する領域において領域１０８ｎを有し、領域１０８ｎはソース領域またはドレイン領域として機能する。領域１０８ｎは、先に説明した酸化物半導体膜１０８が、ｎ型化した領域である。なお、領域１０８ｎは、絶縁膜１１６と接し、絶縁膜１１６は、窒素または水素を有する。そのため、絶縁膜１１６中の窒素または水素が領域１０８ｎに添加されることで、キャリア密度が高くなりｎ型となる。また、酸化物半導体膜１０８は、領域１０８ｎの間にチャネル形成領域として機能する領域を有する。チャネル形成領域として機能する領域は、領域１０８ｎより、キャリア密度が低くなり、窒素または水素の濃度も低くなる。
また、図３１（Ａ）に示すように、酸化物半導体膜１０８は、トランジスタ１００のチャネル形成領域として機能する領域（上面視において、絶縁膜１１０と重なる領域の少なくとも一部）と、ソース領域またはドレイン領域として機能する領域１０８ｎとの間に、領域１０８ｊを有してもよい。
領域１０８ｊは、領域１０８ｎよりもキャリア密度が低く、チャネル形成領域として機能する領域よりもキャリア密度が高い領域である。すなわち、領域１０８ｊは、チャネル形成領域と、ソース領域またはドレイン領域との間の接合領域（ｊｕｎｃｔｉｏｎ ｒｅｇｉｏｎ）としての機能を有する。また、領域１０８ｊは、領域１０８ｎよりも窒素または水素の濃度が低く、チャネル形成領域として機能する領域よりも窒素または水素の濃度が高い。
領域１０８ｊを設けることで、ソース領域またはドレイン領域として機能する領域１０８ｎと、チャネル形成領域として機能する領域との間に高抵抗領域が形成されず、トランジスタのオン電流を大きくすることができる。
また、領域１０８ｊは、ゲート電極として機能する導電膜１１２と重なる、いわゆるオーバーラップ領域（Ｌｏｖ領域ともいう。）として機能する場合がある。
また、酸化物半導体膜１０８において、ソース領域またはドレイン領域として機能する領域１０８ｎ、領域１０８ｊ、およびチャネル形成領域として機能する領域の境界は、明確に検出できない場合がある。各領域内で検出される水素または窒素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化（グラデーションともいう。）していてもよい。つまり、ソース領域またはドレイン領域として機能する領域１０８ｎから領域１０８ｊへ、領域１０８ｊからチャネル形成領域として機能する領域へと、チャネル形成領域として機能する領域に近い領域であるほど、水素または窒素の濃度が減少していればよい。
また、酸化物半導体膜１０８は、Ｉｎの原子数比がＭの原子数比より多い領域を有すると好ましい。一例としては、酸化物半導体膜１０８のＩｎ、Ｍ、及びＺｎの原子数の比を、Ｉｎ：Ｍ：Ｚｎ＝４：２：３またはその近傍とすると好ましい。
なお、酸化物半導体膜１０８は、上記の組成に限定されない。例えば、酸化物半導体膜１０８のＩｎ、Ｍ、及びＺｎの原子数の比を、Ｉｎ：Ｍ：Ｚｎ＝５：１：６またはその近傍としてもよい。ここで近傍とは、Ｉｎが５の場合、Ｍが０．５以上１．５以下であり、且つＺｎが５以上７以下を含む。
酸化物半導体膜１０８が、Ｉｎの原子数比がＭの原子数比より多い領域を有することで、トランジスタ１００の電界効果移動度を高くすることができる。具体的には、トランジスタ１００の電界効果移動度が５０ｃｍ２／Ｖｓを超える、さらに好ましくはトランジスタ１００の電界効果移動度が１００ｃｍ２／Ｖｓを超えることが可能となる。
例えば、上記の電界効果移動度が高いトランジスタを、ゲート信号を生成するゲートドライバに用いることで、額縁幅の狭い（狭額縁ともいう）表示装置を提供することができる。また、上記の電界効果移動度が高いトランジスタを、表示装置が有する信号線からの信号の供給を行うソースドライバ（とくに、ソースドライバが有するシフトレジスタの出力端子に接続されるデマルチプレクサ）に用いることで、表示装置に接続される配線数が少ない表示装置を提供することができる。
一方で、酸化物半導体膜１０８が、Ｉｎの原子数比がＭの原子数比より多い領域を有していても、酸化物半導体膜１０８の結晶性が高い場合、電界効果移動度が低くなる場合がある。
また、酸化物半導体膜１０８に形成される酸素欠損は、トランジスタ特性に影響を与えるため問題となる。例えば、酸化物半導体膜１０８中に酸素欠損が形成されると、該酸素欠損に水素が結合し、キャリア供給源となる。酸化物半導体膜１０８中にキャリア供給源が生成されると、酸化物半導体膜１０８を有するトランジスタ１００の電気特性の変動、代表的にはしきい値電圧のシフトが生じる。したがって、酸化物半導体膜１０８においては、酸素欠損が少ないほど好ましい。
そこで、本発明の一態様においては、酸化物半導体膜１０８近傍の絶縁膜、具体的には、酸化物半導体膜１０８の上方に形成される絶縁膜１１０及び酸化物半導体膜１０８の下方に形成される絶縁膜１０４のいずれか一方または双方が、過剰酸素を含有する構成である。絶縁膜１０４及び絶縁膜１１０のいずれか一方または双方から酸化物半導体膜１０８へ酸素または過剰酸素を移動させることで、酸化物半導体膜中の酸素欠損を低減することが可能となる。
酸化物半導体膜１０８に混入する水素または水分などの不純物は、トランジスタ特性に影響を与えるため問題となる。したがって、酸化物半導体膜１０８においては、水素または水分などの不純物が少ないほど好ましい。
なお、酸化物半導体膜１０８としては、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を用いることで、優れた電気特性を有するトランジスタを作製することができ好ましい。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性とよぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、該酸化物半導体膜にチャネル領域が形成されるトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、オフ電流が著しく小さく、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。
また、図１５（Ａ）（Ｂ）（Ｃ）に示すように、トランジスタ１００は、絶縁膜１１６上の絶縁膜１１８と、絶縁膜１１６、１１８に設けられた開口部１４１ａを介して、領域１０８ｎに電気的に接続される導電膜１２０ａと、絶縁膜１１６、１１８に設けられた開口部１４１ｂを介して、領域１０８ｎに電気的に接続される導電膜１２０ｂと、を有していてもよい。
なお、本明細書等において、絶縁膜１０４を第１の絶縁膜と、絶縁膜１１０を第２の絶縁膜と、絶縁膜１１６を第３の絶縁膜と、絶縁膜１１８を第４の絶縁膜と、それぞれ呼称する場合がある。また、導電膜１１２は、ゲート電極としての機能を有し、導電膜１２０ａは、ソース電極としての機能を有し、導電膜１２０ｂは、ドレイン電極としての機能を有する。
また、絶縁膜１１０は、ゲート絶縁膜としての機能を有する。また、絶縁膜１１０は、過剰酸素領域を有する。絶縁膜１１０が過剰酸素領域を有することで、酸化物半導体膜１０８中に過剰酸素を供給することができる。よって、酸化物半導体膜１０８中に形成されうる酸素欠損を過剰酸素により補填することができるため、信頼性の高い半導体装置を提供することができる。
なお、酸化物半導体膜１０８中に過剰酸素を供給させるためには、酸化物半導体膜１０８の下方に形成される絶縁膜１０４に過剰酸素を供給してもよい。この場合、絶縁膜１０４中に含まれる過剰酸素は、領域１０８ｎにも供給されうる。領域１０８ｎ中に過剰酸素が供給されると、領域１０８ｎ中の抵抗が高くなり、好ましくない。一方で、酸化物半導体膜１０８の上方に形成される絶縁膜１１０に過剰酸素を有する構成とすることで、導電膜１１２と重畳する領域にのみ選択的に過剰酸素を供給させることが可能となる。
＜４−２．半導体装置の構成要素＞
次に、本実施の形態の半導体装置に含まれる構成要素について、詳細に説明する。
［基板］
基板１０２の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板１０２として用いてもよい。また、シリコンや炭化シリコンを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１０２として用いてもよい。なお、基板１０２として、ガラス基板を用いる場合、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等の大面積基板を用いることで、大型の表示装置を作製することができる。
また、基板１０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタ１００を形成してもよい。または、基板１０２とトランジスタ１００の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より分離し、他の基板に転載するのに用いることができる。その際、トランジスタ１００は耐熱性の劣る基板や可撓性の基板にも転載できる。
［第１の絶縁膜］
絶縁膜１０４としては、スパッタリング法、ＣＶＤ法、蒸着法、パルスレーザー堆積（ＰＬＤ）法、印刷法、塗布法等を適宜用いて形成することができる。また、絶縁膜１０４としては、例えば、酸化物絶縁膜または窒化物絶縁膜を単層または積層して形成することができる。なお、酸化物半導体膜１０８との界面特性を向上させるため、絶縁膜１０４において少なくとも酸化物半導体膜１０８と接する領域は酸化物絶縁膜で形成することが好ましい。また、絶縁膜１０４として加熱により酸素を放出する酸化物絶縁膜を用いることで、加熱処理により絶縁膜１０４に含まれる酸素を、酸化物半導体膜１０８に移動させることが可能である。
絶縁膜１０４の厚さは、５０ｎｍ以上、または１００ｎｍ以上３０００ｎｍ以下、または２００ｎｍ以上１０００ｎｍ以下とすることができる。絶縁膜１０４を厚くすることで、絶縁膜１０４の酸素放出量を増加させることができると共に、絶縁膜１０４と酸化物半導体膜１０８との界面における界面準位、並びに酸化物半導体膜１０８に含まれる酸素欠損を低減することが可能である。
絶縁膜１０４として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ酸化物などを用いればよく、単層または積層で設けることができる。本実施の形態では、絶縁膜１０４として、窒化シリコン膜と、酸化窒化シリコン膜との積層構造を用いる。このように、絶縁膜１０４を積層構造として、下層側に窒化シリコン膜を用い、上層側に酸化窒化シリコン膜を用いることで、酸化物半導体膜１０８中に効率よく酸素を導入することができる。
［導電膜］
ゲート電極として機能する導電膜１１２、ソース電極として機能する導電膜１２０ａ、ドレイン電極として機能する導電膜１２０ｂとしては、クロム（Ｃｒ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）から選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いてそれぞれ形成することができる。
また、導電膜１１２、１２０ａ、１２０ｂには、インジウムと錫とを有する酸化物（Ｉｎ−Ｓｎ酸化物）、インジウムとタングステンとを有する酸化物（Ｉｎ−Ｗ酸化物）、インジウムとタングステンと亜鉛とを有する酸化物（Ｉｎ−Ｗ−Ｚｎ酸化物）、インジウムとチタンとを有する酸化物（Ｉｎ−Ｔｉ酸化物）、インジウムとチタンと錫とを有する酸化物（Ｉｎ−Ｔｉ−Ｓｎ酸化物）、インジウムと亜鉛とを有する酸化物（Ｉｎ−Ｚｎ酸化物）、インジウムと錫とシリコンとを有する酸化物（Ｉｎ−Ｓｎ−Ｓｉ酸化物）、インジウムとガリウムと亜鉛とを有する酸化物（Ｉｎ−Ｇａ−Ｚｎ酸化物）等の酸化物導電体または酸化物半導体を適用することもできる。
ここで、酸化物導電体について説明を行う。本明細書等において、酸化物導電体をＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）と呼称してもよい。酸化物導電体としては、例えば、酸化物半導体に酸素欠損を形成し、該酸素欠損に水素を添加すると、伝導帯近傍にドナー準位が形成される。この結果、酸化物半導体は、導電性が高くなり導電体化する。導電体化された酸化物半導体を、酸化物導電体ということができる。一般に、酸化物半導体は、エネルギーギャップが大きいため、可視光に対して透光性を有する。一方、酸化物導電体は、伝導帯近傍にドナー準位を有する酸化物半導体である。したがって、酸化物導電体は、ドナー準位による吸収の影響は小さく、可視光に対して酸化物半導体と同程度の透光性を有する。
特に、導電膜１１２に上述の酸化物導電体を用いると、絶縁膜１１０中に過剰酸素を添加することができるので好適である。
また、導電膜１１２、１２０ａ、１２０ｂには、Ｃｕ−Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を適用してもよい。Ｃｕ−Ｘ合金膜を用いることで、ウエットエッチングプロセスで加工できるため、製造コストを抑制することが可能となる。
また、導電膜１１２、１２０ａ、１２０ｂには、上述の金属元素の中でも、特にチタン、タングステン、タンタル、及びモリブデンの中から選ばれるいずれか一つまたは複数を有すると好適である。特に、導電膜１１２、１２０ａ、１２０ｂとしては、窒化タンタル膜を用いると好適である。当該窒化タンタル膜は、導電性を有し、且つ、銅または水素に対して、高いバリア性を有する。また、窒化タンタル膜は、さらに自身からの水素の放出が少ないため、酸化物半導体膜１０８と接する導電膜、または酸化物半導体膜１０８の近傍の導電膜として、好適に用いることができる。
また、導電膜１１２、１２０ａ、１２０ｂを、無電解めっき法により形成することができる。当該無電解めっき法により形成できる材料としては、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ａｕ、Ｓｎ、Ｃｏ、Ａｇ、及びＰｄの中から選ばれるいずれか一つまたは複数を用いることが可能である。特に、ＣｕまたはＡｇを用いると、導電膜の抵抗を低くすることができるため、好適である。
［第２の絶縁膜］
トランジスタ１００のゲート絶縁膜として機能する絶縁膜１１０としては、プラズマ化学気相堆積（ＰＥＣＶＤ：（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ））法、スパッタリング法等により、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁層を用いることができる。なお、絶縁膜１１０を、２層の積層構造または３層以上の積層構造としてもよい。
また、トランジスタ１００のチャネル領域として機能する酸化物半導体膜１０８と接する絶縁膜１１０は、酸化物絶縁膜であることが好ましく、化学量論的組成よりも過剰に酸素を含有する領域（過剰酸素領域）を有することがより好ましい。別言すると、絶縁膜１１０は、酸素を放出することが可能な絶縁膜である。なお、絶縁膜１１０に過剰酸素領域を設けるには、例えば、酸素雰囲気下にて絶縁膜１１０を形成する、もしくは成膜後の絶縁膜１１０を酸素雰囲気下で熱処理すればよい。
また、絶縁膜１１０として、酸化ハフニウムを用いる場合、以下の効果を奏する。酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁膜１１０の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。すなわち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
また、絶縁膜１１０は、欠陥が少ないことが好ましく、代表的には、電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）で観察されるシグナルが少ない方が好ましい。例えば、上述のシグナルとしては、ｇ値が２．００１に観察されるＥ’センターに起因するシグナルが挙げられる。なお、Ｅ’センターは、シリコンのダングリングボンドに起因する。絶縁膜１１０としては、Ｅ’センター起因のスピン密度が、３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン膜、または酸化窒化シリコン膜を用いればよい。
［酸化物半導体膜］
酸化物半導体膜１０８としては、先の実施の形態に示す酸化物半導体を用いることができる。
［第３の絶縁膜］
絶縁膜１１６は、窒素または水素を有する。絶縁膜１１６としては、例えば、窒化物絶縁膜が挙げられる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン等を用いて形成することができる。絶縁膜１１６に含まれる水素濃度は、１×１０２２ａｔｏｍｓ／ｃｍ３以上であると好ましい。また、絶縁膜１１６は、酸化物半導体膜１０８の領域１０８ｎと接する。したがって、絶縁膜１１６と接する領域１０８ｎ中の不純物（窒素または水素）濃度が高くなり、領域１０８ｎのキャリア密度を高めることができる。
［第４の絶縁膜］
絶縁膜１１８としては、酸化物絶縁膜を用いることができる。また、絶縁膜１１８としては、酸化物絶縁膜と、窒化物絶縁膜との積層膜を用いることができる。絶縁膜１１８として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ酸化物などを用いればよい。
また、絶縁膜１１８としては、外部からの水素、水等のバリア膜として機能する膜であることが好ましい。
絶縁膜１１８の厚さは、３０ｎｍ以上５００ｎｍ以下、または１００ｎｍ以上４００ｎｍ以下とすることができる。
＜４−３．半導体装置の構成例２＞
次に、図１５（Ａ）（Ｂ）（Ｃ）に示すトランジスタと異なる構成について、図１６（Ａ）（Ｂ）（Ｃ）を用いて説明する。
図１６（Ａ）は、トランジスタ１５０の上面図であり、図１６（Ｂ）は図１６（Ａ）の一点鎖線Ｘ１−Ｘ２間の断面図であり、図１６（Ｃ）は図１６（Ａ）の一点鎖線Ｙ１−Ｙ２間の断面図である。
図１６（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１５０は、基板１０２上の導電膜１０６と、導電膜１０６上の絶縁膜１０４と、絶縁膜１０４上の酸化物半導体膜１０８と、酸化物半導体膜１０８上の絶縁膜１１０と、絶縁膜１１０上の導電膜１１２と、絶縁膜１０４、酸化物半導体膜１０８、及び導電膜１１２上の絶縁膜１１６と、を有する。
なお、酸化物半導体膜１０８は、図１５（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００と同様の構成である。図１６（Ａ）（Ｂ）（Ｃ）に示す、トランジスタ１５０は、先に示すトランジスタ１００の構成に加え、導電膜１０６と、開口部１４３と、を有する。
開口部１４３は、絶縁膜１０４、１１０に設けられる。また、導電膜１０６は、開口部１４３を介して、導電膜１１２と、電気的に接続される。よって、導電膜１０６と導電膜１１２には、同じ電位が与えられる。なお、開口部１４３を設けずに、導電膜１０６と、導電膜１１２と、に異なる電位を与えてもよい。または、開口部１４３を設けずに、導電膜１０６を遮光膜として用いてもよい。例えば、導電膜１０６を遮光性の材料により形成することで、酸化物半導体膜１０８のチャネル形成領域に照射される下方からの光を抑制することができる。
また、トランジスタ１５０の構成とする場合、導電膜１０６は、第１のゲート電極（ボトムゲート電極ともいう）としての機能を有し、導電膜１１２は、第２のゲート電極（トップゲート電極ともいう）としての機能を有する。また、絶縁膜１０４は、第１のゲート絶縁膜としての機能を有し、絶縁膜１１０は、第２のゲート絶縁膜としての機能を有する。
導電膜１０６としては、先に記載の導電膜１１２、１２０ａ、１２０ｂと同様の材料を用いることができる。特に導電膜１０６として、銅を含む材料により形成することで抵抗を低くすることができるため好適である。例えば、導電膜１０６を窒化チタン膜、窒化タンタル膜、またはタングステン膜上に銅膜を設ける積層構造とし、導電膜１２０ａ、１２０ｂを窒化チタン膜、窒化タンタル膜、またはタングステン膜上に銅膜を設ける積層構造とすると好適である。この場合、トランジスタ１５０を表示装置の画素トランジスタ及び駆動トランジスタのいずれか一方または双方に用いることで、導電膜１０６と導電膜１２０ａとの間に生じる寄生容量、及び導電膜１０６と導電膜１２０ｂとの間に生じる寄生容量を低くすることができる。したがって、導電膜１０６、導電膜１２０ａ、及び導電膜１２０ｂを、トランジスタ１５０の第１のゲート電極、ソース電極、及びドレイン電極として用いるのみならず、表示装置の電源供給用の配線、信号供給用の配線、または接続用の配線等に用いる事も可能となる。
このように、図１６（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１５０は、先に説明したトランジスタ１００と異なり、酸化物半導体膜１０８の上下にゲート電極として機能する導電膜を有する構造である。トランジスタ１５０に示すように、本発明の一態様の半導体装置には、複数のゲート電極を設けてもよい。
また、図１６（Ｂ）（Ｃ）に示すように、酸化物半導体膜１０８は、第１のゲート電極として機能する導電膜１０６と、第２のゲート電極として機能する導電膜１１２のそれぞれと対向するように位置し、２つのゲート電極として機能する導電膜に挟まれている。
また、導電膜１１２のチャネル幅方向の長さは、酸化物半導体膜１０８のチャネル幅方向の長さよりも長く、酸化物半導体膜１０８のチャネル幅方向全体は、絶縁膜１１０を間に挟んで導電膜１１２に覆われている。また、導電膜１１２と導電膜１０６とは、絶縁膜１０４、及び絶縁膜１１０に設けられる開口部１４３において接続されるため、酸化物半導体膜１０８のチャネル幅方向の側面の一方は、絶縁膜１１０を間に挟んで導電膜１１２と対向している。
別言すると、導電膜１０６及び導電膜１１２は、絶縁膜１０４、１１０に設けられる開口部１４３において接続され、且つ酸化物半導体膜１０８の側端部よりも外側に位置する領域を有する。
このような構成を有することで、トランジスタ１５０に含まれる酸化物半導体膜１０８を、第１のゲート電極として機能する導電膜１０６及び第２のゲート電極として機能する導電膜１１２の電界によって電気的に取り囲むことができる。トランジスタ１５０のように、第１のゲート電極及び第２のゲート電極の電界によって、チャネル領域が形成される酸化物半導体膜１０８を電気的に取り囲むトランジスタのデバイス構造をＳｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造と呼ぶことができる。
トランジスタ１５０は、Ｓ−ｃｈａｎｎｅｌ構造を有するため、導電膜１０６または導電膜１１２によってチャネルを誘起させるための電界を効果的に酸化物半導体膜１０８に印加することができるため、トランジスタ１５０の電流駆動能力が向上し、高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能であるため、トランジスタ１５０を微細化することが可能となる。また、トランジスタ１５０は、酸化物半導体膜１０８が、導電膜１０６、及び導電膜１１２によって取り囲まれた構造を有するため、トランジスタ１５０の機械的強度を高めることができる。
なお、トランジスタ１５０のチャネル幅方向において、酸化物半導体膜１０８の開口部１４３が形成されていない側に、開口部１４３と異なる開口部を形成してもよい。
また、トランジスタ１５０に示すように、トランジスタが、半導体膜を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には信号Ａが、他方のゲート電極には固定電位Ｖｂが与えられてもよい。また、一方のゲート電極には信号Ａが、他方のゲート電極には信号Ｂが与えられてもよい。また、一方のゲート電極には固定電位Ｖａが、他方のゲート電極には固定電位Ｖｂが与えられてもよい。
なお、トランジスタ１５０のその他の構成は、先に示すトランジスタ１００と同様であり、同様の効果を奏する。
また、トランジスタ１５０上にさらに、絶縁膜を形成してもよい。図１６（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１５０は、導電膜１２０ａ、１２０ｂ、及び絶縁膜１１８上に絶縁膜１２２を有する。
絶縁膜１２２は、トランジスタ等に起因する凹凸等を平坦化させる機能を有する。絶縁膜１２２としては、絶縁性であればよく、無機材料または有機材料を用いて形成される。該無機材料としては、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜等が挙げられる。該有機材料としては、例えば、アクリル樹脂、またはポリイミド樹脂等の感光性の樹脂材料が挙げられる。
＜４−４．半導体装置の作製方法＞
次に、図１６（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１５０の作製方法の一例について、図１７乃至図１９を用いて説明する。なお、図１７乃至図１９は、トランジスタ１５０の作製方法を説明するチャネル長方向、及びチャネル幅方向の断面図である。
まず、基板１０２上に導電膜１０６を形成する。次に、基板１０２、及び導電膜１０６上に絶縁膜１０４を形成し、絶縁膜１０４上に酸化物半導体膜を形成する。その後、酸化物半導体膜を島状に加工することで、酸化物半導体膜１０８ａを形成する（図１７（Ａ）参照）。
導電膜１０６としては、先に記載の材料を選択することで形成できる。本実施の形態においては、導電膜１０６として、スパッタリング装置を用い、厚さ５０ｎｍのタングステン膜と、厚さ４００ｎｍの銅膜との積層膜を形成する。
なお、導電膜１０６となる導電膜の加工方法としては、ウエットエッチング法及びドライエッチング法のいずれか一方または双方を用いればよい。本実施の形態では、ウエットエッチング法にて銅膜をエッチングしたのち、ドライエッチング法にてタングステン膜をエッチングすることで導電膜を加工し、導電膜１０６を形成する。
絶縁膜１０４としては、スパッタリング法、ＣＶＤ法、蒸着法、パルスレーザー堆積（ＰＬＤ）法、印刷法、塗布法等を適宜用いて形成することができる。本実施の形態においては、絶縁膜１０４として、ＰＥＣＶＤ装置を用い、厚さ４００ｎｍの窒化シリコン膜と、厚さ５０ｎｍの酸化窒化シリコン膜とを形成する。
また、絶縁膜１０４を形成した後、絶縁膜１０４に酸素を添加してもよい。絶縁膜１０４に添加する酸素としては、酸素ラジカル、酸素原子、酸素原子イオン、酸素分子イオン等がある。また、添加方法としては、イオンドーピング法、イオン注入法、プラズマ処理法等がある。また、絶縁膜上に酸素の脱離を抑制する膜を形成した後、該膜を介して絶縁膜１０４に酸素を添加してもよい。
上述の酸素の脱離を抑制する膜として、インジウム、亜鉛、ガリウム、錫、アルミニウム、クロム、タンタル、チタン、モリブデン、ニッケル、鉄、コバルト、またはタングステンの１以上を有する導電膜あるいは半導体膜を用いて形成することができる。
また、プラズマ処理で酸素の添加を行う場合、マイクロ波で酸素を励起し、高密度な酸素プラズマを発生させることで、絶縁膜１０４への酸素添加量を増加させることができる。
また、酸化物半導体膜１０８ａの成膜については先の実施の形態の記載を参酌することができる。本発明の一態様のスパッタリング装置を用いて、酸化物半導体膜１０８ａを成膜することで、膜中の不純物（特に、水素、及び水）を抑制することができる。
また、酸化物半導体膜１０８ａの厚さとしては、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上６０ｎｍ以下とすればよい。
なお、基板１０２として、大型のガラス基板（例えば、第６世代乃至第１０世代）を用いる場合、酸化物半導体膜１０８ａを成膜する際の基板温度を２００℃以上３００℃以下とした場合、基板１０２が変形する（歪むまたは反る）場合がある。よって、大型のガラス基板を用いる場合においては、酸化物半導体膜１０８ａの成膜する際の基板温度を室温以上２００℃未満とすることで、ガラス基板の変形を抑制することができる。
なお、成膜した酸化物半導体膜を、酸化物半導体膜１０８ａに加工するには、ウエットエッチング法及びドライエッチング法のいずれか一方または双方を用いればよい。
また、酸化物半導体膜１０８ａを形成した後、加熱処理を行い、酸化物半導体膜１０８ａの脱水素化または脱水化をしてもよい。加熱処理の温度は、代表的には、１５０℃以上基板の歪み点未満、または２５０℃以上４５０℃以下、または３００℃以上４５０℃以下である。
加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素を含む不活性雰囲気で行うことができる。または、不活性雰囲気で加熱した後、酸素雰囲気で加熱してもよい。なお、上記不活性雰囲気及び酸素雰囲気に水素、水などが含まれないことが好ましい。処理時間は３分以上２４時間以下とすればよい。
該加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱処理時間を短縮することができる。
酸化物半導体膜を加熱しながら成膜する、または酸化物半導体膜を形成した後、加熱処理を行うことで、酸化物半導体膜において、ＳＩＭＳにより得られる水素濃度を５×１０１９ａｔｏｍｓ／ｃｍ３以下、または１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、または１×１０１８ａｔｏｍｓ／ｃｍ３以下、または５×１０１７ａｔｏｍｓ／ｃｍ３以下、または１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることができる。
次に、絶縁膜１０４及び酸化物半導体膜１０８ａ上に絶縁膜１１０＿０を形成する。（図１７（Ｂ）参照）。
絶縁膜１１０＿０としては、酸化シリコン膜または酸化窒化シリコン膜を、プラズマ化学気相堆積装置（ＰＥＣＶＤ装置、または単にプラズマＣＶＤ装置という）を用いて形成することができる。この場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
また、絶縁膜１１０＿０として、堆積性気体の流量に対する酸化性気体の流量を２０倍より大きく１００倍未満、または４０倍以上８０倍以下とし、処理室内の圧力を１００Ｐａ未満、または５０Ｐａ以下とするＰＥＣＶＤ装置を用いることで、欠陥量の少ない酸化窒化シリコン膜を形成することができる。
また、絶縁膜１１０＿０として、ＰＥＣＶＤ装置の真空排気された処理室内に載置された基板を２８０℃以上４００℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を２０Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２５０Ｐａ以下とし、処理室内に設けられる電極に高周波電力を供給する条件により、絶縁膜１１０＿０として、緻密である酸化シリコン膜または酸化窒化シリコン膜を形成することができる。
また、絶縁膜１１０＿０を、マイクロ波を用いたＰＥＣＶＤ法を用いて形成してもよい。マイクロ波とは３００ＭＨｚから３００ＧＨｚの周波数域を指す。マイクロ波は、電子温度が低く、電子エネルギーが小さい。また、供給された電力において、電子の加速に用いられる割合が少なく、より多くの分子の解離及び電離に用いられることが可能であり、密度の高いプラズマ（高密度プラズマ）を励起することができる。このため、被成膜面及び堆積物へのプラズマダメージが少なく、欠陥の少ない絶縁膜１１０＿０を形成することができる。
また、絶縁膜１１０＿０を、有機シランガスを用いたＣＶＤ法を用いて形成することができる。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）などのシリコン含有化合物を用いることができる。有機シランガスを用いたＣＶＤ法を用いることで、被覆性の高い絶縁膜１１０＿０を形成することができる。
本実施の形態では絶縁膜１１０＿０として、ＰＥＣＶＤ装置を用い、厚さ１００ｎｍの酸化窒化シリコン膜を形成する。
次に、絶縁膜１１０＿０上の所望の位置に、リソグラフィによりマスクを形成した後、絶縁膜１１０＿０、及び絶縁膜１０４の一部をエッチングすることで、導電膜１０６に達する開口部１４３を形成する（図１７（Ｃ）参照）。
開口部１４３の形成方法としては、ウエットエッチング法及びドライエッチング法のいずれか一方または双方を用いればよい。本実施の形態においては、ドライエッチング法を用い、開口部１４３を形成する。
次に、開口部１４３を覆うように、導電膜１０６及び絶縁膜１１０＿０上に導電膜１１２＿０を形成する。また、導電膜１１２＿０として、例えば金属酸化膜を用いる場合、導電膜１１２＿０の形成時に絶縁膜１１０＿０中に酸素が添加される場合がある（図１７（Ｄ）参照）。
なお、図１７（Ｄ）において、絶縁膜１１０＿０中に添加される酸素を矢印で模式的に表している。また、開口部１４３を覆うように、導電膜１１２＿０を形成することで、導電膜１０６と、導電膜１１２＿０とが電気的に接続される。
導電膜１１２＿０として、金属酸化膜を用いる場合、導電膜１１２＿０の形成方法としては、スパッタリング法を用い、形成時に酸素ガスを含む雰囲気で形成することが好ましい。形成時に酸素ガスを含む雰囲気で導電膜１１２＿０を形成することで、絶縁膜１１０＿０中に酸素を好適に添加することができる。なお、導電膜１１２＿０の形成方法としては、スパッタリング法に限定されず、その他の方法、例えばＡＬＤ法を用いてもよい。
本実施の形態においては、導電膜１１２＿０として、スパッタリング法を用いて、膜厚が１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物であるＩＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１（原子数比）を成膜する。また、導電膜１１２＿０の形成前、または導電膜１１２＿０の形成後に、絶縁膜１１０＿０中に酸素添加処理を行ってもよい。当該酸素添加処理の方法としては、絶縁膜１０４の形成後に行うことのできる酸素の添加処理と同様とすればよい。
次に、導電膜１１２＿０上の所望の位置に、リソグラフィ工程によりマスク１４０を形成する（図１８（Ａ）参照）。
次に、マスク１４０上から、エッチングを行い、導電膜１１２＿０、及び絶縁膜１１０＿０を加工する。また、導電膜１１２＿０及び絶縁膜１１０＿０の加工後に、マスク１４０を除去する。導電膜１１２＿０、及び絶縁膜１１０＿０を加工することで、島状の導電膜１１２、及び島状の絶縁膜１１０が形成される（図１８（Ｂ）参照）。
本実施の形態においては、ドライエッチング法を用い、導電膜１１２＿０、及び絶縁膜１１０＿０を加工する。
なお、導電膜１１２、及び絶縁膜１１０の加工の際に、導電膜１１２が重畳しない領域の酸化物半導体膜１０８ａの膜厚が薄くなる場合がある。または、導電膜１１２、及び絶縁膜１１０の加工の際に、酸化物半導体膜１０８ａが重畳しない領域の絶縁膜１０４の膜厚が薄くなる場合がある。また、導電膜１１２＿０、及び絶縁膜１１０＿０の加工の際に、エッチャントまたはエッチングガス（例えば、塩素など）が酸化物半導体膜１０８ａ中に添加される、あるいは導電膜１１２＿０、または絶縁膜１１０＿０の構成元素が酸化物半導体膜１０８中に添加される場合がある。
次に、絶縁膜１０４、酸化物半導体膜１０８、及び導電膜１１２上に絶縁膜１１６を形成する。なお、絶縁膜１１６を形成することで、絶縁膜１１６と接する酸化物半導体膜１０８ａの一部は、領域１０８ｎとなる。ここで、導電膜１１２と重畳する酸化物半導体膜１０８ａは、酸化物半導体膜１０８とする。（図１８（Ｃ）参照）。
絶縁膜１１６としては、先に記載の材料を選択することで形成できる。本実施の形態においては、絶縁膜１１６として、ＰＥＣＶＤ装置を用い、厚さ１００ｎｍの窒化酸化シリコン膜を形成する。また、当該窒化酸化シリコン膜の形成時において、プラズマ処理と、成膜処理との２つのステップを２２０℃の温度で行う。当該プラズマ処理としては、成膜前に流量１００ｓｃｃｍのアルゴンガスと、流量１０００ｓｃｃｍの窒素ガスとを、チャンバー内に導入し、チャンバー内の圧力を４０Ｐａとし、ＲＦ電源（２７．１２ＭＨｚ）に１０００Ｗの電力を供給する。また、成膜処理としては、流量５０ｓｃｃｍのシランガスと、流量５０００ｓｃｃｍの窒素ガスと、流量１００ｓｃｃｍのアンモニアガスとを、チャンバー内に導入し、チャンバー内の圧力を１００Ｐａとし、ＲＦ電源（２７．１２ＭＨｚ）に１０００Ｗの電力を供給する。
絶縁膜１１６として、窒化酸化シリコン膜を用いることで、絶縁膜１１６に接する領域１０８ｎに窒化酸化シリコン膜中の窒素または水素を供給することができる。また、絶縁膜１１６の形成時の温度を上述の温度とすることで、絶縁膜１１０に含まれる過剰酸素が外部に放出されるのを抑制することができる。
次に、絶縁膜１１６上に絶縁膜１１８を形成する（図１９（Ａ）参照）。
絶縁膜１１８としては、先に記載の材料を選択することで形成できる。本実施の形態においては、絶縁膜１１８として、ＰＥＣＶＤ装置を用い、厚さ３００ｎｍの酸化窒化シリコン膜を形成する。
次に、絶縁膜１１８の所望の位置に、リソグラフィによりマスクを形成した後、絶縁膜１１８及び絶縁膜１１６の一部をエッチングすることで、領域１０８ｎに達する開口部１４１ａ、１４１ｂを形成する（図１９（Ｂ）参照）。
絶縁膜１１８及び絶縁膜１１６をエッチングする方法としては、ウエットエッチング法及びドライエッチング法のいずれか一方または双方を用いればよい。本実施の形態においては、ドライエッチング法を用い、絶縁膜１１８、及び絶縁膜１１６を加工する。
次に、開口部１４１ａ、１４１ｂを覆うように、領域１０８ｎ及び絶縁膜１１８上に導電膜を形成し、当該導電膜を所望の形状に加工することで導電膜１２０ａ、１２０ｂを形成する（図１９（Ｃ）参照）。
導電膜１２０ａ、１２０ｂとしては、先に記載の材料を選択することで形成できる。本実施の形態においては、導電膜１２０ａ、１２０ｂとして、スパッタリング装置を用い、厚さ５０ｎｍのタングステン膜と、厚さ４００ｎｍの銅膜との積層膜を形成する。
なお、導電膜１２０ａ、１２０ｂとなる導電膜の加工方法としては、ウエットエッチング法及びドライエッチング法のいずれか一方または双方を用いればよい。本実施の形態では、ウエットエッチング法にて銅膜をエッチングしたのち、ドライエッチング法にてタングステン膜をエッチングすることで導電膜を加工し、導電膜１２０ａ、１２０ｂを形成する。
続いて、導電膜１２０ａ、１２０ｂ、及び絶縁膜１１８を覆って絶縁膜１２２を形成する。
以上の工程により、図１６（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１５０を作製することができる。
＜４−５．半導体装置の構成例３＞
次に、先に説明のトランジスタと異なる構成について、図２０乃至図２１を用いて説明を行う。
図２０（Ａ）は、トランジスタ３００Ａの上面図であり、図２０（Ｂ）は、図２０（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図２０（Ｃ）は、図２０（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。なお、図２０（Ａ）において、煩雑になることを避けるため、トランジスタ３００Ａの構成要素の一部（ゲート絶縁膜として機能する絶縁膜等）を省略して図示している。また、一点鎖線Ｘ１−Ｘ２方向をチャネル長方向、一点鎖線Ｙ１−Ｙ２方向をチャネル幅方向と呼称する場合がある。なお、トランジスタの上面図においては、以降の図面においても図２０（Ａ）と同様に、構成要素の一部を省略して図示する場合がある。
図２０に示すトランジスタ３００Ａは、基板３０２上の導電膜３０４と、基板３０２及び導電膜３０４上の絶縁膜３０６と、絶縁膜３０６上の絶縁膜３０７と、絶縁膜３０７上の酸化物半導体膜３０８と、酸化物半導体膜３０８上の導電膜３１２ａと、酸化物半導体膜３０８上の導電膜３１２ｂと、を有する。また、トランジスタ３００Ａ上、より詳しくは、導電膜３１２ａ、３１２ｂ及び酸化物半導体膜３０８上には絶縁膜３１４、３１６、及び絶縁膜３１８が設けられる。
なお、トランジスタ３００Ａにおいて、絶縁膜３０６、３０７は、トランジスタ３００Ａのゲート絶縁膜としての機能を有し、絶縁膜３１４、３１６、３１８は、トランジスタ３００Ａの保護絶縁膜としての機能を有する。また、トランジスタ３００Ａにおいて、導電膜３０４は、ゲート電極としての機能を有し、導電膜３１２ａは、ソース電極としての機能を有し、導電膜３１２ｂは、ドレイン電極としての機能を有する。
また、図３１（Ｂ）に示すように、酸化物半導体膜３０８は、導電膜３１２ａ又は導電膜３１２ｂと接する領域において、領域３０８ｎを有してもよい。領域３０８ｎは、先に説明した酸化物半導体膜１０８と同様に、酸化物半導体膜３０８が、ｎ型化した領域である。領域３０８ｎは、主に、酸化物半導体膜３０８が接した導電膜３１２ａ又は導電膜３１２ｂに酸素を引き抜かれる、または導電膜３１２ａ又は導電膜３１２ｂに含まれる導電材料が酸化物半導体膜３０８中の元素と結合することにより形成される。領域３０８ｎが形成されることにより、導電膜３１２ａ又は導電膜３１２ｂと酸化物半導体膜３０８との接触抵抗を低減することが可能となるのでトランジスタ３００Ａのオン電流を増大させることができる。
また、酸化物半導体膜３０８において、ソース領域またはドレイン領域として機能する領域３０８ｎ、およびチャネル形成領域として機能する領域の境界は、明確に検出できない場合がある。
なお、本明細書等において、絶縁膜３０６、３０７を第１の絶縁膜と、絶縁膜３１４、３１６を第２の絶縁膜と、絶縁膜３１８を第３の絶縁膜と、それぞれ呼称する場合がある。
図２０に示すトランジスタ３００Ａは、チャネルエッチ型のトランジスタ構造である。本発明の一態様の酸化物半導体膜は、チャネルエッチ型のトランジスタに好適に用いることができる。
＜４−６．半導体装置の構成例４＞
図２１（Ａ）は、トランジスタ３００Ｂの上面図であり、図２１（Ｂ）は、図２１（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図２１（Ｃ）は、図２１（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
図２１に示すトランジスタ３００Ｂは、基板３０２上の導電膜３０４と、基板３０２及び導電膜３０４上の絶縁膜３０６と、絶縁膜３０６上の絶縁膜３０７と、絶縁膜３０７上の酸化物半導体膜３０８と、酸化物半導体膜３０８上の導電膜３１２ａと、酸化物半導体膜３０８上の導電膜３１２ｂと、酸化物半導体膜３０８、及び導電膜３１２ａ、３１２ｂ上の絶縁膜３１４と、絶縁膜３１４上の絶縁膜３１６と、絶縁膜３１６上の絶縁膜３１８と、絶縁膜３１８上の導電膜３２０ａ、３２０ｂと、を有する。
なお、トランジスタ３００Ｂにおいて、絶縁膜３０６、３０７は、トランジスタ３００Ｂの第１のゲート絶縁膜としての機能を有し、絶縁膜３１４、３１６、３１８は、トランジスタ３００Ｂの第２のゲート絶縁膜としての機能を有する。また、トランジスタ３００Ｂにおいて、導電膜３０４は、第１のゲート電極としての機能を有し、導電膜３２０ａは、第２のゲート電極としての機能を有し、導電膜３２０ｂは、表示装置に用いる画素電極としての機能を有する。また、導電膜３１２ａは、ソース電極としての機能を有し、導電膜３１２ｂは、ドレイン電極としての機能を有する。
また、図２１（Ｃ）に示すように導電膜３２０ａは、絶縁膜３０６、３０７、３１４、３１６、３１８に設けられる開口部３４２ｂ、３４２ｃにおいて、導電膜３０４に接続される。よって、導電膜３２０ａと導電膜３０４とは、同じ電位が与えられる。
なお、トランジスタ３００Ｂにおいては、開口部３４２ｂ、３４２ｃを設け、導電膜３２０ａと導電膜３０４を接続する構成について例示したが、これに限定されない。例えば、開口部３４２ｂまたは開口部３４２ｃのいずれか一方の開口部のみを形成し、導電膜３２０ａと導電膜３０４を接続する構成、または開口部３４２ｂ及び開口部３４２ｃを設けずに、導電膜３２０ａと導電膜３０４を接続しない構成としてもよい。なお、導電膜３２０ａと導電膜３０４とを接続しない構成の場合、導電膜３２０ａと導電膜３０４には、それぞれ異なる電位を与えることができる。
また、導電膜３２０ｂは、絶縁膜３１４、３１６、３１８に設けられる開口部３４２ａを介して、導電膜３１２ｂと接続される。
なお、トランジスタ３００Ｂは、先に説明のＳ−ｃｈａｎｎｅｌ構造を有する。
なお、本実施の形態で説明したトランジスタを構成する膜（絶縁膜、金属酸化膜、酸化物半導体膜、導電膜等）としては、スパッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法、ＡＬＤ法を用いて形成することができる。あるいは、塗布法や印刷法で形成することができる。成膜方法としては、スパッタリング法、プラズマ化学気相堆積（ＰＥＣＶＤ）法が代表的であるが、熱ＣＶＤ法でもよい。熱ＣＶＤ法の例として、有機金属化学気相堆積（ＭＯＣＶＤ）法が挙げられる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態及び実施例と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態においては、先の実施の形態で例示したトランジスタを有する表示装置の一例について、図２２乃至図２４を用いて以下説明を行う。
図２２は、表示装置の一例を示す上面図である。図２２に示す表示装置７００は、第１の基板７０１上に設けられた画素部７０２と、第１の基板７０１に設けられたソースドライバ回路部７０４及びゲートドライバ回路部７０６と、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を囲むように配置されるシール材７１２と、第１の基板７０１に対向するように設けられる第２の基板７０５と、を有する。なお、第１の基板７０１と第２の基板７０５は、シール材７１２によって封止されている。すなわち、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６は、第１の基板７０１とシール材７１２と第２の基板７０５によって封止されている。なお、図２２には図示しないが、第１の基板７０１と第２の基板７０５の間には表示素子が設けられる。
また、表示装置７００は、第１の基板７０１上のシール材７１２によって囲まれている領域とは異なる領域に、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６と、それぞれ電気的に接続されるＦＰＣ端子部７０８（ＦＰＣ：Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）が設けられる。また、ＦＰＣ端子部７０８には、ＦＰＣ７１６が接続され、ＦＰＣ７１６によって画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６に各種信号等が供給される。また、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７０８には、信号線７１０が各々接続されている。ＦＰＣ７１６により供給される各種信号等は、信号線７１０を介して、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７０８に与えられる。
また、表示装置７００にゲートドライバ回路部７０６を複数設けてもよい。また、表示装置７００としては、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を画素部７０２と同じ第１の基板７０１に形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ回路部７０６のみを第１の基板７０１に形成しても良い、またはソースドライバ回路部７０４のみを第１の基板７０１に形成しても良い。この場合、ソースドライバ回路またはゲートドライバ回路等が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を、第１の基板７０１に形成する構成としても良い。なお、別途形成した駆動回路基板の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法などを用いることができる。
また、表示装置７００が有する画素部７０２、ソースドライバ回路部７０４及びゲートドライバ回路部７０６は、複数のトランジスタを有しており、本発明の一態様の半導体装置であるトランジスタを適用することができる。
また、表示装置７００は、様々な素子を有することが出来る。該素子の一例としては、例えば、エレクトロルミネッセンス（ＥＬ）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子、ＬＥＤなど）、発光トランジスタ素子（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク素子、電気泳動素子、エレクトロウェッティング素子、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）ディスプレイ（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、デジタル・マイクロ・シャッター（ＤＭＳ）素子、インターフェロメトリック・モジュレーション（ＩＭＯＤ）素子など）、圧電セラミックディスプレイなどが挙げられる。
また、ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク素子又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
なお、表示装置７００における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、Ｒの画素とＧの画素とＢの画素とＷ（白）の画素の四画素から構成されてもよい。または、ペンタイル配列のように、ＲＧＢのうちの２色分で一つの色要素を構成し、色要素によって、異なる２色を選択して構成してもよい。またはＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加してもよい。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
また、バックライト（有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ、蛍光灯など）に白色発光（Ｗ）を用いて表示装置をフルカラー表示させるために、着色層（カラーフィルタともいう。）を用いてもよい。着色層は、例えば、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）、イエロー（Ｙ）などを適宜組み合わせて用いることができる。着色層を用いることで、着色層を用いない場合と比べて色の再現性を高くすることができる。このとき、着色層を有する領域と、着色層を有さない領域と、を配置することによって、着色層を有さない領域における白色光を直接表示に利用しても構わない。一部に着色層を有さない領域を配置することで、明るい表示の際に、着色層による輝度の低下を少なくでき、消費電力を２割から３割程度低減できる場合がある。ただし、有機ＥＬ素子や無機ＥＬ素子などの自発光素子を用いてフルカラー表示する場合、Ｒ、Ｇ、Ｂ、Ｙ、Ｗを、それぞれの発光色を有する素子から発光させても構わない。自発光素子を用いることで、着色層を用いた場合よりも、さらに消費電力を低減できる場合がある。
また、カラー化方式としては、上述の白色発光からの発光の一部をカラーフィルタを通すことで赤色、緑色、青色に変換する方式（カラーフィルタ方式）の他、赤色、緑色、青色の発光をそれぞれ用いる方式（３色方式）、または青色発光からの発光の一部を赤色や緑色に変換する方式（色変換方式、量子ドット方式）を適用してもよい。
本実施の形態においては、表示素子として液晶素子及びＥＬ素子を用いる構成について、図２３及び図２４を用いて説明する。なお、図２３は、図２２に示す一点鎖線Ｑ−Ｒにおける断面図であり、表示素子としてＥＬ素子を用いた構成である。また、図２４は、図２２に示す一点鎖線Ｑ−Ｒにおける断面図であり、表示素子として液晶素子を用いた構成である。
まず、図２３及び図２４に示す共通部分について最初に説明し、次に異なる部分について以下説明する。
＜５−１．表示装置の共通部分に関する説明＞
図２３及び図２４に示す表示装置７００は、引き回し配線部７１１と、画素部７０２と、ソースドライバ回路部７０４と、ＦＰＣ端子部７０８と、を有する。また、引き回し配線部７１１は、信号線７１０を有する。また、画素部７０２は、トランジスタ７５０及び容量素子７９０を有する。また、ソースドライバ回路部７０４は、トランジスタ７５２を有する。
トランジスタ７５０及びトランジスタ７５２は、先に示すトランジスタ３００Ｂと同様の構成である。なお、トランジスタ７５０及びトランジスタ７５２の構成については、先の実施の形態に示す、その他のトランジスタを用いてもよい。
本実施の形態で用いるトランジスタは、高純度化し、酸素欠損の形成を抑制した酸化物半導体膜を有する。該トランジスタは、オフ電流を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
また、本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを液晶表示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するドライバトランジスタを同一基板上に形成することができる。すなわち、別途駆動回路として、シリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体装置の部品点数を削減することができる。また、画素部においても、高速駆動が可能なトランジスタを用いることで、高画質な画像を提供することができる。
容量素子７９０は、トランジスタ７５０が有する第１のゲート電極として機能する導電膜と同一の導電膜を加工する工程を経て形成される下部電極と、トランジスタ７５０が有するソース電極及びドレイン電極として機能する導電膜と同一の導電膜を加工する工程を経て形成される上部電極と、を有する。また、下部電極と上部電極との間には、トランジスタ７５０が有する第１のゲート絶縁膜として機能する絶縁膜と同一の絶縁膜を形成する工程を経て形成される絶縁膜が設けられる。すなわち、容量素子７９０は、一対の電極間に誘電体膜として機能する絶縁膜が挟持された積層型の構造である。
また、図２３及び図２４において、トランジスタ７５０、トランジスタ７５２、及び容量素子７９０上に平坦化絶縁膜７７０が設けられている。
平坦化絶縁膜７７０としては、ポリイミド樹脂、アクリル樹脂、ポリイミドアミド樹脂、ベンゾシクロブテン樹脂、ポリアミド樹脂、エポキシ樹脂等の耐熱性を有する有機材料を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜７７０を形成してもよい。また、平坦化絶縁膜７７０を設けない構成としてもよい。
また、図２３及び図２４においては、画素部７０２が有するトランジスタ７５０と、ソースドライバ回路部７０４が有するトランジスタ７５２と、を同じ構造のトランジスタを用いる構成について例示したが、これに限定されない。例えば、画素部７０２と、ソースドライバ回路部７０４とは、異なるトランジスタを用いてもよい。具体的には、画素部７０２にスタガ型のトランジスタを用い、ソースドライバ回路部７０４に実施の形態１に示す逆スタガ型のトランジスタを用いる構成、あるいは画素部７０２に実施の形態１に示す逆スタガ型のトランジスタを用い、ソースドライバ回路部７０４にスタガ型のトランジスタを用いる構成などが挙げられる。なお、上記のソースドライバ回路部７０４を、ゲートドライバ回路部と読み替えてもよい。
また、信号線７１０は、トランジスタ７５０、７５２のソース電極及びドレイン電極として機能する導電膜と同じ工程を経て形成される。信号線７１０として、例えば、銅元素を含む材料を用いた場合、配線抵抗に起因する信号遅延等が少なく、大画面での表示が可能となる。
また、ＦＰＣ端子部７０８は、接続電極７６０、異方性導電膜７８０、及びＦＰＣ７１６を有する。なお、接続電極７６０は、トランジスタ７５０、７５２のソース電極及びドレイン電極として機能する導電膜と同じ工程を経て形成される。また、接続電極７６０は、ＦＰＣ７１６が有する端子と異方性導電膜７８０を介して、電気的に接続される。
また、第１の基板７０１及び第２の基板７０５としては、例えばガラス基板を用いることができる。また、第１の基板７０１及び第２の基板７０５として、可撓性を有する基板を用いてもよい。該可撓性を有する基板としては、例えばプラスチック基板等が挙げられる。
また、第１の基板７０１と第２の基板７０５の間には、構造体７７８が設けられる。構造体７７８は、絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、第１の基板７０１と第２の基板７０５の間の距離（セルギャップ）を制御するために設けられる。なお、構造体７７８として、球状のスペーサを用いていても良い。
また、第２の基板７０５側には、ブラックマトリクスとして機能する遮光膜７３８と、カラーフィルタとして機能する着色膜７３６と、遮光膜７３８及び着色膜７３６に接する絶縁膜７３４が設けられる。
＜５−２．表示装置が有する入出力装置の構成例＞
また、図２３及び図２４に示す表示装置７００には入出力装置として、タッチパネル７９１が設けられている。なお、表示装置７００にタッチパネル７９１を設けない構成としてもよい。
図２３及び図２４に示すタッチパネル７９１は、第２の基板７０５と着色膜７３６との間に設けられる、所謂インセル型のタッチパネルである。タッチパネル７９１は、遮光膜７３８、及び着色膜７３６を形成する前に、第２の基板７０５側に形成すればよい。
なお、タッチパネル７９１は、遮光膜７３８と、絶縁膜７９２と、電極７９３と、電極７９４と、絶縁膜７９５と、電極７９６と、絶縁膜７９７と、を有する。例えば、指やスタイラスなどの被検知体が近接することで、電極７９３と、電極７９４との相互容量の変化を検知することができる。
また、図２３及び図２４に示すトランジスタ７５０の上方においては、電極７９３と、電極７９４との交差部を明示している。電極７９６は、絶縁膜７９５に設けられた開口部を介して、電極７９４を挟む２つの電極７９３と電気的に接続されている。なお、図２３及び図２４においては、電極７９６が設けられる領域を画素部７０２に設ける構成を例示したが、これに限定されず、例えば、ソースドライバ回路部７０４に形成してもよい。
電極７９３及び電極７９４は、遮光膜７３８と重なる領域に設けられる。また、図２３に示すように、電極７９３は、発光素子７８２と重ならないように設けられると好ましい。また、図２４に示すように、電極７９３は、液晶素子７７５と重ならないように設けられると好ましい。別言すると、電極７９３は、発光素子７８２及び液晶素子７７５と重なる領域に開口部を有する。すなわち、電極７９３はメッシュ形状を有する。このような構成とすることで、電極７９３は、発光素子７８２が射出する光を遮らない構成とすることができる。または、電極７９３は、液晶素子７７５を透過する光を遮らない構成とすることができる。したがって、タッチパネル７９１を配置することによる輝度の低下が極めて少ないため、視認性が高く、且つ消費電力が低減された表示装置を実現できる。なお、電極７９４も同様の構成とすればよい。
また、電極７９３及び電極７９４が発光素子７８２と重ならないため、電極７９３及び電極７９４には、可視光の透過率が低い金属材料を用いることができる。または、電極７９３及び電極７９４が液晶素子７７５と重ならないため、電極７９３及び電極７９４には、可視光の透過率が低い金属材料を用いることができる。
そのため、可視光の透過率が高い酸化物材料を用いた電極と比較して、電極７９３及び電極７９４の抵抗を低くすることが可能となり、タッチパネルのセンサ感度を向上させることができる。
例えば、電極７９３、７９４、７９６には、導電性のナノワイヤを用いてもよい。当該ナノワイヤは、直径の平均値が１ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、より好ましくは５ｎｍ以上２５ｎｍ以下の大きさとすればよい。また、上記ナノワイヤとしては、Ａｇナノワイヤ、Ｃｕナノワイヤ、またはＡｌナノワイヤ等の金属ナノワイヤ、あるいは、カーボンナノチューブなどを用いればよい。例えば、電極７９３、７９４、７９６のいずれか一つあるいは全部にＡｇナノワイヤを用いる場合、可視光における光透過率を８９％以上、シート抵抗値を４０Ω／□以上１００Ω／□以下とすることができる。
また、図２３及び図２４においては、インセル型のタッチパネルの構成について例示したが、これに限定されない。例えば、表示装置７００上に形成する、所謂オンセル型のタッチパネルや、表示装置７００に貼り合わせて用いる、所謂アウトセル型のタッチパネルとしてもよい。このように、本発明の一態様の表示装置７００は、様々な形態のタッチパネルと組み合わせて用いることができる。
＜５−３．発光素子を用いる表示装置＞
図２３に示す表示装置７００は、発光素子７８２を有する。発光素子７８２は、導電膜７７２、ＥＬ層７８６、及び導電膜７８８を有する。図２３に示す表示装置７００は、発光素子７８２が有するＥＬ層７８６が発光することによって、画像を表示することができる。なお、ＥＬ層７８６は、有機化合物、または量子ドットなどの無機化合物を有する。
有機化合物に用いることのできる材料としては、蛍光性材料または燐光性材料などが挙げられる。また、量子ドットに用いることのできる材料としては、コロイド状量子ドット材料、合金型量子ドット材料、コア・シェル型量子ドット材料、コア型量子ドット材料、などが挙げられる。また、１２族と１６族、１３族と１５族、または１４族と１６族の元素グループを含む材料を用いてもよい。または、カドミウム（Ｃｄ）、セレン（Ｓｅ）、亜鉛（Ｚｎ）、硫黄（Ｓ）、リン（Ｐ）、インジウム（Ｉｎ）、テルル（Ｔｅ）、鉛（Ｐｂ）、ガリウム（Ｇａ）、ヒ素（Ａｓ）、アルミニウム（Ａｌ）、等の元素を有する量子ドット材料を用いてもよい。
また、図２３に示す表示装置７００には、平坦化絶縁膜７７０及び導電膜７７２上に絶縁膜７３０が設けられる。絶縁膜７３０は、導電膜７７２の一部を覆う。なお、発光素子７８２はトップエミッション構造である。したがって、導電膜７８８は透光性を有し、ＥＬ層７８６が発する光を透過する。なお、本実施の形態においては、トップエミッション構造について、例示するが、これに限定されない。例えば、導電膜７７２側に光を射出するボトムエミッション構造や、導電膜７７２及び導電膜７８８の双方に光を射出するデュアルエミッション構造にも適用することができる。
また、発光素子７８２と重なる位置に、着色膜７３６が設けられ、絶縁膜７３０と重なる位置、引き回し配線部７１１、及びソースドライバ回路部７０４に遮光膜７３８が設けられている。また、着色膜７３６及び遮光膜７３８は、絶縁膜７３４で覆われている。また、発光素子７８２と絶縁膜７３４の間は封止膜７３２で充填されている。なお、図２６に示す表示装置７００においては、着色膜７３６を設ける構成について例示したが、これに限定されない。例えば、ＥＬ層７８６を塗り分けにより形成する場合においては、着色膜７３６を設けない構成としてもよい。
＜５−４．液晶素子を用いる表示装置の構成例＞
図２４に示す表示装置７００は、液晶素子７７５を有する。液晶素子７７５は、導電膜７７２、絶縁膜７７３、導電膜７７４、及び液晶層７７６を有する。導電膜７７４は、共通電極（コモン電極ともいう）としての機能を有し、絶縁膜７７３を介して、導電膜７７２と導電膜７７４との間に生じる電界によって、液晶層７７６の配向状態を制御することができる。図２４に示す表示装置７００は、導電膜７７２と導電膜７７４に印加される電圧によって、液晶層７７６の配向状態が変わることによって光の透過、非透過が制御され画像を表示することができる。
また、導電膜７７２は、トランジスタ７５０が有するソース電極及びドレイン電極として機能する導電膜と電気的に接続される。導電膜７７２は、平坦化絶縁膜７７０上に形成され画素電極、すなわち表示素子の一方の電極として機能する。
導電膜７７２としては、可視光において透光性のある導電膜、または可視光において反射性のある導電膜を用いることができる。可視光において透光性のある導電膜としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いるとよい。可視光において反射性のある導電膜としては、例えば、アルミニウム、または銀を含む材料を用いるとよい。本実施の形態においては、導電膜７７２として、可視光において、反射性のある導電膜を用いる。
なお、図２４においては、導電膜７７２をトランジスタ７５０のドレイン電極として機能する導電膜に接続する構成について例示したが、これに限定されない。例えば、接続電極として機能する導電膜を間に挟んでトランジスタ７５０のドレイン電極として機能する導電膜と電気的に接続させる構成としてもよい。
また、図２４において図示しないが、液晶層７７６と接する位置に、配向膜を設ける構成としてもよい。また、図２４において図示しないが、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設けてもよい。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
表示素子として液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性であるため配向処理が不要である。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。また、ブルー相を示す液晶材料は、視野角依存性が小さい。
また、表示素子として液晶素子を用いる場合、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶモードなどを用いることができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態及び実施例と適宜組み合わせて実施することができる。
（実施の形態６）
本実施の形態では、本発明の一態様の半導体装置を用いた表示装置の表示部等に用いることのできる表示パネルの一例について、図２５及び図２６を用いて説明する。以下で例示する表示パネルは、反射型の液晶素子と、発光素子との双方を有し、透過モードと反射モードの両方の表示を行うことのできる、表示パネルである。
＜６−１．表示パネルの構成例＞
図２５は、本発明の一態様の表示パネル６００の斜視概略図である。表示パネル６００は、基板６５１と基板６６１とが貼り合わされた構成を有する。図２５では、基板６６１を破線で明示している。
表示パネル６００は、表示部６６２、回路６５９、配線６６６等を有する。基板６５１には、例えば回路６５９、配線６６６、及び画素電極として機能する導電膜６６３等が設けられる。また図２５では基板６５１上にＩＣ６７３とＦＰＣ６７２が実装されている例を示している。そのため、図２５に示す構成は、表示パネル６００とＦＰＣ６７２及びＩＣ６７３を有する表示モジュールと言うこともできる。
回路６５９は、例えば走査線駆動回路として機能する回路を用いることができる。
配線６６６は、表示部６６２や回路６５９に信号や電力を供給する機能を有する。当該信号や電力は、ＦＰＣ６７２を介して外部、またはＩＣ６７３から配線６６６に入力される。
また、図２５では、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式等により、基板６５１にＩＣ６７３が設けられている例を示している。ＩＣ６７３は、例えば走査線駆動回路、または信号線駆動回路などとしての機能を有するＩＣを適用できる。なお表示パネル６００が走査線駆動回路及び信号線駆動回路として機能する回路を備える場合や、走査線駆動回路や信号線駆動回路として機能する回路を外部に設け、ＦＰＣ６７２を介して表示パネル６００を駆動するための信号を入力する場合などでは、ＩＣ６７３を設けない構成としてもよい。また、ＩＣ６７３を、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）方式等により、ＦＰＣ６７２に実装してもよい。
図２５には、表示部６６２の一部の拡大図を示している。表示部６６２には、複数の表示素子が有する導電膜６６３がマトリクス状に配置されている。導電膜６６３は、可視光を反射する機能を有し、後述する液晶素子６４０の反射電極として機能する。
また、図２５に示すように、導電膜６６３は開口を有する。さらに導電膜６６３よりも基板６５１側に、発光素子６６０を有する。発光素子６６０からの光は、導電膜６６３の開口を介して基板６６１側に射出される。
＜６−２．断面構成例＞
図２６に、図２５で例示した表示パネルの、ＦＰＣ６７２を含む領域の一部、回路６５９を含む領域の一部、及び表示部６６２を含む領域の一部をそれぞれ切断したときの断面の一例を示す。
表示パネルは、基板６５１と基板６６１の間に、絶縁膜６２０を有する。また基板６５１と絶縁膜６２０の間に、発光素子６６０、トランジスタ６０１、トランジスタ６０５、トランジスタ６０６、着色層６３４等を有する。また絶縁膜６２０と基板６６１の間に、液晶素子６４０、着色層６３１等を有する。また基板６６１と絶縁膜６２０は接着層６４１を介して接着され、基板６５１と絶縁膜６２０は接着層６４２を介して接着されている。
トランジスタ６０６は、液晶素子６４０と電気的に接続し、トランジスタ６０５は、発光素子６６０と電気的に接続する。トランジスタ６０５とトランジスタ６０６は、いずれも絶縁膜６２０の基板６５１側の面上に形成されているため、これらを同一の工程を用いて作製することができる。
基板６６１には、着色層６３１、遮光膜６３２、絶縁膜６２１、及び液晶素子６４０の共通電極として機能する導電膜６１３、配向膜６３３ｂ、絶縁膜６１７等が設けられている。絶縁膜６１７は、液晶素子６４０のセルギャップを保持するためのスペーサとして機能する。
絶縁膜６２０の基板６５１側には、絶縁膜６８１、絶縁膜６８２、絶縁膜６８３、絶縁膜６８４、絶縁膜６８５等の絶縁層が設けられている。絶縁膜６８１は、その一部が各トランジスタのゲート絶縁層として機能する。絶縁膜６８２、絶縁膜６８３、及び絶縁膜６８４は、各トランジスタを覆って設けられている。また絶縁膜６８４を覆って絶縁膜６８５が設けられている。絶縁膜６８４及び絶縁膜６８５は、平坦化層としての機能を有する。なお、ここではトランジスタ等を覆う絶縁層として、絶縁膜６８２、絶縁膜６８３、絶縁膜６８４の３層を有する場合について示しているが、これに限られず４層以上であってもよいし、単層、または２層であってもよい。また平坦化層として機能する絶縁膜６８４は、不要であれば設けなくてもよい。
また、トランジスタ６０１、トランジスタ６０５、及びトランジスタ６０６は、一部がゲートとして機能する導電膜６５４、一部がソース又はドレインとして機能する導電膜６５２、半導体膜６５３を有する。ここでは、同一の導電膜を加工して得られる複数の層に、同じハッチングパターンを付している。
液晶素子６４０は反射型の液晶素子である。液晶素子６４０は、導電膜６３５、液晶層６１２、導電膜６１３が積層された積層構造を有する。また導電膜６３５の基板６５１側に接して、可視光を反射する導電膜６６３が設けられている。導電膜６６３は開口６５５を有する。また導電膜６３５及び導電膜６１３は可視光を透過する材料を含む。また液晶層６１２と導電膜６３５の間に配向膜６３３ａが設けられ、液晶層６１２と導電膜６１３の間に配向膜６３３ｂが設けられている。また、基板６６１の外側の面には、偏光板６５６を有する。
液晶素子６４０において、導電膜６６３は可視光を反射する機能を有し、導電膜６１３は可視光を透過する機能を有する。基板６６１側から入射した光は、偏光板６５６により偏光され、導電膜６１３、液晶層６１２を透過し、導電膜６６３で反射する。そして液晶層６１２及び導電膜６１３を再度透過して、偏光板６５６に達する。このとき、導電膜６６３及び導電膜６３５と導電膜６１３の間に与える電圧によって液晶の配向を制御し、光の光学変調を制御することができる。すなわち、偏光板６５６を介して射出される光の強度を制御することができる。また光は着色層６３１によって特定の波長領域以外の光が吸収されることにより、取り出される光は、例えば赤色を呈する光となる。
発光素子６６０は、ボトムエミッション型の発光素子である。発光素子６６０は、絶縁膜６２０側から導電膜６４３、ＥＬ層６４４、及び導電膜６４５ｂの順に積層された積層構造を有する。また導電膜６４５ｂを覆って導電膜６４５ａが設けられている。導電膜６４５ｂは可視光を反射する材料を含み、導電膜６４３及び導電膜６４５ａは可視光を透過する材料を含む。発光素子６６０が発する光は、着色層６３４、絶縁膜６２０、開口６５５、導電膜６１３等を介して、基板６６１側に射出される。
ここで、図２６に示すように、開口６５５には可視光を透過する導電膜６３５が設けられていることが好ましい。これにより、開口６５５と重なる領域においてもそれ以外の領域と同様に液晶が配向するため、これらの領域の境界部で液晶の配向不良が生じ、意図しない光が漏れてしまうことを抑制できる。
ここで、基板６６１の外側の面に配置する偏光板６５６として直線偏光板を用いてもよいが、円偏光板を用いることもできる。円偏光板としては、例えば直線偏光板と１／４波長位相差板を積層したものを用いることができる。これにより、外光反射を抑制することができる。また、偏光板の種類に応じて、液晶素子６４０に用いる液晶素子のセルギャップ、配向、駆動電圧等を調整することで、所望のコントラストが実現されるようにすればよい。
また導電膜６４３の端部を覆う絶縁膜６４６上には、絶縁膜６４７が設けられている。絶縁膜６４７は、絶縁膜６２０と基板６５１が必要以上に接近することを抑制するスペーサとしての機能を有する。またＥＬ層６４４や導電膜６４５ａを遮蔽マスク（メタルマスク）を用いて形成する場合には、当該遮蔽マスクが被形成面に接触することを抑制する機能を有していてもよい。なお、絶縁膜６４７は不要であれば設けなくてもよい。
トランジスタ６０５のソース又はドレインの一方は、導電膜６４８を介して発光素子６６０の導電膜６４３と電気的に接続されている。
トランジスタ６０６のソース又はドレインの一方は、接続部６０７を介して導電膜６６３と電気的に接続されている。導電膜６６３と導電膜６３５は接して設けられ、これらは電気的に接続されている。ここで、接続部６０７は、絶縁膜６２０に設けられた開口を介して、絶縁膜６２０の両面に設けられる導電層同士を接続する部分である。
基板６５１と基板６６１が重ならない領域には、接続部６０４が設けられている。接続部６０４は、接続層６４９を介してＦＰＣ６７２と電気的に接続されている。接続部６０４は接続部６０７と同様の構成を有している。接続部６０４の上面は、導電膜６３５と同一の導電膜を加工して得られた導電層が露出している。これにより、接続部６０４とＦＰＣ６７２とを接続層６４９を介して電気的に接続することができる。
接着層６４１が設けられる一部の領域には、接続部６８７が設けられている。接続部６８７において、導電膜６３５と同一の導電膜を加工して得られた導電層と、導電膜６１３の一部が、接続体６８６により電気的に接続されている。したがって、基板６６１側に形成された導電膜６１３に、基板６５１側に接続されたＦＰＣ６７２から入力される信号または電位を、接続部６８７を介して供給することができる。
接続体６８６としては、例えば導電性の粒子を用いることができる。導電性の粒子としては、有機樹脂またはシリカなどの粒子の表面を金属材料で被覆したものを用いることができる。金属材料としてニッケルや金を用いると接触抵抗を低減できるため好ましい。またニッケルをさらに金で被覆するなど、２種類以上の金属材料を層状に被覆させた粒子を用いることが好ましい。また接続体６８６として、弾性変形、または塑性変形する材料を用いることが好ましい。このとき導電性の粒子である接続体６８６は、図２６に示すように上下方向に潰れた形状となる場合がある。こうすることで、接続体６８６と、これと電気的に接続する導電層との接触面積が増大し、接触抵抗を低減できるほか、接続不良などの不具合の発生を抑制することができる。
接続体６８６は、接着層６４１に覆われるように配置することが好ましい。例えば、硬化前の接着層６４１に接続体６８６を分散させておけばよい。
図２６では、回路６５９の例としてトランジスタ６０１が設けられている例を示している。
図２６では、トランジスタ６０１及びトランジスタ６０５の例として、チャネルが形成される半導体膜６５３を２つのゲートで挟持する構成が適用されている。一方のゲートは導電膜６５４により、他方のゲートは絶縁膜６８２を介して半導体膜６５３と重なる導電膜６２３により構成されている。このような構成とすることで、トランジスタのしきい値電圧を制御することができる。このとき、２つのゲートを接続し、これらに同一の信号を供給することによりトランジスタを駆動してもよい。このようなトランジスタは他のトランジスタと比較して電界効果移動度を高めることが可能であり、オン電流を増大させることができる。その結果、高速駆動が可能な回路を作製することができる。さらには、回路部の占有面積を縮小することが可能となる。オン電流の大きなトランジスタを適用することで、表示パネルを大型化、または高精細化したときに配線数が増大したとしても、各配線における信号遅延を低減することが可能であり、表示ムラを抑制することができる。
なお、回路６５９が有するトランジスタと、表示部６６２が有するトランジスタは、同じ構造であってもよい。また回路６５９が有する複数のトランジスタは、全て同じ構造であってもよいし、異なる構造のトランジスタを組み合わせて用いてもよい。また、表示部６６２が有する複数のトランジスタは、全て同じ構造であってもよいし、異なる構造のトランジスタを組み合わせて用いてもよい。
各トランジスタを覆う絶縁膜６８２、絶縁膜６８３のうち少なくとも一方は、水や水素などの不純物が拡散しにくい材料を用いることが好ましい。すなわち、絶縁膜６８２または絶縁膜６８３はバリア膜として機能させることができる。このような構成とすることで、トランジスタに対して外部から不純物が拡散することを効果的に抑制することが可能となり、信頼性の高い表示パネルを実現できる。
基板６６１側において、着色層６３１、遮光膜６３２を覆って絶縁膜６２１が設けられている。絶縁膜６２１は、平坦化層としての機能を有していてもよい。絶縁膜６２１により、導電膜６１３の表面を概略平坦にできるため、液晶層６１２の配向状態を均一にできる。
表示パネル６００を作製する方法の一例について説明する。例えば剥離層を有する支持基板上に、導電膜６３５、導電膜６６３、絶縁膜６２０を順に形成し、その後、トランジスタ６０５、トランジスタ６０６、発光素子６６０等を形成した後、接着層６４２を用いて基板６５１と支持基板を貼り合せる。その後、剥離層と絶縁膜６２０、及び剥離層と導電膜６３５のそれぞれの界面で剥離することにより、支持基板及び剥離層を除去する。またこれとは別に、着色層６３１、遮光膜６３２、導電膜６１３等をあらかじめ形成した基板６６１を準備する。そして基板６５１または基板６６１に液晶を滴下し、接着層６４１により基板６５１と基板６６１を貼り合せることで、表示パネル６００を作製することができる。
剥離層としては、絶縁膜６２０及び導電膜６３５との界面で剥離が生じる材料を適宜選択することができる。特に、剥離層としてタングステンなどの高融点金属材料を含む層と当該金属材料の酸化物を含む層を積層して用い、剥離層上の絶縁膜６２０として、窒化シリコンや酸化窒化シリコン、窒化酸化シリコン等を複数積層した層を用いることが好ましい。剥離層に高融点金属材料を用いると、これよりも後に形成する層の形成温度を高めることが可能で、不純物の濃度が低減され、信頼性の高い表示パネルを実現できる。
導電膜６３５としては、金属酸化物、金属窒化物、または低抵抗化された酸化物半導体等の酸化物または窒化物を用いることが好ましい。酸化物半導体を用いる場合には、水素、ボロン、リン、窒素、及びその他の不純物の濃度、並びに酸素欠損量の少なくとも一が、トランジスタに用いる半導体層に比べて高められた材料を、導電膜６３５に用いればよい。
＜６−３．各構成要素について＞
以下では、上記に示す各構成要素について説明する。なお、先の実施の形態に示す機能と同様の機能を有する構成についての説明は省略する。
〔接着層〕
接着層としては、紫外線硬化型等の光硬化型接着剤、反応硬化型接着剤、熱硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。これら接着剤としてはエポキシ樹脂、アクリル樹脂、シリコーン樹脂、フェノール樹脂、ポリイミド樹脂、イミド樹脂、ＰＶＣ（ポリビニルクロライド）樹脂、ＰＶＢ（ポリビニルブチラル）樹脂、ＥＶＡ（エチレンビニルアセテート）樹脂等が挙げられる。特に、エポキシ樹脂等の透湿性が低い材料が好ましい。また、二液混合型の樹脂を用いてもよい。また、接着シート等を用いてもよい。
また、上記樹脂に乾燥剤を含んでいてもよい。例えば、アルカリ土類金属の酸化物（酸化カルシウムや酸化バリウム等）のように、化学吸着によって水分を吸着する物質を用いることができる。または、ゼオライトやシリカゲル等のように、物理吸着によって水分を吸着する物質を用いてもよい。乾燥剤が含まれていると、水分などの不純物が素子に侵入することを抑制でき、表示パネルの信頼性が向上するため好ましい。
また、上記樹脂に屈折率の高いフィラーや光散乱部材を混合することにより、光取り出し効率を向上させることができる。例えば、酸化チタン、酸化バリウム、ゼオライト、ジルコニウム等を用いることができる。
〔接続層〕
接続層としては、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）や、異方性導電ペースト（ＡＣＰ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）などを用いることができる。
〔着色層〕
着色層に用いることのできる材料としては、金属材料、樹脂材料、顔料または染料が含まれた樹脂材料などが挙げられる。
〔遮光層〕
遮光層として用いることのできる材料としては、カーボンブラック、チタンブラック、金属、金属酸化物、複数の金属酸化物の固溶体を含む複合酸化物等が挙げられる。遮光層は、樹脂材料を含む膜であってもよいし、金属などの無機材料の薄膜であってもよい。また、遮光層に、着色層の材料を含む膜の積層膜を用いることもできる。例えば、ある色の光を透過する着色層に用いる材料を含む膜と、他の色の光を透過する着色層に用いる材料を含む膜との積層構造を用いることができる。着色層と遮光層の材料を共通化することで、装置を共通化できるほか工程を簡略化できるため好ましい。
以上が各構成要素についての説明である。
＜６−４．作製方法例＞
ここでは、可撓性を有する基板を用いた表示パネルの作製方法の例について説明する。
ここでは、表示素子、回路、配線、電極、着色層や遮光層などの光学部材、及び絶縁層等が含まれる層をまとめて素子層と呼ぶこととする。例えば、素子層は表示素子を含み、表示素子の他に表示素子と電気的に接続する配線、画素や回路に用いるトランジスタなどの素子を備えていてもよい。
また、ここでは、表示素子が完成した（作製工程が終了した）段階において、素子層を支持し、可撓性を有する部材のことを、基板と呼ぶこととする。例えば、基板には、厚さが１０ｎｍ以上３００μｍ以下の、極めて薄いフィルム等も含まれる。
可撓性を有し、絶縁表面を備える基板上に素子層を形成する方法としては、代表的には以下に挙げる２つの方法がある。一つは、基板上に直接、素子層を形成する方法である。もう一つは、基板とは異なる支持基板上に素子層を形成した後、素子層と支持基板を剥離し、素子層を基板に転置する方法である。なお、ここでは詳細に説明しないが、上記２つの方法に加え、可撓性を有さない基板上に素子層を形成し、当該基板を研磨等により薄くすることで可撓性を持たせる方法もある。
基板を構成する材料が、素子層の形成工程にかかる熱に対して耐熱性を有する場合には、基板上に直接、素子層を形成すると、工程が簡略化されるため好ましい。このとき、基板を支持基板に固定した状態で素子層を形成すると、装置内、及び装置間における搬送が容易になるため好ましい。
また、素子層を支持基板上に形成した後に、基板に転置する方法を用いる場合、まず支持基板上に剥離層と絶縁層を積層し、当該絶縁層上に素子層を形成する。続いて、支持基板と素子層の間で剥離し、素子層を基板に転置する。このとき、支持基板と剥離層の界面、剥離層と絶縁層の界面、または剥離層中で剥離が生じるような材料を選択すればよい。この方法では、支持基板や剥離層に耐熱性の高い材料を用いることで、素子層を形成する際にかかる温度の上限を高めることができ、より信頼性の高い素子を有する素子層を形成できるため、好ましい。
例えば剥離層として、タングステンなどの高融点金属材料を含む層と、当該金属材料の酸化物を含む層を積層して用い、剥離層上の絶縁層として、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなどを複数積層した層を用いることが好ましい。
素子層と支持基板とを剥離する方法としては、機械的な力を加えることや、剥離層をエッチングすること、または剥離界面に液体を浸透させることなどが、一例として挙げられる。または、剥離界面を形成する２層の熱膨張率の違いを利用し、加熱または冷却することにより剥離を行ってもよい。
また、支持基板と絶縁層の界面で剥離が可能な場合には、剥離層を設けなくてもよい。
例えば、支持基板としてガラスを用い、絶縁層としてポリイミドなどの有機樹脂を用いることができる。このとき、レーザ光等を用いて有機樹脂の一部を局所的に加熱する、または鋭利な部材により物理的に有機樹脂の一部を切断、または貫通すること等により剥離の起点を形成し、ガラスと有機樹脂の界面で剥離を行ってもよい。また、上記の有機樹脂としては、感光性の材料を用いると、開口部などの形状を容易に作製しやすいため好適である。また、上記のレーザ光としては、例えば、可視光線から紫外線の波長領域の光であることが好ましい。例えば波長が２００ｎｍ以上４００ｎｍ以下の光、好ましくは波長が２５０ｎｍ以上３５０ｎｍ以下の光を用いることができる。特に、波長３０８ｎｍのエキシマレーザを用いると、生産性に優れるため好ましい。また、Ｎｄ：ＹＡＧレーザの第三高調波である波長３５５ｎｍのＵＶレーザなどの固体ＵＶレーザ（半導体ＵＶレーザともいう）を用いてもよい。
または、支持基板と有機樹脂からなる絶縁層の間に発熱層を設け、当該発熱層を加熱することにより、当該発熱層と絶縁層の界面で剥離を行ってもよい。発熱層としては、電流を流すことにより発熱する材料、光を吸収することにより発熱する材料、磁場を印加することにより発熱する材料など、様々な材料を用いることができる。例えば発熱層としては、半導体、金属、絶縁体から選択して用いることができる。
なお、上述した方法において、有機樹脂からなる絶縁層は、剥離後に基板として用いることができる。
以上が可撓性を有する表示パネルを作製する方法についての説明である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態及び実施例と適宜組み合わせて実施することができる。
（実施の形態７）
本実施の形態では、本発明の一態様の半導体装置を有する表示装置について、図２７を用いて説明を行う。
＜７．表示装置の回路構成＞
図２７（Ａ）に示す表示装置は、表示素子の画素を有する領域（以下、画素部５０２という）と、画素部５０２の外側に配置され、画素を駆動するための回路を有する回路部（以下、駆動回路部５０４という）と、素子の保護機能を有する回路（以下、保護回路５０６という）と、端子部５０７と、を有する。なお、保護回路５０６は、設けない構成としてもよい。
駆動回路部５０４の一部、または全部は、画素部５０２と同一基板上に形成されていることが望ましい。これにより、部品数や端子数を減らすことが出来る。駆動回路部５０４の一部、または全部が、画素部５０２と同一基板上に形成されていない場合には、駆動回路部５０４の一部、または全部は、ＣＯＧやＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）によって、実装することができる。
画素部５０２は、Ｘ行（Ｘは２以上の自然数）Ｙ列（Ｙは２以上の自然数）に配置された複数の表示素子を駆動するための回路（以下、画素回路５０１という）を有し、駆動回路部５０４は、画素を選択する信号（走査信号）を出力する回路（以下、ゲートドライバ５０４ａという）、画素の表示素子を駆動するための信号（データ信号）を供給するための回路（以下、ソースドライバ５０４ｂ）などの駆動回路を有する。
ゲートドライバ５０４ａは、シフトレジスタ等を有する。ゲートドライバ５０４ａは、端子部５０７を介して、シフトレジスタを駆動するための信号が入力され、信号を出力する。例えば、ゲートドライバ５０４ａは、スタートパルス信号、クロック信号等が入力され、パルス信号を出力する。ゲートドライバ５０４ａは、走査信号が与えられる配線（以下、走査線ＧＬ＿１乃至ＧＬ＿Ｘという）の電位を制御する機能を有する。なお、ゲートドライバ５０４ａを複数設け、複数のゲートドライバ５０４ａにより、走査線ＧＬ＿１乃至ＧＬ＿Ｘを分割して制御してもよい。または、ゲートドライバ５０４ａは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ゲートドライバ５０４ａは、別の信号を供給することも可能である。
ソースドライバ５０４ｂは、シフトレジスタ等を有する。ソースドライバ５０４ｂは、端子部５０７を介して、シフトレジスタを駆動するための信号の他、データ信号の元となる信号（画像信号）が入力される。ソースドライバ５０４ｂは、画像信号を元に画素回路５０１に書き込むデータ信号を生成する機能を有する。また、ソースドライバ５０４ｂは、スタートパルス、クロック信号等が入力されて得られるパルス信号に従って、データ信号の出力を制御する機能を有する。また、ソースドライバ５０４ｂは、データ信号が与えられる配線（以下、データ線ＤＬ＿１乃至ＤＬ＿Ｙという）の電位を制御する機能を有する。または、ソースドライバ５０４ｂは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ソースドライバ５０４ｂは、別の信号を供給することも可能である。
ソースドライバ５０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。ソースドライバ５０４ｂは、複数のアナログスイッチを順次オン状態にすることにより、画像信号を時分割した信号をデータ信号として出力できる。また、シフトレジスタなどを用いてソースドライバ５０４ｂを構成してもよい。
複数の画素回路５０１のそれぞれは、走査信号が与えられる複数の走査線ＧＬの一つを介してパルス信号が入力され、データ信号が与えられる複数のデータ線ＤＬの一つを介してデータ信号が入力される。また、複数の画素回路５０１のそれぞれは、ゲートドライバ５０４ａによりデータ信号のデータの書き込み及び保持が制御される。例えば、ｍ行ｎ列目の画素回路５０１は、走査線ＧＬ＿ｍ（ｍはＸ以下の自然数）を介してゲートドライバ５０４ａからパルス信号が入力され、走査線ＧＬ＿ｍの電位に応じてデータ線ＤＬ＿ｎ（ｎはＹ以下の自然数）を介してソースドライバ５０４ｂからデータ信号が入力される。
図２７（Ａ）に示す保護回路５０６は、例えば、ゲートドライバ５０４ａと画素回路５０１の間の配線である走査線ＧＬに接続される。または、保護回路５０６は、ソースドライバ５０４ｂと画素回路５０１の間の配線であるデータ線ＤＬに接続される。または、保護回路５０６は、ゲートドライバ５０４ａと端子部５０７との間の配線に接続することができる。または、保護回路５０６は、ソースドライバ５０４ｂと端子部５０７との間の配線に接続することができる。なお、端子部５０７は、外部の回路から表示装置に電源及び制御信号、及び画像信号を入力するための端子が設けられた部分をいう。
保護回路５０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする回路である。
図２７（Ａ）に示すように、画素部５０２と駆動回路部５０４にそれぞれ保護回路５０６を設けることにより、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電）などにより発生する過電流に対する表示装置の耐性を高めることができる。ただし、保護回路５０６の構成はこれに限定されず、例えば、ゲートドライバ５０４ａに保護回路５０６を接続した構成、またはソースドライバ５０４ｂに保護回路５０６を接続した構成とすることもできる。あるいは、端子部５０７に保護回路５０６を接続した構成とすることもできる。
また、図２７（Ａ）においては、ゲートドライバ５０４ａとソースドライバ５０４ｂによって駆動回路部５０４を形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ５０４ａのみを形成し、別途用意されたソースドライバ回路が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を実装する構成としても良い。
また、図２７（Ａ）に示す複数の画素回路５０１は、例えば、図２７（Ｂ）に示す構成とすることができる。
図２７（Ｂ）に示す画素回路５０１は、液晶素子５７０と、トランジスタ５５０と、容量素子５６０と、を有する。トランジスタ５５０に先の実施の形態に示すトランジスタを適用することができる。
液晶素子５７０の一対の電極の一方の電位は、画素回路５０１の仕様に応じて適宜設定される。液晶素子５７０は、書き込まれるデータにより配向状態が設定される。なお、複数の画素回路５０１のそれぞれが有する液晶素子５７０の一対の電極の一方に共通の電位（コモン電位）を与えてもよい。また、各行の画素回路５０１の液晶素子５７０の一対の電極の一方に異なる電位を与えてもよい。
例えば、液晶素子５７０を備える表示装置の駆動方法としては、ＴＮモード、ＳＴＮモード、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ Ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、又はＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。また、表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどがある。ただし、これに限定されず、液晶素子及びその駆動方式として様々なものを用いることができる。
ｍ行ｎ列目の画素回路５０１において、トランジスタ５５０のソース電極またはドレイン電極の一方は、データ線ＤＬ＿ｎに電気的に接続され、他方は液晶素子５７０の一対の電極の他方に電気的に接続される。また、トランジスタ５５０のゲート電極は、走査線ＧＬ＿ｍに電気的に接続される。トランジスタ５５０は、オン状態またはオフ状態になることにより、データ信号のデータの書き込みを制御する機能を有する。
容量素子５６０の一対の電極の一方は、電位が供給される配線（以下、電位供給線ＶＬ）に電気的に接続され、他方は、液晶素子５７０の一対の電極の他方に電気的に接続される。なお、電位供給線ＶＬの電位の値は、画素回路５０１の仕様に応じて適宜設定される。容量素子５６０は、書き込まれたデータを保持する保持容量としての機能を有する。
例えば、図２７（Ｂ）の画素回路５０１を有する表示装置では、例えば、図２７（Ａ）に示すゲートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ５５０をオン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路５０１は、トランジスタ５５０がオフ状態になることで保持状態になる。これを行毎に順次行うことにより、画像を表示できる。
また、図２７（Ａ）に示す複数の画素回路５０１は、例えば、図２７（Ｃ）に示す構成とすることができる。
また、図２７（Ｃ）に示す画素回路５０１は、トランジスタ５５２、５５４と、容量素子５６２と、発光素子５７２と、を有する。トランジスタ５５２及びトランジスタ５５４のいずれか一方または双方に先の実施の形態に示すトランジスタを適用することができる。
トランジスタ５５２のソース電極及びドレイン電極の一方は、データ信号が与えられる配線（以下、データ線ＤＬ＿ｎという）に電気的に接続される。さらに、トランジスタ５５２のゲート電極は、ゲート信号が与えられる配線（以下、走査線ＧＬ＿ｍという）に電気的に接続される。
トランジスタ５５２は、オン状態またはオフ状態になることにより、データ信号のデータの書き込みを制御する機能を有する。
容量素子５６２の一対の電極の一方は、電位が与えられる配線（以下、電位供給線ＶＬ＿ａという）に電気的に接続され、他方は、トランジスタ５５２のソース電極及びドレイン電極の他方に電気的に接続される。
容量素子５６２は、書き込まれたデータを保持する保持容量としての機能を有する。
トランジスタ５５４のソース電極及びドレイン電極の一方は、電位供給線ＶＬ＿ａに電気的に接続される。さらに、トランジスタ５５４のゲート電極は、トランジスタ５５２のソース電極及びドレイン電極の他方に電気的に接続される。
発光素子５７２のアノード及びカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続され、他方は、トランジスタ５５４のソース電極及びドレイン電極の他方に電気的に接続される。
発光素子５７２としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子ともいう）などを用いることができる。ただし、発光素子５７２としては、これに限定されず、無機材料からなる無機ＥＬ素子を用いても良い。
なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳが与えられる。
図２７（Ｃ）の画素回路５０１を有する表示装置では、例えば、図２７（Ａ）に示すゲートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ５５２をオン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路５０１は、トランジスタ５５２がオフ状態になることで保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ５５４のソース電極とドレイン電極の間に流れる電流量が制御され、発光素子５７２は、流れる電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態及び実施例と適宜組み合わせて実施することができる。
（実施の形態８）
本実施の形態では、本発明の一態様の半導体装置を有する表示モジュール及び電子機器について、図２８乃至図３０を用いて説明を行う。
＜８−１．表示モジュール＞
図２８に示す表示モジュール７０００は、上部カバー７００１と下部カバー７００２との間に、ＦＰＣ７００３に接続されたタッチパネル７００４、ＦＰＣ７００５に接続された表示パネル７００６、バックライト７００７、フレーム７００９、プリント基板７０１０、バッテリ７０１１を有する。
本発明の一態様の半導体装置は、例えば、表示パネル７００６に用いることができる。
上部カバー７００１及び下部カバー７００２は、タッチパネル７００４及び表示パネル７００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル７００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル７００６に重畳して用いることができる。また、表示パネル７００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。また、表示パネル７００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
バックライト７００７は、光源７００８を有する。なお、図２８において、バックライト７００７上に光源７００８を配置する構成について例示したが、これに限定さない。例えば、バックライト７００７の端部に光源７００８を配置し、さらに光拡散板を用いる構成としてもよい。なお、有機ＥＬ素子等の自発光型の発光素子を用いる場合、または反射型パネル等の場合においては、バックライト７００７を設けない構成としてもよい。
フレーム７００９は、表示パネル７００６の保護機能の他、プリント基板７０１０の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム７００９は、放熱板としての機能を有していてもよい。
プリント基板７０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリ７０１１による電源であってもよい。バッテリ７０１１は、商用電源を用いる場合には、省略可能である。
また、表示モジュール７０００は、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
＜８−２．電子機器１＞
次に、図２９（Ａ）乃至図２９（Ｅ）に電子機器の一例を示す。
図２９（Ａ）は、ファインダー８１００を取り付けた状態のカメラ８０００の外観を示す図である。
カメラ８０００は、筐体８００１、表示部８００２、操作ボタン８００３、シャッターボタン８００４等を有する。またカメラ８０００には、着脱可能なレンズ８００６が取り付けられている。
ここではカメラ８０００として、レンズ８００６を筐体８００１から取り外して交換することが可能な構成としたが、レンズ８００６と筐体が一体となっていてもよい。
カメラ８０００は、シャッターボタン８００４を押すことにより、撮像することができる。また、表示部８００２はタッチパネルとしての機能を有し、表示部８００２をタッチすることにより撮像することも可能である。
カメラ８０００の筐体８００１は、電極を有するマウントを有し、ファインダー８１００のほか、ストロボ装置等を接続することができる。
ファインダー８１００は、筐体８１０１、表示部８１０２、ボタン８１０３等を有する。
筐体８１０１は、カメラ８０００のマウントと係合するマウントを有しており、ファインダー８１００をカメラ８０００に取り付けることができる。また当該マウントには電極を有し、当該電極を介してカメラ８０００から受信した映像等を表示部８１０２に表示させることができる。
ボタン８１０３は、電源ボタンとしての機能を有する。ボタン８１０３により、表示部８１０２の表示のオン・オフを切り替えることができる。
カメラ８０００の表示部８００２、及びファインダー８１００の表示部８１０２に、本発明の一態様の表示装置を適用することができる。
なお、図２９（Ａ）では、カメラ８０００とファインダー８１００とを別の電子機器とし、これらを脱着可能な構成としたが、カメラ８０００の筐体８００１に、表示装置を備えるファインダーが内蔵されていてもよい。
図２９（Ｂ）は、ヘッドマウントディスプレイ８２００の外観を示す図である。
ヘッドマウントディスプレイ８２００は、装着部８２０１、レンズ８２０２、本体８２０３、表示部８２０４、ケーブル８２０５等を有している。また装着部８２０１には、バッテリ８２０６が内蔵されている。
ケーブル８２０５は、バッテリ８２０６から本体８２０３に電力を供給する。本体８２０３は無線受信機等を備え、受信した画像データ等の映像情報を表示部８２０４に表示させることができる。また、本体８２０３に設けられたカメラで使用者の眼球やまぶたの動きを捉え、その情報をもとに使用者の視点の座標を算出することにより、使用者の視点を入力手段として用いることができる。
また、装着部８２０１には、使用者に触れる位置に複数の電極が設けられていてもよい。本体８２０３は使用者の眼球の動きに伴って電極に流れる電流を検知することにより、使用者の視点を認識する機能を有していてもよい。また、当該電極に流れる電流を検知することにより、使用者の脈拍をモニタする機能を有していてもよい。また、装着部８２０１には、温度センサ、圧力センサ、加速度センサ等の各種センサを有していてもよく、使用者の生体情報を表示部８２０４に表示する機能を有していてもよい。また、使用者の頭部の動きなどを検出し、表示部８２０４に表示する映像をその動きに合わせて変化させてもよい。
表示部８２０４に、本発明の一態様の表示装置を適用することができる。
図２９（Ｃ）（Ｄ）（Ｅ）は、ヘッドマウントディスプレイ８３００の外観を示す図である。ヘッドマウントディスプレイ８３００は、筐体８３０１と、表示部８３０２と、バンド状の固定具８３０４と、一対のレンズ８３０５と、を有する。
使用者は、レンズ８３０５を通して、表示部８３０２の表示を視認することができる。なお、表示部８３０２を湾曲して配置させると好適である。表示部８３０２を湾曲して配置することで、使用者が高い臨場感を感じることができる。なお、本実施の形態においては、表示部８３０２を１つ設ける構成について例示したが、これに限定されず、例えば、表示部８３０２を２つ設ける構成としてもよい。この場合、使用者の片方の目に１つの表示部が配置されるような構成とすると、視差を用いた３次元表示等を行うことも可能となる。
なお、表示部８３０２に、本発明の一態様の表示装置を適用することができる。本発明の一態様の半導体装置を有する表示装置は、極めて精細度が高いため、図２９（Ｅ）のようにレンズ８３０５を用いて拡大したとしても、使用者に画素が視認されることなく、より現実感の高い映像を表示することができる。
＜８−３．電子機器２＞
次に、図２９（Ａ）乃至図２９（Ｅ）に示す電子機器と、異なる電子機器の一例を図３０（Ａ）乃至図３０（Ｇ）に示す。
図３０（Ａ）乃至図３０（Ｇ）に示す電子機器は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、又は操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９００８、等を有する。
図３０（Ａ）乃至図３０（Ｇ）に示す電子機器は、様々な機能を有する。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信または受信を行う機能、記録媒体に記録されているプログラムまたはデータを読み出して表示部に表示する機能、等を有することができる。なお、図３０（Ａ）乃至図３０（Ｇ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。また、図３０（Ａ）乃至図３０（Ｇ）には図示していないが、電子機器には、複数の表示部を有する構成としてもよい。また、該電子機器にカメラ等を設け、静止画を撮影する機能、動画を撮影する機能、撮影した画像を記録媒体（外部またはカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有していてもよい。
図３０（Ａ）乃至図３０（Ｇ）に示す電子機器の詳細について、以下説明を行う。
図３０（Ａ）は、テレビジョン装置９１００を示す斜視図である。テレビジョン装置９１００は、表示部９００１を大画面、例えば、５０インチ以上、または１００インチ以上の表示部９００１を組み込むことが可能である。
図３０（Ｂ）は、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は、例えば電話機、手帳又は情報閲覧装置等から選ばれた一つ又は複数の機能を有する。具体的には、スマートフォンとして用いることができる。なお、携帯情報端末９１０１は、スピーカ９００３、接続端子９００６、センサ９００７等を設けてもよい。また、携帯情報端末９１０１は、文字や画像情報をその複数の面に表示することができる。例えば、３つの操作ボタン９０５０（操作アイコンまたは単にアイコンともいう）を表示部９００１の一の面に表示することができる。また、破線の矩形で示す情報９０５１を表示部９００１の他の面に表示することができる。なお、情報９０５１の一例としては、電子メールやＳＮＳ（ソーシャル・ネットワーキング・サービス）や電話などの着信を知らせる表示、電子メールやＳＮＳなどの題名、電子メールやＳＮＳなどの送信者名、日時、時刻、バッテリの残量、アンテナ受信の強度などがある。または、情報９０５１が表示されている位置に、情報９０５１の代わりに、操作ボタン９０５０などを表示してもよい。
図３０（Ｃ）は、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば、携帯情報端末９１０２の使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状態で、その表示（ここでは情報９０５３）を確認することができる。具体的には、着信した電話の発信者の電話番号又は氏名等を、携帯情報端末９１０２の上方から観察できる位置に表示する。使用者は、携帯情報端末９１０２をポケットから取り出すことなく、表示を確認し、電話を受けるか否かを判断できる。
図３０（Ｄ）は、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末９２００は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。また、表示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、携帯情報端末９２００は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６を有し、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また接続端子９００６を介して充電を行うこともできる。なお、充電動作は接続端子９００６を介さずに無線給電により行ってもよい。
図３０（Ｅ）（Ｆ）（Ｇ）は、折り畳み可能な携帯情報端末９２０１を示す斜視図である。また、図３０（Ｅ）が携帯情報端末９２０１を展開した状態の斜視図であり、図３０（Ｆ）が携帯情報端末９２０１を展開した状態または折り畳んだ状態の一方から他方に変化する途中の状態の斜視図であり、図３０（Ｇ）が携帯情報端末９２０１を折り畳んだ状態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開した状態では、継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に支持されている。ヒンジ９０５５を介して２つの筐体９０００間を屈曲させることにより、携帯情報端末９２０１を展開した状態から折りたたんだ状態に可逆的に変形させることができる。例えば、携帯情報端末９２０１は、曲率半径１ｍｍ以上１５０ｍｍ以下で曲げることができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有することを特徴とする。ただし、本発明の一態様の半導体装置は、表示部を有さない電子機器にも適用することができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態及び実施例と適宜組み合わせて実施することができる。
本実施例では、本発明の一態様のスパッタリング装置を用いて作製した半導体膜、ここではＩｎと、Ｇａと、Ｚｎとを有する酸化物半導体膜中の不純物濃度について測定を行った。
なお、酸化物半導体膜中の不純物濃度の分析としては、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いた。
なお、本実施例においては、厚さ１００ｎｍの酸化物半導体膜を実施の形態１の表１に示す条件２を用いて作製した。酸化物半導体膜の膜中の不純物濃度の結果を図３２（Ａ）（Ｂ）（Ｃ）（Ｄ）に示す。
図３２（Ａ）は酸化物半導体膜中の水素濃度を、図３２（Ｂ）は酸化物半導体膜中の炭素濃度を、図３２（Ｃ）は酸化物半導体膜中の窒素濃度を、図３２（Ｄ）は酸化物半導体膜中のシリコン濃度を、それぞれ示す。また、図３２（Ａ）（Ｂ）（Ｃ）（Ｄ）において、縦軸が濃度を、横軸が深さを、それぞれ表す。なお、図３２（Ａ）（Ｂ）（Ｃ）に表す破線は、各元素の測定下限を表している。また、図３２（Ａ）（Ｂ）（Ｃ）に示す矢印は、測定方向の向きを表している。
図３２（Ａ）（Ｂ）（Ｃ）（Ｄ）に示すように、本発明の一態様のスパッタリング装置を用いて作製した半導体膜は、膜中の水素濃度が５×１０１９ａｔｏｍｓ／ｃｍ３未満である領域と、膜中の炭素濃度が１×１０１９ａｔｏｍｓ／ｃｍ３未満である領域と、膜中の窒素濃度が１×１０１８ａｔｏｍｓ／ｃｍ３未満である領域と、膜中のシリコン濃度が１×１０１８ａｔｏｍｓ／ｃｍ３未満である領域と、を有することが確認された。
このように、本発明の一態様のスパッタリング装置を用いて作製した半導体膜、ここでは、酸化物半導体膜中の不純物濃度が低いことが分かる。
本実施例に示す構成は、他の実施の形態及び実施例と適宜組み合わせて用いることができる。
本実施例では、本発明の一態様のスパッタリング装置に用いるターゲットを用いて、ＣＡＣ−ＯＳを成膜できる条件でスパッタリング処理を行った。当該ターゲットについて、走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察と、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）による元素分析を行った。
本実施例では、ターゲットＡ、ターゲットＢ、およびターゲットＣとして、Ｉｎ−Ｇａ−Ｚｎ酸化物（原子数比Ｉｎ：Ｇａ：Ｚｎ＝４：２：３）を用いた。スパッタリング処理は、圧力を０．４Ｐａに制御し、処理時間を１時間とし、２００Ｗの直流電力を印加して行った。
本実施例では、ターゲットＡ、ターゲットＢ、およびターゲットＣで、異なるガスを用いてスパッタリング処理を行った。ターゲットＡでは、アルゴンガス３０ｓｃｃｍを用いた。ターゲットＢでは、酸素ガス３ｓｃｃｍとアルゴンガス２７ｓｃｃｍを用いた。ターゲットＣでは、酸素ガス３０ｓｃｃｍを用いた。
つまり、ターゲットＡはアルゴン１００％（酸素０％）雰囲気で、ターゲットＢは酸素１０％雰囲気で、ターゲットＣは酸素１００％雰囲気で、それぞれスパッタリング処理を行った。このように、本実施例に係るターゲットＡおよびターゲットＢのスパッタリング条件は、導入ガスの全体に占める酸素ガスの割合が３０％以下であり、上記実施の形態に示すＣＡＣ−ＯＳを好適に形成することができる条件を満たしている。
スパッタリング処理を行った、ターゲットＡ、ターゲットＢ、およびターゲットＣについて、ＳＥＭ像の撮影を行った。ＳＥＭ像は、株式会社日立ハイテクノロジーズ製電界放出形走査電子顕微鏡ＳＵ８２４０を用いて、加速電圧５ｋＶ、倍率２０００倍で撮影した。
ターゲットＡのＳＥＭ像を図３３（Ａ）に、ターゲットＢのＳＥＭ像を図３３（Ｂ）に、ターゲットＣのＳＥＭ像を図３３（Ｃ）に示す。
図３３（Ａ）および図３３（Ｂ）に示すように、ターゲットＡおよびターゲットＢの表面に多数の粒状の構造体が見られた。ターゲットＡでは、ターゲットＢのものより大きな構造体も形成されていた。これに対し、図３３（Ｃ）に示すように、ターゲットＣの表面は、ターゲットＡおよびターゲットＢと比較して平坦性の高い構造になっていた。よって、スパッタリング処理のガス全体に占める酸素ガスの割合が少ない方が、ターゲット表面に粒状の構造体が形成されやすくなっている。
さらにターゲットＡの粒状の構造体について、ＥＤＸ分析を行った。ＥＤＸ分析では、元素分析装置として、株式会社堀場製作所製エネルギー分散型Ｘ線分析装置ＥＸ−３７０を用いて、加速電圧１５ｋＶで撮影した。
ＥＤＸ分析では、試料の分析対象領域の各点に電子線照射を行い、これにより発生する試料の特性Ｘ線のエネルギーと発生回数を測定し、各点に対応するＥＤＸスペクトルを得る。本実施例では、各点のＥＤＸスペクトルのピークを、Ｉｎ原子のＬ殻への電子遷移、Ｇａ原子のＬ殻への電子遷移、およびＺｎ原子のＬ殻への電子遷移に帰属させ、各点におけるそれぞれの原子の比率を算出した。
ターゲットＡ表面のｐｏｉｎｔＡからｐｏｉｎｔＦについて、ＥＤＸ分析を行った結果を図３４に示す。図３４に示す円グラフは、各ｐｏｉｎｔにおけるＩｎ原子、Ｇａ原子、およびＺｎ原子の原子数比を示す。ただし、この原子数比はＩｎの比を４．００として規格化したものである。図３４に示すように、ターゲットＡ表面の各粒状の構造体において、Ｇａの原子数比は比較的大きい。
また、ｐｏｉｎｔＡからｐｏｉｎｔＦのＩｎ原子、Ｇａ原子、およびＺｎ原子の原子数比と、ターゲットバルク全体の原子数比を比較したグラフを図３５に示す。図３５の棒グラフに示す原子数比も、図３４の円グラフと同様に、Ｉｎの比を４．００として規格化したものである。
図３５に示すように、ターゲットＡ表面の各粒状の構造体におけるＧａの原子数比は、ターゲットバルク全体のＧａ原子の原子数比より大きい。このように、ターゲットＡの表面には、Ｇａ原子を多く含む粒状の構造体が形成されている。これは、上記実施の形態で図５（Ｂ）（Ｃ）に示す、Ｇａ原子が多く含まれる、偏析領域２５０４に対応する。
ここで、図３６にＧａ−Ｉｎ系の平衡状態図を、図３７にＧａ−Ｚｎ系の平衡状態図を示す。図３６に示すＧａ−Ｉｎ系の平衡状態図は、「Ｂｉｎａｒｙ Ａｌｌｏｙ Ｐｈａｓｅ ＤＩＡＧＲＡＭＳ， Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎ， Ｐｌｕｓ Ｕｐｄａｔｅｓ（ｏｎ ＣＤ−ＲＯＭ）ＶＥＲＳＩＯＮ１．０」でＧａとＩｎを指定して出力した。また、図３７に示すＧａ−Ｚｎ系の平衡状態図は、当該ＣＤ−ＲＯＭを用いて、ＧａとＺｎを指定して出力した。
図３６に示すように、Ｇａ１００ａｔｏｍｉｃ％近傍のＧａ−Ｉｎ系において、Ｉｎの溶解度は非常に小さい。また、図３７に示すように、Ｇａ１００ａｔｏｍｉｃ％近傍のＧａ−Ｚｎ系において、Ｚｎの溶解度は１ａｔｏｍｉｃ％程度である。言い換えると、Ｇａをベースにする固溶体は、極微量のＩｎおよび／またはＺｎとしか固溶体を形成しないということになる。
これは、上記実施の形態に示すように、ターゲットの一部が溶解し、Ｇａが凝集して偏析領域２５０４が形成される過程において、偏析領域２５０４からＩｎおよび／またはＺｎが追い出され、偏析領域２５０４の外にＩｎおよび／またはＺｎが偏析することを示唆している。
以上より、ＣＡＣ−ＯＳの成膜に好適な条件でスパッタリング処理を行ったターゲットが、上記実施の形態で図５に示すモデルに従うことが示された。
本実施例に示す構成は、他の実施の形態及び実施例と適宜組み合わせて用いることができる。
１０ スパッタリング装置
１２ カセットポート
１４ アライメントポート
１６ 大気側基板供給室
１８ 大気側基板搬送室
２０ａ ロードロック室
２０ｂ アンロードロック室
２２ 搬送室
２４ 基板加熱室
２６ａ 成膜室
２６ｂ 成膜室
２６ｃ 成膜室
２８ ゲートバルブ
３０ 搬送ロボット
３２ 加熱ステージ
３４ 真空ポンプ
３６ ガス供給装置
３８ ガス精製装置
４０ クライオポンプ
４２ ターゲット
４２ａ ターゲット
４２ｂ ターゲット
４４ 防着板
４６ 基板ステージ
４８ 基板
５０ ガス加熱機構
５２ ターボ分子ポンプ
５４ クライオトラップ
５６ ステージ
６０ バッキングプレート
６０ａ バッキングプレート
６０ｂ バッキングプレート
６２ａ マグネットユニット
６２ｂ マグネットユニット
６４ａ ターゲットホルダ
６４ｂ ターゲットホルダ
６６ 部材
６８Ｎ１ マグネット
６８Ｎ２ マグネット
６８Ｓ マグネット
７０ａ マグネットホルダ
７２ カソード
７２ａ 磁力線
７２ｂ 磁力線
１００ トランジスタ
１０２ 基板
１０４ 絶縁膜
１０６ 導電膜
１０８ 酸化物半導体膜
１０８ａ 酸化物半導体膜
１０８ｎ 領域
１０８ｊ 領域
１１０ 絶縁膜
１１０＿０ 絶縁膜
１１２ 導電膜
１１２＿０ 導電膜
１１６ 絶縁膜
１１８ 絶縁膜
１２０ａ 導電膜
１２０ｂ 導電膜
１２２ 絶縁膜
１４０ マスク
１４１ａ 開口部
１４１ｂ 開口部
１４３ 開口部
１５０ トランジスタ
３００Ａ トランジスタ
３００Ｂ トランジスタ
３０２ 基板
３０４ 導電膜
３０６ 絶縁膜
３０７ 絶縁膜
３０８ 酸化物半導体膜
３０８ｎ 領域
３１２ａ 導電膜
３１２ｂ 導電膜
３１４ 絶縁膜
３１６ 絶縁膜
３１８ 絶縁膜
３２０ａ 導電膜
３２０ｂ 導電膜
３４２ａ 開口部
３４２ｂ 開口部
３４２ｃ 開口部
５０１ 画素回路
５０２ 画素部
５０４ 駆動回路部
５０４ａ ゲートドライバ
５０４ｂ ソースドライバ
５０６ 保護回路
５０７ 端子部
５５０ トランジスタ
５５２ トランジスタ
５５４ トランジスタ
５６０ 容量素子
５６２ 容量素子
５７０ 液晶素子
５７２ 発光素子
６００ 表示パネル
６０１ トランジスタ
６０４ 接続部
６０５ トランジスタ
６０６ トランジスタ
６０７ 接続部
６１２ 液晶層
６１３ 導電膜
６１７ 絶縁膜
６２０ 絶縁膜
６２１ 絶縁膜
６２３ 導電膜
６３１ 着色層
６３２ 遮光膜
６３３ａ 配向膜
６３３ｂ 配向膜
６３４ 着色層
６３５ 導電膜
６４０ 液晶素子
６４１ 接着層
６４２ 接着層
６４３ 導電膜
６４４ ＥＬ層
６４５ａ 導電膜
６４５ｂ 導電膜
６４６ 絶縁膜
６４７ 絶縁膜
６４８ 導電膜
６４９ 接続層
６５１ 基板
６５２ 導電膜
６５３ 半導体膜
６５４ 導電膜
６５５ 開口
６５６ 偏光板
６５９ 回路
６６０ 発光素子
６６１ 基板
６６２ 表示部
６６３ 導電膜
６６６ 配線
６７２ ＦＰＣ
６７３ ＩＣ
６８１ 絶縁膜
６８２ 絶縁膜
６８３ 絶縁膜
６８４ 絶縁膜
６８５ 絶縁膜
６８６ 接続体
６８７ 接続部
７００ 表示装置
７０１ 基板
７０２ 画素部
７０４ ソースドライバ回路部
７０５ 基板
７０６ ゲートドライバ回路部
７０８ ＦＰＣ端子部
７１０ 信号線
７１１ 配線部
７１２ シール材
７１６ ＦＰＣ
７３０ 絶縁膜
７３２ 封止膜
７３４ 絶縁膜
７３６ 着色膜
７３８ 遮光膜
７５０ トランジスタ
７５２ トランジスタ
７６０ 接続電極
７７０ 平坦化絶縁膜
７７２ 導電膜
７７３ 絶縁膜
７７４ 導電膜
７７５ 液晶素子
７７６ 液晶層
７７８ 構造体
７８０ 異方性導電膜
７８２ 発光素子
７８６ ＥＬ層
７８８ 導電膜
７９０ 容量素子
７９１ タッチパネル
７９２ 絶縁膜
７９３ 電極
７９４ 電極
７９５ 絶縁膜
７９６ 電極
７９７ 絶縁膜
２１９０ プラズマ
２１９２ 陽イオン
２５０４ 偏析領域
２５０４ａ スパッタ粒子
２５０６ 偏析領域
２５０６ａ スパッタ粒子
７０００ 表示モジュール
７００１ 上部カバー
７００２ 下部カバー
７００３ ＦＰＣ
７００４ タッチパネル
７００５ ＦＰＣ
７００６ 表示パネル
７００７ バックライト
７００８ 光源
７００９ フレーム
７０１０ プリント基板
７０１１ バッテリ
８０００ カメラ
８００１ 筐体
８００２ 表示部
８００３ 操作ボタン
８００４ シャッターボタン
８００６ レンズ
８１００ ファインダー
８１０１ 筐体
８１０２ 表示部
８１０３ ボタン
８２００ ヘッドマウントディスプレイ
８２０１ 装着部
８２０２ レンズ
８２０３ 本体
８２０４ 表示部
８２０５ ケーブル
８２０６ バッテリ
８３００ ヘッドマウントディスプレイ
８３０１ 筐体
８３０２ 表示部
８３０４ 固定具
８３０５ レンズ
９０００ 筐体
９００１ 表示部
９００３ スピーカ
９００５ 操作キー
９００６ 接続端子
９００７ センサ
９００８ マイクロフォン
９０５０ 操作ボタン
９０５１ 情報
９０５２ 情報
９０５３ 情報
９０５４ 情報
９０５５ ヒンジ
９１００ テレビジョン装置
９１０１ 携帯情報端末
９１０２ 携帯情報端末
９２００ 携帯情報端末
９２０１ 携帯情報端末

Claims (7)

  1. Ｉｎと、Ｇａと、Ｚｎとを有するスパッタリングターゲットは、第１の領域及び第２の領域を有し、
    前記第１の領域は前記スパッタリングターゲット全体におけるＧａの原子数比より、Ｇａの原子数比が大きい領域であり、
    前記第２の領域は前記スパッタリングターゲット全体におけるＩｎの原子数比より、Ｉｎの原子数比が大きい領域であり、
    前記第１の領域は、球状又は粒状を有し、
    前記第２の領域は、凹凸形状を有し、
    前記第１の領域は、前記第２の領域の表面に接している、
    スパッタリングターゲット。
  2. Ｉｎと、Ｇａと、Ｚｎとを有するスパッタリングターゲットは、第１の領域及び第２の領域を有し、
    前記第１の領域はＧａが偏析し、Ｇａを多く含む領域であり、
    前記第２の領域はＩｎが偏析し、Ｉｎを多く含む領域であり、
    前記第１の領域は、球状又は粒状を有し、
    前記第２の領域は、凹凸形状を有し、
    前記第１の領域は、前記第２の領域の表面に接している、
    スパッタリングターゲット。
  3. 請求項１又は請求項２において、
    前記スパッタリングターゲットは、表面側に前記第１の領域を有する、
    スパッタリングターゲット。
  4. 請求項１乃至請求項３のいずれか一に記載されたスパッタリングターゲットを用いて酸化物半導体膜を作製する方法であって、
    成膜室に前記スパッタリングターゲット及び基板を設置し、全体に占める酸素ガスの割合が３０％以上１００％以下となる成膜ガスを前記成膜室に導入し、前記スパッタリングターゲットに電圧を印加して前記基板に前記酸化物半導体膜を形成する、酸化物半導体膜の作製方法。
  5. 請求項１乃至請求項３のいずれか一に記載されたスパッタリングターゲットを用いて酸化物半導体膜を作製する方法であって、
    成膜室に前記スパッタリングターゲット及び基板を設置し、全体に占める酸素ガスの割合が０％以上３０％以下となる成膜ガスを前記成膜室に導入し、前記スパッタリングターゲットに電圧を印加して前記基板に前記酸化物半導体膜を形成する、酸化物半導体膜の作製方法。
  6. 請求項４又は請求項５において、
    前記基板を意図的に加熱しない、酸化物半導体膜の作製方法。
  7. 請求項４乃至請求項６のいずれか一において、
    前記成膜室に前記成膜ガスを導入した後、且つ前記基板上に前記酸化物半導体膜を成膜する前に、前記成膜室へ窒素分子が導入される、酸化物半導体膜の作製方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201801513A (zh) 2016-06-15 2018-01-01 半導體能源研究所股份有限公司 顯示裝置及其動作方法，以及電子機器
JP6640759B2 (ja) * 2017-01-11 2020-02-05 株式会社アルバック 真空処理装置
JP6511212B1 (ja) * 2017-11-10 2019-05-15 株式会社アルバック 真空装置、吸着装置、導電性薄膜製造方法
JP7299235B2 (ja) * 2017-12-22 2023-06-27 インスティテュート オブ ジオロジカル アンド ニュークリア サイエンシズ リミティド イオンビームスパッタリング装置及び方法
US11077535B2 (en) * 2018-02-14 2021-08-03 Samsung Electronics Co., Ltd. Process system having locking pin and locking pin
CN108987258A (zh) * 2018-07-19 2018-12-11 京东方科技集团股份有限公司 氧化物半导体层的制备方法及装置
CN109215521B (zh) * 2018-10-23 2022-03-25 维沃移动通信有限公司 一种显示模组、电子设备和显示模组的制造方法
US20240102154A1 (en) * 2020-02-24 2024-03-28 Applied Materials, Inc. Vacuum processing apparatus, vacuum system, gas partial pressure control assembly, and method of controlling partial pressure of a gas in a vacuum processing chamber
CN112366228B (zh) * 2020-10-26 2024-02-20 苏州科技大学 一种自激励电阻计时器及其制备方法
CN115747739B (zh) * 2022-11-16 2024-06-04 哈尔滨工业大学 一种可见光-中红外宽波段透明导电薄膜的制备方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07335046A (ja) 1994-06-14 1995-12-22 Idemitsu Kosan Co Ltd 導電性透明基材の製造方法
US6074279A (en) * 1997-02-28 2000-06-13 Tosoh Corporation Process for producing sputtering target
WO2005074030A1 (en) 2004-01-30 2005-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN101910450B (zh) * 2007-12-27 2012-08-29 Jx日矿日石金属株式会社 a-IGZO氧化物薄膜的制备方法
US8948731B2 (en) 2008-07-18 2015-02-03 Qualcomm Incorporated Rating of message content for content control in wireless devices
TWI627757B (zh) 2008-07-31 2018-06-21 半導體能源研究所股份有限公司 半導體裝置
JP2011066070A (ja) * 2009-09-15 2011-03-31 Idemitsu Kosan Co Ltd 多結晶薄膜、その成膜方法、及び薄膜トランジスタ
WO2011055769A1 (en) 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor element and semiconductor device, and deposition apparatus
WO2011058867A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Sputtering target and method for manufacturing the same, and transistor
JP4875135B2 (ja) * 2009-11-18 2012-02-15 出光興産株式会社 Ｉｎ−Ｇａ−Ｚｎ−Ｏ系スパッタリングターゲット
WO2011105183A1 (en) 2010-02-26 2011-09-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor element and deposition apparatus
JP5381844B2 (ja) 2010-03-23 2014-01-08 住友電気工業株式会社 Ｉｎ−Ｇａ−Ｚｎ系複合酸化物焼結体およびその製造方法
TWI590335B (zh) 2010-08-18 2017-07-01 半導體能源研究所股份有限公司 膜形成設備及膜形成方法
US20120064665A1 (en) 2010-09-13 2012-03-15 Semiconductor Energy Laboratory Co., Ltd. Deposition apparatus, apparatus for successive deposition, and method for manufacturing semiconductor device
US8629496B2 (en) 2010-11-30 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5657433B2 (ja) 2011-03-11 2015-01-21 富士フイルム株式会社 薄膜トランジスタの製造方法、薄膜トランジスタ、表示装置、センサ及びｘ線デジタル撮影装置
US9478668B2 (en) * 2011-04-13 2016-10-25 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
JP5333525B2 (ja) 2011-06-15 2013-11-06 住友電気工業株式会社 導電性酸化物およびその製造方法、ならびに酸化物半導体膜
JP5718767B2 (ja) 2011-08-30 2015-05-13 株式会社アルバック スパッタリング装置
JP5984354B2 (ja) 2011-10-07 2016-09-06 住友電気工業株式会社 半導体素子
WO2013089115A1 (en) * 2011-12-15 2013-06-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN104380473B (zh) 2012-05-31 2017-10-13 株式会社半导体能源研究所 半导体装置
JP6141332B2 (ja) * 2013-01-15 2017-06-07 出光興産株式会社 スパッタリングターゲット、酸化物半導体薄膜及びそれらの製造方法
WO2014112376A1 (ja) * 2013-01-16 2014-07-24 出光興産株式会社 スパッタリングターゲット、酸化物半導体薄膜及び当該酸化物半導体薄膜を備える薄膜トランジスタ
JP6141777B2 (ja) * 2013-02-28 2017-06-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20140299873A1 (en) * 2013-04-05 2014-10-09 Semiconductor Energy Laboratory Co., Ltd. Single-crystal oxide semiconductor, thin film, oxide stack, and formation method thereof
TWI741298B (zh) 2013-10-10 2021-10-01 日商半導體能源研究所股份有限公司 半導體裝置
US10043913B2 (en) 2014-04-30 2018-08-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film, semiconductor device, display device, module, and electronic device
US20150318171A1 (en) 2014-05-02 2015-11-05 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing oxide
JP6676316B2 (ja) 2014-09-12 2020-04-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2017149413A1 (en) 2016-03-04 2017-09-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN108780819B (zh) 2016-03-11 2022-06-14 株式会社半导体能源研究所 复合体及晶体管
CN114864381A (zh) 2016-05-20 2022-08-05 株式会社半导体能源研究所 半导体装置或包括该半导体装置的显示装置

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