JP6845138B2

JP6845138B2 - 高電圧スイッチ

Info

Publication number: JP6845138B2
Application number: JP2017532004A
Authority: JP
Inventors: リー、シュエチィン
Original assignee: ユナイテッドシリコンカーバイド、インク．
Priority date: 2015-01-08
Filing date: 2015-10-09
Publication date: 2021-03-17
Anticipated expiration: 2035-10-09
Also published as: EP3243276B1; CN107431482B; US9190993B1; WO2016111732A1; ES2756325T3; CN107431482A; US9312847B1; US9325306B1; JP2018504818A; EP3243276A1

Description

本出願は、２０１５年１月８日付で出願された米国特許出願第１４／５９２，５４２号に対して優先権を主張するものであり、この参照によりその開示の全体が本明細書内に組み込まれる。

本発明の対象は、複数の半導体装置を使用する半導体スイッチに関し、特に、直列接続された複数の装置を使用する高電圧カスコードスイッチに関する。
この出願の発明に関連する先行技術文献情報としては、以下のものがある（国際出願日以降国際段階で引用された文献及び他国に国内移行した際に引用された文献を含む）。
（先行技術文献）
（特許文献）
（特許文献１）国際公開第２０１０／０８８７８３号
（特許文献２）国際公開第２０１１／１２３９６２号
（非特許文献）
（非特許文献１）ＢＩＥＬＡＪＥＴＡＬ： "Ｂａｌａｎｃｉｎｇｃｉｒｃｕｉｔｆｏｒａ５ＫＶ／５０ｎｓｐｕｌｓｅｄｐｏｗｅｒｓｗｉｔｃｈｂａｓｅｄｏｎＳｉｃ−ＪＦＥＴＳｕｐｅｒＣａｓｃｏｄｅ"，ＰＵＬＳＥＤＰＯＷＥＲＣＯＮＦＥＲＥＮＣＥ，２００９．ＰＰＣ ‘０９．ＩＥＥＥ，ＩＥＥＥ，ＰＩＳＣＡＴＡＷＡＹ，ＮＪ，ＵＳＡ，２８Ｊｕｎｅ２００９（２００９−０６−２８），ｐａｇｅｓ６３５−６４０，ＸＰＯ３１６１５０５７，ＩＳＢＮ：９７８−１−４２４４−４０６４−１

高電圧スイッチング装置は、多数の接合型電界効果トランジスタ（ｊｕｎｃｔｉｏｎｆｉｅｌｄ−ｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒｓ：ＪＦＥＴｓ）などのノーマリーオン型トランジスタを、各トランジスタのドレインを次段のソースに接続するように相互に直列接続し、前記ノーマリーオン型トランジスタのチェーンを、金属酸化物電界効果トランジスタ（ｍｅｔａｌ−ｏｘｉｄｅｆｉｅｌｄ−ｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）などのノーマリーオフ型スイッチ構成要素のドレインを前記チェーン内の１番目のトランジスタのソースに接続するように、前記ノーマリーオフ型スイッチ構成要素に直列接続し、各トランジスタについて、ダイオードなどの電圧クランプ素子を、前記クランプ素子のアノードを前記トランジスタのソースに接続し、前記電圧クランプ素子のカソードを前記チェーン内の次段のトランジスタのゲートに接続するように接続することにより、形成することができる。この構成は、バイアス電流（または漏れ電流）がトランジスタのパラメータに左右されずに前記トランジスタ間で均一に配分され、回路をバイアスすることにより生じる追加的な漏れ電流である総バイアス電流が、単一の電圧クランプダイオードのバイアス電流の２倍に過ぎず、直列接続されているトランジスタの数に左右されないことを確実にするうえで役立つ。

この概要は、下記の発明を実施するための形態にさらに述べる概念の抜粋を、簡略化された形式で紹介するために提供されている。この概要は、請求の対象の主要な特徴または本質的な特徴を特定することを意図したものでもなければ、請求の対象の範囲を限定するために使用することを意図したものでもない。さらに、請求の対象は、本開示のいずれかの部分に記述されているいずれかまたはすべての欠点を解決する限定に限定されるものではない。

図１は、複数の電圧クランプダイオードと共にＪＦＥＴのチェーンとＭＯＳＦＥＴとを含むスイッチ回路の例の接続図である。図２は、図１の回路に負荷回路を追加して示した図である。図３は、負荷回路の例を示す図である。図４は、図２の回路にダイナミックバランス回路を追加した例を示した図である。図５は、図２の回路に代替的な構成でダイナミックバランス回路を追加した例を示した図である。図６は、複数の電圧クランプダイオードと共にＪＦＥＴのチェーンとＭＯＳＦＥＴとを含むスイッチ回路の別の例の接続図である。図７は、複数の電圧クランプダイオードと共にＪＦＥＴのチェーンとＭＯＳＦＥＴとを含むスイッチ回路のさらに別の例の接続図である。図８は、図７の回路に負荷回路とダイナミックバランス回路とを共に追加した例を示した図である。図９は、図７の回路に代替的な構成で負荷回路とダイナミックバランス回路とを共に追加した例を示した図である。

高電圧スイッチング装置は、多数のＪＦＥＴなどのノーマリーオン型トランジスタおよびＭＯＳＦＥＴなどのノーマリーオフ型スイッチ構成要素を、各素子のドレインを次段のソースに接続するように相互に直列接続し、各トランジスタについて、ダイオードなどの電圧クランプ素子を、前記ダイオードのアノードを前記トランジスタのソースに接続し、前記ダイオードのカソードを前記チェーン内の次段のトランジスタのゲートに接続するように接続することにより、多くの構成要素で形成することができる。前記スイッチ構成要素は、前記チェーン内の１番目のトランジスタの前に直列に配置されている。

この構成は、バイアス電流（または漏れ電流）がトランジスタのパラメータに左右されずに前記トランジスタ間で均一に配分され、電流をバイアスすることにより生じる追加的な漏れ電流である総バイアス電流が、単一の電圧クランプダイオードのバイアス電流の２倍に過ぎず、直列接続されているトランジスタの数に左右されないことを確実にするうえで役立つ。

前記スイッチ構成要素は、高電圧素子または低電圧素子のいずれであってもよい。低電圧ノーマリーオフ型半導体スイッチ構成要素の代わりに、例えば、ＭＯＳＦＥＴ、ＪＦＥＴ、静電誘導トランジスタ（ｓｔａｔｉｃｉｎｄｕｃｔｉｏｎｔｒａｎｓｉｓｔｏｒ：ＳＩＴ）、ＢＪＴ、または絶縁ゲート・バイポーラ・トランジスタ（ｉｎｓｕｌａｔｅｄ−ｇａｔｅｂｉｐｏｌａｒｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）を使用してもよい。本明細書内で説明する高電圧スイッチング装置のスイッチ構成要素として、標準定格電圧が１５〜５０ボルトである低電圧ノーマリーオフ型シリコンＭＯＳＦＥＴの使用が好適である。また、前記スイッチ構成要素は、高電圧型のＭＯＳＦＥＴ、ＪＦＥＴ、ＢＪＴ、ＩＧＢＴ、または類似の素子であってもよい。

前記トランジスタは、例えば、ノーマリーオン型のＪＦＥＴまたはＭＯＳＦＥＴであってもよい。ノーマリーオン型ＳｉＣＪＦＥＴは信頼性が高く、１０００ボルト超の阻止電圧で市販されている。１０００〜５０００ボルトの範囲の阻止電圧を有するＳｉＣＪＦＥＴは、高電圧スイッチング装置を作製するうえで有用である。実用上、前記トランジスタおよび前記スイッチ構成要素素子はＮチャネル素子またはＰチャネル素子であってもよいものの、Ｎチャネル素子が使用される可能性の方が高い。性能を向上させるために、抵抗器などの負荷回路と、コンデンサなどのダイナミックバランス回路とを追加することができる。

電圧クランプ素子は、電圧が所望のクランプ電圧未満であるときに非常に小さな漏れ電流を伝導し、電圧が所望のクランプ電圧に達したときにかなりの電流を伝導する任意の素子または回路ブロックであることができる。例えば、この機能のためにアバランシェダイオードが良好に機能するし、所望のクランプ電圧において信頼性が高く安定しているアバランシェ降伏を有するＳｉＣＭＯＳＦＥＴも良好に機能する。

この種の高電圧スイッチング装置は、比較的小さな漏れ電流、大きな飽和電流、高定格電圧、および低コストを提供することができる。これらの装置は、３〜１５キロボルトの電力半導体素子を必要とする用途のような高電圧電力変換のような用途に有用であることができる。その他の用途としては、例えば、高電圧モーター駆動装置および牽引システム、高電圧パルス発生器、高電圧直流（ｈｉｇｈ−ｖｏｌｔａｇｅｄｉｒｅｃｔｃｕｒｒｅｎｔ：ＨＶＤＣ）送電システム、フレキシブル交流送電システム（ｆｌｅｘｉｂｌｅａｌｔｅｒｎａｔｉｎｇｃｕｒｒｅｎｔｔｒａｎｓｍｉｓｓｉｏｎｓｙｓｔｅｍ：ＦＡＣＴＳ）、超高電圧コンデンサ充電、パルス電力、パルス発生器、ならびに試験装置などが挙げられる。

図１は、例示的な高電圧スイッチ１０の回路図である。前記スイッチ１０は、低電圧ノーマリーオフ型素子であるスイッチング素子ＭＯＳＦＥＴＭ１を含んでいる。既述のとおり、実用上、これは、ＭＯＳＦＥＴ、ＪＦＥＴ、ＢＪＴ、またはＩＧＢＴなどの任意の種類のスイッチング構成要素であることができる。前記スイッチ１０は、また、高電圧ノーマリーオン型素子であってもよい複数のトランジスタＪＦＥＴＪ１〜Ｊｎをも含んでいる。既述のとおり、実用上、前記トランジスタもまた、例えば、ＭＯＳＦＥＴであることができる。前記トランジスタは、ドレインからソースへと直列にチェーン接続されている。

前記チェーン内の１番目のトランジスタＪ１のソースは、前記スイッチング素子ＭＯＳＦＥＴＭ１のドレインに接続されている。前記１番目のトランジスタＪ１のゲートは、前記スイッチング素子ＭＯＳＦＥＴＭ１のソースに接続されている。このように、前記ＪＦＥＴＪ１およびＭＯＳＦＥＴＭ１は、カスコード構成に接続されている。前記ＭＯＳＦＥＴＭ１および前記トランジスタのチェーンＪ１〜Ｊｎは直列接続されて端子１００における最後のトランジスタＪｎのドレインと端子３００における前記ＭＯＳＦＥＴＭ１のソースとの間の電流経路を形成している。前記ＭＯＳＦＥＴＭ１のゲートは、端子２００に接続されている。

前記チェーン内の１番目のトランジスタＪ１を除く前記チェーン内の各トランジスタについて、前記トランジスタに関連付けられるクランプ素子Ｄ２〜Ｄｎが存在し、前記クランプ素子のアノードが前記チェーン内の前段のトランジスタのソースに接続され、前記クランプ素子のカソードが前記トランジスタのゲートに接続されている。前記チェーン内の１番目のトランジスタＪ１を除く各トランジスタは、関連付けられる前記トランジスタＪ２〜Ｊｎのゲートから流れる、関連付けられるバイアス電流ＩＢ２〜ＩＢｎを有する。

前記高電圧スイッチ１０は、前記ＭＯＳＦＥＴＭ１のゲート端子に連結されているゲート端子２００を介して制御される。高レベルの電圧信号（通常、＋５〜＋１５ボルト）が前記ゲート端子２００に印加されると、前記ＭＯＳＦＥＴＭ１がオンとなり、前記カスコード回路の動作方法に従って、前記ＪＦＥＴＪ１もまたオンとなる。前記ＪＦＥＴＪ１をオンにすると、前記ＪＦＥＴＪ１のドレイン端子とソース端子との間の電圧降下ＶＤＳ１が、通常、２ボルト未満の非常に小さな値まで降下し、すると、前記電圧降下ＶＤＳ１は前記ＪＦＥＴＪ２のソース端子とゲート端子との間の電圧降下ＶＳＧ２および前記電圧クランプ素子Ｄ２のカソード端子とアノード端子との間の電圧降下ＶＫＡ２の和に等しいので、前記電圧降下ＶＳＧ２が非常に小さな値にまで降下する。この結果、ＶＳＧ２に等しい前記ＪＦＥＴＪ２のゲート−ソース間電圧が、通常、−５〜−１５ボルトの値を有する前記ＪＦＥＴＪ２の閾値電圧よりも高い値まで上昇し、したがって、前記ＪＦＥＴＪ２がオンとなる。前記ＪＦＥＴＪ２がオンとなると、同様の方法で前記ＪＦＥＴＪ３〜Ｊｎがオンとなる。

低レベルの電圧信号（通常、０〜−５ボルト）が前記ゲート端子２００に印加されると、前記ＭＯＳＦＥＴＭ１がオフとなり、前記カスコード回路の動作方法に従って、前記ＪＦＥＴＪ１もまたオフとなる。前記ＪＦＥＴＪ１がオフとなると同時に、前記電圧降下ＶＫＡ２が前記電圧クランプ素子Ｄ２のクランプ電圧に達し、前記電圧クランプ素子Ｄ２のクランプ電圧にクランプされるまで、前記電圧降下ＶＤＳ１およびＶＫＡ２が増加する。ＶＤＳ１がさらに上昇しても前記電圧降下ＶＫＡ２は増加しないが、前記電圧降下ＶＳＧ２が増加し、−ＶＳＧ２に等しい前記ＪＦＥＴＪ２のゲート−ソース間電圧が低下する。前記ＪＦＥＴＪ２のゲート−ソース間電圧が前記ＪＦＥＴＪ２の閾値電圧よりも低い値まで低下すると、前記ＪＦＥＴＪ２がオフとなり、前記ドレイン端子１００と前記ソース端子３００との間のさらなる電圧上昇を後押しする。前記ＪＦＥＴＪ２がオフとなった後、前記電圧降下ＶＤＳ１が、前記電圧クランプ素子Ｄ２のクランプ電圧および前記ＪＦＥＴＪ２のソース−ゲート間ターンオフ電圧の和に等しい値にクランプされるが、このことは、電圧クランプ素子を選択するための寸法仕様を示唆する。前記ＪＦＥＴＪ２がオフとなると、同様の方法で前記ＪＦＥＴＪ３〜Ｊｎがオフとなる。

図１の高電圧スイッチング装置１０において、前記電圧クランプ素子Ｄ２〜Ｄｎをバイアスするための漏れ電流は、前記ＪＦＥＴＪ２〜Ｊｎのドレイン−ゲート間漏れ電流によって、それぞれ提供される。この構成において、前記電圧クランプ素子Ｄ２〜Ｄｎの各々の漏れ電流は、これらに関連付けられるトランジスタＪ２〜Ｊｎによってのみ決定される。理想的には、トランジスタＪ２〜Ｊｎの各々が同じＩＢのドレイン−ゲート間漏れ電流（即ち、ＩＢ２＝ＩＢ３＝．．．＝ＩＢｎ＝ＩＢ）を有する場合、前記チェーン内の最後のトランジスタＪｎは、前記電圧クランプ素子Ｄｎ−１およびＤｎをバイアスするためにＩＢｎ＋ＩＢｎ−１＝２×ＩＢの漏れ電流を提供する必要があり、前記トランジスタＪ２〜Ｊｎ−１は、各々が、これらに関連付けられる電圧クランプ素子をバイアスするためにＩＢの漏れ電流を提供する必要がある。前記チェーン内の１番目のトランジスタＪ１は、前記電圧クランプ素子Ｄ３をバイアスするためにＩＢ３の漏れ電流をシンクさせる必要がある。図１の例において、前記ＪＦＥＴＪ２〜Ｊｎの漏れ電流は、時間および動作温度と共に変化する可能性がある。この結果、前記電圧クランプ素子Ｄ２〜Ｄｎの動作が影響を受ける。

図２は、前記クランプ素子Ｄ２〜Ｄｎをバイアスするための電流が前記ＪＦＥＴＪ２〜Ｊｎの漏れ電流に左右されないようにする方法を図示している。図２は、図１に示したすべての素子に加えて複数の負荷回路Ｒ２〜Ｒｎを加えたもので構成されている高電圧スイッチ２０を示している。各負荷回路Ｒ２〜Ｒｎは、これに対応するＪＦＥＴＪ２〜Ｊｎのドレイン端子とゲート端子との間に接続されている。前記負荷回路Ｒ２〜Ｒｎの各々は、単に所定の抵抗値を有する抵抗器であることができる。

前記負荷回路Ｒ２〜Ｒｎの各々は、端子電圧を上昇させることにより抵抗が増加したダイナミック抵抗器であってもよく、これにより、高い端子電圧における制御された漏れ電流および低い端子電圧における低インピーダンスが提供される。図３は、ドレイン端子と、ゲート端子と、ソース端子と、フィードバック抵抗器３２とを有するノーマリーオン型トランジスタ３１を含むダイナミック抵抗器３０の非限定的な例を示している。前記ノーマリーオン型トランジスタ３１のドレイン端子およびゲート端子は、それぞれ、図３のダイナミック抵抗器の入力端子３３および出力端子３４に接続されている。前記抵抗器３２は、前記ノーマリーオン型トランジスタ３１のソース端子とゲート端子との間に接続されており、前記ノーマリーオン型トランジスタ３１のドレイン−ソース間電流経路上にある。

図２を再度参照すると、図２に提示されている負荷回路Ｒ２〜Ｒｎの構成では、前記負荷回路Ｒ２〜Ｒｎは、それぞれ、前記クランプ素子Ｄ２〜Ｄｎをバイアスするためのオフ状態の間に必要な漏れ電流を提供する。したがって、前記クランプ素子Ｄ２〜Ｄｎの動作は、前記ＪＦＥＴＪ１〜Ｊｎの漏れ電流およびパラメータに左右されず、即ち、前記ＪＦＥＴＪ１〜Ｊｎの事前選定が不要である。前記クランプ素子Ｄ２〜Ｄｎが同じバイアス電流ＩＢによってバイアスされている場合、前記クランプ素子Ｄ２〜Ｄｎをバイアスするために導入される追加的な総漏れ電流は、最大でも前記バイアス電流ＩＢの２倍であり、ＪＦＥＴの数に左右されない。図２の負荷回路Ｒ２〜Ｒｎの構成のもう１つの利点は、オン状態の間、前記負荷回路Ｒ２〜Ｒｎが前記ゲート端子の電位を引き上げ、前記ＪＦＥＴＪ２〜Ｊｎの各々のゲート−ソース間のＰＮ接合部を順バイアスするので、前記ＪＦＥＴＪ２〜Ｊｎの飽和電流がかなり上昇し、図２の高電圧スイッチング装置２０のパルス電流処理能力が向上する。

図２の高電圧スイッチング装置２０において、ターンオン遷移中、前記ＪＦＥＴＪ１〜Ｊｎは同時にオンとはならない可能性がある。前記チェーン内の１番目のＪＦＥＴであるＪＦＥＴＪ１が最初にオンとなり、前記チェーン内の最後のＪＦＥＴであるＪｎが最後にオンとなる場合もある。最後にオンとなるものが、短時間の間、全阻止電圧を支えなければならなくなるので、このことが信頼性上の問題を引き起こす可能性がある。この問題を解決するために、図４に図示した１若しくはそれ以上のダイナミックバランス回路Ｃ２〜Ｃｎを使用して、スイッチング遷移中の前記ＪＦＥＴＪ１〜Ｊｎのターンオン過程およびターンオフ過程を同期させることができる。

図４は、図２の高電圧スイッチング装置２０と同様の高電圧スイッチング装置４０を示している。相違点は、前記スイッチ４０はダイナミックバランス回路Ｃ２〜Ｃｎを含んでいることである。前記ダイナミックバランス回路Ｃ２〜Ｃｎの各々は、前記ＪＦＥＴＪ２〜Ｊｎのうちの１つのゲート端子と前記ＭＯＳＦＥＴＭ１のソース端子との間に接続されている。前記ダイナミックバランス回路Ｃ２〜Ｃｎの各々は、前記スイッチング遷移中に対応する高電圧ノーマリーオン型ＪＦＥＴのゲート端子の電位を維持する傾向があり、それにより、遅延時間が短縮され、前記ＪＦＥＴＪ２〜Ｊｎのターンオン過程およびターンオフ過程を同期が助長される。前記ダイナミックバランス回路Ｃ２〜Ｃｎの各々は、コンデンサまたは直列接続されているコンデンサおよび抵抗器であってよい。前記ダイナミックバランス回路Ｃ２〜Ｃｎの静電容量が大きすぎると、前記ダイナミックバランス回路Ｃ２〜Ｃｎが前記ＪＦＥＴＪ１〜Ｊｎの電圧配分の不均衡を引き起こす可能性がある。したがって、前記ダイナミックバランス回路Ｃ２〜Ｃｎの静電容量は、前記ターンオン過程および前記ターンオフ過程の同期化ならびに前記ＪＦＥＴＪ１〜Ｊｎの電圧配分の均衡の双方を実現するように最適化されるべきである。

図５は、図４のスイッチ４０の変更形態である高電圧スイッチング装置５０を示している。図５では、図４とは対照的に、前記ダイナミックバランス回路Ｃ２ａ〜Ｃｎａの各々は、前記電圧クランプ素子Ｄ２〜Ｄｎのうちの１つと並列接続されている。しかし、このことにより、前記ダイナミックバランス回路Ｃ２ａ〜Ｃｎａの基本的な動作方法の何かが変わるわけではない。図５の高電圧スイッチング装置の利点の１つは、前記ダイナミックバランス回路Ｃ２ａ〜Ｃｎａの各々が、前記オフ状態で、対応する電圧クランプ素子のクランプ電圧と同等の電圧を維持することである。したがって、図５の高電圧スイッチング装置５０内のダイナミックバランス回路Ｃ２ａ〜Ｃｎａが必要とする定格電圧は、図４の高電圧スイッチング装置４０内のダイナミックバランス回路Ｃ２〜Ｃｎの定格電圧よりもはるかに低くて済む。

図６は、実質的に図１のスイッチ１０に基づいた高電圧スイッチング装置の例６０を示している。相違点は、今度は、前記電圧クランプ素子Ｄ２のアノード端子が前記ＭＯＳＦＥＴＭ１のソース端子に接続されていることである。この修正により、前記電圧クランプ素子Ｄ２の基本的な動作方法の何かが変わるわけではない。前記チェーン内の１番目のＪＦＥＴ、Ｊ１および前記ＭＯＳＦＥＴＭ１が、ノーマリーオフ型の動作モードおよびＪＦＥＴＪ１とほぼ同等の阻止能力を有するカスコード回路を形成する。このカスコード回路は、図７に図示したように、高電圧ノーマリーオフ型ＪＦＥＴ、高電圧ノーマリーオフ型ＭＯＳＦＥＴ、または高電圧ノーマリーオフ型ＩＧＢＴなどの単一の高電圧ノーマリーオフ型素子で置換することができる。

図７は、図６のスイッチ６０と同様の高電圧スイッチング装置７０を示している。相違点は、図７では、ゲート端子と、ドレイン端子と、ソース端子とを有する高電圧ノーマリーオフ型ＭＯＳＦＥＴＭ２を使用して、前記ＪＦＥＴＪ１およびＭＯＳＦＥＴＭ１によって形成された図６のカスコードを置換していることである。また、図７に示した構成におけるＭ２の代わりに、その他の高電圧ノーマリーオフ型半導体素子を使用することもできる。例えば、ＭＯＳＦＥＴに加えて、高電圧ノーマリーオフ型のＪＦＥＴ、ＭＯＳＦＥＴ、ＢＪＴ、またはＩＧＢＴもまた良好に機能するであろう。図７に図示した構成において、選択された前記高電圧ノーマリーオフ型素子および前記高電圧ノーマリーオン型トランジスタ素子は、理想的には、ほぼ同等の阻止能力を有するべきである。
前記スイッチ７０は、図６のスイッチ６０と同様に動作する。図８および図９に図示したように、前記電圧クランプ素子Ｄ２〜Ｄｎの漏れ電流を制御し、前記ＪＦＥＴＪ２〜Ｊｎのターンオン過程およびターンオフ過程を同期させるために、前記スイッチ７０に追加の負荷回路およびダイナミックバランス回路を追加することができる。
図８は、図７のスイッチ７０に基づいた高電圧スイッチング装置８０を示している。相違点は、図８のスイッチ８０は、各々が前記ＪＦＥＴＪ２〜Ｊｎのうちの１つのドレイン端子とゲート端子との間に接続されている追加の負荷回路Ｒ２〜Ｒｎと、各々が前記ＪＦＥＴＪ２〜Ｊｎのうちの１つのゲート端子と前記高電圧ノーマリーオフ型ＭＯＳＦＥＴＭ２のソース端子との間に接続されている追加のバランス回路Ｃ２〜Ｃｎとを含んでいることである。

図９もまた、図７のスイッチ７０に基づいた高電圧スイッチング装置９０を示している。図８のスイッチ８０と同様に、前記スイッチ９０も、各々が前記ＪＦＥＴＪ２〜Ｊｎのうちの１つのドレイン端子とゲート端子との間に接続されている負荷回路Ｒ２〜Ｒｎを含んでいる。スイッチ９０もまたダイナミックバランス回路Ｃ２ａ〜Ｃｎａを含んでいるが、ここでは、各々が前記電圧クランプ素子Ｄ２〜Ｄｎのうちの１つに並列接続されている。

図に図示した本開示の対象の実施形態を説明するにあたって、明瞭性のために特定の専門用語が採用されている。しかしながら、請求の対象は、そのように選択された特定の専門用語に限定することを意図するものではなく、各特定の要素は、同様の目的を達成するために同様の方法で動作するすべての技術的な等価物を含むと理解すべきである。

本記載は、本発明を開示するため、ならびに当業者が、任意の装置またはシステムを作製し、使用して、および組み込まれた任意の方法を実行して本発明を実施することを可能とするために、最良の態様などの例を使用している。本発明の特許性がある範囲は請求項によって定義され、当業者が想到するに至るその他の例を含むことができる。このようなその他の例が、請求項の文言と異ならない構造的な要素を有する場合、またはこれらの例が請求項の文言と実質的に異ならない等価の構造的な要素を含む場合、これらの例は、請求項の範囲内であることが意図される。

Claims

高電圧スイッチであって、
ゲート端子と、ドレイン端子と、ソース端子とを有するノーマリーオフ型Ｎチャネル素子であるスイッチング素子と、
各々がゲート端子と、ドレイン端子と、ソース端子とを有するノーマリーオン型Ｎチャネル接合型電界効果トランジスタ（ＪＦＥＴ）であるトランジスタのチェーンであって、前記トランジスタはドレイン−ソース間で直列接続されており、前記チェーン内の１番目のトランジスタのソースは前記スイッチング素子の前記ドレインに接続されているものである、前記チェーンと、
前記チェーン内の２番目のトランジスタから前記チェーン内の最後から２番目のトランジスタまでの各トランジスタに関連付けられたクランプ素子であって、前記クランプ素子のアノードは各トランジスタのソースに接続されており、前記クランプ素子のカソードは前記チェーン内の次段のトランジスタのゲートに接続されているものである、前記クランプ素子と、
追加のクランプ素子であって、該追加のクランプ素子のアノードは前記チェーン内の前記１番目のトランジスタの前記ソースに接続されており、前記追加のクランプ素子のカソードは前記チェーン内の前記２番目のトランジスタの前記ゲートに接続されているものであり、前記チェーン内の前記１番目のトランジスタのゲートは、前記スイッチング素子の前記ソースに接続されているものである、前記追加のクランプ素子と、
抵抗器を有する負荷回路であって、該負荷回路は、前記チェーン内の前記２番目のトランジスタから前記チェーン内の最後のトランジスタまでの各トランジスタのドレインとゲートとの間に接続されているものである、前記負荷回路と
を有する高電圧スイッチ。
高電圧スイッチであって、
ゲート端子と、ドレイン端子と、ソース端子とを有するノーマリーオフ型Ｎチャネル素子であるスイッチング素子と、
各々がゲート端子と、ドレイン端子と、ソース端子とを有するノーマリーオン型Ｎチャネル接合型電界効果トランジスタ（ＪＦＥＴ）であるトランジスタのチェーンであって、前記トランジスタはドレイン−ソース間で直列接続されており、前記チェーン内の１番目のトランジスタのソースは前記スイッチング素子の前記ドレインに接続されているものである、前記チェーンと、
前記チェーン内の２番目のトランジスタから前記チェーン内の最後から２番目のトランジスタまでの各トランジスタに関連付けられたクランプ素子であって、前記クランプ素子のアノードは各トランジスタのソースに接続されており、前記クランプ素子のカソードは前記チェーン内の次段のトランジスタのゲートに接続されているものである、前記クランプ素子と、
抵抗器を有する負荷回路であって、該負荷回路は、前記チェーン内の前記２番目のトランジスタから前記チェーン内の最後のトランジスタまでの各トランジスタのドレインとゲートとの間に接続されているものである、前記負荷回路と、
第１の追加のクランプ素子であって、該第１の追加のクランプ素子のアノードは前記スイッチング素子の前記ソースに接続されており、該記第１の追加のクランプ素子のカソードは前記チェーン内の前記１番目のトランジスタのゲートに接続されているものである、前記第１の追加のクランプ素子と、
第２の追加のクランプ素子であって、該第２の追加のクランプ素子のアノードは前記チェーン内の前記１番目のトランジスタの前記ソースに接続されており、該第２の追加のクランプ素子のカソードは前記チェーン内の前記２番目のトランジスタの前記ゲートに接続されているものである、前記第２の追加のクランプ素子と、
前記ドレインと前記チェーン内の前記１番目のトランジスタの前記ゲートとの間に接続されている追加の負荷回路と
を有するものである高電圧スイッチ。
請求項１〜２のいずれか１つに記載の高電圧スイッチにおいて、前記スイッチング素子は、Ｎチャネル型の金属酸化物電界効果トランジスタ（ＭＯＳＦＥＴ）、接合型電界効果トランジスタ（ＪＦＥＴ）、静電誘導トランジスタ（ＳＩＴ）、ＢＪＴ、または絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）である高電圧スイッチ。
請求項１〜３のいずれか１つに記載の高電圧スイッチにおいて、前記スイッチング素子はＮチャネル型の金属酸化物電界効果トランジスタ（ＭＯＳＦＥＴ）である高電圧スイッチ。
請求項１〜４のいずれか１つに記載の高電圧スイッチにおいて、前記スイッチング素子は、５０Ｖまたは５０Ｖ未満の定格電圧を有するものである高電圧スイッチ。
請求項１〜５のいずれか１つに記載の高電圧スイッチにおいて、各負荷回路は、さらに、トランジスタを有するものである高電圧スイッチ。
請求項１に記載の高電圧スイッチにおいて、さらに、
コンデンサを有するダイナミックバランス回路を有し、該ダイナミックバランス回路は、前記チェーン内の前記２番目のトランジスタから前記チェーン内の最後のトランジスタまでの各トランジスタの前記ゲートと前記スイッチング素子の前記ソースとの間に接続されているものである高電圧スイッチ。
請求項１〜７のいずれか１つに記載の高電圧スイッチにおいて、さらに、
コンデンサを有するダイナミックバランス回路を有し、該ダイナミックバランス回路は、前記チェーン内の前記１番目のトランジスタから前記チェーン内の最後から２番目のトランジスタまでの各トランジスタの前記ソースと前記チェーン内の次段のトランジスタの前記ゲートとの間に接続されているものである高電圧スイッチ。