JP6840310B2 - 密封電子モジュールのウェーハスケール製造のための工程 - Google Patents

密封電子モジュールのウェーハスケール製造のための工程 Download PDF

Info

Publication number
JP6840310B2
JP6840310B2 JP2017233987A JP2017233987A JP6840310B2 JP 6840310 B2 JP6840310 B2 JP 6840310B2 JP 2017233987 A JP2017233987 A JP 2017233987A JP 2017233987 A JP2017233987 A JP 2017233987A JP 6840310 B2 JP6840310 B2 JP 6840310B2
Authority
JP
Japan
Prior art keywords
electronic module
pcb circuit
pcb
layer
electronic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017233987A
Other languages
English (en)
Other versions
JP2018107435A (ja
Inventor
クリスチャン・バル
アレクサンドル・バル
Original Assignee
パッケージング・エス・イ・ペ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パッケージング・エス・イ・ペ filed Critical パッケージング・エス・イ・ペ
Publication of JP2018107435A publication Critical patent/JP2018107435A/ja
Application granted granted Critical
Publication of JP6840310B2 publication Critical patent/JP6840310B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4673—Application methods or materials of intermediate insulating layers not specially adapted to any one of the previous methods of adding a circuit layer
    • H05K3/4676—Single layer compositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0313—Organic insulating material
    • H05K1/0353—Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement
    • H05K1/036—Multilayers with layers of different types
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/0175—Inorganic, non-metallic layer, e.g. resist or dielectric for printed capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/0179—Thin film deposited insulating layer, e.g. inorganic layer for printed capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/13—Moulding and encapsulation; Deposition techniques; Protective layers
    • H05K2203/1305—Moulding and encapsulation
    • H05K2203/1327—Moulding over PCB locally or completely
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Micromachines (AREA)

Description

本発明の分野は、密封電子モジュールのウェーハスケール製造の分野である。
電子モジュールは、多層ＰＣＢ（プリント回路基板）相互接続回路と関連付けられた１つまたは複数の電子部品を備え、多層ＰＣＢ相互接続回路は、電子モジュールの外部電気接続のためのはんだのボールを受けるように意図されているパッドをそれ自体が含む。
これらの構成部品は、ＰＣＢの内部レイヤの上に置くことによってＰＣＢ内に一体化することができ、これは埋め込みダイを備えたＰＣＢとして知られる。それらは、はんだボールを含む面の反対側の面で多層ＰＣＢ回路に接着および配線した後、エポキシ樹脂の中に同様に封入することができ、これはボール・グリッド・アレイ・パッケージとして知られている。
電子部品は、チップなどの能動部品および／またはコンデンサ、インダクタなどの受動部品、および／またはＭＥＭＳ（微小電気機械システム）とすることができる。
得られる電子モジュールは、スタンドアロンとしてもよく、またはそれ自体を他の電子モジュールとともに導電性パッドを含むプリント回路に付加してもよく、これらのボールをプリント回路のパッドに接続するために、モジュールのＰＣＢ回路のボールを再溶融するステップが実行される。
図１は、プリント回路に付加することを意図されているボール・グリッド・アレイ（ＢＧＡ）パッケージ１の断面を示し、ただ２つのボール４だけがＰＣＢ回路２のパッド３上に示されている。電子部品３２、この場合チップは、接着剤またはプリフォーム３５を用いてＰＣＢ回路２に取り付けられている。チップとＰＣＢ回路との間の電気的相互接続は、チップのパッド３３およびＰＣＢ回路のパッド３４にはんだ付けされているワイヤ３１によって形成される。チップ３２およびその接続部３１は、樹脂１０内に成型される。
有機材料は気密でないので、電子部品がその中に成型される樹脂は、水密であるが気密（密封性）でないことが知られている。これは、湿気（気体）がその内部に拡散することになり、世界中でプラスチックパッケージのユーザに周知の結果を伴うことを意味する。
− パッケージがプリント回路の表面に付加される前にパッケージの内部へ湿気が侵入することにより、２６０℃の最高温度で行われる、ボールを再溶融するステップの間に、このパッケージの内側に内部蒸気圧が作り出される。この現象は図２に例示されており、この図では、大気にさらされて、拡散Ｐ１による気体のＨ２Ｏを受ける、非密封ボール・グリッド・アレイ・パッケージ１を見ることが可能である（図に負荷をかけ過ぎないように構成部品は示されていない）。結果として生じる圧力Ｐ２は、大気圧からそのおよそ２倍（（２７３＋２６０）／２７３＝１．９５Ｋｇ／ｃｍ２）まで、数秒にわたって増加することになる。この圧力が内部応力を作り出し、そのエネルギーはパッケージに内部亀裂を形成することにより放散される。
− 水蒸気の侵入は、酸性（Ｃｌ、ＳＯ４など）または塩基性（Ｎａ、Ｋなど）のイオンの存在下で行われるので、チップの金属部分、特に、両性金属である、相互接続パッドを形成しているアルミニウムを攻撃するおそれがある、酸または塩基が形成される。
国際標準化団体ＪＥＤＥＣは、したがって、もっぱらプリント回路に実装する前の吸湿性の判定基準に基づいて、これらのパッケージに対して複数の品質水準を決定した。７つの吸湿耐性水準（ＭＳＬ）がある。レベル６は最も湿気に敏感なパッケージに関し、実装前６時間の期間の後、保護包装のないこのようなパッケージは、再び脱気しなければならない。レベル０は最も良い（→パッケージは不定の期間保管することができる）が、ほとんどのプラスチックパッケージはこの性能レベルを達成しない。
過去の研究は、有機材料が本質的に非密封であるという事実を克服することを目的として実行された。それらは、短絡を避けるために、非有機で非導電性の材料で作られる拡散バリアの堆積に基づいている。
酸化物（Ａｌ２Ｏ３など）、窒化物（Ｓｉ３Ｎ４など）、炭化物などの、任意の非有機および非導電性材料は、それらが低温（例えば１００℃未満）で堆積可能であり、複数の熱サイクルの後に亀裂を生じないよう十分に変形可能である（延性がある）限り、使用することができる。酸化ケイ素（ＳｉＯ２）、より具体的にはｘが２より小さいＳｉＯｘなどの不定比酸化物を同様に挙げることができる。この無機物層はプラズマ強化化学蒸着（ＰＥ−ＣＶＤ）によって堆積させることができるが、温度は一般に、プラスチックパッケージには高すぎる、２００℃に到達することがある。最も幸いなことに、大気プラズマ技術と呼ばれる技術は、このタイプのパッケージがより許容できる、１００℃未満でこれらの堆積動作を実行することを可能にする。
複数の特許が申請されている。
− 仏国特許出願第９０ １０６３１号明細書の下、１９９０年８月２４日に申請された、”Ｍｅｔｈｏｄ ａｎｄ ｄｅｖｉｃｅ ｆｏｒ ｈｅｒｍｅｔｉｃ ｅｎｃａｐｓｕｌａｔｉｏｎ ｏｆ ｅｌｅｃｔｒｏｎｉｃ ｃｏｍｐｏｎｅｎｔｓ”。
− 仏国特許出願第９４ １２７２６号明細書の下、１９９４年１０月２５日に申請された、”Ｍｅｔｈｏｄ ａｎｄ ｄｅｖｉｃｅ ｆｏｒ ｈｅｒｍｅｔｉｃ ｐｒｏｔｅｃｔｉｏｎ ｏｆ ｅｌｅｃｔｒｏｎｉｃ ｃｉｒｃｕｉｔ”。
− 仏国特許出願第０１ １４５４３号明細書の下、２００１年１１月９日に申請された、”Ｄｅｖｉｃｅ ｆｏｒ ｔｈｅ ｈｅｒｍｅｔｉｃ ｅｎｃａｐｓｕｌａｔｉｏｎ ｏｆ ａ ｃｏｍｐｏｎｅｎｔ ｔｈａｔ ｍｕｓｔ ｂｅ ｐｒｏｔｅｃｔｅｄ ａｇａｉｎｓｔ ａｌｌ ｓｔｒｅｓｓｅｓ”。
図３に示されるように、一定のＢＧＡパッケージ製造業者は、電子モジュールの５つの面に保護用金属堆積５を使用する。もちろん、接続ボール４を含む第６の面は、接続ボールを短絡させるのを避けるために、この堆積を受けない。パッケージは、このタイプの金属の、したがって無機物の、保護を受けて、その５つの保護された面で密封されているが、第６の面で密封されておらず、したがって湿気は、図４ａに例示されるように保護されていない、第６の面（ＰＣＢ面）を介して侵入する。気体のＨ２Ｏの拡散Ｐ１が保護のおかげでより遅くなり、内部圧力Ｐ３に到達するのにより時間がかかるが、圧力Ｐ３は、そのとき他の５つの面より実質的に高い漏水率を呈する、この第６の面に主として働くので、モジュールへのＨ２Ｏの侵入の影響は、ＰＣＢのレベルにおいてより顕著である。図４ｂは、接続ボール４を含むＰＣＢ面の（破線で示される）起こり得る変形６の図を示す。
ボール・グリッド・アレイ・パッケージの密封状態を保証するための１つの解決策は、パッケージの６つの面に密封層を堆積させることである。第６の面は外部接続、すなわち、ボール、パッド等（ＱＦＮパッケージ）を含むので、第６の面を保護することはずっと難しい。この解決策は、この絶縁層の堆積の間にボールを避けながら、この第６の面に密封層を堆積させることにある。これは、次の理由で容易ではない。
Ａ） マスクまたは局所的剥離動作が必要とされる。
Ｂ） マスクの場合、特にはんだ付けするときのボールの再溶融の後に、ボールを取り囲む薄い無機物層がボールと完璧な密閉を形成しない危険性がある。隙間が存在してアセンブリの密封状態に悪影響を与える場合がある。
Ｃ） プラズマトーチなどの、パッケージを密封するためにこの付加的な堆積動作に必要とされる装置は、一般に、電子モジュールの製造業者によって彼らの自動化された保護生産ライン上で使用されない。
仏国特許出願第９０ １０６３１号明細書 仏国特許出願第９４ １２７２６号明細書 仏国特許出願第０１ １４５４３号明細書
本特許出願の目的は、この第６の面の非密封状態によってもたらされる問題を克服することである。
この問題は、ＰＣＢに付加される電子部品を含む電子モジュールを考慮することによってもたらされたが、もちろん、埋め込みダイを備えたＰＣＢを含む電子モジュールについても同様に密封状態の問題に直面する。
解決策は、ＰＣＢを修正することにより、外部接続用に意図された面を含めて、電子モジュールのすべての６つの面を密封することにある。多層ＰＣＢの製造の間に多層ＰＣＢの内側に密封保護用無機物層が堆積し、ＰＣＢの内部への湿気の拡散に対してバリアを形成するように、「密封」レベルが多層の内側に挿入される。このレベルは、好ましくは、最多数のＰＣＢの層を湿気から保護するように可能な限り外部接続レベルに近く挿入される。
他の５つの面の保護は、
− 電気、磁気などの遮蔽の場合に金属層を堆積させること、または、
− 例えば、ＳｉＯｘもしくは任意の他の酸化物（Ａｌ２Ｏ３など）、窒化物（Ｓｉ３Ｎ４など）、または炭化物などで電気絶縁層を堆積させること
によって達成される。
より具体的には、本発明の主題は、電子モジュールの外部電気接続のための電気接続ボールを１つの面に備える多層ＰＣＢ回路に電気接続している１つまたは複数の電子部品を含む電子モジュールである。それは主に、ＰＣＢ回路が密封保護用電気絶縁性無機物内層を備えることと、モジュールが６つの面を備え、ＰＣＢ回路によって形成される面以外の５つの面を電気絶縁性または導電性無機物密封保護層が完全に覆うこととを特徴とする。
１つまたは複数の電子部品は、例えば、ＰＣＢの接続ボールを含む面の反対側の１つの面に封入される。それらは、ＰＣＢ上にスタックを形成し、したがって３Ｄ電子モジュールを得るために、複数のレベルにわたって分散されてもよい。
ＰＣＢは、ＰＣＢ内に組み込まれている１つまたは複数の電子部品をそれ自体含んでもよい。
電子部品は、能動部品および／または受動部品および／またはＭＥＭＳである。
本発明の他の特徴および利点は、非限定的な実施例として添付の図面を参照して与えられる、以下の詳細な説明を読めば明らかになるであろう。
上述のように、断面で見た、従来技術によるボール・グリッド・アレイ・パッケージの実施例を概略的に示す。 上述のように、断面で見たパッケージの内部への湿気の侵入、および結果として生じる内部圧力を例示する。 上述のように、断面で見た、従来技術に従って５つの面で密封されているボール・グリッド・アレイ・パッケージの実施例を概略的に示す。 上述のように、図３で示したようなパッケージの内部への湿気の侵入、およびその結果生じる内部圧力を例示する。 この内部圧力によって引き起こされる変形を例示する。 断面で見た、本発明によるボール・グリッド・アレイ・パッケージの実施例を概略的に示す。 図５のボール・グリッド・アレイ・パッケージのＰＣＢ回路の一部の実施例の拡大図を概略的に示す。 図５のボール・グリッド・アレイ・パッケージのＰＣＢ回路の一部の別の実施例の拡大図を概略的に示す。 断面で見た、本発明による埋め込みダイを備えたＰＣＢ回路の実施例を概略的に示す。
１つの図から別の図へと、同じ要素は同じ参照符号を持つ。
説明の残りの部分では、「上」、「下」、「前」、「後」および「横」という表現は、説明される図の方向づけに関連して使用される。モジュールが他の方向づけに従って配置され得る限りにおいて、方向を示す用語は実例として指示されるものであり限定するものではない。
ＰＣＢ回路は、２から４０までの層またはレベルを有し得る多層からなる。ＰＣＢに付加される構成部品を備えた電子モジュールに関して、これは通常４から８レベルの間であり、埋め込みダイを備えたＰＣＢに関して、多層は通常６から４０レベルまでを含む。
本発明に従って、図５に示されるように、「密封」レベル７は、多層２の内部に、好ましくはＰＣＢの内部への湿気の拡散を最大限防止するように可能な限り外部接続レベルに近く挿入される。（密封電子モジュールのウェーハスケール製造において）この「密封」レベルをウェーハスケールで作り出すために、無機材料で被覆された層をさまざまな方法で作り出すことができる。
− 薄い（数μｍから数百μｍの間の厚さ）シリカ充填エポキシ樹脂パネルを作り出し、次に、この技術が選択されるときの大気プラズマ蒸着の低いコストを考慮して、パネルの１つの面の上に、または２つの向かい合った面の上に（図に示されるように、それらを完全に覆うように）、厚さが０．１から１μｍの間に含まれるＳｉＯｘなどの無機物被覆を堆積させる方法であって、任意選択で、このように密封されたこのパネルは、特にそれが薄いとき、その後両側に接着剤の層で被覆してもよい。不活性な密封層（またはレベル）がこのように得られる。
− 一般的に０．１ｍｍから０．８ｍｍの間に含まれる厚さを有する、その面の片方または両方に導電素子をすでに含むシリカ充填エポキシ樹脂パネルを使用し、ＳｉＯｘの無機材料の層（０．１から１μｍ）を片面または両面に直接堆積させて、図に示されるように、それらを完全に覆う方法。
ＳｉＯｘの被覆の使用について説明するが、任意の他の酸化物（Ａｌ２Ｏ３など）、窒化物（Ｓｉ３Ｎ４など）、または炭化物などの、別の被覆を使用してもよい。
多層ＰＣＢの場合、この密封層７を含む、ＰＣＢのさまざまな層は、接着剤４９を用いて、図６に示されるように積層によって従来通り接着することができる。第１のケース（パネルを作り出す方法）では、これはＰＣＢに不活性レベルを付加することを意味し、一方第２のケース（導電素子を含むパネルの使用）では、既存の不活性でないレベルを使用して、そのレベルにこの密封層を堆積させる。この第２の手法は、工業的に有利であり、それほど高価でない。図６の実施例で、接着剤４９を用いてレベル２を接着する前に、（その面の両方に導体３および８を含む）レベル１の面全体の上にＳｉＯｘの無機物層７を堆積させ、堆積の低いコストを考慮して、導電トラック８’の一部を見ることが可能なレベル２の面の上にＳｉＯｘの無機物層７を同様に堆積させ、これにより、レベル２を通した気体のＨ２Ｏの拡散からの２倍の保護を提供する。
さまざまな層は、同様に、「ビルドアップ」工程と呼ばれる工程で、図７に示されるように順に重ねて形成することができる。パッド８またはトラックなどの導電素子は、通常の方法で各層（またはレベル１、２、３）の上に形成される。図７の実施例で、層はレベルｎから形成され、形成される最後のレベルは、外部接続用のパッド３およびはんだボール４を持つ、レベル１である。これらの導電素子８、３は、図に示されるように各層の単一面上に形成され、次の層の樹脂１０がこれらの導電素子をオーバーモールドする（層２の樹脂が層３の導電素子８をオーバーモールドし、層１の樹脂が層２の導電素子８をオーバーモールドする）。本発明によれば、密封層７は、レベル１の形成前に、導電素子８を持つレベル２の面に堆積する。無機堆積物７は、レベル２の表面全体の上に堆積してこのレベル２のパッド８を覆い、それによりレベル２を密封する。
（接着によってもしくは層のビルドアップによって、または任意の他の工程を用いて）層が組み立てられるとき、１つのレベルの有機誘電体部１０を通って一定の導電素子８、３を、図６に見られるように別のレベルの導電素子と接続すること、あるいは図７の実施例に示されるように複数レベルの導電素子と接続することを可能にするメタライズビア９が作り出される。ビアは、１つのレベルの有機誘電体部１０を通過し、到達すべきレベルのパッド８またはトラックで終わる。
これらのレベルのいくつかは、多層の中央に位置して「コアＰＣＢ」レベルと呼ばれ、導電性電源プレーンを含み得る。
これらのビアを作り出すための２つの異なる技術があり、それらの技術で、ビアはレーザビームを用いてエッチングされるか、または、例えばダイヤモンド・ドリル・ビットを用いて機械的に穿設される。レーザビームによってエッチングされたビアは、図７に例示されるように、一般に少し円錐状であり、一方ビアが機械的ドリルビットによって穿設されるとき、図６に例示されるように、ビアは円筒状である。
薄い無機物被覆７は、図７に示されるようにビアを作り出すとき局所的に破壊される場合がある。しかしながら、ビア９の金属は密封されるので、密封状態が脅かされる危険はない。
ビアを作り出すこのステップの後、ビアの化学的および電気化学的メタライゼーションが通常通り実行される。
電子部品は、上述のような密封レベルを備えたＰＣＢに接着および配線され、次に樹脂内に成型される。封入される電子部品は、ＰＣＢ上にスタックを形成し、したがって３Ｄ電子モジュールを得るために、複数のレベルにわたって分散することができる。
このアセンブリは次に、個別のＢＧＡパッケージを形成するために垂直に（＝Ｚ方向に沿って）ダイシングされる。今まで説明されたステップは、有利にはウェーハスケールで実行されていた。従来通り、電気的相互接続トラックがこれらのパッケージの垂直面上に形成される。電子モジュールがこのようにして得られる。
埋め込みダイを備えたＰＣＢの場合、ＰＣＢは、電子モジュールを形成するために垂直にダイシングされる。図８は、埋め込みダイ３２を備えたＰＣＢの実施例を示す。ＰＣＢは３つの層（ｎ°１、ｎ°２、ｎ°３）を含み、その第２の層の上に構成部品３２が置かれる。無機物被覆７の２つの層は、一方が層１と層２との間に、他方が構成部品を含む層の上に形成される。ＰＣＢの厚さ全体を通過する、金属化されたスルーホール４１が形成される。
電子モジュールは、上記の２つのケースを組み合わせることができ、すなわち電子モジュールは、密封レベルと、外部接続を含む面の反対側の面の上に置かれた１つまたは複数の接着、配線および成型された構成部品とを有する、埋め込みダイを備えたＰＣＢを含む。
導電性または電気絶縁性の密封無機物被覆層５が各モジュールの４つの垂直面および上面（すなわちはんだボールを持たない面）に堆積し、したがって密封電子モジュールが得られる。図５および図８に見られるように、この密封層はこれらの５つの面を完全に覆い、これらの５つの面の間に密封状態の途切れはない。これは、拡散Ｐ１による湿気をもはや取り込まないボール・グリッド・アレイ・パッケージを表す図５、および埋め込みダイを備えたＰＣＢを表す図８に例示される。５つの面の密封状態は、このようにして保証される。モジュールは、ＰＣＢに挿入された密封レベルによって、第６の面を介してのみ起こり得る湿気の拡散から同様に保護される。

Claims (6)

  1. 電子モジュールの外部電気接続のための電気接続ボール（４）を１つの面に備える多層ＰＣＢ回路（２）に電気接続している１つまたは複数の電子部品（３２）を含む前記電子モジュールであって、前記多層ＰＣＢ回路は密封保護用電気絶縁性無機物内層（７）を備えることと、前記電子モジュールは６つの面を備え、前記多層ＰＣＢ回路によって形成される前記面以外の５つの前記面を電気絶縁性または導電性無機物密封保護層（５）が完全に覆うことと、を特徴とする、電子モジュール。
  2. 前記１つまたは複数の電子部品（３２）は、前記多層ＰＣＢ回路（２）の前記電気接続ボールを含む前記面の反対側の１つの面に封入されることを特徴とする、請求項１に記載の電子モジュール。
  3. 前記封入される電子部品は、前記多層ＰＣＢ回路上にスタックを形成し、したがって３Ｄ電子モジュールを得るために、複数のレベルにわたって分散されることを特徴とする、請求項２に記載の電子モジュール。
  4. 前記多層ＰＣＢ回路は、前記多層ＰＣＢ回路内に組み込まれている１つまたは複数の電子部品を含むことを特徴とする、請求項１〜３のいずれか一項に記載の電子モジュール。
  5. 前記多層ＰＣＢ回路は、別の密封保護用電気絶縁性無機物内層（７）を含むことを特徴とする、請求項１〜４のいずれか一項に記載の電子モジュール。
  6. 前記電子部品（３２）は、能動部品および／または受動部品および／またはＭＥＭＳであることを特徴とする、請求項１〜５のいずれか一項に記載の電子モジュール。
JP2017233987A 2016-12-27 2017-12-06 密封電子モジュールのウェーハスケール製造のための工程 Active JP6840310B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1663418A FR3061404B1 (fr) 2016-12-27 2016-12-27 Procede de fabrication collective de modules electroniques hermetiques
FR1663418 2016-12-27

Publications (2)

Publication Number Publication Date
JP2018107435A JP2018107435A (ja) 2018-07-05
JP6840310B2 true JP6840310B2 (ja) 2021-03-10

Family

ID=58707672

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017233987A Active JP6840310B2 (ja) 2016-12-27 2017-12-06 密封電子モジュールのウェーハスケール製造のための工程

Country Status (5)

Country Link
US (1) US10483180B2 (ja)
EP (1) EP3343604A1 (ja)
JP (1) JP6840310B2 (ja)
FR (1) FR3061404B1 (ja)
TW (1) TWI732076B (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB201814347D0 (en) * 2018-09-04 2018-10-17 Pilkington Group Ltd Electrical device, interlayer ply including an electrical device and methods for making said electrical device and interlayer ply
US11848277B2 (en) * 2020-08-21 2023-12-19 Boe Technology Group Co., Ltd. Control module, method for manufacturing same, and electronic device
FR3117302B1 (fr) 2020-12-03 2022-11-11 Thales Sa Module électronique et procédé de fabrication associé

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2666190B1 (fr) 1990-08-24 1996-07-12 Thomson Csf Procede et dispositif d'encapsulation hermetique de composants electroniques.
US5291066A (en) * 1991-11-14 1994-03-01 General Electric Company Moisture-proof electrical circuit high density interconnect module and method for making same
US5355016A (en) * 1993-05-03 1994-10-11 Motorola, Inc. Shielded EPROM package
FR2726151B1 (fr) 1994-10-25 1996-11-29 Europ Composants Electron Procede et dispositif de protection hermetique de circuit electronique
US5760466A (en) * 1995-04-20 1998-06-02 Kyocera Corporation Semiconductor device having improved heat resistance
US5744752A (en) * 1995-06-05 1998-04-28 International Business Machines Corporation Hermetic thin film metallized sealband for SCM and MCM-D modules
US5686360A (en) * 1995-11-30 1997-11-11 Motorola Passivation of organic devices
KR100249784B1 (ko) * 1997-11-20 2000-04-01 정선종 고분자복합막을이용한유기물혹은고분자전기발광소자의패키징방법
US6172371B1 (en) * 1998-06-15 2001-01-09 General Electric Company Robust cover plate for radiation imager
AU5334999A (en) * 1998-08-03 2000-02-28 Uniax Corporation Encapsulation of polymer-based solid state devices with inorganic materials
US6548912B1 (en) * 1999-10-25 2003-04-15 Battelle Memorial Institute Semicoductor passivation using barrier coatings
US6351027B1 (en) * 2000-02-29 2002-02-26 Agilent Technologies, Inc. Chip-mounted enclosure
JP3936151B2 (ja) * 2000-05-08 2007-06-27 双葉電子工業株式会社 有機ｅｌ素子
JP4272819B2 (ja) * 2001-01-10 2009-06-03 キヤノン株式会社 有機発光素子
US20030057544A1 (en) * 2001-09-13 2003-03-27 Nathan Richard J. Integrated assembly protocol
US6778046B2 (en) * 2001-09-17 2004-08-17 Magfusion Inc. Latching micro magnetic relay packages and methods of packaging
FR2832136B1 (fr) 2001-11-09 2005-02-18 3D Plus Sa Dispositif d'encapsulation hermetique de composant devant etre protege de toute contrainte
US7029829B2 (en) * 2002-04-18 2006-04-18 The Regents Of The University Of Michigan Low temperature method for forming a microcavity on a substrate and article having same
JP4035494B2 (ja) * 2003-09-10 2008-01-23 キヤノン株式会社 気密容器及びこれを用いた画像表示装置
US7347826B1 (en) * 2003-10-16 2008-03-25 Pacesetter, Inc. Packaging sensors for long term implant
US8405193B2 (en) * 2004-04-02 2013-03-26 General Electric Company Organic electronic packages having hermetically sealed edges and methods of manufacturing such packages
US7342356B2 (en) * 2004-09-23 2008-03-11 3M Innovative Properties Company Organic electroluminescent device having protective structure with boron oxide layer and inorganic barrier layer
EP1855516A4 (en) * 2005-03-04 2010-07-28 Murata Manufacturing Co MULTILAYER CERAMIC PLATE AND METHOD FOR MANUFACTURING THE SAME
CN100555589C (zh) * 2005-06-29 2009-10-28 皇家飞利浦电子股份有限公司 制造半导体组件的方法
JP2007019107A (ja) * 2005-07-05 2007-01-25 Shinko Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
US7829147B2 (en) * 2005-08-18 2010-11-09 Corning Incorporated Hermetically sealing a device without a heat treating step and the resulting hermetically sealed device
US7807506B2 (en) * 2006-02-03 2010-10-05 Infineon Technologies Ag Microelectromechanical semiconductor component with cavity structure and method for producing the same
DE102006022138A1 (de) * 2006-05-11 2007-11-15 Siemens Ag Szintillatorplatte
US8174187B2 (en) * 2007-01-15 2012-05-08 Global Oled Technology Llc Light-emitting device having improved light output
US8173906B2 (en) * 2007-02-07 2012-05-08 Raytheon Company Environmental protection coating system and method
JP5092621B2 (ja) * 2007-08-20 2012-12-05 大日本印刷株式会社 配線基板およびその製造方法
US20090205978A1 (en) * 2008-02-19 2009-08-20 Korea University Industrial & Academic Collaboration Foundation Measuring device for permeation rate of water and oxygen of protective layer in organic electronic device and measuring method using the device
JP5193639B2 (ja) * 2008-03-19 2013-05-08 株式会社東芝 マイクロマシン装置及びマイクロマシン装置の製造方法
TW201032293A (en) * 2009-02-23 2010-09-01 Etron Technology Inc Moisture-proof device, moisture-proof chip, and method for increasing moisture-proof capability of chip
US8313819B2 (en) * 2009-08-12 2012-11-20 Medos International S.A.R.L. Ultra-thin multi-layer packaging
JP2011171539A (ja) * 2010-02-19 2011-09-01 Panasonic Corp モジュールの製造方法
US8563113B2 (en) * 2010-04-20 2013-10-22 Corning Incorporated Multi-laminate hermetic barriers and related structures and methods of hermetic sealing
US9343651B2 (en) * 2010-06-04 2016-05-17 Industrial Technology Research Institute Organic packaging carrier
EP2596527B1 (en) * 2010-07-22 2019-05-15 Ferro Corporation Method of hermetically sealing an active layer and corresponding photovoltaic device
US20120028011A1 (en) * 2010-07-27 2012-02-02 Chong Pyung An Self-passivating mechanically stable hermetic thin film
TWI432320B (zh) * 2010-08-09 2014-04-01 Ind Tech Res Inst 封裝膜、封裝結構與其形成方法
US20130087379A1 (en) * 2011-10-10 2013-04-11 Triquint Semiconductor, Inc. High reliability wafer level package and manufacturing method
US9115868B2 (en) * 2011-10-13 2015-08-25 Intematix Corporation Wavelength conversion component with improved protective characteristics for remote wavelength conversion
US9345813B2 (en) * 2012-06-07 2016-05-24 Medos International S.A.R.L. Three dimensional packaging for medical implants
US9299630B2 (en) * 2012-07-30 2016-03-29 General Electric Company Diffusion barrier for surface mount modules
US8963336B2 (en) * 2012-08-03 2015-02-24 Samsung Electronics Co., Ltd. Semiconductor packages, methods of manufacturing the same, and semiconductor package structures including the same
US8840318B2 (en) * 2012-10-15 2014-09-23 Corning Cable Systems Llc Ferrule with stress-isolation feature
WO2014069662A1 (ja) * 2012-11-05 2014-05-08 大日本印刷株式会社 配線構造体
US9401338B2 (en) * 2012-11-29 2016-07-26 Freescale Semiconductor, Inc. Electronic devices with embedded die interconnect structures, and methods of manufacture thereof
KR102093392B1 (ko) * 2013-07-25 2020-03-26 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치 제조 방법
JP2015220241A (ja) * 2014-05-14 2015-12-07 株式会社村田製作所 電子部品モジュール
EP3221894B1 (en) * 2014-11-20 2019-05-29 Koninklijke Philips N.V. Radiation detector core assembly
JP5981577B2 (ja) * 2014-12-08 2016-08-31 古河電気工業株式会社 電子デバイス封止用樹脂組成物および電子デバイス
DE102015207285B4 (de) * 2015-04-22 2019-05-02 Schott Ag Glasiges oder zumindest teilweise kristallisiertes Einschmelzmaterial, Fügeverbindung, Sperrschicht, und Schichtsystem mit dem Einschmelzmaterial und dessen Integration in Bauteilen
KR102414843B1 (ko) * 2017-05-22 2022-06-30 삼성전기주식회사 음향파 디바이스 및 그 제조방법

Also Published As

Publication number Publication date
FR3061404B1 (fr) 2022-09-23
FR3061404A1 (fr) 2018-06-29
US20180182683A1 (en) 2018-06-28
TW201830599A (zh) 2018-08-16
US10483180B2 (en) 2019-11-19
JP2018107435A (ja) 2018-07-05
TWI732076B (zh) 2021-07-01
EP3343604A1 (fr) 2018-07-04

Similar Documents

Publication Publication Date Title
JP4205749B2 (ja) 電子モジュールの製造方法及び電子モジュール
JP6266251B2 (ja) 表面実装モジュールのための拡散障壁
KR101274460B1 (ko) 반도체 패키지 및 그 제조 방법
US9847236B2 (en) Electrical interconnect structure for an embedded electronics package
JP4830120B2 (ja) 電子パッケージ及びその製造方法
US8669653B2 (en) Semiconductor device having electronic component in through part, electronic device, and manufacturing method of semiconductor
JP2007535156A (ja) 埋込み構成要素からの熱伝導
JP2017123497A (ja) 印刷回路基板及びその製造方法
US8698303B2 (en) Substrate for mounting semiconductor, semiconductor device and method for manufacturing semiconductor device
KR102186148B1 (ko) 임베디드 기판 및 임베디드 기판의 제조 방법
KR102194722B1 (ko) 패키지 기판, 패키지 기판의 제조 방법 및 이를 포함하는 적층형 패키지
US20140041907A1 (en) Core substrate and printed circuit board using the same
US10262930B2 (en) Interposer and method for manufacturing interposer
JP6840310B2 (ja) 密封電子モジュールのウェーハスケール製造のための工程
JP2008085089A (ja) 樹脂配線基板および半導体装置
JP2019519930A (ja) モジュール及び複数のモジュールを製造するための方法
CN106601630A (zh) 芯片封装方法及芯片封装结构
US20150342046A1 (en) Printed circuit board, method for maufacturing the same and package on package having the same
KR20160086181A (ko) 인쇄회로기판, 패키지 및 그 제조방법
TW201603665A (zh) 印刷電路板、用以製造其之方法及具有其之層疊封裝
JP2015228480A (ja) パッケージ基板、パッケージ、積層パッケージ、及びパッケージ基板の製造方法
KR100629830B1 (ko) 반도체 장치
US9343391B2 (en) Semiconductor package and method of manufacturing the same
JP2004179573A (ja) 素子内蔵基板及びその製造方法
KR102117477B1 (ko) 반도체 패키지 및 반도체 패키지의 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180330

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181210

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190108

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20190402

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190702

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191217

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200214

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200804

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200903

R150 Certificate of patent or registration of utility model

Ref document number: 6840310

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250