JP6808814B2 - １線式シリアルデータ伝送回路及び１線式シリアルデータ伝送方法 - Google Patents

１線式シリアルデータ伝送回路及び１線式シリアルデータ伝送方法 Download PDF

Info

Publication number
JP6808814B2
JP6808814B2 JP2019507469A JP2019507469A JP6808814B2 JP 6808814 B2 JP6808814 B2 JP 6808814B2 JP 2019507469 A JP2019507469 A JP 2019507469A JP 2019507469 A JP2019507469 A JP 2019507469A JP 6808814 B2 JP6808814 B2 JP 6808814B2
Authority
JP
Japan
Prior art keywords
circuit
signal
slave
data
clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019507469A
Other languages
English (en)
Other versions
JPWO2018173623A1 (ja
Inventor
洋祐 福本
洋祐 福本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of JPWO2018173623A1 publication Critical patent/JPWO2018173623A1/ja
Application granted granted Critical
Publication of JP6808814B2 publication Critical patent/JP6808814B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0638—Clock or time synchronisation among nodes; Internode synchronisation
    • H04J3/0658—Clock or time synchronisation among packet nodes
    • H04J3/0661—Clock or time synchronisation among packet nodes using timestamps
    • H04J3/0667—Bidirectional timestamps, e.g. NTP or PTP for compensation of clock drift and for compensation of propagation delays
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H04L7/0037—Delay of clock signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dc Digital Transmission (AREA)
  • Dc-Dc Converters (AREA)
  • Bidirectional Digital Transmission (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

本発明は、単一伝送路でシリアルデータ伝送を行う１線式シリアルデータ伝送回路及びこれを用いた１線式シリアルデータ伝送方法に関する。
昨今、半導体集積回路装置には、小型化かつ高機能化、高性能化の要望が高まってきている。例えば、電源用ＩＣなどに実装されるデジタル信号制御用のインターフェイス回路においては、パラレルインターフェイス回路からシリアルインターフェイス回路にすることで、ピン数が削減されるようになってきた。
例えば、シリアルデータ伝送は、電源回路における出力電圧の切替に用いられる。
しかし、シリアルインターフェイス回路といっても、現状では依然として３線式、２線式のシリアルインターフェイス方式が多く、１線式はそれほど多く普及していない。
よく知られている一般的な１線式の非同期式のシリアルインターフェイスは、送信と受信を１本の線で行う。信号線が１本で済むにもかかわらず、複数のスレーブデバイスをバス接続することが可能であるという特徴がある。また、電源も１つのバス経由で与えることができる。
特許文献１には、１線式シリアルデータ伝送方法および伝送インターフェイス回路が開示されている。本伝送方式では、送信側はデータにクロック信号を混ぜて伝送し、受信側はクロックタイミングを抽出して、送信側データビット列を再構成する。送信側が送信するとき、長い期間継続するＨレベルのチップ選択信号と、このチップ選択信号の後、リターンゼロ型の１クロック信号と、送信データの先頭ビットから順に最終ビットまでの１ビットずつのデータとを交互に送信する。受信側がチップ選択信号を受信したとき、後続するデータからクロックタイミングを抽出し、このタイミングから予め定められた時間遅れの書き込みタイミングで送信データを１ビットずつバッファメモリに書き込む。
特許文献２には、１線式シリアルデータ伝送方法が開示されている。マスター部の動作とは非同期的にスレーブ部で発生するデータをシリアルにマスター部に送信する通信システムにおいて、前記スレーブ部からのデータ送信要求を非同期的に前記マスター部に送信し、前記マスター部はこの送信要求に基づいて同期通信用クロック信号を前記スレーブ部に送信し、前記スレーブ部は、前記クロック信号に同期して前記データを前記マスター部に送信する。
特許文献３には、１線式シリアルデータ伝送方法が開示されている。送受信間を１線のみで結線してデータを１ビットずつ順次送信するシリアル通信方式において、送受信間の同期をとるための同期トリガを送信する。この同期トリガと次の同期トリガとの間に所定数ｎ（＞１）ビットのデータを送信することを特徴とする。これにより、同期トリガを挿入して同期ずれを防止しながら、転送レートの低下を避けることが可能な１線式のシリアル通信方式を実現することができる。
特開２００２−３３５２３４号公報 特開２００３−１６３６５３号公報 特開２００３−２７３９４２号公報
しかしながら、上記一般的な１線式シリアルインターフェイスは、複数のデバイスを接続できるようにしているため、制御方法が複雑になる。また、電源回路の対応のため大容量コンデンサの内蔵が必要であり、回路面積が大きくなるという不具合が懸念される。
また、特許文献１に記載された１線式シリアルデータ伝送方法および伝送回路では、スレーブ側からのクロックおよびデータの送信を可能としており、回路面積が大きくなるという不具合が懸念される。
また、特許文献２に記載された１線式シリアルデータ伝送方法では、複数台のスレーブの接続を可能としているため、その回路面積が大きくなる。さらに、スタートビット及びストップビットを使用しているが、複数台のスレーブの判定及びスレーブからマスターへの通信開始においてのみ使用しており、本発明におけるスタートビット及びストップビットの使用目的とは異なっている。
また、特許文献３に記載された１線式シリアルデータ伝送方法では、マスターとスレーブの両方にクロックが必要となり、回路面積が大きくなるという不具合が懸念される。また、お互いのクロック周波数の誤差が大きい場合は、高速のデータ転送ができないという不具合が懸念される。
本発明は、上記問題点を考慮してなされたものであり、その目的は、１線式シリアルデータ伝送回路において従来の１線式シリアルデータ伝送回路に比べて簡便な回路方式及び伝送方法を提供することである。
本発明の１線式インターフェイス回路の一態様は、マスター回路とスレーブ回路とを持ち、前記マスター回路は、前記マスター回路から前記スレーブ回路への送信データ書き込み時に使用するデータクロック加算器と、前記スレーブ回路から前記マスター回路への受信データ書き込み時に使用するデータ受信器を含み、前記スレーブ回路は、前記マスター回路から前記スレーブ回路への前記送信データ書き込み時に使用するデータクロック分離器と、前記スレーブ回路から前記マスター回路への前記受信データ書き込み時に使用するデータ送信器とアクティブ生成器を含み、前記マスター回路と前記スレーブ回路は、１本の信号線で接続されている。
また、本発明の１線式インターフェイス回路の別の一態様は、前記マスター回路から前記スレーブ回路への前記送信データ書き込み時、前記マスター回路において、クロック信号とデータ信号を前記データクロック加算器により合成した合成信号が前記信号線を介して前記スレーブ回路に送信され、前記スレーブ回路では、前記信号線から送信されてきた前記合成信号が前記データクロック分離器を通した後に遅延回路を通してクロック信号が取り出され、前記データクロック分離器を通して前記データ信号が取り出される。
また、本発明の１線式インターフェイス回路の別の一態様は、前記スレーブ回路から前記マスター回路への受信データ書き込み時、前記スレーブ回路のロジックからロジックアウト信号が遅延回路及び前記データ送信器を通して、前記信号線を介して前記マスター回路に送信され、前記マスター回路では、前記信号線から送信されてきた送信データが前記データ受信器を通してリードデータ信号が取り出される。
また、本発明の１線式インターフェイス回路の別の一態様において、前記スレーブ回路は、クロック信号とデータ信号を前記データクロック加算器により合成した合成信号を受ける信号端子と、前記スレーブ回路をデータ受信状態にする制御端子と、スレーブクロック端子と、スレーブデータ端子を備え、前記スレーブデータ端子には、前記信号端子の入力がデータ信号として入力され、前記スレーブクロック端子には、前記信号端子の入力から生成された前記クロック信号が入力され、前記制御端子には、前記信号端子の入力から生成された制御信号が入力される。
また、本発明の１線式インターフェイス回路の別の一態様では、前記スレーブ回路において、前記スレーブデータ端子には、前記信号端子の入力が前記データ信号として入力され、前記スレーブクロック端子には、前記信号端子の入力からＤフリップフロップを介して生成されたクロック信号が入力され、前記制御端子には、前記信号端子の入力から遅延回路及びＤフリップフロップを介して生成された前記制御信号が入力される。
また、本発明の１線式インターフェイス回路の別の一態様は、前記スレーブ回路において、前記スレーブデータ端子には前記信号端子の入力が前記データ信号として入力され、前記スレーブクロック端子には前記信号端子の入力からＤフリップフロップを介して生成されたクロック信号が入力され、前記制御端子には前記信号端子の入力から遅延回路を介して生成された前記制御信号が入力される。
また、本発明の１線式インターフェイス回路の別の一態様において、前記遅延回路は、前記信号端子の入力を遅延させるために、電流源によるコンデンサの充電及びＭＯＳトランジスタによるコンデンサの放電を行う。
また、本発明の１線式インターフェイス回路の別の一態様において、前記遅延回路は、抵抗とコンデンサによる充放電回路により形成されており、前記抵抗の抵抗値と前記コンデンサの容量値で遅延時間が決定される。
また、本発明の１線式インターフェイス回路の別の一態様において、前記クロック信号は、前記制御信号がハイレベルになることで生成可能となり、前記制御信号は、ハイレベルまたはロウレベルになった時に前記制御信号自身を安定化させる。
また、本発明の１線式インターフェイス回路の別の一態様において、前記マスター回路より前記スレーブ回路に対してリード（読取）の要求があった際には、前記スレーブ回路は、前記信号線に対して応答する。
また、本発明の１線式インターフェイス回路の別の一態様において、前記スレーブ回路は、スイッチング電源回路を含む。
また、本発明の１線式インターフェイス回路の別の一態様において、前記スイッチング電源回路は、過電流保護機能、過電圧保護機能、出力地絡保護機能、温度保護機能の少なくとも１つの機能を有する。
また、本発明の別の発明である１線式シリアル伝送方法は、クロック信号とデータ信号を前記データクロック加算器により合成した合成信号の立ち下りから通信が開始され、規定時間ロウレベルを続けることで前記合成信号から生成された制御信号がハイレベルとなり、前記スレーブ回路が受付可能状態となる。前記合成信号の立下りから既定時間後にスレーブクロックを抽出し、この前記スレーブクロックの立ち上がりでデータを読み取り、前記合成信号が規定時間ハイレベルを続けることで、前記制御信号がロウレベルとなり、前記スレーブ回路が受付不可能状態となり通信が終了する。
また、本発明の１線式シリアル伝送方法の別の一態様では、前記合成信号の先頭にスタートビット、ついでリード（読取）及びライト（書込）、アドレス、データと続き、最後にストップビットとなる。
また、本発明の１線式シリアル伝送方法の別の一態様では、通信開始時、前記マスター回路から前記クロック信号と前記データ信号がアンド論理で前記合成信号として送信されており、前記合成信号が周期Ｔ以上ロウレベルを継続することで前記スレーブ回路の前記制御信号がハイレベルとなり、前記スレーブ回路が受付可能状態となる。
また、本発明の１線式シリアル伝送方法の別の一態様では、前記クロック信号のパルス幅ｙ２は、ｙ２＝周期Ｔ／ｍ（２≦ｍ≦５０）と設定されており、一周期の時間から前記パルス幅を除外した時間で他のイベントが処理される。
また、本発明の１線式シリアル伝送方法の別の一態様では、ライト（書込）時、前記マスター回路から前記クロック信号と前記データ信号がアンド論理で前記合成信号として送信されており、前記スレーブ回路は、前記合成信号の立下りでスレーブクロックを立ち下げそれから前記クロック信号の周期Ｔ／ｍよりも後に立ち上がる信号を生成し、前記スレーブクロックの立ち上がりでスレーブデータを確定する。
また、本発明の１線式シリアル伝送方法の別の一態様では、リード（読取）時、前記マスター回路から前記クロック信号が前記合成信号そのものとして送信されており、前記スレーブ回路は、前記クロック信号の立下りでスレーブクロックを立ち下げ、それから前記クロック信号の周期Ｔ／ｍよりも後に立ち上がる信号を生成し、前記スレーブクロックの立ち上がりでロジックアウトを確定し、前記スレーブクロックの立ち上がりでデータアウトを確定し、前記マスター回路のリード用クロックの立ち上がりで信号を読み取る。
また、本発明の１線式シリアル伝送方法の別の一態様では、通信終了時、前記マスター回路から前記クロック信号と前記データ信号がアンド論理で前記合成信号として送信されており、前記合成信号が前記クロック信号の周期Ｔより長くハイレベルを継続することで前記スレーブ回路の前記制御信号がロウレベルとなり、前記スレーブ回路が受付不可能状態となる。
また、本発明のマスター回路の一態様は、スレーブ回路への送信データ書き込み時に使用するデータクロック加算器と、前記スレーブ回路からの受信データ書き込み時に使用するデータ受信器を含み、前記スレーブ回路と１本の信号線を介して接続されることにより１線式シリアル伝送回路を構成する。
この発明によれば、１線式シリアル伝送回路において、１つのマスター回路に対して１つのスレーブ回路が用意されるいわゆる１対１で接続される構成において、従前よりも回路規模を抑制することができる。
本発明の１線式シリアルデータ伝送回路の概要を示すブロック図である。 スレーブ回路４の一部の構成を示すブロック図である。 図２におけるタイミングチャートを示す図である。 図２に示した一部の構成の一具体例を示す回路図である。 図２に示した一部の構成の別の一具体例を示す回路図である。 本発明の１線式シリアルデータ伝送方法に採用するデータ構成例を示す図である。 本発明の１線式シリアルデータ伝送方法において用いるスタートビット信号を示す図である。 本発明の１線式シリアルデータ伝送方法において用いるストップビット信号を示す図である。 本発明の１線式シリアルデータ伝送方法において用いる書込信号（Ｗｒｉｔｅ）を示す図である。 本発明の１線式シリアルデータ伝送方法において用いる読取信号（Ｒｅａｄ）を示す図である。
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明の１線式シリアルデータ伝送回路の概要を示したブロック図である。マスター回路１は、クロックＣＬＫとデータＤＡＴＡとを加算するデータクロック加算器２とデータ受信器３を持つ。スレーブ回路４は、制御信号ＡＣＴを生成するアクティブ生成器５と、スレーブクロックＳＣＬＫとスレーブデータＳＤＡＴＡとを分離するデータクロック分離器６と、データ送信器７を持つ。マスター回路１とスレーブ回路４は、信号線８で接続されている。
スレーブ回路４は、一例では電源回路である。内蔵されたロジック９は、制御信号ＡＣＴ、スレーブクロックＳＣＬＫ及びスレーブデータＳＤＡＴＡを受けて、例えばスイッチングレギュレータ１４の保護回路として用意される過電流保護機能（ＯＣＰ）１０、過電圧保護機能（ＯＶＰ）１１、出力地絡保護機能（ＳＣＰ）１２や温度保護機能（ＴＳＤ）１３など、比較的多くの回路の少なくとも１つの保護機能を制御する。過電流保護機能１０などは、ロジック９から設定された条件でスイッチングレギュレータ１４のドライバロジック１５を制御する。
スイッチングレギュレータ１４は、過電流保護機能１０などの他に、ドライバロジック１５、エラーアンプ１６、ＰＷＭコンパレータ１７、発振器１８、基準電圧源１９、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１を備え、これらを集積化して構成される。また、スイッチングレギュレータ１４は、外部との電気的接続を確立するための外部端子ＶＩＮ、ＳＷ、ＰＧＮＤ、ＦＢ、ＣＯＭＰを備えている。更に外部部品として、電源Ｖｉｎ、コイルＬ１、コンデンサＣ１、コンデンサＣ２、抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ３を備えている。スイッチングレギュレータ１４のトポロジは一般的であるため、本書では説明を省略する。
本図の１線式シリアル伝送回路とその伝送方法を電源回路に導入すると、マスター回路１からクロックＣＬＫとデータＤＡＴＡがスレーブ回路４に送信され、スレーブ回路４でスレーブクロックＳＣＬＫとスレーブデータＳＤＡＴＡとして受信される。スレーブ回路４では、受信したスレーブデータＳＤＡＴＡに基づいて各種保護機能の設定を変更する。
例えば、あるユーザーにおいては、過電圧保護機能１１の検出閾値を２５Ｖとし、過電流保護機能１０の検出閾値を１．５Ａとして使用する一方、別のユーザーでは、過電圧保護機能１１の検出閾値を２０Ｖとし、過電流保護機能１０の検出閾値を１．０Ａとして使用する、といった仕様の変更が可能となる。
マスター回路１とスレーブ回路４とで通信を行う通信開始時は、マスター回路１からスレーブ回路４へと信号線８を介して例えばロウレベルＬの活性化信号が送信される。スレーブ回路４では、その活性化信号をアクティブ生成器５に通すことにより、制御信号ＡＣＴを活性化し、ロジック９がデータ受付可能状態となる。
本書では、ライト（書込）は、マスター回路１からスレーブ回路４への制御データの書き込みを意味し、リード（読取）は、スレーブ回路４からマスター回路１への状態データの読み出しを意味するものである。
ライト（書込）時は、クロックＣＬＫとデータＤＡＴＡがデータクロック加算器２で合成された合成信号ＳＩＧとして、マスター回路１のマスター信号端子Ｔｍｓから信号線８へと出力される。スレーブ回路４では、合成信号ＳＩＧが信号端子Ｔｓｉｇからデータクロック分離器６を通り、スレーブデータＳＤＡＴＡとスレーブクロックＳＣＬＫに分離される。
リード（読取）時は、クロックＣＬＫが合成信号ＳＩＧそのものとしてマスター回路１から信号線８に送信される。スレーブ回路４では、データクロック分離器６を介して入力されるクロックＣＬＫがスレーブクロックＳＣＬＫとして使用される。ロジック９からの出力ロジックアウトＬＯは、遅延回路ＬＣ１４を通してデータアウトＤＯとされ、これがデータ送信器７を通して信号線８に出力される。マスター回路１は、スレーブ回路４からのデータアウトＤＯをリードクロックＲＣＬＫを用いてデータ受信器３で読み取り、リードデータＲＤＡＴＡとして使用する。
通信終了時は、マスター回路１からスレーブ回路４へと信号線８を介してハイレベルＨの不活性化信号が送信される。スレーブ回路４では、その不活性化信号をアクティブ生成器５に通すことにより、制御信号ＡＣＴを不活性化し、ロジック９がデータ受付不可能状態となる。
図２は、スレーブ回路４の一部（アクティブ生成器５、データクロック分離器６及びデータ送信器７）の具体的な構成を示すブロック図である。
スレーブ回路４は、合成信号ＳＩＧを受ける信号端子Ｔｓｉｇと、スレーブ回路４をデータ受付可能または不可能状態にする制御端子Ｔａｃｔと、スレーブクロック端子Ｔｓｃと、スレーブデータ端子Ｔｓｄと、ロジックアウト端子Ｔｌｏを有する。
スレーブデータ端子Ｔｓｄには、バッファＢＵＦ１１の出力が接続されている。バッファＢＵＦ１１の入力は、信号端子Ｔｓｉｇに接続されている。スレーブクロック端子Ｔｓｃには、クロック生成回路ＣＧ１１の出力が接続されている。クロック生成回路ＣＧ１１の入力は、遅延回路ＬＣ１３の出力に接続されている。遅延回路ＬＣ１３の入力は、信号端子Ｔｓｉｇに接続されている。
信号端子Ｔｓｉｇには、インバータＩＮＶ１１の入力とアンド回路ＡＮＤ１１の第１入力が接続されている。インバータＩＮＶ１１の出力は、遅延回路ＬＣ１１の入力に接続されている。遅延回路ＬＣ１１の出力は、ＲＳフリップフロップＲＳＦＦ１１のセット端子Ｓｅｔに接続されている。
ＲＳフリップフロップＲＳＦＦ１１の出力端子Ｑは、制御端子Ｔａｃｔとアンド回路ＡＮＤ１１の第２入力に接続されている。アンド回路ＡＮＤ１１の出力は、遅延回路ＬＣ１２の入力に接続されている。遅延回路ＬＣ１２の出力は、ＲＳフリップフロップＲＳＦＦ１１のリセット端子Ｒｅｓｅｔに接続されている。
ロジックアウト端子Ｔｌｏは、遅延回路ＬＣ１４の入力に接続されている。遅延回路ＬＣ１４の出力は、インバータＩＮＶ９１の入力に接続されている。インバータＩＮＶ９１の出力は、ＭＯＳトランジスタＭ９１のゲートに接続されている。ＭＯＳトランジスタＭ９１のソースは、接地電位ＤＧＮＤに接続されている。ＭＯＳトランジスタＭ９１のドレインは、信号端子Ｔｓｉｇに接続されている。
本図の１線式シリアル伝送回路では、１本の信号線にクロックＣＬＫとデータＤＡＴＡを混ぜて送信しており、合成信号ＳＩＧは制御信号ＡＣＴも兼ねている。そのため、インバータや遅延回路やＲＳフリップフロップなどがそれらの信号の分離に用いられる。
例えば、インバータＩＮＶ１１と遅延回路ＬＣ１１は、合成信号ＳＩＧがロウレベルＬ（＝活性時の論理レベル）とされてから、制御信号ＡＣＴを規定時間後にハイレベルＨにするために用意されている。一方、アンド回路ＡＮＤ１１と遅延回路ＬＣ１２は、合成信号ＳＩＧがハイレベルＨ（＝不活性時の論理レベル）とされてから、制御信号ＡＣＴを規定時間後にロウレベルＬにするために用意されている。また、ＲＳフリップフロップＲＳＦＦ１１は、制御信号ＡＣＴの論理レベルを保持する為に用いられる。
クロック取り出しのために遅延回路ＬＣ１３とクロック生成ＣＧ１１が用いられる。また、リード（読取）は、ＭＯＳトランジスタＭ９１を用いて行われる。インバータ回路ＩＮＶ９１は、ＭＯＳトランジスタＭ９１の駆動のために準備されている。なお、信号の極性が許せるならば、インバータＩＮＶ９１をバッファに置き換えても構わない。遅延回路ＬＣ１４は、リード（読取）の出力タイミングを合わせるために用いられる。
図３は、図２に示したスレーブ回路４のライト（書込）時における主なノードに表れる各種信号のタイミングチャートを示す。
合成信号ＳＩＧは、マスター回路１より信号線８を介してスレーブ回路４の信号端子Ｔｓｉｇに入力される。合成信号ＳＩＧの各時刻でのレベルと作用は次のとおりである。
時刻ｔ０からロウレベルＬになり、マスター回路１とスレーブ回路４との間で通信が始まる。時刻ｔ３でハイレベルＨになり、スレーブクロックＳＣＬＫの発生準備をする。時刻ｔ４でロウレベルＬになり、スレーブクロックＳＣＬＫの生成を開始する。時刻ｔ５でハイレベルＨになり、スレーブデータＳＤＡＴＡの読出しに備える。時刻ｔ７でロウレベルＬになり、スレーブクロックＳＣＬＫの生成を開始する。時刻ｔ８でロウレベルＬになり、スレーブデータＳＤＡＴＡの読出しに備える。時刻ｔ９でハイレベルＨになり、通信終了の準備をする。
制御信号ＡＣＴは、制御端子Ｔａｃｔに入力（出力）される信号であり、スレーブ回路４のデータ受付可能及びデータ受付不可能状態を決定する。制御信号ＡＣＴがロウレベルＬのとき、スレーブ回路４はスレーブデータＳＤＡＴＡの受付を不可能とする。
制御信号ＡＣＴは、時刻ｔ２においてハイレベルＨになり、スレーブ回路４がデータ受付可能状態となる。時刻ｔ０からｔ２までは、あらかじめ定められた応答開始時間Ｙを設けている。これはスレーブ回路４にノイズなどで誤った値が書き込まれないようにするためである。
スレーブクロックＳＣＬＫはスレーブクロック端子Ｔｓｃに取り出される信号である。時刻ｔ１において、スレーブクロックＳＣＬＫが応答するが、この時、制御信号ＡＣＴはロウレベルＬのため、スレーブ回路４としては動作しない。なお、スレーブクロックＳＣＬＫが応答するまでの応答待機時間Ｘ１については後述する。
スレーブクロックＳＣＬＫは、時刻ｔ６において、時刻ｔ４の合成信号ＳＩＧの立下りより応答待機時間Ｘ２遅れて発生する。この応答待機時間Ｘ２の設定は、スレーブデータＳＤＡＴＡの読出しにおいて非常に重要である。本発明に係る１線式シリアル伝送方法にでは、クロックＣＬＫとデータＤＡＴＡを混ぜて合成信号ＳＩＧとして送信している。したがって、データＤＡＴＡをクロックＣＬＫのどれだけ後方に位置させるかを定めておかなければ、どのタイミングでスレーブデータＳＤＡＴＡを読み出せばよいかが決定できないからである。
スレーブデータＳＤＡＴＡは、合成信号ＳＩＧと同じタイミングでハイレベルＨとロウレベルＬを保持し、スレーブクロックＳＣＬＫの立ち上がりで読みだされることになる。時刻ｔ１において、スレーブクロックＳＣＬＫが応答するが、この時、制御信号ＡＣＴはロウレベルＬのため、スレーブ回路４としては動作しない。
スレーブデータＳＤＡＴＡは、時刻ｔ６において、ハイレベルＨとなっているので、本例では、スレーブデータＳＤＡＴＡとしてハイレベルＨが読み出されることとなる。
スレーブデータＳＤＡＴＡは、時刻ｔ７から応答待機時間Ｘ３経過後の時刻ｔ８においては、ロウレベルＬとなっているので、本例では、スレーブデータＳＤＡＴＡとしてロウレベルＬが読み出されることとなる。なお、応答待機時間Ｘ１、Ｘ２及びＸ３は、本発明の実施の形態では同じ値に選ばれている。
時刻ｔ９において、合成信号ＳＩＧがハイレベルＨとなり、時刻ｔ１０までの定められた応答終了時間Ｚの期間が経過すると、制御信号ＡＣＴがロウレベルＬとなり、スレーブ回路４がデータ受付不可能状態となり、通信を終了する。
図４は、図２のブロック図に示したアクティブ生成器５とデータクロック分離機６を具体的な回路図で示した一例である。図４のアクティブ生成器５とデータクロック分離器６を有する１線式シリアル伝送回路は、合成信号ＳＩＧを受ける信号端子Ｔｓｉｇと、スレーブ回路４をデータ受付可能及び不可能状態にする制御端子Ｔａｃｔと、スレーブクロック端子Ｔｓｃと、スレーブデータ端子Ｔｓｄとを有する。
信号端子Ｔｓｉｇには、インバータＩＮＶ２１の入力とバッファＢＵＦ２１の入力とバッファＢＵＦ２３の入力が接続されており、バッファＢＵＦ２３の出力は、スレーブデータ端子Ｔｓｄに接続されている。バッファＢＵＦ２３は、合成信号ＳＩＧをスレーブデータＳＤＡＴＡとして後段に受け渡すために用いられる。
インバータＩＮＶ２１の出力は、ＤフリップフロップＤＦＦ２２のＣＰ入力に接続されており、ＤフリップフロップＤＦＦ２２のＤ入力には、電源電位ＶＲＥＧ３Ｄが接続されている。インバータＩＮＶ２１は、ＤフリップフロップＤＦＦ２２を信号の立下りで動作させるために用いられる。
ＤフリップフロップＤＦＦ２２のＲＮ入力には、インバータＩＮＶ２２の出力が接続されており、ＤフリップフロップＤＦＦ２２の出力は、インバータＩＮＶ２４の入力が接続されている。ＤフリップフロップＤＦＦ２２は、スレーブクロックＳＣＬＫの取り出しのために用いられる。インバータＩＮＶ２４の出力は、スレーブクロック端子Ｔｓｃに接続されている。インバータＩＮＶ２４は、スレーブクロックＳＣＬＫの極性の調整や遅延時間の調整、さらには、ＤフリップフロップＤＦＦ２２をスレーブクロック端子Ｔｓｃに接続するバッファとして用いられる。
バッファＢＵＦ２１の出力は、ナンド回路ＮＡＮＤ２１の第２入力とＭＯＳトランジスタＭ２１のゲートに接続されており、ＭＯＳトランジスタＭ２１のソースは、接地電位ＤＧＮＤに接続されている。バッファＢＵＦ２１は、ＭＯＳトランジスタＭ２１の駆動に用いられる。
ＭＯＳトランジスタＭ２１のドレインは、コンデンサＣ２１の一端とバッファＢＵＦ２２の入力と電流源ＣＣ２１の一端と接続されており、コンデンサＣ２１の他端は、接地電位ＤＧＮＤに接続されている。
電流源ＣＣ２１の他端は、電源電位ＶＲＥＧ３Ｄに接続されている。バッファＢＵＦ２２の出力は、ＤフリップフロップＤＦＦ２１のＣＰ入力に接続されており、ＤフリップフロップＤＦＦ２１のＤ入力には、電源電位ＶＲＥＧ３Ｄが接続されている。バッファＢＵＦ２２は、電流源ＣＣ２１とコンデンサＣ２１で生成される三角波状信号の波形の整形に用いられる。
ＤフリップフロップＤＦＦ２１のＲＮ入力には、アンド回路ＡＮＤ２１の出力が接続されており、ＤフリップフロップＤＦＦ２１の出力は制御端子Ｔａｃｔに接続されている。ＤフリップフロップＤＦＦ２１は、制御信号ＡＣＴの保持に用いられる。
ナンド回路ＮＡＮＤ２１の第１入力は、制御端子Ｔａｃｔと接続されており、ナンド回路ＮＡＮＤ２１の出力は、ＭＯＳトランジスタＭ２２のゲートに接続されており、ＭＯＳトランジスタＭ２２のソースは、接地電位ＤＧＮＤに接続されており、ＭＯＳトランジスタＭ２２のドレインは、コンデンサＣ２２の一端とインバータＩＮＶ２２の入力と電流源ＣＣ２２の一端と接続されている。ナンド回路ＮＡＮＤ２１は、制御信号ＡＣＴによって制御され、ＭＯＳトランジスタＭ２２の駆動に用いられる。インバータＩＮＶ２２は、電流源ＣＣ２２とコンデンサＣ２２で生成される三角波状信号の波形の整形に用いられる。
コンデンサＣ２２の他端は、接地電位ＤＧＮＤに接続されており、電流源ＣＣ２２の他端は、電源電位ＶＲＥＧ３Ｄに接続されている。
スレーブクロック端子ＴｓｃはＭＯＳトランジスタＭ２３のゲートに接続されており、ＭＯＳトランジスタＭ２３のソースは、接地電位ＤＧＮＤに接続されており、ＭＯＳトランジスタＭ２３のドレインは、コンデンサＣ２３の一端とインバータＩＮＶ２３の入力と電流源ＣＣ２３の一端と接続されており、コンデンサＣ２３の他端は、接地電位ＤＧＮＤに接続されており、電流源ＣＣ２３の他端は、電源電位ＶＲＥＧ３Ｄに接続されている。
インバータＩＮＶ２３の出力は、アンド回路ＡＮＤ２２の第１入力に接続されており、制御端子Ｔａｃｔは、アンド回路ＡＮＤ２２の第２入力に接続されている。インバータＩＮＶ２３は、電流源ＣＣ２３とコンデンサＣ２３で生成される三角波状信号の波形の整形に用いられる。アンド回路ＡＮＤ２２は、制御信号ＡＣＴによって制御され、スレーブクロックＳＣＬＫの生成に用いられる。
電流源ＣＣ２１の電流値とコンデンサＣ２１の容量値で、図３における応答開始時間Ｙが決定されている。電流源ＣＣ２２の電流値とコンデンサＣ２２容量値で、図３における応答終了時間Ｚが決定されている。電流源ＣＣ２３の電流値とコンデンサＣ２３の容量値で、図３における応答待機時間Ｘが決定されている。
図５は、図２に示した一部の構成の別の一具体例を示す回路図である。図４との大きな違いは、アクティブ生成器５に用いる遅延回路の共有化により、コンデンサの数を減らしていることである。共有化された遅延回路によって、図３における応答開始時間Ｙ及びＺが生成される。
図５に示したアクティブ生成器５及びデータクロック分離器６は、合成信号ＳＩＧを受ける信号端子Ｔｓｉｇと、スレーブ回路４をデータ受信可能状態にする制御端子Ｔａｃｔと、スレーブクロック端子Ｔｓｃと、スレーブデータ端子Ｔｓｄとを有する。
信号端子Ｔｓｉｇには、インバータＩＮＶ３１の入力とバッファＢＵＦ３１の入力が接続されており、バッファＢＵＦ３１の出力は、スレーブデータ端子Ｔｓｄに接続されている。バッファＢＵＦ３１は、合成信号ＳＩＧをスレーブデータＳＤＡＴＡとして後段に受け渡すために用いられる。
インバータＩＮＶ３１の出力は、抵抗Ｒ３１の一端とインバータＩＮＶ３３の入力とインバータＩＮＶ３６の入力とＤフリップフロップＤＦＦ３１のＣＰ入力とに接続されており、ＤフリップフロップＤＦＦ３１のＤ入力には、電源電位ＶＲＥＧ３Ｄが接続されている。インバータＩＮＶ３１は、抵抗Ｒ３１を駆動させるために用いられる。
ＤフリップフロップＤＦＦ３１のＲＮ入力には、アンド回路ＡＮＤ３３の出力が接続されており、ＤフリップフロップＤＦＦ３１の出力は、インバータＩＮＶ３９の入力が接続されており、インバータＩＮＶ３９の出力は、スレーブクロック端子Ｔｓｃに接続されている。インバータＩＮＶ３９は、スレーブクロックＳＣＬＫの極性の調整や遅延時間の調整、さらには、ＤフリップフロップＤＦＦ３１をスレーブクロック端子Ｔｓｃに接続するバッファとして用いられる。ＤフリップフロップＤＦＦ３１は、スレーブクロックＳＣＬＫの取り出しのために用いられる。
インバータＩＮＶ３６の出力は、アンド回路ＡＮＤ３１の第２入力に接続されており、インバータＩＮＶ３５の入力は、制御端子Ｔａｃｔに接続されており、インバータＩＮＶ３５の出力は、アンド回路ＡＮＤ３１の第１入力に接続されており、アンド回路ＡＮＤ３１の出力は、ＭＯＳトランジスタＭ３３のゲートに接続されている。インバータＩＮＶ３５、インバータＩＮＶ３６は、アンド回路ＡＮＤ３１にそれぞれ入力する合成信号ＳＩＧ及び制御信号ＡＣＴの極性を調整する為に用いられる。
アンド回路ＡＮＤ３１は、制御信号ＡＣＴによって制御され、ＭＯＳトランジスタＭ３３の駆動に用いられる。
インバータＩＮＶ３３の出力は、オア回路ＯＲ３１の第２入力に接続されており、インバータＩＮＶ３２の入力は、制御端子Ｔａｃｔに接続されており、インバータＩＮＶ３２の出力は、オア回路ＯＲ３１の第１入力に接続されており、オア回路ＯＲ３１の出力は、ＭＯＳトランジスタＭ３１のゲートに接続されている。インバータＩＮＶ３２、インバータＩＮＶ３３は、オア回路ＯＲ３１にそれぞれ入力する合成信号ＳＩＧ及び制御信号ＡＣＴの極性を調整する為に用いられる。
オア回路ＯＲ３１は、制御信号ＡＣＴによって制御され、ＭＯＳトランジスタＭ３１の駆動に用いられる。
ＭＯＳトランジスタＭ３１のソースは、電源電位ＶＲＥＧ３Ｄに接続されており、ＭＯＳトランジスタＭ３１のドレインは、抵抗Ｒ３１の他端とコンデンサＣ３１の一端とＭＯＳトランジスタＭ３３のドレインとシュミットインバータＳＭＴ３１の入力に接続されており、シュミットインバータＳＭＴ３１の出力は、インバータＩＮＶ３７の入力に接続されている。シュミットインバータＳＭＴ３１は、抵抗Ｒ３１とコンデンサＣ３１で生成される三角波状の信号の整形に用いられる。
ＭＯＳトランジスタＭ３３のソースは、接地電位ＤＧＮＤに接続されており、コンデンサＣ３１の他端は、接地電位ＤＧＮＤに接続されており、ＭＯＳトランジスタＭ３４のソースは、接地電位ＤＧＮＤに接続されており、コンデンサＣ３２の一端は、接地電位ＤＧＮＤに接続されている。
ＭＯＳトランジスタＭ３４のドレインは、コンデンサＣ３２の他端とインバータＩＮＶ３８の入力と抵抗Ｒ３２の一端と接続されており、スレーブクロック端子Ｔｓｃは、ＭＯＳトランジスタＭ３４のゲートに接続されており、抵抗Ｒ３２の他端は、ＭＯＳトランジスタＭ３２のドレインと接続されており、ＭＯＳトランジスタＭ３２のソースは、電源電位ＶＲＥＧ３Ｄに接続されている。
インバータＩＮＶ３８の出力は、アンド回路ＡＮＤ３３の第１入力に接続されており、制御端子Ｔａｃｔは、アンド回路ＡＮＤ３３の第２入力に接続されている。インバータＩＮＶ３８は、抵抗Ｒ３２とコンデンサＣ３２で生成される三角波状の信号の整形に用いられる。アンド回路ＡＮＤ３３は、制御信号ＡＣＴによって制御され、スレーブクロックＳＣＬＫの生成に用いられる。
インバータＩＮＶ３７の出力は、バッファＢＵＦ３２の入力とインバータＩＮＶ３４の入力に接続されており、インバータＩＮＶ３４の出力は、ＭＯＳトランジスタＭ３２のゲートに接続されており、バッファＢＵＦ３２の出力は、制御端子Ｔａｃｔに接続されている。インバータＩＮＶ３７は、極性の調整に用いられる。インバータＩＮＶ３４は、ＭＯＳトランジスタＭ３２の駆動に用いられる。バッファＢＵＦ３２は、制御信号ＡＣＴの駆動に用いられる。
図６は、本発明のシリアルデータ伝送方法に採用するデータ構成例を示している。本発明に用いるデータは、先頭にスタートビット６１があり、次の１ビットでリード／ライト６２の判定をし、次の７ビットでアドレス６３を指定し、次の８ビットでデータ６４を送信あるいは受信し、最後にストップビット６５で構成されている。例えば、アドレス６３で過電圧保護機能１１の検出閾値の格納先を指定し、データ６４で検出閾値を設定するといった使い方が想定される。
スレーブ回路４がコマンドを受け付けるためには、スタートビット６１をマスター回路１から受信する必要がある。
図７は、図１におけるマスター回路１とスレーブ回路４の主なノードに表われる各種信号を示す。以下、図１及び図６を参照して説明する。
本例では、送信周波数ｆ１は、例えば１００ｋＨｚから２ＭＨｚ程度までである。この周波数の変更は、図５における抵抗Ｒ３１とコンデンサＣ３１及び抵抗Ｒ３２とコンデンサＣ３２（図４においては各定電流源とコンデンサ）の調整と、図２における遅延回路ＬＣ１４の遅延時間の調整と、それぞれの周波数に合わせたマスター回路１の設定（リード用クロックＲＣＬＫの設定変更）とで可能となる。
なお、図７はスタートビット６１の信号を示す。本例においては、送信周波数ｆ１として例えば２００ｋＨｚ、すなわちクロックＣＬＫは５μｓ（一周期時間ｙ１）毎に１μｓ（クロック送信時間ｙ２）立ち下がるという形式で送信される。
クロックＣＬＫは、１周期（Ｔ）のうち、約１／５周期（Ｔ／５）だけロウレベルＬを送信する。
データＤＡＴＡは、２周期（２Ｔ）以上の時間、ロウレベルＬを続ける。これは、後述されるライト（書込）時のデータＤＡＴＡのロウレベルＬと区別する為に、周期Ｔ以上の時間が設定されている。しかし、ＩＣの製造上のばらつきを考慮すると、２周期以上ある方が好ましいため、本例では２周期以上としている。
合成信号ＳＩＧは、クロックＣＬＫとデータＤＡＴＡのアンドの波形となる。
制御信号ＡＣＴは、合成信号ＳＩＧが２周期（２Ｔ）以上の時間ロウレベルＬを続けることでハイレベルＨとなり、スレーブ回路４がデータＤＡＴＡを受付可能状態となる。応答開始送信時間ｙ３は、応答開始時間ｙ４以上でなければならない。
本例では、２周期（２Ｔ）は１０μｓ（応答開始時間ｙ４）となる。その次の１ビットでリード／ライト６２かを判定する。ハイレベルＨでリード（読取）、ロウレベルＬでライト（書込）を示すものとする。その後の７ビットでアドレス６３を示し、その後の８ビットでデータ６４を示すものとする。最後にストップビット６５で通信終了となる。
図８はストップビット６５の信号を示す。
クロックＣＬＫは、１周期（Ｔ）のうち、約１／５周期（Ｔ／５）だけロウレベルＬを送信する。
データＤＡＴＡは、２周期（２Ｔ）以上の時間、ハイレベルＨを続ける。これは、後述されるライト（書込）時のデータＤＡＴＡのハイレベルＨと区別する為に周期Ｔを超える時間が設定されている。しかしＩＣの製造上のばらつきを考慮すると２周期以上ある方が好ましいため、本例では２周期以上としている。
合成信号ＳＩＧは、クロックＣＬＫとデータＤＡＴＡのアンドの波形となる。
制御信号ＡＣＴは、合成信号ＳＩＧが２周期（２Ｔ）以上の時間ハイレベルＨを続けることでロウレベルＬとなり、スレーブ回路４がデータＤＡＴＡを受付不可能状態となる。応答終了送信時間ｙ５は、応答終了時間ｙ６より長くしなければならない。本例では、２周期（２Ｔ）は１０μｓ（応答終了時間ｙ６）となる。
図９は、ライト（書込）時におけるマスター回路１での信号（クロックＣＬＫとデータＤＡＴＡ）と、合成信号ＳＩＧと、スレーブ回路４での信号（スレーブクロックＳＣＬＫとスレーブデータＳＤＡＴＡ）を示す。
クロックＣＬＫは、１周期（Ｔ）のうち、約１／５周期（Ｔ／５）だけロウレベルＬを送信する。
データＤＡＴＡは、ロウレベルＬのときは、約４／５周期（４Ｔ／５）（データロウ時間ｙ７）に亘ってロウレベルＬを出力し、ハイレベルＨのときは、１周期（Ｔ）（データハイ時間ｙ８）に亘ってハイレベルＨを出力する。
合成信号ＳＩＧは、クロックＣＬＫとデータＤＡＴＡのアンドの波形となる。
スレーブクロックＳＣＬＫは、合成信号ＳＩＧの立下がりＴｆ１と同時に立ち下がり、それから約２／５周期（２Ｔ／５）後（クロック受信時間ｙ９の経過後）に立ち上がる波形Ｔｒ１を示す。
スレーブデータＳＤＡＴＡは、合成信号ＳＩＧそのままの信号となる。
スレーブ回路４は、スレーブクロックＳＣＬＫの立ち上がりＴｒ１でスレーブデータＳＤＡＴＡを読むという動作になる。
図１０は、リード（読取）時におけるマスター回路１での信号（クロックＣＬＫとリード用クロックＲＣＬＫ）と、合成信号ＳＩＧと、スレーブ回路４での信号（スレーブクロックＳＣＬＫとロジックアウトＬＯとデータアウトＤＯ）を示す。
クロックＣＬＫは、１周期（Ｔ）のうち、約１／５周期（Ｔ／５）だけロウレベルＬを送信する。
リードクロックＲＣＬＫは、クロックＣＬＫの立下がりと同時に立ち下がり、約３／５周期（３Ｔ／５）後（リード時間ｙ１０経過後）におけるセット端子Ｓｅｔの立ち上がりでリードデータＲＤＡＴＡを読む。
合成信号ＳＩＧとしては、マスター回路１からのクロックＣＬＫとスレーブ回路４からのデータアウトＤＯとの論理積信号が送信されてくる。
スレーブクロックＳＣＬＫは、合成信号ＳＩＧの立下がりＴｆ２と同時に立ち下がり、それから約２／５周期（２Ｔ／５）後（クロック受信時間ｙ９の経過後）に立ち上がる波形Ｔｒ２を示す。
ロジックアウトＬＯは、スレーブクロックＳＣＬＫの立ち上がりで出力を確定される。
データアウトＤＯは、ロジックアウトＬＯの立ち下がりで出力すべき論理レベルが確定し、約２／５周期（２Ｔ／５）間（データ出力時間ｙ１１）に亘ってその論理レベルを出力するという動作になる。
本発明では、一例として１周期を５分割して使用しているが、これに限定されない。
本例では、１周期の間に起こるイベントが以下の４つに分けられている。
すなわち、マスター回路１からのクロックＣＬＫの送信、スレーブ回路４のスレーブクロックＳＣＬＫの生成、マスター回路１のリードクロックＲＣＬＫの生成、及び、マスター回路１からのデータＤＡＴＡの送信（またはスレーブ回路４からのデータアウトＤＯの送信）の４つである。
上記４つのイベントと初期値に戻るというイベントを合わせて、５つのイベントが１周期に必要となるため、５分割して説明している。
例えば、リード（読取）機能を削除すれば４分割で十分となる。また、６分割、７分割というように分割数を増やしても良い。
さらに、本発明では、理解を簡単にするために周期を均等に５分割したが、実施の形態に際してはそれにこだわらない。例えば、クロックＣＬＫのパルス幅ｙ２は、ｙ２＝周期Ｔ／ｍ（２≦ｍ≦５０）で設定される。すなわち、クロックＣＬＫの生成は本例よりも短い時間または長い時間で処理され、残った時間は他のイベントで使用されればよい。すなわち、ライト（書込）時のイベントで説明を行うと、クロックのパルス幅ｙ２とクロック受信時間ｙ９とデータロウ時間ｙ７及びデータハイ時間ｙ８は、ｙ２＜ｙ９＜ｙ７（またはｙ８）という関係を維持していればよい。こうした大小関係を持たせることで、これらのクロック信号とデータ信号の処理を的確に行うことができる。
また、本発明では、各信号をイニシャルハイとして説明を行ったが、全ての信号を逆転したイニシャルロウとしても成り立つことは当然である。
以上のように、非常に簡単な回路構成で高速な１線シリアル伝送回路を構成することが可能である。
本発明は、近年求められている省スペース化に大いに貢献する１線式シリアル伝送回路とその伝送方法を提供するものである。そのため、本発明は、産業上の利用可能性は極めて高い。
１ マスター回路
２ データクロック加算器
３ データ受信器
４ スレーブ回路
５ アクティブ生成器
６ データクロック分離器
７ データ送信器
８ 信号線
９ ロジック
１０ 過電流保護機能
１１ 過電圧保護機能
１２ 出力地絡保護機能
１３ 温度保護機能
１４ スイッチングレギュレータ
１５ ドライバロジック
１６ エラーアンプ
１７ ＰＷＭコンパレータ
１８ 発振器
１９ 基準電圧源
６１ スタートビット
６２ リード／ライト
６３ アドレス
６４ データ
６５ ストップビット
ＡＣＴ 制御信号
ＡＮＤ１１，ＡＮＤ２１，ＡＮＤ２２，ＡＮＤ３１−ＡＮＤ３３ アンド回路
ＢＵＦ１１，ＢＵＦ２１−ＢＵＦ２３，ＢＵＦ３１，ＢＵＦ３２ バッファ回路
Ｃ１，Ｃ２，Ｃ２１−Ｃ２３，Ｃ３１，Ｃ３２ コンデンサ
ＣＣ２１−ＣＣ２３ 電流源
ＣＬＫ クロック
ＣＧ１１ クロック生成回路
ＣＯＭＰ 位相補償端子
ＤＡＴＡ データ
ＤＧＮＤ 接地電位
ＤＦＦ２１，ＤＦＦ２２，ＤＦＦ３１ Ｄフリップフロップ回路
ＤＯ データアウト
ｆ１ 送信周波数
ＦＢ 帰還端子
Ｈ ハイレベル
ＩＮＶ１１，ＩＮＶ２１−ＩＮＶ２４，ＩＮＶ３１−ＩＮＶ３９，ＩＮＶ９１ インバータ回路
Ｌ ロウレベル
Ｌ１ コイル
ＬＣ１１−ＬＣ１４ 遅延回路
ＬＯ ロジックアウト
Ｍ２１−Ｍ２３，Ｍ３１−Ｍ３４，Ｍ９１ ＭＯＳトランジスタ
Ｎ１ ＮＭＯＳトランジスタ
ＮＡＮＤ２１ ナンド回路
ＯＣＰ 過電流保護機能
ＯＶＰ 過電圧保護機能
ＯＲ３１ オア回路
Ｐ１ ＰＭＯＳトランジスタ
ＰＧＮＤ 接地端子
Ｑ 出力端子
Ｒ１，Ｒ２，Ｒ３，Ｒ３１，Ｒ３２ 抵抗
ＲＣＬＫ リードクロック
ＲＤＡＴＡ リードデータ
Ｒｅｓｅｔ リセット端子
ＲＳＦＦ１１ ＲＳフリップフロップ回路
ＳＣＬＫ スレーブクロック
ＳＣＰ 出力地絡保護機能
ＳＤＡＴＡ スレーブデータ
Ｓｅｔ セット端子
ＳＩＧ 合成信号
ＳＭＴ３１ シュミットインバータ回路
ＳＷ スイッチング端子
Ｔ 周期
Ｔａｃｔ 制御端子
Ｔｌｏ ロジックアウト端子
Ｔｍｓ マスター信号端子
Ｔｓｃ スレーブクロック端子
Ｔｓｄ スレーブデータ端子
ＴＳＤ 温度保護機能
Ｔｓｉｇ 信号端子
ＶＩＮ 電源端子
Ｖｉｎ 電源
ＶＲＥＧ３Ｄ 電源電位
Ｘ１，Ｘ２，Ｘ３ 応答待機時間
Ｙ 応答開始時間
ｙ１ 一周期時間
ｙ２ クロック送信時間（クロックのパルス幅）
ｙ３ 応答開始送信時間
ｙ４ 応答開始時間
ｙ５ 応答終了送信時間
ｙ６ 応答終了時間
ｙ７ データロウ時間
ｙ８ データハイ時間
ｙ９ クロック受信時間
ｙ１０ データ出力時間
ｙ１１ リード時間
Ｚ 応答終了時間

Claims (21)

  1. マスター回路とスレーブ回路とを持ち、
    前記マスター回路は、前記マスター回路から前記スレーブ回路への送信データ書き込み時に使用するデータクロック加算器と、前記スレーブ回路から前記マスター回路への受信データ書き込み時に使用するデータ受信器を含み、
    前記スレーブ回路は、前記送信データ送信用の合成信号を前記マスター回路から受ける 信号端子と、前記合成信号に基づいて制御信号を生成するアクティブ生成器と、前記マスター回路から前記スレーブ回路への前記送信データ書き込み時に使用する前記合成信号に 基づいてスレーブクロック信号を生成するデータクロック生成器と、前記合成信号に基づ いて前記送信データを出力するスレーブデータ端子と、前記スレーブ回路から前記マスター回路への前記受信データ書き込み時に使用するデータ送信器と、を含み、
    前記マスター回路と前記スレーブ回路は、１本の信号線で接続されており、前記信号線 を介して前記合成信号が前記マスター回路から前記信号端子に送信される、１線式シリアル伝送回路。
  2. 前記マスター回路から前記スレーブ回路への前記送信データ書き込み時、前記マスター回路において、クロック信号とデータ信号を前記データクロック加算器により合成した前 記合成信号が前記信号線を介して前記スレーブ回路に送信され、前記スレーブ回路では、前記信号線から送信されてきた前記合成信号が遅延回路を通して前記データクロック生成 器に入力されて前記スレーブクロック信号が生成される請求項１に記載の１線式シリアル伝送回路。
  3. 前記スレーブ回路から前記マスター回路への受信データ書き込み時、前記スレーブ回路のロジックからロジックアウト信号が遅延回路及び前記データ送信器を通して、前記信号線を介して前記マスター回路に送信され、前記マスター回路では、前記信号線から送信されてきた送信データが前記データ受信器を通してリードデータ信号が取り出される請求項１に記載の１線式シリアル伝送回路。
  4. 前記スレーブ回路は、
    前記スレーブ回路をデータ受信状態にするための前記制御信号を出力する制御端子と、
    前記スレーブクロック信号を出力するスレーブクロック端子と、
    をさらに備え、
    前記スレーブクロック端子には、前記スレーブクロック信号が入力され、前記制御端子には、前記制御信号が入力される請求項１から請求項３のいずれか一項に記載の１線式シリアル伝送回路。
  5. 前記スレーブ回路において、
    前記スレーブクロック端子には、前記信号端子の入力からＤフリップフロップを介して生成された前記スレーブクロック信号が入力され、前記制御端子には、前記信号端子の入力から遅延回路及びＤフリップフロップを介して生成された前記制御信号が入力される請求項４に記載の１線式シリアル伝送回路。
  6. 前記スレーブ回路において、
    前記スレーブクロック端子には、前記信号端子の入力からＤフリップフロップを介して生成された前記スレーブクロック信号が入力され、前記制御端子には、前記信号端子の入力から遅延回路を介して生成された前記制御信号が入力される請求項４に記載の１線式シリアル伝送回路。
  7. 前記遅延回路は、前記信号端子の入力を遅延させるために、電流源によるコンデンサの充電及びＭＯＳトランジスタによる前記コンデンサの放電を行う請求項５または請求項６に記載の１線式シリアル伝送回路。
  8. 前記遅延回路は、抵抗とコンデンサによる充放電回路により形成されており、前記抵抗の抵抗値と前記コンデンサの容量値で遅延時間が決定される請求項５または請求項６に記載の１線式シリアル伝送回路。
  9. マスター回路とスレーブ回路とを持ち、
    前記マスター回路は、前記マスター回路から前記スレーブ回路への送信データ書き込み 時に使用するデータクロック加算器と、前記スレーブ回路から前記マスター回路への受信 データ書き込み時に使用するデータ受信器を含み、
    前記スレーブ回路は、前記マスター回路から前記スレーブ回路への前記送信データ書き 込み時に使用するデータクロック分離器と、前記スレーブ回路から前記マスター回路への 前記受信データ書き込み時に使用するデータ送信器とアクティブ生成器を含み、
    前記マスター回路と前記スレーブ回路は、１本の信号線で接続されており、
    前記スレーブ回路は、
    クロック信号とデータ信号を前記データクロック加算器により合成した合成信号を受け る信号端子と、
    前記スレーブ回路をデータ受信状態にする制御端子と、
    スレーブクロック端子と、
    スレーブデータ端子を備え、
    前記スレーブ回路において、
    前記スレーブデータ端子には、前記信号端子の入力が前記データ信号として入力され、 前記スレーブクロック端子には、前記信号端子の入力からＤフリップフロップを介して生 成された前記クロック信号が入力され、前記制御端子には、前記信号端子の入力から遅延 回路を介して生成された制御信号が入力され、
    前記クロック信号は、前記制御信号がハイレベルになることで生成可能となり、前記制御信号は、ハイレベルまたはロウレベルになった時に前記制御信号自身を安定化させる、１線式シリアル伝送回路。
  10. 前記マスター回路より前記スレーブ回路に対してリード（読取）の要求があった際に、前記スレーブ回路は、前記信号線に対して応答する請求項１から請求項９のいずれか一項に記載の１線式シリアル伝送回路。
  11. 前記スレーブ回路は、スイッチング電源回路を含む請求項１から請求項１０のいずれか一項に記載の１線式シリアル伝送回路。
  12. 前記スイッチング電源回路は、過電流保護機能、過電圧保護機能、出力地絡保護機能、温度保護機能の少なくとも１つの機能を有する請求項１１に記載の１線式シリアル伝送回路。
  13. １線式シリアル伝送回路を用いる１線式シリアル伝送方法であって、
    前記１線式シリアル伝送回路は、マスター回路とスレーブ回路とを持ち、
    前記マスター回路は、前記マスター回路から前記スレーブ回路への送信データ書き込み 時に使用するデータクロック加算器と、前記スレーブ回路から前記マスター回路への受信 データ書き込み時に使用するデータ受信器を含み、
    前記スレーブ回路は、前記マスター回路から前記スレーブ回路への前記送信データ書き 込み時に使用するデータクロック分離器と、前記スレーブ回路から前記マスター回路への 前記受信データ書き込み時に使用するデータ送信器とアクティブ生成器を含み、
    前記マスター回路と前記スレーブ回路は、１本の信号線で接続されており、
    クロック信号とデータ信号を前記データクロック加算器により合成した合成信号の立下りから通信が開始され、規定時間ロウレベルを続けることで前記合成信号から生成された制御信号がハイレベルとなり、前記スレーブ回路が受付可能状態となり、前記合成信号の立下りから既定時間後にスレーブクロックを抽出し、この前記スレーブクロックの立ち上がりでデータを読み取り、前記合成信号が規定時間ハイレベルを続けることで、前記制御信号がロウレベルとなり、前記スレーブ回路が受付不可能状態となり通信が終了することを特徴とする１線式シリアル伝送方法。
  14. 前記合成信号の先頭にスタートビット、ついでリード（読取）及びライト（書込）、アドレス、データと続き、最後にストップビットとなる請求項１３に記載の１線式シリアル伝送方法。
  15. 通信開始時、前記マスター回路から前記クロック信号と前記データ信号がアンド論理で前記合成信号として送信されており、前記合成信号が前記クロック信号の周期Ｔ以上ロウレベルを継続することで前記スレーブ回路の前記制御信号がハイレベルとなり、前記スレーブ回路が受付可能状態となる請求項１３に記載の１線式シリアル伝送方法。
  16. 前記クロック信号のパルス幅ｙ２は、ｙ２＝周期Ｔ／ｍ（２≦ｍ≦５０）と設定されており、一周期の時間から前記パルス幅を除外した時間で他のイベントが処理される請求項１５に記載の１線式シリアル伝送方法。
  17. ライト（書込）時、前記マスター回路から前記クロック信号と前記データ信号がアンド論理で前記合成信号として送信されており、前記スレーブ回路は、前記合成信号の立下りでスレーブクロックを立ち下げそれから前記クロック信号の周期Ｔ／ｍよりも後に立ち上がる信号を生成し、前記スレーブクロックの立ち上がりでスレーブデータを確定する請求項１５に記載の１線式シリアル伝送方法。
  18. リード（読取）時、前記マスター回路から前記クロック信号が前記合成信号そのものとして送信されており、前記スレーブ回路は、前記クロック信号の立下りでスレーブクロックを立ち下げ、それから前記クロック信号の周期Ｔ／ｍよりも後に立ち上がる信号を生成し、前記スレーブクロックの立ち上がりでロジックアウトを確定し、前記スレーブクロックの立ち上がりでデータアウトを確定し、前記マスター回路のリード用クロックの立ち上がりで信号を読み取る請求項１５に記載の１線式シリアル伝送方法。
  19. 通信終了時、前記マスター回路から前記クロック信号と前記データ信号がアンド論理で前記合成信号として送信されており、前記合成信号が前記クロック信号の周期Ｔより長くハイレベルを継続することで前記スレーブ回路の前記制御信号がロウレベルとなり、前記スレーブ回路が受付不可能状態となる請求項１５に記載の１線式シリアル伝送方法。
  20. １線式シリアル伝送手段によってマスター回路と通信するスレーブ回路であって、
    送信データ送信用の合成信号を前記マスター回路から受ける信号端子と、
    前記合成信号に基づいて制御信号を生成するアクティブ生成器と、
    前記マスター回路から前記スレーブ回路への送信データ書き込み時に使用する前記合成 信号に基づいてスレーブクロック信号を生成するデータクロック生成器と、
    前記合成信号に基づいて前記送信データを出力するスレーブデータ端子と、
    前記スレーブ回路から前記マスター回路への受信データ書き込み時に使用するデータ送 信器と、
    を含み、
    前記マスター回路と前記スレーブ回路は、１本の信号線で接続されており、前記信号線 を介して前記合成信号が前記マスター回路から前記信号端子に送信されるスレーブ回路。
  21. 前記制御端子には、前記信号端子の入力から前記遅延回路及びＤフリップフロップを介 して生成された前記制御信号が入力される請求項９に記載の１線式シリアル伝送回路。
JP2019507469A 2017-03-22 2018-02-23 １線式シリアルデータ伝送回路及び１線式シリアルデータ伝送方法 Active JP6808814B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017056235 2017-03-22
JP2017056235 2017-03-22
PCT/JP2018/006604 WO2018173623A1 (ja) 2017-03-22 2018-02-23 １線式シリアルデータ伝送回路及び１線式シリアルデータ伝送方法

Publications (2)

Publication Number Publication Date
JPWO2018173623A1 JPWO2018173623A1 (ja) 2019-12-19
JP6808814B2 true JP6808814B2 (ja) 2021-01-06

Family

ID=63586158

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019507469A Active JP6808814B2 (ja) 2017-03-22 2018-02-23 １線式シリアルデータ伝送回路及び１線式シリアルデータ伝送方法

Country Status (3)

Country Link
US (1) US10897342B2 (ja)
JP (1) JP6808814B2 (ja)
WO (1) WO2018173623A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10447027B1 (en) * 2016-12-23 2019-10-15 Intersil Americas LLC Method and apparatus for reverse over current protection
GB2586496A (en) * 2019-08-21 2021-02-24 Univ Oxford Innovation Ltd Method and apparatus for synchronisation and data transmission
US10958412B1 (en) 2020-01-22 2021-03-23 Infineon Technologies Ag Communication using edge timing in a signal
CN112486883A (zh) * 2020-11-16 2021-03-12 江苏科大亨芯半导体技术有限公司 单线读写通讯系统及方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55147054A (en) * 1979-05-04 1980-11-15 Nec Corp Data transmission system
GB2287622B (en) * 1994-03-17 1998-10-28 Nissan Motor Multiplex serial data communication circuit network and method and motor control system and method using multiplex serial data communication circuit network
JP3534375B2 (ja) * 1997-01-17 2004-06-07 株式会社ルネサステクノロジ 差動回路を含む電子回路
US7912562B2 (en) * 2000-07-25 2011-03-22 Electronic Solutions, Inc. System, device and method for comprehensive input/output interface between process or machine transducers and controlling device or system
DE10048353B4 (de) * 2000-09-29 2007-04-26 Siemens Ag Antriebssteuerung für einen elektrischen Antrieb
JP2002335234A (ja) 2001-05-10 2002-11-22 Fuji Electric Co Ltd シリアルデータ伝送方法およびその方法を用いた伝送インタフェース回路
JP3823313B2 (ja) 2001-11-28 2006-09-20 横河電機株式会社 シリアルデータ通信方法
JP2003273942A (ja) 2002-03-15 2003-09-26 Seiko Epson Corp シリアル通信方式
WO2006105735A1 (en) * 2005-04-07 2006-10-12 Jiangsu Changjiang Electronics Technology Co., Ltd. Package structure with flat bumps for integrate circuit or discrete device and method of manufacture the same
JP2010114636A (ja) * 2008-11-06 2010-05-20 Sony Corp 情報処理装置、及びモード切り替え方法
JP5486222B2 (ja) * 2009-06-25 2014-05-07 スパンション エルエルシー 半導体集積回路および電源装置
JP2016032322A (ja) * 2014-07-28 2016-03-07 ローム株式会社 スイッチング電源装置
US10003265B2 (en) 2014-07-28 2018-06-19 Rohm Co., Ltd. Switching power supply device

Also Published As

Publication number Publication date
US10897342B2 (en) 2021-01-19
JPWO2018173623A1 (ja) 2019-12-19
WO2018173623A1 (ja) 2018-09-27
US20200036504A1 (en) 2020-01-30

Similar Documents

Publication Publication Date Title
JP6808814B2 (ja) １線式シリアルデータ伝送回路及び１線式シリアルデータ伝送方法
KR100792213B1 (ko) 메모리 컨트롤러와 메모리를 인터페이싱하는 랩퍼 회로
US8369443B2 (en) Single-wire asynchronous serial interface
US20100064083A1 (en) Communications device without passive pullup components
CN101599053A (zh) 支持多种传输协议的串行接口控制器及控制方法
WO2007107957A1 (en) Pseudo-synchronous small register designs with very low power consumption and methods to implement
CN108959155A (zh) 地址扩展电路和i2c通信接口芯片
WO2007124304A2 (en) Serial communications bus with active pullup
KR100789195B1 (ko) 입출력 인터페이스 및 반도체 집적 회로
CN110767254B (zh) 读取延迟控制电路及方法
JP4289868B2 (ja) 半導体メモリカード、その制御方法及び半導体メモリカード用インターフェース装置
CN109101448B (zh) 地址扩展电路和具有该电路的i2c通信接口芯片
US7782682B2 (en) Semiconductor device with circuitry for efficient information exchange
CN102751966A (zh) 延迟电路和存储器的潜伏时间控制电路及其信号延迟方法
US7529960B2 (en) Apparatus, system and method for generating self-generated strobe signal for peripheral device
JP3643539B2 (ja) 複数の機能を有する多機能カード、同カードに用いられる単機能チップ及び多機能カードを構成するための単機能チップの動作方法
US8320204B2 (en) Memory interface control circuit
JP4248074B2 (ja) 動作タイミング制御機能を有するシステム
US6990596B2 (en) Memory device outputting read data in a time starting from a rising edge of an external clock that is shorter than that of known devices
US20210297283A1 (en) Master slave communication system capable of reducing manufacturing cost, electronic device, control method for master slave communication system, and control method for electronic device
US10991434B2 (en) Serial interface circuit, semiconductor device and serial-parallel conversion method
CN215773158U (zh) 地址扩展装置及芯片
JP4190217B2 (ja) クロック生成装置及びオーディオデータ処理装置
JP2010088188A (ja) モータ制御回路
JP4061841B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190802

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200511

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200616

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200616

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201201

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201209

R150 Certificate of patent or registration of utility model

Ref document number: 6808814

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250