JP6805511B2 - Wiring board and its manufacturing method - Google Patents
Wiring board and its manufacturing method Download PDFInfo
- Publication number
- JP6805511B2 JP6805511B2 JP2016049504A JP2016049504A JP6805511B2 JP 6805511 B2 JP6805511 B2 JP 6805511B2 JP 2016049504 A JP2016049504 A JP 2016049504A JP 2016049504 A JP2016049504 A JP 2016049504A JP 6805511 B2 JP6805511 B2 JP 6805511B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring board
- core substrate
- wiring
- substrate
- stress relaxation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000000758 substrate Substances 0.000 claims description 123
- 239000010410 layer Substances 0.000 claims description 122
- 239000011347 resin Substances 0.000 claims description 109
- 229920005989 resin Polymers 0.000 claims description 109
- 238000000034 method Methods 0.000 claims description 52
- 239000011229 interlayer Substances 0.000 claims description 48
- 239000011521 glass Substances 0.000 claims description 15
- 238000005520 cutting process Methods 0.000 claims description 11
- 238000004806 packaging method and process Methods 0.000 claims description 11
- 238000010030 laminating Methods 0.000 claims description 6
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 239000011162 core material Substances 0.000 description 77
- 230000035882 stress Effects 0.000 description 47
- 238000000926 separation method Methods 0.000 description 16
- 239000000463 material Substances 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- 238000005336 cracking Methods 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 239000000654 additive Substances 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000007650 screen-printing Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 230000002040 relaxant effect Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229920002803 thermoplastic polyurethane Polymers 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 239000005354 aluminosilicate glass Substances 0.000 description 2
- 239000000805 composite resin Substances 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 229910003460 diamond Inorganic materials 0.000 description 2
- 239000010432 diamond Substances 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- 229920003023 plastic Polymers 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000006061 abrasive grain Substances 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 238000005266 casting Methods 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000012792 core layer Substances 0.000 description 1
- 238000007766 curtain coating Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000007607 die coating method Methods 0.000 description 1
- 230000009429 distress Effects 0.000 description 1
- 238000007606 doctor blade method Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000007645 offset printing Methods 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000011295 pitch Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- KCTAWXVAICEBSD-UHFFFAOYSA-N prop-2-enoyloxy prop-2-eneperoxoate Chemical compound C=CC(=O)OOOC(=O)C=C KCTAWXVAICEBSD-UHFFFAOYSA-N 0.000 description 1
- 238000007761 roller coating Methods 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000005361 soda-lime glass Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 239000011135 tin Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Landscapes
- Structure Of Printed Boards (AREA)
- Dicing (AREA)
Description
本発明は配線基板、およびその製造方法に関する The present invention relates to a wiring board and a method for manufacturing the same.
半導体チップ、および、外部接続用部材を用いた半導体装置が、画像処理、通信、車載などのさまざま分野で用いられている。また、半導体装置の高性能化、小型軽量化が進む中で、半導体装置に用いられる半導体配線基板においても小型化、多ピン化、外部端子のファインピッチ化が求められており、高密度配線基板の要求が高まっている。 Semiconductor devices using semiconductor chips and external connection members are used in various fields such as image processing, communication, and in-vehicle use. In addition, as semiconductor devices become more sophisticated and smaller and lighter, semiconductor wiring boards used in semiconductor devices are also required to be smaller, have more pins, and have finer pitches of external terminals. The demand for is increasing.
従来のコア材料には、ガラスエポキシ樹脂に代表される有機コア材料、シリコン材料が用いられてきたが、近年ガラスが注目を浴びている。これはガラスがシリコンと同様に平坦かつ平滑な特性が有機材料よりも微細配線形成に適し、吸湿や熱時の変形が少なく、また、シリコンより電気的に優位であることが挙げられる。 As the conventional core material, an organic core material typified by a glass epoxy resin and a silicon material have been used, but glass has been attracting attention in recent years. This is because glass has the same flat and smooth properties as silicon, which is more suitable for forming fine wiring than organic materials, has less deformation during moisture absorption and heat, and is electrically superior to silicon.
配線基板は、生産性において支持体となるコア基板に配線層と層間絶縁樹脂層４０を複数回積層し大判の配線基板を形成した後、配線基板を所要寸法にダイシングして配線基板に個片化する。 The wiring board is formed by laminating a wiring layer and an interlayer insulating resin layer 40 multiple times on a core substrate which is a support in terms of productivity to form a large-sized wiring board, and then dicing the wiring board to a required size to form individual pieces on the wiring board. To become.
しかしながら、ガラスは寸法安定性、電気的特性には優れるものの切断面が脆弱な材料であり割れが生じやすい。
配線基板の構造上、該ガラス基板と線膨張係数の異なる樹脂層と配線層を複数回積層するため、温度変化があると線膨張係数の差により樹脂層、配線層、コア基板で線膨張係数が変わり、各層内部に内部応力が生じることとなる。内部応力は大判の配線基板では、物体の平衡状態を保つため正負の応力がつりあった状態にあるが、個片化する際に亀裂（クラック）が生じた部分があると応力集中部となりやすい。よって割れの起きやすいガラスなどの脆性材料の場合、個片化の際の衝撃によりコア基板断面に微小なクラックが生じることが知られている。このコア基板断面のクラックは、個片化後、該クラック部分をきっかけにコア基板内部に蓄積された内部応力が開放され、コア基板が裂ける方向に割れが進展する可能性がある。
However, although glass is excellent in dimensional stability and electrical characteristics, the cut surface is a fragile material and cracks are likely to occur.
Due to the structure of the wiring board, the resin layer and the wiring layer having different linear expansion coefficients from the glass substrate are laminated multiple times. Therefore, when there is a temperature change, the linear expansion coefficient of the resin layer, the wiring layer, and the core substrate due to the difference in the linear expansion coefficient. Will change, and internal stress will be generated inside each layer. In a large-sized wiring board, the internal stress is in a state where positive and negative stresses are balanced in order to maintain the equilibrium state of the object, but if there is a part where a crack is generated during individualization, it tends to become a stress concentration part. Therefore, in the case of a brittle material such as glass, which is prone to cracking, it is known that minute cracks occur in the cross section of the core substrate due to the impact at the time of individualization. After the cracks in the cross section of the core substrate are separated, the internal stress accumulated inside the core substrate is released as a result of the cracked portion, and the cracks may develop in the direction in which the core substrate is torn.
このような割れを発生させない個片化法としては、例えばコア基板のパッケージ用基板外周部にあたる部分に金属層を形成し、個片化後に露出した金属層をエッチング処理により取り除き、コア基板と絶縁層で確定される溝部を作製する。この溝部はコア基板の外周付近に応力が加わることを抑制することができる。これによりコア基板に破壊が生じることを、簡易な構成によって効果的に抑制することができる（例えば、特許文献１参照）。 As an individualization method that does not cause such cracks, for example, a metal layer is formed on the outer peripheral portion of the packaging substrate of the core substrate, the exposed metal layer is removed by etching treatment after the individualization, and the core substrate is insulated from the core substrate. A groove portion determined by the layer is produced. This groove can suppress the application of stress near the outer periphery of the core substrate. As a result, the occurrence of destruction of the core substrate can be effectively suppressed by a simple configuration (see, for example, Patent Document 1).
しかしながら、この方法はコア基板上の金属層をダイシングブレードで切断するため、ダイシングブレードの目詰まりによる切削力の低下から、コア基板断面に多くのクラックを発生させてしまう懸念がある。また、ダイシング工程により個片化した直後にコア基板の破壊が発生する懸念がある。 However, since this method cuts the metal layer on the core substrate with the dicing blade, there is a concern that many cracks may be generated in the cross section of the core substrate due to a decrease in cutting force due to clogging of the dicing blade. In addition, there is a concern that the core substrate may be destroyed immediately after being separated by the dicing process.
そこで本願発明は、脆性材料からなるコア基板に、層間絶縁樹脂層４０と配線層を積層した配線基板を個片化する際またはその後の温度変化によって、コア基板の切断面に破壊を生じることのない配線基板の提供およびその個片化方法、ならびにこの方法により製造した半導体パッケージ用途の配線基板を提供することを目的としている。 Therefore, according to the present invention, the cut surface of the core substrate is destroyed when the wiring board in which the interlayer insulating resin layer 40 and the wiring layer are laminated on the core substrate made of a brittle material is separated into individual pieces or by a temperature change thereafter. It is an object of the present invention to provide a wiring board that does not exist, a method for disassembling the wiring board, and a wiring board for a semiconductor package manufactured by this method.
本発明者は、鋭意検討の結果、上記のような従来の課題を解決することができた。 As a result of diligent studies, the present inventor has been able to solve the above-mentioned conventional problems.
本発明の請求項１に記載の発明は、コア基板と、前記コア基板に積層される層間絶縁樹脂層と、前記コア基板あるいは前記層間絶縁樹脂層の上に積層された配線層と、前記コア基板の上に形成された応力緩和樹脂とを含む配線基板であって、
前記応力緩和樹脂は、前記配線基板の個片化切断ラインに沿うように、線状に設けられる応力緩和樹脂パターンであり、前記応力緩和樹脂パターンは、個片化後、前記層間絶縁樹脂層及び前記配線層を囲むようになることを特徴とする配線基板である。
The invention according to claim 1 of the present invention includes a core substrate, an interlayer insulating resin layer laminated on the core substrate, a wiring layer laminated on the core substrate or the interlayer insulating resin layer, and the core. A wiring board containing a stress-relieving resin formed on the board.
The stress relaxation resin is a stress relaxation resin pattern provided linearly along the individualized cutting line of the wiring substrate, and the stress relaxation resin pattern is the interlayer insulating resin layer and the interlayer insulating resin layer after individualization. It is a wiring board characterized in that it surrounds the wiring layer .
本発明の別の一態様は、コア基板の上に、配線層と、層間絶縁樹脂層とを積層する工程と、前記コア基板の上に、前記配線基板の個片化切断ラインに沿い線状に設けられる、個片化後、前記層間絶縁樹脂層及び前記配線層を囲むように応力緩和樹脂を形成する工程とを含む、配線基板の製造方法である。 Another aspect of the present invention is a step of laminating a wiring layer and an interlayer insulating resin layer on a core substrate, and a linear shape along the individualized cutting line of the wiring board on the core substrate. This is a method for manufacturing a wiring board, which comprises a step of forming a stress relaxing resin so as to surround the interlayer insulating resin layer and the wiring layer after being separated into pieces .
本発明の別の一態様は、コア基板と、前記コア基板に積層される層間絶縁樹脂層と、前記コア基板あるいは前記層間絶縁樹脂層の上に積層された配線層と、前記層間絶縁樹脂層及び前記配線層を囲むように、切断された前記コア基板の上の周辺部に形成された応力緩和樹脂とを含むパッケージ用基板である。 Another aspect of the present invention is a core substrate, an interlayer insulating resin layer laminated on the core substrate, a wiring layer laminated on the core substrate or the interlayer insulating resin layer, and the interlayer insulating resin layer. It is a packaging substrate containing the stress relaxing resin formed in the peripheral portion on the core substrate that has been cut so as to surround the wiring layer .
本発明にかかる配線基板の個片化方法によれば、脆弱材料をコア材料として用いる配線基板であっても、個片化した後の配線基板に対して、作製時や実装時において、大きな温度変化があっても、コア基板外周からの断面の割れを抑制し、信頼性の高い配線基板を提供することができる。 According to the method for individualizing a wiring board according to the present invention, even if the wiring board uses a fragile material as a core material, the temperature of the wiring board after being individualized is large at the time of manufacturing or mounting. Even if there is a change, it is possible to suppress cracking of the cross section from the outer periphery of the core substrate and provide a highly reliable wiring board.
以下、本発明にかかる配線基板とその製造方法の実施形態について、図面を参照しながら詳細に説明する。
なお、以下に示す実施形態は、本発明の単なる一例であって、当業者であれば、適宜設計変更可能である。
本明細書において、「パッケージ用基板」とは、個片化された積層体をいう。また、「配線基板」とは、ダイシングにより個片化される前のパッケージ基板が連結された状態のものをいう。
Hereinafter, embodiments of the wiring board and its manufacturing method according to the present invention will be described in detail with reference to the drawings.
The embodiments shown below are merely examples of the present invention, and those skilled in the art can appropriately change the design.
As used herein, the term "packaged substrate" refers to an individualized laminate. Further, the “wiring board” refers to a state in which package boards before being separated by dicing are connected.
（配線基板の構成）
図１は、配線基板の一実施形態の概略構成の切断部端面を示す図である。
本実施形態における配線基板１００は、コア基板１０とコア基板１０の厚さ方向の両面に積層された配線層３０と層間絶縁樹脂層４０、そして、応力緩和樹脂２０を含む。
(Configuration of wiring board)
FIG. 1 is a diagram showing a cut portion end face of a schematic configuration of an embodiment of a wiring board.
The wiring board 100 in the present embodiment includes the core substrate 10, the wiring layer 30 laminated on both sides of the core substrate 10 in the thickness direction, the interlayer insulating resin layer 40, and the stress relaxation resin 20.
（コア基板の加工）
コア基板１０は、配線基板１００および該配線基板を個片化した後のパッケージ用基板２００、あるいは２０２の電気特性を向上させる材料であればよい。例えば、コア基板１０として、ガラス基板、シリコン基板、セラミック基板、プラスチック板、プラスチックテープ等を用いることができる。好ましくはガラス基板である。例えば、ソーダライムガラスやアルミノ珪酸塩ガラスが挙げられる。本発明のコア基板１０に用いるガラス基板は、表面を当分野で一般的に行われている方法により処理されたものであってもよい。例えば、表面に粗化処理を行ったものでも、フッ酸で処理したものでもよく、また、ガラス基板表面にシリコン処理を施したものでもよい。本発明の一実施形態において、コア基板１０に用いるガラス基板は表面に下地層を形成してもよい。
コア基板１０の厚さｈ１は、特に限定されないが、好ましくは５０μｍ〜７００μｍである。
また、コア基板に貫通孔を開口し、その後、めっきや充填法などによって、電気的な接続を行ってもよい。
(Processing of core substrate)
The core substrate 10 may be any material that improves the electrical characteristics of the wiring board 100 and the packaging substrate 200 or 202 after the wiring board is separated into individual pieces. For example, as the core substrate 10, a glass substrate, a silicon substrate, a ceramic substrate, a plastic plate, a plastic tape, or the like can be used. A glass substrate is preferable. For example, soda lime glass and aluminosilicate glass can be mentioned. The glass substrate used for the core substrate 10 of the present invention may have a surface treated by a method generally used in the art. For example, the surface may be roughened, hydrofluoric acid may be used, or the surface of the glass substrate may be siliconized. In one embodiment of the present invention, the glass substrate used for the core substrate 10 may have a base layer formed on its surface.
The thickness h 1 of the core substrate 10 is not particularly limited, but is preferably 50 μm to 700 μm.
Further, a through hole may be opened in the core substrate, and then electrical connection may be made by plating, filling method, or the like.
（配線層の形成）
配線層３０は、コア基板１０の厚さ方向の表面上または層間絶縁樹脂層４０の表面上に形成される。本発明の一実施形態において、少なくとも一部の配線層３０はコア基板１０に接するように形成される。また、本発明の他の実施形態において、配線層３０はコア基板と接しなくてもよい。配線層３０は一層または、複数層であってもよい。また、配線層がコア基板の表裏で電気的に接続される部分では、コア基板を貫通する形式がとられる。
配線層３０は、当分野で通常用いられる導電性材料を用いて形成することができる。具体的には、配線層３０は、銅、銀、すず、金、タングステン、導電性樹脂などを用いて形成することができる。好ましくは銅が用いられる。
(Formation of wiring layer)
The wiring layer 30 is formed on the surface of the core substrate 10 in the thickness direction or on the surface of the interlayer insulating resin layer 40. In one embodiment of the present invention, at least a part of the wiring layer 30 is formed so as to be in contact with the core substrate 10. Further, in another embodiment of the present invention, the wiring layer 30 does not have to be in contact with the core substrate. The wiring layer 30 may be one layer or a plurality of layers. Further, in the portion where the wiring layer is electrically connected on the front and back sides of the core substrate, a form of penetrating the core substrate is adopted.
The wiring layer 30 can be formed by using a conductive material usually used in the art. Specifically, the wiring layer 30 can be formed by using copper, silver, tin, gold, tungsten, a conductive resin, or the like. Copper is preferably used.
また、配線層３０は、当分野で一般的に行われている方法により形成することができる。配線層３０の形成方法は、これらに限定されないが、無電解めっき、電気めっきを用いて行うサブトラクティブ法、セミアディティブ法やインクジェット法、スクリーン印刷、グラビアオフセット印刷を用いることができる。好ましくはセミアディティブ法である。
セミアディティブ法では以下の方法を用いる。まずコア基板１０に銅層などのシード層を形成する。次に、所望のパターンを有するレジストをシード層上に形成する。続いて、シード層の露出した開口部に電解めっき等を用いて、パターン状に形成された配線層となるめっき膜を形成する。その後、レジストを除去し、薄いシード層をエッチングして、配線層３０を得る。形成される配線層３０の厚さは、形成方法にもよるが、１μｍから１００μｍである。
本発明の一実施形態では、コスト、電気特性、および、製造容易性の観点から、セミアディティブ法を用いて微細配線を形成し、金属種には銅を用いることが好ましい。
Further, the wiring layer 30 can be formed by a method generally used in the art. The method for forming the wiring layer 30 is not limited to these, but electroless plating, a subtractive method using electroplating, a semi-additive method, an inkjet method, screen printing, and gravure offset printing can be used. The semi-additive method is preferable.
The following method is used in the semi-additive method. First, a seed layer such as a copper layer is formed on the core substrate 10. Next, a resist having a desired pattern is formed on the seed layer. Subsequently, electrolytic plating or the like is used in the exposed opening of the seed layer to form a plating film to be a wiring layer formed in a pattern. Then, the resist is removed and the thin seed layer is etched to obtain the wiring layer 30. The thickness of the wiring layer 30 to be formed is 1 μm to 100 μm, although it depends on the forming method.
In one embodiment of the present invention, from the viewpoint of cost, electrical characteristics, and ease of manufacture, it is preferable to form fine wiring by using a semi-additive method and use copper as the metal type.
（応力緩和樹脂パターンの形成）
本発明において、コア基板の切断面の表裏に応力緩和樹脂２０を用いてパターンを形成する。形成方法については、ここに限定しないが、スクリーン印刷法、転写法、描画法などが考えられる。形成される配線幅は限定されないが、例えば２５０μｍから４００μｍである。後述するダイシングブレードＢの幅として１５０μｍ程度が挙げられるため、応力緩和樹脂の幅は２００μｍ程度以上あることが好ましい。本発明の一実施形態では、コスト、および、製造容易性の観点から、スクリーン印刷法を用いて、ダイシングにより個片化するラインよりも広い幅で形成される。また、この厚さｈ５に関しては、配線層３０のうちコア基板に近い側から数えて１層目の高さ以上であることが好ましい。応力緩和樹脂２０のパターンは配線基板１００の個片化切断ラインに沿うように設けることが好ましい。図９では、配線層３０を囲むように応力緩和樹脂２０を形成した状態を模式的に示している。後述するが、配線基板をダイシングした後に残る応力緩和樹脂の幅は２５μｍ以上が好ましい。図７や図８に示されるように、応力緩和樹脂をダイシングするため、応力緩和樹脂はコア基板の表面端部まで形成された状態である。ダイシングの条件によっては、応力緩和樹脂が一部剥がれてコア基板の端部まで形成されていない事もあり得るが、それは本発明の範囲に含まれると言える。
(Formation of stress relaxation resin pattern)
In the present invention, a pattern is formed on the front and back surfaces of the cut surface of the core substrate by using the stress relaxation resin 20. The forming method is not limited to this, but a screen printing method, a transfer method, a drawing method, and the like can be considered. The width of the wiring formed is not limited, but is, for example, 250 μm to 400 μm. Since the width of the dicing blade B, which will be described later, is about 150 μm, the width of the stress relaxation resin is preferably about 200 μm or more. In one embodiment of the present invention, from the viewpoint of cost and ease of manufacture, the line is formed with a width wider than the line separated by dicing using a screen printing method. Further, the thickness h 5 is preferably equal to or higher than the height of the first layer of the wiring layer 30 counting from the side closer to the core substrate. The pattern of the stress relaxation resin 20 is preferably provided along the individualized cutting line of the wiring board 100. FIG. 9 schematically shows a state in which the stress relaxation resin 20 is formed so as to surround the wiring layer 30. As will be described later, the width of the stress relaxation resin remaining after dicing the wiring board is preferably 25 μm or more. As shown in FIGS. 7 and 8, since the stress relaxation resin is diced, the stress relaxation resin is formed up to the surface edge of the core substrate. Depending on the dicing conditions, the stress relaxation resin may be partially peeled off and not formed up to the edge of the core substrate, which can be said to be included in the scope of the present invention.
応力緩和樹脂２０の線膨張係数は、１０００ｐｐｍ以下が好ましい。層間絶縁樹脂層４０と同程度の線膨張係数を持つことがより好ましい。また、応力緩和樹脂は、層間絶縁樹脂層４０より低弾性率の材料であることが好ましい。これにより、配線基板１００をダイシングする際に、また半導体チップの実装時において、配線基板１００あるいはパッケージ用基板２００に大きな温度変化があっても、コア基板外周からの断面の割れを抑制することができる。材料としては、ウレタン樹脂などを主に含む材料が挙げられる。 The coefficient of linear expansion of the stress relaxation resin 20 is preferably 1000 ppm or less. It is more preferable to have a coefficient of linear expansion similar to that of the interlayer insulating resin layer 40. Further, the stress relaxation resin is preferably a material having a lower elastic modulus than the interlayer insulating resin layer 40. As a result, even if there is a large temperature change in the wiring board 100 or the package substrate 200 when dicing the wiring board 100 or when mounting the semiconductor chip, cracking of the cross section from the outer periphery of the core substrate can be suppressed. it can. Examples of the material include a material mainly containing urethane resin and the like.
（層間絶縁樹脂層４０の形成）
本発明の一実施形態において、層間絶縁樹脂層４０は配線層３０上に形成される。
本発明の他の実施形態において、層間絶縁樹脂層４０はコア基板１０上にも形成される。
層間絶縁樹脂層４０は一層、また複数であってもよい。
(Formation of interlayer insulating resin layer 40)
In one embodiment of the present invention, the interlayer insulating resin layer 40 is formed on the wiring layer 30.
In another embodiment of the present invention, the interlayer insulating resin layer 40 is also formed on the core substrate 10.
The interlayer insulating resin layer 40 may be one layer or a plurality of layers.
層間絶縁樹脂層４０は、当分野で通常用いられる絶縁性材料を用いて形成することができる。具体的には、層間絶縁樹脂層４０は、エポキシ樹脂系材料、エポキシアクリレート系樹脂、ポリイミド系樹脂などを用いて形成することができる。これらの絶縁性材料は、充填剤を含んでもよい。本発明の層間絶縁樹脂層４０を形成する絶縁性材料には線膨張係数が７ｐｐｍ〜１３０ｐｐｍのエポキシ配合樹脂が一般的に入手し易く好ましい。 The interlayer insulating resin layer 40 can be formed by using an insulating material usually used in the art. Specifically, the interlayer insulating resin layer 40 can be formed by using an epoxy resin-based material, an epoxy acrylate-based resin, a polyimide-based resin, or the like. These insulating materials may contain a filler. As the insulating material forming the interlayer insulating resin layer 40 of the present invention, an epoxy-blended resin having a linear expansion coefficient of 7 ppm to 130 ppm is generally easily available and preferable.
層間絶縁樹脂層４０の形成方法としては、たとえば印刷法、真空プレス法、真空ラミネート法、ロールラミネート法、スピンコート法、ダイコート法、カーテンコート法、ローラーコート法、フォトリソグラフィー法、ドクターブレード法、スクリーン印刷などの公知の方法が挙げられる。
本発明の一実施形態では、製造容易性の観点から、スピンコート法、真空ラミネート法、真空プレス法が用いられる。層間絶縁樹脂層４０の厚さの合計は限定されない。形成方法によるが、例えば１０μｍ〜９０μｍである。上記のように形成された層間絶縁樹脂層４０は、加熱または光照射により硬化させてもよい。
Examples of the method for forming the interlayer insulating resin layer 40 include a printing method, a vacuum press method, a vacuum laminating method, a roll laminating method, a spin coating method, a die coating method, a curtain coating method, a roller coating method, a photolithography method, and a doctor blade method. Known methods such as screen printing can be mentioned.
In one embodiment of the present invention, a spin coating method, a vacuum laminating method, and a vacuum pressing method are used from the viewpoint of ease of manufacture. The total thickness of the interlayer insulating resin layer 40 is not limited. Depending on the forming method, it is, for example, 10 μm to 90 μm. The interlayer insulating resin layer 40 formed as described above may be cured by heating or light irradiation.
厚さｈ１のコア基板上に層間絶縁樹脂層４０と配線層３０を形成し、個片化（ダイシング）を行った場合、コア基板１０との界面付近にクラックが発生し易いことが知られている。これは、ダイシングの際に発生する衝撃によりコア基板端面に微小なクラックが発生し、これに配線層３０と層間絶縁樹脂層４０の複合層である配線樹脂複合層の熱応力がコア基板１０に対する引っ張り応力として働き、コア基板１０のクラックを拡大させるためである。 The thickness h 1 of the core substrate and the interlayer insulating resin layer 40 to form a wiring layer 30, in the case of performing singulating (dicing), crack is known that tends to occur near the interface between the core substrate 10 ing. This is because minute cracks are generated on the end face of the core substrate due to the impact generated during dicing, and the thermal stress of the wiring resin composite layer, which is a composite layer of the wiring layer 30 and the interlayer insulating resin layer 40, is applied to the core substrate 10. This is because it acts as a tensile stress and expands the cracks in the core substrate 10.
そこで、実験では層間絶縁樹脂層４０を切断面から任意の位置まで除去を行った上で、ガラスへの切削を実施する手順で個片化を行う。 Therefore, in the experiment, the interlayer insulating resin layer 40 is removed from the cut surface to an arbitrary position, and then individualized by the procedure of cutting into glass.
本発明の一実施形態である配線基板は、これらに限定されるものではないが、多面付けされた配線基板１００の該配線基板の切削部を拡大した、図４〜図８に示す工程にしたがって形成することができる。 The wiring board according to an embodiment of the present invention is not limited to these, but according to the steps shown in FIGS. 4 to 8 in which the cut portion of the wiring board of the multi-faceted wiring board 100 is enlarged. Can be formed.
図１は、コア基板１０の厚さ方向の表面に、上述した方法を用いて、配線層３０、応力緩和樹脂２０、層間絶縁樹脂層４０をそれぞれ形成した状態を示す。
ついで、配線基板１００において所定の切削位置に、幅ｗ２を有するダイシングブレードＡ５０を用いて、複数の配線用パッケージ用基板２００にを個片化する。
FIG. 1 shows a state in which a wiring layer 30, a stress relaxation resin 20, and an interlayer insulating resin layer 40 are formed on the surface of the core substrate 10 in the thickness direction by the above-mentioned method.
Then, a predetermined cutting position in the wiring substrate 100, by using a dicing blade A50 having a width w 2, singulating plural wiring package substrate 200 fold.
図４は、配線基板１００の切断部端面を拡大した図である。コア基板１０の両面にそれぞれ積層された配線層３０と層間絶縁樹脂層４０の厚みの合計は、それぞれｈ２、ｈ３である。まず、ダイシングブレードＡ５０でコア基板１０の一方の面に積層された厚みｈ５の応力緩和樹脂２０と厚みの合計がｈ４である層間絶縁樹脂４０を切削する。厚さｈ６は、コア基板１０の表面と、そこから最も離れた層間絶縁樹脂層４０との距離である。図４の場合、ｈ４とｈ５の和である。ダイシングブレードＡは、配線層３０同士の間、図４ではｗ１の幅がある部分を切削し、配線基板１００を各パッケージ用基板２００に個片化する。
ダイシングブレードＡは一般的なダイシング方法に用いられる物であればよく、例えば樹脂などにダイヤモンド砥粒を埋没させたダイヤモンドブレードである。ダイシングブレードＡの幅ｗ２は、制限はないが、好ましくは２００μｍである。
FIG. 4 is an enlarged view of the cut end face of the wiring board 100. The total thicknesses of the wiring layer 30 and the interlayer insulating resin layer 40 laminated on both sides of the core substrate 10 are h 2 and h 3 , respectively. First, the sum of the stress relaxing resin 20 and the thickness of the thickness h 5 laminated on one surface of the core substrate 10 by the dicing blade A50 to cut the interlayer insulating resin 40 is h 4. The thickness h 6 is the distance between the surface of the core substrate 10 and the interlayer insulating resin layer 40 farthest from the surface. In the case of FIG. 4, it is the sum of h 4 and h 5 . Dicing blade A is between the adjacent wiring layers 30, and cutting the portion having a width of 4 in w 1, the wiring substrate 100 to the substrate 200 two pieces for each package.
The dicing blade A may be any one used in a general dicing method, and is, for example, a diamond blade in which diamond abrasive grains are embedded in a resin or the like. The width w 2 of the dicing blade A is not limited, but is preferably 200 μm.
切削部を拡大した図５では、コア基板１０に配線層３０を積層した配線基板１００の片側面から基板の厚さ方向に、深さｈ８の溝を形成する。この溝が分離溝６０となる。 In Figure 5 an enlarged view of the cutting section, from one side surface of the wiring substrate 100 a wiring layer 30 are stacked in the thickness direction of the substrate on the core substrate 10 to form a groove of depth h 8. This groove becomes the separation groove 60.
図５に示されるように、分離溝６０の形成後、コア基板１０の表層には、幅ｗ３の応力緩和樹脂２０が厚さｈ７で残存する。このため、コア基板１０にダイシングブレードＡ５０が接触することを防ぐことができる。さらに分離溝６０の形成によって応力が不均衡となる配線樹脂複合層の引張応力の発現により、コア層１０界面のクラックが進展することを防ぐことができる。 As shown in FIG. 5, after formation of the separation grooves 60, the surface layer of the core substrate 10, stress relaxation resin 20 having a width w 3 remains in a thickness h 7. Therefore, it is possible to prevent the dicing blade A50 from coming into contact with the core substrate 10. Further, it is possible to prevent the development of cracks at the interface of the core layer 10 due to the development of tensile stress in the wiring resin composite layer in which the stress becomes imbalanced due to the formation of the separation groove 60.
図６では、配線基板１００の図５に示される分離溝６０と反対側からも同様に分離溝６０を形成された状態を示す。
その後、図７に示すように、分離溝６０の溝において、その幅内の中央部分の位置で、ダイシングブレードＢ７０によって配線基板１００をダイシングして個片化する。これにより、応力緩和樹脂２０は段差を持った形状になる（以下、段差部２２と呼ぶ）。ダイシングブレードＢ７０の先端の幅ｗ４は、分離溝６０の上端面幅寸法ｗ２よりも小さい幅寸法であり、ｗ１＞ｗ２＞ｗ４であればこの値は問わない。例えば１５０μｍである。ダイシングブレードＢと分離溝の隙間ｗ５は５０μｍ以下であることが好ましい。
このときダイシングブレードＢ７０により、コア基板１０の外側面を被覆している層間絶縁樹脂層４０が削りとられてしまわないようにする必要がある。
FIG. 6 shows a state in which the separation groove 60 is similarly formed from the side opposite to the separation groove 60 shown in FIG. 5 of the wiring board 100.
After that, as shown in FIG. 7, in the groove of the separation groove 60, the wiring board 100 is diced and individualized by the dicing blade B70 at the position of the central portion within the width thereof. As a result, the stress relaxation resin 20 has a shape having a step (hereinafter, referred to as a step portion 22). The width w 4 of the tip of the dicing blade B70 is smaller than the width dimension w 2 of the upper end surface of the separation groove 60, and this value does not matter if w 1 > w 2 > w 4 . For example, it is 150 μm. The gap w 5 between the dicing blade B and the separation groove is preferably 50 μm or less.
At this time, it is necessary to prevent the interlayer insulating resin layer 40 covering the outer surface of the core substrate 10 from being scraped off by the dicing blade B70.
また、他の実施形態として、図８に示すように図５の段階で、ダイシングブレードＡを用いて、分離溝を開口する工程で、そのままコア基板への切削を行ってもよい。この場合、０μｍ≦ｗ３＜１００μｍが好ましく、より好ましくは２５μｍ＜ｗ３≦５０μｍである。また、この場合は応力緩和樹脂２０に段差は形成されず、配線層３０あるいは層間絶縁樹脂３０を被覆した状態となる。以下、この応力緩和樹脂２０を被覆部と呼ぶことがある。 Further, as another embodiment, as shown in FIG. 8, the core substrate may be cut as it is in the step of opening the separation groove by using the dicing blade A at the stage of FIG. In this case, 0 μm ≦ w 3 <100 μm is preferable, and 25 μm <w 3 ≦ 50 μm is more preferable. Further, in this case, no step is formed on the stress relaxation resin 20, and the wiring layer 30 or the interlayer insulating resin 30 is covered. Hereinafter, the stress relaxation resin 20 may be referred to as a covering portion.
図２に示されるパッケージ用基板２００、図３に示される、個片化方法を変えたパッケージ用基板２０２において、これらの切断面の一部が応力緩和樹脂２０からなる。図５では段差部２２、図８では被覆部２４として示される。段差部２２と被覆部２４は、配線層３０との界面からそれぞれｗ３＋ｗ５、ｗ３の幅で形成される。また段差部２２において厚さが薄い部分、被覆部２４はそれぞれ厚さｈ７である。厚さｈ２、ｈ３の厚さを持つ配線樹脂混合層とコア基板１０の熱膨張の違いからくる熱応力の差を低減する構造としていることで、コア基板１０を切削する際、また個片化後にかかる熱時にその切削界面に生じる配線層３０と層間絶縁樹脂層４０からなる配線樹脂混合層ｈ２、ｈ３の積層体の引張応力を緩和することができる。 In the package substrate 200 shown in FIG. 2 and the package substrate 202 shown in FIG. 3 in which the individualization method is changed, a part of these cut surfaces is made of stress relaxation resin 20. In FIG. 5, it is shown as a step portion 22, and in FIG. 8, it is shown as a covering portion 24. The step portion 22 and the covering portion 24 are formed with widths of w 3 + w 5 and w 3 , respectively, from the interface with the wiring layer 30. The small thickness portion at the step portion 22, the covering portion 24 has a thickness h 7 respectively. By has a structure for reducing the thickness h 2, the difference in wiring resin mixture layer and the thermal stress coming from a difference of thermal expansion of the core substrate 10 with a thickness of h 3, when cutting the core substrate 10, also pieces it can be alleviated hot wiring resin mixture layer h 2, the tensile stress of the laminate of h 3 that consists of a wiring layer 30 caused to the cutting interface interlayer insulating resin layer 40 according to the later singulated.
本発明の一実施形態は、配線基板を個片化する工程において、応力緩和樹脂を切断するように配線基板を個片化するパッケージ用基板の製造方法である。 One embodiment of the present invention is a method for manufacturing a package substrate in which the wiring board is individualized so as to cut the stress relaxation resin in the step of individualizing the wiring board.
さらに、この個片化する工程において、少なくとも２種類のダイシングブレードを用い、個片化する際に用いるダイシングブレードの幅は、他のダイシングブレードより幅が狭い、パッケージ用基板の製造方法であることが好ましい。 Further, in this step of individualizing, at least two types of dicing blades are used, and the width of the dicing blade used for individualizing is narrower than that of other dicing blades, which is a method for manufacturing a substrate for packaging. Is preferable.
以下、本発明を用いた実施例について詳細に説明する。 Hereinafter, examples using the present invention will be described in detail.
（実施例１）
コア基板１０（アルミノ珪酸塩ガラス）の板厚寸法を３００μｍとした。
コア基板１０の厚さ方向の表面に銅めっきにより４．５μｍの厚さの配線層３０をセミアディティブ法により形成した。３００μｍの幅の応力緩和樹脂２０を印刷法で幅ｗ１を３００μｍ、４．５μｍ厚で配線層３０を囲むように形成した。応力緩和樹脂２０として、ウレタン樹脂（日立化成株式会社製、電子・電気部品注型用ウレタン樹脂ＫＵ−７００２）を用いた。応力緩和樹脂２０の線膨張係数は１５０ｐｐｍ、２５℃におけるヤング率は０．０７ＭＰａ、２５℃における引っ張り強さは０．０８ＭＰａだった。配線層３０を形成後、表裏面に線膨張係数が３４ｐｐｍのエポキシ配合樹脂である絶縁性材料を真空ラミネートすることにより積層し、層間絶縁樹脂層４０を形成した。配線層の形成と層間絶縁樹脂層の形成を繰り返すことで、配線基板１００を得た。
(Example 1)
The thickness of the core substrate 10 (aluminosilicate glass) was set to 300 μm.
A wiring layer 30 having a thickness of 4.5 μm was formed by copper plating on the surface of the core substrate 10 in the thickness direction by a semi-additive method. 300 [mu] m width of the stress relaxation resin 20 300 [mu] m width w 1 in a printing method of, and formed so as to surround the wiring layer 30 at 4.5μm thick. As the stress relaxation resin 20, a urethane resin (manufactured by Hitachi Kasei Co., Ltd., urethane resin for casting electronic and electrical parts KU-7002) was used. The coefficient of linear expansion of the stress relaxation resin 20 was 150 ppm, the Young's modulus at 25 ° C. was 0.07 MPa, and the tensile strength at 25 ° C. was 0.08 MPa. After the wiring layer 30 was formed, an insulating material, which is an epoxy-blended resin having a linear expansion coefficient of 34 ppm, was vacuum-laminated on the front and back surfaces to form an interlayer insulating resin layer 40. The wiring board 100 was obtained by repeating the formation of the wiring layer and the formation of the interlayer insulating resin layer.
次に、図５に示すように、あとでパッケージ用基板２００に個片化すべき所定の位置で、ダイシングブレードＡ５０により、この配線基板１００の片側面から板厚方向において、２００μｍ幅、深さ２５μｍの分離溝６０を設けた。また、図６に示すように、この配線基板１００のもう一方の面からも、２５０μｍ幅、深さ２５μｍの分離溝６０を設けた。
分離溝６０の作製後、図７に示すように分離溝６０の溝幅内の中央部分の位置で、ダイシングブレードＢ７０によって配線基板１００をダイシングしてパッケージ用基板２００を得た。ダイシングブレードＢ７０の先端の幅は、１５０μｍとした。
実施例１によるパッケージ用基板１０個に対し、１２５℃から−５５℃の温度変化を与える試験ＭＩＬ−ＳＴＤ−８８３Ｈを１０００サイクル行った。その結果、コア基板の割れなど信頼性の低下は起きなかった。
Next, as shown in FIG. 5, at a predetermined position to be separated into the package substrate 200 later, the dicing blade A50 is used to make the wiring board 100 200 μm wide and 25 μm deep in the plate thickness direction from one side surface. Separation groove 60 was provided. Further, as shown in FIG. 6, a separation groove 60 having a width of 250 μm and a depth of 25 μm was provided from the other surface of the wiring board 100.
After the separation groove 60 was manufactured, the wiring board 100 was diced by the dicing blade B70 at the position of the central portion within the groove width of the separation groove 60 as shown in FIG. 7, and the package substrate 200 was obtained. The width of the tip of the dicing blade B70 was set to 150 μm.
A test MIL-STD-883H in which a temperature change of 125 ° C. to −55 ° C. was applied to 10 packaging substrates according to Example 1 was carried out for 1000 cycles. As a result, there was no decrease in reliability such as cracking of the core substrate.
（実施例２）
実施例１と同様に配線基板１００を作製し、その後、２５０μｍの幅のダイシングブレードＡ５０で配線基板１００を図３に示すように、配線基板１００の厚さ方向に切削し個片化を行った。
実施例１と同様に１０個の配線基板で１２５℃から−５５℃の温度変化を与える試験を行った。その結果、コア基板の割れなど信頼性の低下は起きなかった。
(Example 2)
The wiring board 100 was produced in the same manner as in Example 1, and then the wiring board 100 was cut into pieces in the thickness direction of the wiring board 100 with a dicing blade A50 having a width of 250 μm as shown in FIG. ..
Similar to Example 1, a test was conducted in which a temperature change of 125 ° C. to −55 ° C. was applied to 10 wiring boards. As a result, there was no decrease in reliability such as cracking of the core substrate.
（比較例１）
比較例として用いる配線基板は、実施例１、実施例２と違い、コア基板１０上に応力緩和樹脂層を形成しなかった。比較例１による配線基板は、３日常温で放置した所、１０個の内７個コア基板の割れが起きた。
(Comparative Example 1)
Unlike the first and second embodiments, the wiring board used as a comparative example did not form a stress relaxation resin layer on the core substrate 10. When the wiring board according to Comparative Example 1 was left at room temperature for 3 days, 7 out of 10 core boards were cracked.
以上のように、パッケージ用基板２００の側面において、応力緩和樹脂２０の一部を除去した形状である本実施例であるパッケージ用基板２００は、ダイシング段階での配線樹脂混合層ｈ２、ｈ５の応力不均衡を応力緩和層２０で分散し、コア基板１０の割れにつながる微小なクラックの発生を低減し、さらに個片化後に応力緩和樹脂２０が残存することによって厚みがそれぞれｈ２、ｈ５である配線樹脂混合層とコア基板１０の線膨張係数の差より生じる応力によるクラック進展を抑制できたと考えられる。 As described above, the package substrate 200 of this embodiment, which has a shape in which a part of the stress relaxation resin 20 is removed from the side surface of the package substrate 200, has the wiring resin mixed layers h 2 and h 5 at the dicing stage. to disperse stress imbalance in the stress relieving layer 20, and reduce the occurrence of minute cracks that lead to cracking of the core substrate 10, respectively the thickness h 2 by further stress relaxation resin 20 after singulation remaining, h It is considered that the crack growth due to the stress caused by the difference in the linear expansion coefficient between the wiring resin mixed layer and the core substrate 10, which is No. 5 , could be suppressed.
１０ コア基板
２０ 応力緩和樹脂
２２ 段差部（応力緩和樹脂からなる）
２４ 被覆部（応力緩和樹脂からなる）
３０ 配線層
４０ 層間絶縁樹脂層
５０ ダイシングブレードＡ
６０ 分離溝
７０ ダイシングブレードＢ
１００ 本発明の配線基板
２００ 個片化配線基板（段差あり）
２０２ 個片化配線基板（段差なし）
10 Core substrate 20 Stress relaxation resin 22 Stepped portion (consisting of stress relaxation resin)
24 Cover (consisting of stress relaxation resin)
30 Wiring layer 40 Interlayer insulation resin layer 50 Dicing blade A
60 Separation groove 70 Dicing blade B
100 Wiring board of the present invention 200 pieces Single-sided wiring board (with steps)
202 single-piece wiring board (no steps)
Claims (13)
前記コア基板に積層される層間絶縁樹脂層と、
前記コア基板あるいは前記層間絶縁樹脂層の上に積層された配線層と、
前記コア基板の上に形成された応力緩和樹脂とを含む配線基板であって、
前記応力緩和樹脂は、前記配線基板の個片化切断ラインに沿うように、線状に設けられる応力緩和樹脂パターンであり、
前記応力緩和樹脂パターンは、個片化後、前記層間絶縁樹脂層及び前記配線層を囲むようになることを特徴とする配線基板。 With the core board
An interlayer insulating resin layer laminated on the core substrate and
With the wiring layer laminated on the core substrate or the interlayer insulating resin layer,
A wiring board containing a stress relaxation resin formed on the core substrate.
The stress relaxation resin is a stress relaxation resin pattern provided linearly along the individualized cutting line of the wiring board.
A wiring board characterized in that the stress relaxation resin pattern surrounds the interlayer insulating resin layer and the wiring layer after being individualized.
前記コア基板に積層される層間絶縁樹脂層と、
前記コア基板あるいは前記層間絶縁樹脂層の上に積層された配線層と、
前記コア基板の上に形成された応力緩和樹脂とを含む配線基板の製造方法であって、
前記コア基板の上に、前記層間絶縁樹脂層と、前記配線層とを積層する工程と、
前記コア基板の上に、前記配線基板の個片化切断ラインに沿い線状に設けられ、個片化後の前記層間絶縁樹脂層及び前記配線層を囲むように応力緩和樹脂を形成する工程とを含む、配線基板の製造方法。 With the core board
An interlayer insulating resin layer laminated on the core substrate and
With the wiring layer laminated on the core substrate or the interlayer insulating resin layer,
A method for manufacturing a wiring board containing a stress relaxation resin formed on the core board.
A step of laminating the interlayer insulating resin layer and the wiring layer on the core substrate.
On the core substrate, the wiring substrate is singulation cut et provided along linear line to form a stress relaxation resin so as to surround the front Symbol interlayer insulating resin layer and the wiring layer after singulation A method of manufacturing a wiring board, including steps.
前記コア基板に積層される層間絶縁樹脂層と、
前記コア基板あるいは前記層間絶縁樹脂層の上に積層された配線層と、
前記層間絶縁樹脂層及び前記配線層を囲むように、切断された前記コア基板の上の周辺部に形成された応力緩和樹脂とを含み、
前記コア基板側面と、前記応力緩和樹脂層側面の一部、もしくはすべてが同一平面を形成する、パッケージ用基板。 With the core board
An interlayer insulating resin layer laminated on the core substrate and
With the wiring layer laminated on the core substrate or the interlayer insulating resin layer,
So as to surround the interlayer insulating resin layer and the wiring layer, viewed contains a cut stress relief resin formed on the peripheral portion of the upper of the core substrate,
A packaging substrate in which the side surface of the core substrate and a part or all of the side surface of the stress relaxation resin layer form the same plane .
前記配線基板を個片化する工程を含むパッケージ用基板の製造方法。 In addition to the method for manufacturing a wiring board according to any one of claims 4 to 6.
A method for manufacturing a packaging substrate, which comprises a step of separating the wiring board into individual pieces.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016049504A JP6805511B2 (en) | 2016-03-14 | 2016-03-14 | Wiring board and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016049504A JP6805511B2 (en) | 2016-03-14 | 2016-03-14 | Wiring board and its manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2017168493A JP2017168493A (en) | 2017-09-21 |
| JP6805511B2 true JP6805511B2 (en) | 2020-12-23 |
Family
ID=59910089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016049504A Active JP6805511B2 (en) | 2016-03-14 | 2016-03-14 | Wiring board and its manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6805511B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6779574B2 (en) * | 2016-12-14 | 2020-11-04 | 株式会社ディスコ | Interposer manufacturing method |
| JP6871095B2 (en) * | 2017-07-14 | 2021-05-12 | 株式会社ディスコ | Manufacturing method of glass interposer |
| JP7020673B2 (en) * | 2018-02-21 | 2022-02-16 | 三星ダイヤモンド工業株式会社 | Break device, break method, and break plate |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62112348A (en) * | 1985-11-12 | 1987-05-23 | Toshiba Corp | Manufacture of semiconductor device |
| JP2005216941A (en) * | 2004-01-27 | 2005-08-11 | New Japan Radio Co Ltd | Chip-sized semiconductor device and its manufacturing method |
| JP2009146988A (en) * | 2007-12-12 | 2009-07-02 | Fujitsu Ltd | Method of singulating circuit board and package circuit board |
| JP2015207580A (en) * | 2014-04-17 | 2015-11-19 | 凸版印刷株式会社 | Wiring board and manufacturing method of the same |
| JP2015231004A (en) * | 2014-06-06 | 2015-12-21 | 日本特殊陶業株式会社 | Wiring board |
-
2016
- 2016-03-14 JP JP2016049504A patent/JP6805511B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2017168493A (en) | 2017-09-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101548816B1 (en) | Printed circuit board and method of manufacturing the same | |
| JP6891815B2 (en) | Package substrate and its manufacturing method | |
| JP2022078155A (en) | Package substrate | |
| JP6805511B2 (en) | Wiring board and its manufacturing method | |
| US11081368B2 (en) | Method of dicing wiring substrate, and packaging substrate | |
| US10764995B2 (en) | Fabrication method of substrate structure | |
| JP2015231004A (en) | Wiring board | |
| JP2016111244A (en) | Wiring board and manufacturing method thereof | |
| JP2017220647A (en) | Substrate for packaging | |
| WO2020149374A1 (en) | Package substrate and method for manufacturing same | |
| JP6195514B2 (en) | Wiring board and manufacturing method thereof | |
| JP6904044B2 (en) | Substrate for semiconductor package and its manufacturing method | |
| KR102281457B1 (en) | Printed circuit board and method of manufacturing the same | |
| JP2017147395A (en) | Substrate for packaging and manufacturing method of the same | |
| KR102172674B1 (en) | Printed circuit board and method for manufacturing the same | |
| JP2019009151A (en) | Package substrate and manufacturing method thereof | |
| JP6756154B2 (en) | Through electrode substrate and its manufacturing method | |
| KR20220042697A (en) | Multilayer ceramic substrate for easy cutting and method of manufacturing the same | |
| JP2018198273A (en) | Circuit board, electronic device, and manufacturing method of circuit board | |
| US20150156891A1 (en) | Printed circuit board and manufacturing method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190221 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20191108 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20191119 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200120 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20200428 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200622 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20201104 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20201117 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6805511 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |