JP6760683B2 - 電極構造体 - Google Patents
電極構造体 Download PDFInfo
- Publication number
- JP6760683B2 JP6760683B2 JP2015008394A JP2015008394A JP6760683B2 JP 6760683 B2 JP6760683 B2 JP 6760683B2 JP 2015008394 A JP2015008394 A JP 2015008394A JP 2015008394 A JP2015008394 A JP 2015008394A JP 6760683 B2 JP6760683 B2 JP 6760683B2
- Authority
- JP
- Japan
- Prior art keywords
- seed layer
- barrier
- layer
- electrode structure
- structure according
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000004888 barrier function Effects 0.000 claims description 47
- 238000009713 electroplating Methods 0.000 claims description 41
- 239000000463 material Substances 0.000 claims description 32
- 238000004519 manufacturing process Methods 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 16
- 238000007747 plating Methods 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 12
- 238000004544 sputter deposition Methods 0.000 claims description 11
- 239000000956 alloy Substances 0.000 claims description 5
- 229910045601 alloy Inorganic materials 0.000 claims description 4
- 239000007769 metal material Substances 0.000 claims description 4
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 3
- 238000000034 method Methods 0.000 description 24
- 230000008569 process Effects 0.000 description 12
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 239000010949 copper Substances 0.000 description 4
- 239000010408 film Substances 0.000 description 4
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 239000000654 additive Substances 0.000 description 2
- 230000000996 additive effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 239000005011 phenolic resin Substances 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 239000002861 polymer material Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229920003002 synthetic resin Polymers 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- 239000011256 inorganic filler Substances 0.000 description 1
- 229910003475 inorganic filler Inorganic materials 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 239000002952 polymeric resin Substances 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229920002050 silicone resin Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000000057 synthetic resin Substances 0.000 description 1
- 229920002803 thermoplastic polyurethane Polymers 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
- H05K3/18—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material
- H05K3/188—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by direct electroplating
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
- H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4007—Surface contacts, e.g. bumps
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/03—Conductive materials
- H05K2201/0332—Structure of the conductor
- H05K2201/0335—Layered conductors or foils
- H05K2201/0341—Intermediate metal, e.g. before reinforcing of conductors by plating
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09372—Pads and lands
- H05K2201/09381—Shape of non-curved single flat metallic pad, land or exposed part thereof; Shape of electrode of leadless component
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
- H05K2203/0703—Plating
- H05K2203/0713—Plating poison, e.g. for selective plating or for preventing plating on resist
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
- H05K2203/0703—Plating
- H05K2203/0716—Metallic plating catalysts, e.g. for direct electroplating of through holes; Sensitising or activating metallic plating catalysts
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
- H05K2203/0703—Plating
- H05K2203/0723—Electroplating, e.g. finish plating
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/14—Related to the order of processing steps
- H05K2203/1407—Applying catalyst before applying plating resist
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
- H05K3/388—Improvement of the adhesion between the insulating substrate and the metal by the use of a metallic or inorganic thin film adhesion layer
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T428/00—Stock material or miscellaneous articles
- Y10T428/12—All metal or with adjacent metals
- Y10T428/12389—All metal or with adjacent metals having variation in thickness
- Y10T428/12396—Discontinuous surface component
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Manufacturing Of Printed Wiring (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
本発明は電極構造体に関し、特に、印刷回路基板などに設けられた回路配線の電極構造体に関する。
印刷回路基板（Printed Circuit Board：PCB）は、フェノール樹脂絶縁板またはエポキシ樹脂絶縁板などの各種合成樹脂から成るボードの片面または両面に、半導体チップなどの電子素子が配設され、これらの間の相互電気的接続のために回路配線が設けられたものである。最近には、電子製品の軽薄短小化に伴って回路配線の高密度化への要求が増加している。
また、このような要求に応じるため、回路配線を形成する工法として、ＭＳＡＰ（Modified Semi Additive Process）またはＳＡＰ（Semi Additive Process）工法などが広く利用されている。
特許文献１には、ＳＡＰ工法による回路配線形成過程について示されている。ここでは、まず、絶縁層にシード層（seed layer）を形成し、ここにドライフィルム（Dry Film）のようなフォトリソグラフィ用の感光性材料から成るフォトレジスト層をコーティングする。
続いて、該フォトレジスト層を選択的に露光後、現像工程によって回路配線に対応するパターンを設ける。
続いて、パターン間の空間に金属材料が充填されるように、電解めっき工程を行い、フォトレジスト層を除去してから、最後に、エッチング工程によって外部へ露出するシード層の部分を除去して、所望のパターンの回路配線を得る。
しかし、エッチング工程において残渣のない表面を得るためには、シード層の厚さよりオーバーエッチング（over-etching）になるように工程が行われるが、この過程において回路配線のパターン下部が一部除去されるアンダーカット（Under-cut）が発生するか、または回路配線のパターン幅が損失されるという不都合がある。
そこで、微細回路を具現するためには、シード層の厚さが薄いほど望ましいが、電解めっき工程時に使われるめっき液中の硫酸（Ｈ２ＳＯ４）成分によってシード層がエッチングされてしまうため、シード層の厚さが非常に薄ければ電解めっき工程がスムーズに行われないことになる。このため、回路配線間に短絡が生じるか、回路配線の信号伝達特性が弱化されるという不都合がある。
そのため、一定の厚さ以上のシード層が要求され、微細回路の具現に障害になる。
本発明は前記の問題点に鑑みて成されたものであって、薄厚のシード層が設けられると共に電解めっき工程をスムーズに行うことができる構造の電極構造体を提供することに、その目的がある。
前記目的を解決するために、本発明の一形態によれば、基材と、前記基材の片面または両面に設けられるシード層と、前記シード層上に設けられる電解めっき層と、前記シード層と電解めっき層との間に不連続的に設けられるバリアとを含む、電極構造体が提供される。
前記バリアは、アイランド形状に分布される。
また、前記バリアは、めっき液への耐エッチング性が前記シード層より優秀である。
また、前記シード層はＣｕまたはＣｕ合金物から成り、前記バリアはＴｉ、Ｃｒ、Ｔａまたはこれらの合金物から成る。
また、前記電極構造体においては、前記基材とシード層との間に接合層が設けられる。
また、前記電極構造体は、前記基材とシード層との間に設けられる接合層とをさらに含む。
また、上記目的を解決するために、本発明の他の形態によれば、基材の片面または両面にシード層を形成するステップと、前記シード層上にバリアを形成するステップと、前記バリアの形成されたシード層の片面にレジストパターンを形成し、電解めっきによって該レジストパターン間に電解めっき層を形成するステップと、前記レジストパターンを剥離し、外部へ露出されたシード層を除去するステップとを含む、電極構造体の製造方法が提供される。
前記バリアを形成するステップにおいて、前記バリアはアイランド形状に形成される。
また、前記バリアを形成するステップは、スパッタリング法によって行われる。
また、前記電極構造体の製造方法は、前記シード層を形成する前に、前記基材上に接合層を形成するステップをさらに含む。
また、前記外部へ露出されたシード層を除去するステップにおいて、前記接合層が共に除去される。
従って、本発明の電極構造体によれば、従来に比べてシード層の厚さが軽減されるため、回路配線の形成時にパターン幅の損失を減らし、微細回路を具現することができるという効果が奏する。
また、電解めっき工程を円滑に行うことによって、パターン不良のない回路配線を形成することができるという効果が奏する。
以下、本発明の好適な実施の形態は図面を参考にして詳細に説明する。次に示される各実施の形態は当業者にとって本発明の思想が十分に伝達されることができるようにするために例として挙げられるものである。従って、本発明は以下示している各実施の形態に限定されることなく他の形態で具体化されることができる。そして、図面において、装置の大きさ及び厚さなどは便宜上誇張して表現されることができる。明細書全体に渡って同一の参照符号は同一の構成要素を示している。
本明細書で使われた用語は、実施形態を説明するためのものであって、本発明を制限しようとするものではない。本明細書において、単数形は文句で特別に言及しない限り複数形も含む。明細書で使われる「含む」とは、言及された構成要素、ステップ、動作及び／又は素子は、一つ以上の他の構成要素、ステップ、動作及び／又は素子の存在または追加を排除しないことに理解されたい。
図１は本発明による電極構造体の断面図で、図２は図１中の部分Ａの拡大図である。
図１及び図２に示すように、本発明の電極構造体１００は、基材１１０と、この基材１１０に設けられるシード層１２０と、この記シード層１２０上に設けられる電解めっき層１３０と、前記シード層１２０と電解めっき層１３０との間に設けられるバリア１４０とを含む。
また、本発明の電極構造体１００は、基材１１０との密着力を高めるために、基材１１０とシード層１２０との間に設けられる接合層１２１をさらに含む。
前記接合層１２１の材料には、Ｔｉ、Ｃｒ、Ｔａまたはこれらの合金物が挙げられる。その製造方法としては、スパッタリング法が用いられる。このスパッタリング法によって接合層１２１を設けるたき、前述の金属あるいは合金材料が基材１１０の表面に付着されて基材１１０との接着力が増大する。
前記基材１１０は、支持台として機能し、基本的に絶縁性を有すると共に、高温・高圧及びその他化学薬品などによる変性あるいは変形が起きないように耐熱性、耐湿性、耐エッチング性などに優れた材料によって形成される。
例えば、前記基材１１０を構成する最適の高分子材料として、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂が挙げられる。また、該高分子材料として、これらの高分子樹脂にガラス纎維や無機フィラーのような補強基材が含浸されたプリプレグ（Prepreg）が用いられてもよい。
また、前記基材１１０は製品の用途によって、ガラス基板（Glass substrate）や有機基板（Organic substrate）であってもよく、リール−ツー−リール（Reel-To-Reel）方式の連続的な製造のために可撓性フィルム基板であってもよい。この場合、絶縁性を確保するために、表面に絶縁膜が形成されたものが用いられることが望ましい。
前記電解めっき層１３０は、基板に設けられた回路配線を成す金属である。図面においては、説明の便宜上、前記電解めっき層１３０が基材１１０の片面のみに形成された片面基板を示したが、両面基板や多層基板など多様な種類の基板であってもよい。
前記シード層１２０は、電解めっき層１３０の形成のために引入線として使われる金属であって、ＣｕまたはＣｕ合金物から成る。
詳しくは、前記電解めっき層１３０は、シード層１２０を一電極にし、めっき槽に設けられた電極を他電極にして行われる電解めっき工程によって形成される。これによって、シード層１２０は電解めっき工程を行うのに適合な厚さで形成されることが要求される。
電解めっき工程で使われるめっき液には硫酸（Ｈ２ＳＯ４）が含有されている。この硫酸はシード層を構成する銅（Ｃｕ）と反応することになる。その結果、電解めっき工程時にシード層は一定量だけエッチングされる。そのため、従来にはめっき液によるエッチング量を考慮して一定厚さ以上のシード層が要求され、回路配線の形成時にパターン損失幅の増加につながって微細回路を具現するのに困難さがあった。
しかし、本発明の電極構造体１００においては、バリア１４０を含むことによって従来要求される厚さよりも一層薄い厚さで前記シード層１２０を形成することができる。
前記バリア１４０は、電解めっき層１３０と接合するシード層１２０の片面に不連続的に形成され、これによって、電解めっき工程時にめっき液とシード層１２０との接触を一部遮断させる。
図３は、バリア１４０が形成されたシード層１２０の平面図である。詳しくは、前記バリア１４０はシード層１２０の片面にいわゆるアイランド形状に点在して形成される。このような構造によって、電解めっき工程時に、電解めっき層１３０はバリア１４０間に金属が析出されて形成され、バリア１４０が形成されたシード層１２０部位はめっき液との接触が遮られることになる。
その結果、本発明によれば、シード層の全面がめっき液と接触する従来構造に比べて、シード層のエッチング速度を非常に遅延させることができ、従来よりも一層薄い厚さで前記シード層１２０を形成することができる。
前記バリア１４０の材料には、電解めっき工程時にめっき液によって容易にエッチングされないように、硫酸への耐エッチング性がシード層１２０よりも優秀な金属材料を使うのが望ましい。
バリア１４０は、接合層１２１と同様に、スパッタリング法によって形成される。よって、製造の便宜上、前記接合層１２１と同じ材料の金属、すなわち、Ｔｉ、Ｃｒ、Ｔａまたはこれらの合金物を使って前記バリア１４０を形成するのが望ましい。
次に、本発明による電極構造体の製造方法について説明する。
図４は、本発明による電極構造体１００製造方法を示す流れ図で、図５〜図９は各々図４の各工程を示す断面図である。
まず、図５に示すように、基材１１０の片面または両面にシード層１２０を形成する。
前記シード層１２０の形成工法としては、真空蒸着法、無電解めっき法、スパッタリング法などのように、基材１１０の表面に金属を析出することができるものならいずれも構わない。とりわけ、スパッタリング法を使って基材１１０との密着力を高めるのが望ましい。または、シード層１２０を形成する前、シード層１２０が形成される基材１１０の表面に接合層１２１を形成することによって密着力を向上させてもよい。
シード層１２０が形成されると、図６に示すように、シード層１２０上にバリア１４０を形成する。
前記バリア１４０は、スパッタリング法によって形成される。このスパッタリング法とは、真空雰囲気のチャンバ内に反応性ガス（例えば、Ａｒ）を取り込んで、プラズマを発生させ、ソース材料を基板に蒸着させることによってある。スパッタリングの初期には、ソース材料がアイランド形態に分布されて成長してから、後には互いに凝集されて薄膜を形成するようになる。本発明は、このようなスパッタリングの初期段階を利用してバリア１４０がアイランド形態で点在するようにする。
続いて、図７に示すように、バリア１４０が形成されたシード層１２０の表面にレジストパターン１０を形成する。
前記レジストパターン１０は、感光性樹脂から成るフォトレジスト（Photo Resist：ＰＲ）に所望のパターンが形成されたフォトマスクを配置した状態で光を照射し、現像工程を行って回路配線が形成される部分の感光性樹脂を除去することによって形成される。
ＰＲを構成する樹脂は、光の照射された部分が硬化されて現像液によって溶解されないネガタイプ及び光の照射された部分が現像液によって溶解されるポジタイプの両方を用いてもよく、液状だけでなく乾状のフィルム形態を使ってもよい。
このように、レジストパターン１０の設けられた基材１１０をめっき槽に入れた後、シード層１２０を＋電極（または、−電極）にし、めっき槽に設けられた電極を−電極（または、＋電極）にして電圧を印加すると（電解めっき工程）、レジストパターン１０間に金属が析出されて電解めっき層１３０が形成される（図８）。
詳しくは、前記シード層１２０の表面には、アイランド形状に分布されたバリア１４０が形成されているため、前記電解めっき層１３０はバリア１４０間に析出された金属が成長することによって形成される。
図１０は、本発明の電解めっき工程においてシード層１２０のエッチング状態を説明するために、図８中の部分Ｂを拡大して示す図である。同図のように、前記電解めっき工程時、バリア１４０が形成されたシード層１２０の部位はめっき液と接触しないため、バリア１４０間のシード層１２０部位のみが凹な形態にエッチングされ、これによって、全面がめっき液と接触する従来シード層の構造に比べて、シード層１２０のエッチング量が著しく減るようになる。
このように、電解めっき層１３０が形成されると、レジストパターン１０を剥離し、最後に、フラッシュ（Flesh）エッチングやクィックエッチング（Quick etching）などのエッチング法によって外部へ露出されたシード層１２０、または接合層１２１が形成された場合、シード層１２０下の接合層１２１を共に除去して、回路配線のパターン間を絶縁させる（図９）。
前述のように、本発明の電極構造体１００は、バリア１４０を含むことによってシード層１２０のエッチング速度を緩めることができる。従って、従来よりもシード層１２０の厚さを薄く形成することができるため、前記エッチング工程時に従来のようにオーバーエッチングを実施する必要がなく、微細回路を具現するのに有利である。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、前記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
１０ レジストパターン
１００ 電極構造体
１１０ 基材
１２０ シード層
１２１ 接合層
１３０ 電解めっき層
１４０ バリア
１００ 電極構造体
１１０ 基材
１２０ シード層
１２１ 接合層
１３０ 電解めっき層
１４０ バリア
Claims (12)
- 基材と、
前記基材の片面または両面に設けられるシード層と、
前記シード層上に設けられる電解めっき層と、
前記シード層と前記電解めっき層との間に不連続的に設けられるバリアと
を含み、
前記電解めっき層は前記シード層よりも厚く、
前記電解めっき層の下面は前記シード層または前記バリアと接し、
前記バリアが形成されていない前記シード層の部分は、前記バリアが形成されている前記シード層の部分よりも凹んでいる、電極構造体。 - 前記バリアは、前記シード層に密着した密着面と、前記電解めっき層に対して露出した露出面とを有する、請求項１に記載の電極構造体。
- 前記バリアは、アイランド形状に分布する、請求項１または２に記載の電極構造体。
- 前記バリアは、電解めっき工程時に使われるめっき液への耐エッチング性が前記シード層よりも優秀である、請求項１または２に記載の電極構造体。
- 前記シード層は、ＣｕまたはＣｕ合金物から成り、
前記バリアは、Ｔｉ、Ｃｒ、Ｔａまたはこれらの合金物から成る、請求項１または２に記載の電極構造体。 - 前記基材と前記シード層との間に設けられる接合層を、さらに含む、請求項１または２に記載の電極構造体。
- 前記接合層は、前記バリアと同じ金属材料から成る、請求項６に記載の電極構造体。
- 基材の片面または両面にシード層を形成するステップと、
前記シード層上に不連続的にバリアを形成するステップと、
前記バリアが形成されたシード層の片面にレジストパターンを形成し、続いて、電解めっきを施して、前記レジストパターン間に電解めっき層を形成するステップと、
前記レジストパターンを剥離してから、外部へ露出される前記シード層を除去するステップと
を含み、
前記電解めっき層は前記シード層よりも厚く、
前記電解めっき層の下面は前記シード層または前記バリアと接し、
前記バリアが形成されていない前記シード層の部分は、前記バリアが形成されている前記シード層の部分よりも凹んでいる、電極構造体の製造方法。 - 前記バリアを形成するステップにおいて、前記バリアはアイランド形状に形成される、請求項８に記載の電極構造体の製造方法。
- 前記バリアを形成するステップは、スパッタリング法によって行われる、請求項８に記載の電極構造体の製造方法。
- 前記シード層を形成する前、前記基材上に接合層を形成するステップをさらに含む、請求項８に記載の電極構造体の製造方法。
- 前記シード層を除去するステップにおいて、前記接合層が共に除去される、請求項１１に記載の電極構造体の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2014-0057291 | 2014-05-13 | ||
| KR1020140057291A KR102041646B1 (ko) | 2014-05-13 | 2014-05-13 | 전극 구조체 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2015220454A JP2015220454A (ja) | 2015-12-07 |
| JP6760683B2 true JP6760683B2 (ja) | 2020-09-23 |
Family
ID=54539663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015008394A Expired - Fee Related JP6760683B2 (ja) | 2014-05-13 | 2015-01-20 | 電極構造体 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9320142B2 (ja) |
| JP (1) | JP6760683B2 (ja) |
| KR (1) | KR102041646B1 (ja) |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6341049A (ja) * | 1986-08-05 | 1988-02-22 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | ヴアイア接続を有する多層回路 |
| JP2841888B2 (ja) * | 1990-03-19 | 1998-12-24 | 株式会社日立製作所 | 多層配線基板及びその製造方法 |
| TW593731B (en) * | 1998-03-20 | 2004-06-21 | Semitool Inc | Apparatus for applying a metal structure to a workpiece |
| US6399479B1 (en) * | 1999-08-30 | 2002-06-04 | Applied Materials, Inc. | Processes to improve electroplating fill |
| US6660153B2 (en) * | 2000-10-20 | 2003-12-09 | Shipley Company, L.L.C. | Seed layer repair bath |
| JP2002237026A (ja) * | 2001-02-08 | 2002-08-23 | Fujitsu Ltd | 磁気記録媒体、磁気記録媒体の製造方法、及び、磁気記録装置 |
| US6727592B1 (en) * | 2002-02-22 | 2004-04-27 | Advanced Micro Devices, Inc. | Copper interconnect with improved barrier layer |
| US6995088B2 (en) * | 2004-05-18 | 2006-02-07 | Texas Instruments Incorporated | Surface treatment of copper to improve interconnect formation |
| US7449409B2 (en) * | 2005-03-14 | 2008-11-11 | Infineon Technologies Ag | Barrier layer for conductive features |
| US7504335B2 (en) * | 2005-04-13 | 2009-03-17 | Applied Materials, Inc. | Grafted seed layer for electrochemical plating |
| US20070066081A1 (en) * | 2005-09-21 | 2007-03-22 | Chin-Chang Cheng | Catalytic activation technique for electroless metallization of interconnects |
| US7545030B2 (en) * | 2005-12-30 | 2009-06-09 | Intel Corporation | Article having metal impregnated within carbon nanotube array |
| JP2007243043A (ja) * | 2006-03-10 | 2007-09-20 | Sumitomo Metal Mining Co Ltd | フレキシブル配線基板およびその製造方法 |
| KR20090087149A (ko) | 2008-02-12 | 2009-08-17 | 대덕전자 주식회사 | 미세 피치의 인쇄회로기판 제조 방법 |
| JP5411434B2 (ja) * | 2008-02-22 | 2014-02-12 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置とその製造方法 |
| US9070747B2 (en) * | 2013-06-27 | 2015-06-30 | Flipchip International Llc | Electroplating using dielectric bridges |
-
2014
- 2014-05-13 KR KR1020140057291A patent/KR102041646B1/ko active IP Right Grant
-
2015
- 2015-01-16 US US14/598,595 patent/US9320142B2/en not_active Expired - Fee Related
- 2015-01-20 JP JP2015008394A patent/JP6760683B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20150130122A (ko) | 2015-11-23 |
| JP2015220454A (ja) | 2015-12-07 |
| US20150334832A1 (en) | 2015-11-19 |
| US9320142B2 (en) | 2016-04-19 |
| KR102041646B1 (ko) | 2019-11-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20120138336A1 (en) | Printed circuit board and method of manufacturing the same | |
| JP2007324559A (ja) | ファインピッチを有するマルチレイヤー回路板及びその製作方法 | |
| JP2007194265A (ja) | フレキシブルプリント配線板、およびその製造方法 | |
| JP2010118662A (ja) | 印刷回路基板及びその製造方法 | |
| JP6189592B2 (ja) | 部品組込み型印刷回路基板及びその製造方法 | |
| TWI772480B (zh) | 製造半導體封裝基板的方法以及使用該方法製造的半導體封裝基板 | |
| US9497853B2 (en) | Printed circuit board and method for manufacturing the same | |
| JP5227753B2 (ja) | 配線回路基板の製造方法 | |
| JP2011187913A (ja) | 電子素子内蔵型印刷回路基板及びその製造方法 | |
| US7931818B2 (en) | Process of embedded circuit structure | |
| KR100905574B1 (ko) | 인쇄회로기판의 제조방법 | |
| TWI471073B (zh) | 線路基板及其製作方法 | |
| JP5175779B2 (ja) | 配線回路基板の製造方法 | |
| JP2006339412A (ja) | 半導体装置基板形成用基材、及びそれを用いた半導体装置基板の製造方法、及び半導体装置基板 | |
| JP6760683B2 (ja) | 電極構造体 | |
| KR101987378B1 (ko) | 인쇄회로기판의 제조 방법 | |
| JP2008263026A (ja) | Ｃｏｆ配線基板およびその製造方法 | |
| TWI691244B (zh) | 線路板結構 | |
| TWI691245B (zh) | 線路板的製作方法 | |
| US20100193232A1 (en) | Printed circuit board and method of manufacturing the same | |
| JP2018085465A (ja) | 配線基板 | |
| JP2009049364A (ja) | 配線基板の製造方法 | |
| JP2007324232A (ja) | Ｂｇａ型多層配線板及びｂｇａ型半導体パッケージ | |
| KR101231343B1 (ko) | 인쇄회로기판 및 그의 제조 방법 | |
| KR101154700B1 (ko) | 인쇄회로기판 및 그의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20171023 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20180713 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20180820 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20180820 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20181126 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20181204 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190304 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20190528 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190821 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20190828 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20191011 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20200901 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6760683 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |