JP6757298B2 - 多重レベルnandメモリ装置及び多重レベルnandメモリセルの容量を利用する消去無し再プログラミング方法 - Google Patents
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Description
105 ソース
110 ドレーン
115 制御ゲート
120 フローティングゲート
125、130 絶縁体
205 メモリページ
210 メモリ制御ロジックセクション
215 プログラムロジックセクション
220 ページレベル再プログラム状態メタデータ
235 読出しロジックセクション
240 メモリセル
700 コンピューティングシステム
705 システムバス
710 クロック
715 ランダムアクセスメモリ(RAM)
720 使用者インターフェイス
725 モデム
730 多重レベルNANDメモリ
735 自動化されたテスト装置(ATE)
740 バッテリー
745 メモリ制御器
Claims (20)
- 各々複数のプログラム可能な状態レベルを有する複数のメモリセルを含む1つ以上のメモリページと、
前記1つ以上のメモリページに結合され、プログラムロジックセクション及びページレベル再プログラム状態メタデータを含むメモリ制御ロジックセクションと、を備え、
前記プログラムロジックセクションは、
前記ページレベル再プログラム状態メタデータの第1値に応じて前記複数のメモリセルの第1プログラミングで前記複数のメモリセルの各々の2の1乗〜2のN乗番目の中の1つ以上のビット位置に関連する第1状態レベルをプログラムし、
前記複数のメモリセルのいずれの前記第1状態レベルも読み出すことなく、前記ページレベル再プログラム状態メタデータの第2値に応じて前記複数のメモリセルの第2プログラミングで前記複数のメモリセルの各々の2の2乗〜2のN乗番目の中の1つ以上のビット位置に関連する第2状態レベルをプログラムすることを特徴とするメモリ装置。 - 前記プログラムロジックセクションは、
前記複数のメモリセルのいずれの前記第1状態レベル及び前記第2状態レベルも読み出すことなく、前記ページレベル再プログラム状態メタデータの第3値に応じて前記複数のメモリセルの第3プログラミングで前記複数のメモリセルの各々の2の3乗〜2のN乗番目の中の1つ以上のビット位置に関連する第3状態レベルをプログラムし、
前記第1状態レベル、前記第2状態レベル、及び前記第3状態レベルのプログラミング中又はプログラミングの間に前記複数のメモリセルの中のいずれのビットも消去することなく、前記複数のメモリセルの各々の同一のアドレスで前記第1状態レベル、前記第2状態レベル、及び前記第3状態レベルをプログラムすることを特徴とする請求項1に記載のメモリ装置。 - 前記2の1乗〜2のN乗番目の中の2の1乗番目は、1のビット位置に対応し、
前記2の1乗〜2のN乗番目の中の2の2乗番目は、2のビット位置に対応し、
前記2の1乗〜2のN乗番目の中の2の3乗番目は、4のビット位置に対応し、
前記2の1乗〜2のN乗番目の中の2のN乗番目は、2(N−1)のビット位置に対応することを特徴とする請求項2に記載のメモリ装置。 - 前記プログラムロジックセクションは、
前記第1プログラミングの間に前記複数のメモリセルの中のいずれのビットも消去することなく、前記複数のメモリセルの各々の前記第1状態レベルをプログラムし、
前記第2プログラミングの間に前記複数のメモリセルの中のいずれのビットも消去することなく、前記複数のメモリセルの各々の前記第2状態レベルをプログラムすることを特徴とする請求項1に記載のメモリ装置。 - 前記プログラムロジックセクションは、
前記複数のメモリセルのいずれの前記第1状態レベル及び前記第2状態レベルも読み出すことなく、前記ページレベル再プログラム状態メタデータの第3値に応じて前記複数のメモリセルの第3プログラミングで前記複数のメモリセルの各々の第3状態レベルをプログラムし、
前記第1プログラミングの間に前記複数のメモリセルの中のいずれのビットも消去することなく、前記複数のメモリセルの各々の前記第1状態レベルをプログラムし、
前記第2プログラミングの間に前記複数のメモリセルの中のいずれのビットも消去することなく、前記複数のメモリセルの各々の前記第2状態レベルをプログラムし、
前記第3プログラミングの間に前記複数のメモリセルの中のいずれのビットも消去することなく、前記複数のメモリセルの各々の前記第3状態レベルをプログラムすることを特徴とする請求項1に記載のメモリ装置。 - 前記メモリ制御ロジックセクションは、読出しロジックセクションを含み、
前記複数のメモリセルの各々の前記第1状態レベルは、閾値電圧の第1値に対応し、
前記閾値電圧の第1値は、前記複数のメモリセルの各々の2の1乗〜2のN乗番目の中の1つ以上に関連するビット位置に格納された情報を含み、
前記読出しロジックセクションは、前記ページレベル再プログラム状態メタデータの第2値に応じて前記複数のメモリセルの各々の2の1乗〜2のN乗番目の中の1つ以上に関連するビット位置に格納された情報を読み出すことを特徴とする請求項1に記載のメモリ装置。 - 前記複数のメモリセルの各々の前記第2状態レベルは、前記閾値電圧の第2値に対応し、
前記閾値電圧の第2値は、前記複数のメモリセルの各々の2の1乗〜2のN乗番目の中の1つ以上に関連するビット位置に格納された情報を含み、
前記読出しロジックセクションは、前記ページレベル再プログラム状態メタデータの第3値に応じて前記複数のメモリセルの各々の2の1乗〜2のN乗番目の中の1つ以上に関連するビット位置に格納された情報を読み出すことを特徴とする請求項6に記載のメモリ装置。 - 前記プログラムロジックセクションは、前記複数のメモリセルのいずれの前記第1状態レベル又はいずれの第2状態レベルも読み出すことなく、前記ページレベル再プログラム状態メタデータの第3値に応じて前記複数のメモリセルの第3プログラミングで前記複数のメモリセルの各々の2の3乗〜2のN乗番目の中の1つ以上のビット位置に関連する第3状態レベルをプログラムし、
前記複数のメモリセルの各々の前記第3状態レベルは、前記閾値電圧の第3値に対応し、
前記閾値電圧の第3値は、前記複数のメモリセルの各々の2の1乗〜2のN乗番目の中の1つ以上に関連するビット位置に格納された情報を含み、
前記読出しロジックセクションは、前記ページレベル再プログラム状態メタデータの第4値に応じて前記複数のメモリセルの各々の2の1乗〜2のN乗番目の中の1つ以上に関連するビット位置に格納された情報を読み出すことを特徴とする請求項7に記載のメモリ装置。 - 前記メモリ制御ロジックセクションは、
前記複数のメモリセルの各々の前記第1状態レベルのプログラミングの後に、前記ページレベル再プログラム状態メタデータを前記第2値に設定し、
前記複数のメモリセルの各々の前記第2状態レベルのプログラミングの後に、前記ページレベル再プログラム状態メタデータを第3値に設定することを特徴とする請求項1に記載のメモリ装置。 - 前記プログラムロジックセクションは、前記複数のメモリセルのいずれの前記第1状態レベル及び前記第2状態レベルも読み出すことなく、前記ページレベル再プログラム状態メタデータの第3値に応じて前記複数のメモリセルの第3プログラミングで前記複数のメモリセルの各々の2の3乗〜2のN乗番目の中の1つ以上のビット位置に関連する第3状態レベルをプログラムし、
前記メモリ制御ロジックセクションは、前記複数のメモリセルの各々の前記第3状態レベルのプログラミングの後に、前記ページレベル再プログラム状態メタデータを第4値に設定することを特徴とする請求項9に記載のメモリ装置。 - 多重レベル不揮発性メモリセルをプログラムする方法であって、
メモリ制御ロジックセクションによって、ページレベル再プログラム状態メタデータを格納する段階と、
前記メモリ制御ロジックセクションのプログラムロジックセクションによって、前記ページレベル再プログラム状態メタデータに応じてメモリページの複数のメモリセルをプログラムする段階と、
前記プログラムロジックセクションによって、前記ページレベル再プログラム状態メタデータの第1値に応じて前記複数のメモリセルの第1プログラミングで前記複数のメモリセルの各々の2の1乗〜2のN乗番目の中の1つ以上のビット位置に関連する第1状態レベルをプログラムする段階と、
前記プログラムロジックセクションによって、前記複数のメモリセルのいずれの前記第1状態レベルも読み出すことなく、前記ページレベル再プログラム状態メタデータの第2値に応じて前記複数のメモリセルの第2プログラミングで前記複数のメモリセルの各々の2の2乗〜2のN乗番目の中の1つ以上のビット位置に関連する第2状態レベルをプログラムする段階と、を有することを特徴とする方法。 - 前記プログラムロジックセクションによって、前記複数のメモリセルのいずれの前記第1状態レベル及び前記第2状態レベルも読み出すことなく、前記ページレベル再プログラム状態メタデータの第3値に応じて前記複数のメモリセルの第3プログラミングで前記複数のメモリセルの各々の2の3乗〜2のN乗番目の中の1つ以上のビット位置に関連する第3状態レベルをプログラムする段階と、
前記プログラムロジックセクションによって、前記第1状態レベル、前記第2状態レベル、及び前記第3状態レベルのプログラミング中又はプログラミングの間に前記複数のメモリセルの中のいずれのビットも消去することなく、前記複数のメモリセルの各々の同一のアドレスで前記第1状態レベル、前記第2状態レベル、及び前記第3状態レベルをプログラムする段階と、をさらに含むことを特徴とする請求項11に記載の方法。 - 前記2の1乗〜2のN乗番目の中の2の1乗番目は、1のビット位置に対応し、
前記2の1乗〜2のN乗番目の中の2の2乗番目は、2のビット位置に対応し、
前記2の1乗〜2のN乗番目の中の2の3乗番目は、4のビット位置に対応し、
前記2の1乗〜2のN乗番目の中の2のN乗番目は、2(N−1)のビット位置に対応することを特徴とする請求項12に記載の方法。 - 前記プログラムロジックセクションによって、前記第1プログラミングの間に前記複数のメモリセルの中のいずれのビットも消去することなく、前記複数のメモリセルの各々の前記第1状態レベルをプログラムする段階と、
前記プログラムロジックセクションによって、前記第2プログラミングの間に前記複数のメモリセルの中のいずれのビットも消去することなく、前記複数のメモリセルの各々の前記第2状態レベルをプログラムする段階と、をさらに含むことを特徴とする請求項11に記載の方法。 - 前記プログラムロジックセクションによって、前記複数のメモリセルのいずれの前記第1状態レベル及び前記第2状態レベルも読み出すことなく、前記ページレベル再プログラム状態メタデータの第3値に応じて前記複数のメモリセルの第3プログラミングで前記複数のメモリセルの各々の2の3乗〜2のN乗番目の中の1つ以上のビット位置に関連する第3状態レベルをプログラムする段階と、
前記プログラムロジックセクションによって、前記第1プログラミングの間に前記複数のメモリセルの中のいずれのビットも消去することなく、前記複数のメモリセルの各々の前記第1状態レベルをプログラムする段階と、
前記プログラムロジックセクションによって、前記第2プログラミングの間に前記複数のメモリセルの中のいずれのビットも消去することなく、前記複数のメモリセルの各々の前記第2状態レベルをプログラムする段階と、
前記プログラムロジックセクションによって、前記第3プログラミングの間に前記複数のメモリセルの中のいずれのビットも消去することなく、前記複数のメモリセルの各々の前記第3状態レベルをプログラムする段階と、をさらに含むことを特徴とする請求項11に記載の方法。 - 前記複数のメモリセルの各々の前記第1状態レベルは、閾値電圧の第1値に対応し、
前記閾値電圧の第1値は、前記複数のメモリセルの各々の2の1乗〜2のN乗番目の中の1つ以上に関連するビット位置に格納された情報を含み、
前記方法は、
前記メモリ制御ロジックセクションの読出しロジックセクションによって、前記ページレベル再プログラム状態メタデータの第2値に応じて前記複数のメモリセルの各々の2の1乗〜2のN乗番目の中の1つ以上に関連するビット位置に格納された情報を読み出す段階をさらに含むことを特徴とする請求項11に記載の方法。 - 前記複数のメモリセルの各々の前記第2状態レベルは、前記閾値電圧の第2値に対応し、
前記閾値電圧の第2値は、前記複数のメモリセルの各々の2の1乗〜2のN乗番目の中の1つ以上に関連するビット位置に格納された情報を含み、
前記方法は、
前記読出しロジックセクションによって、前記ページレベル再プログラム状態メタデータの第3値に応じて前記複数のメモリセルの各々の2の1乗〜2のN乗番目の中の1つ以上に関連するビット位置に格納された情報を読み出す段階をさらに含むことを特徴とする請求項16に記載の方法。 - 前記プログラムロジックセクションによって、前記複数のメモリセルのいずれの前記第1状態レベル及び前記第2状態レベルも読み出すことなく、前記ページレベル再プログラム状態メタデータの第3値に応じて前記複数のメモリセルの第3プログラミングで前記複数のメモリセルの各々の2の3乗〜2のN乗番目の中の1つ以上のビット位置に関連する第3状態レベルをプログラムする段階をさらに含み、
前記複数のメモリセルの各々の前記第3状態レベルは、前記閾値電圧の第3値に対応し、
前記閾値電圧の第3値は、前記複数のメモリセルの各々の2の1乗〜2のN乗番目の中の1つ以上に関連するビット位置に格納された情報を含み、
前記方法は、
前記読出しロジックセクションによって、前記ページレベル再プログラム状態メタデータの第4値に応じて前記複数のメモリセルの各々の2の1乗〜2のN乗番目の中の1つ以上に関連するビット位置に格納された情報を読み出す段階をさらに含むことを特徴とする請求項17に記載の方法。 - 前記メモリ制御ロジックセクションによって、前記複数のメモリセルの各々の前記第1状態レベルのプログラミングの後に、前記ページレベル再プログラム状態メタデータを前記第2値に設定する段階と、
前記メモリ制御ロジックセクションによって、前記複数のメモリセルの各々の前記第2状態レベルのプログラミングの後に、前記ページレベル再プログラム状態メタデータを第3値に設定する段階と、をさらに含むことを特徴とする請求項11に記載の方法。 - 前記プログラムロジックセクションによって、前記複数のメモリセルのいずれの前記第1状態レベル及び前記第2状態レベルも読み出すことなく、前記ページレベル再プログラム状態メタデータの第3値に応じて前記複数のメモリセルの第3プログラミングで前記複数のメモリセルの各々の2の3乗〜2のN乗番目の中の1つ以上のビット位置に関連する第3状態レベルをプログラムする段階と、
前記メモリ制御ロジックセクションによって、前記複数のメモリセルの各々の前記第3状態レベルのプログラミングの後に、前記ページレベル再プログラム状態メタデータを第4値に設定する段階と、をさらに含むことを特徴とする請求項19に記載の方法。
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