TWI706248B - 記憶體裝置以及對多準位非揮發性記憶體胞元進行程式化的方法 - Google Patents

記憶體裝置以及對多準位非揮發性記憶體胞元進行程式化的方法 Download PDF

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Abstract

本發明態樣包括一種記憶體裝置，其具有：一或多個記 憶體頁面，包括多個記憶體胞元，其各自具有多個可程式化狀態準位。記憶體裝置包括記憶體控制邏輯區段，其包括程式化邏輯區段及頁面層階再程式化狀態元資料。程式化邏輯區段可相依於頁面層階再程式化狀態元資料而將所述多個記憶體胞元程式化。程式化邏輯區段可相依於頁面層階再程式化狀態元資料而在所述多個記憶體胞元的連續程式化操作中將記憶體胞元中的每一個的第一狀態準位、第二狀態準位及第三狀態準位程式化，而不需要在各程式化操作期間或之間進行任何抹除操作或讀取操作。

Description

記憶體裝置以及對多準位非揮發性記憶體胞元 進行程式化的方法
本發明概念是有關於半導體電路，且更具體而言是有關於一種使用多準位反及胞元之容量而無抹除技術之再程式化。
反及記憶體胞元(NAND memory cell)是一種即便在電源已自所述胞元被移除之後仍儲存資訊的非揮發性記憶體胞元。反及胞元藉由向電晶體的浮動閘極中進行電荷注入(charge injection)來儲存資料值，此會改變通常被稱作Vth的臨限電壓。一些種類的反及記憶體胞元可同時儲存多個位元的資訊。舉例而言，儘管單一準位胞元(single-level cell，SLC)可僅儲存表示兩個狀態準位(即，邏輯0或1)中的一個的單一位元，然而多準位胞元(multi-level cell，MLC)可儲存多個位元。舉例而言，多準位胞元可儲存表示邏輯0、1、2或3的四個狀態準位，邏輯0、1、2或3能夠以二進制碼表示成00、01、10及11。三準位胞元 (triple-level cell，TLC)可儲存表示邏輯0、1、2、3、4、5、6或7的八個狀態準位，邏輯0、1、2、3、4、5、6或7能夠以二進制碼表示成000、001、010、011、100、101、110及111。
最傳統的反及裝置需要每當將新資料程式化至胞元中之前對記憶體胞元進行抹除。即便是不需要對每一程式化進行抹除的傳統反及裝置亦需要進行額外的讀取以在下一寫入之前收集狀態資訊。額外的抹除及讀取操作會增大能耗(energy consumption)。另外，抹除循環會在記憶體胞元上造成降級及額外磨損，因而減少裝置的壽命。
寫入放大(write amplification)是傳統反及裝置中常見的另一問題。由於每當將資料值再程式化之前對記憶體胞元進行抹除，因此執行該些操作的過程會導致將資料值移動多於一次。在一些情形中，將資料值再程式化需要將記憶體的已被程式化部分讀取、更新及寫入至新位置。有時，記憶體的不同部分必須被抹除並再寫入以容納新資料寫入。所述不同部分可大於原本將作為新資料寫入的部分。此具有使所需寫入的數目隨反及記憶體裝置的壽命而增大的倍增效應(multiplying effect)。資料的此種系統顛簸(churning)會縮短反及記憶體裝置能夠可靠運作的時間。
本發明概念可包括一種記憶體裝置，所述記憶體裝置具有：一或多個記憶體頁面，包括多個記憶體胞元，所述多個記憶 體胞元各自具有多個可程式化狀態準位；以及記憶體控制邏輯區段，耦合至所述一或多個記憶體頁面，所述記憶體控制邏輯區段包括程式化邏輯區段及頁面層階再程式化狀態元資料。所述程式化邏輯區段被配置成相依於所述頁面層階再程式化狀態元資料的第一值而在所述多個記憶體胞元的第一次程式化中將所述記憶體胞元中的每一個的與二的一次冪至二的N次冪中的一或多個相關聯的第一狀態準位程式化。所述程式化邏輯區段被配置成相依於所述頁面層階再程式化狀態元資料的第二值而在所述多個記憶體胞元的第二次程式化中將所述記憶體胞元中的每一個的與二的二次冪至二的N次冪中的一或多個相關聯的第二狀態準位程式化，而不讀取所述多個記憶體胞元中的任一個的所述第一狀態準位。
本發明各態樣可更包括一種對多準位非揮發性記憶體胞元進行程式化的方法。所述方法可包括由記憶體控制邏輯區段儲存頁面層階再程式化狀態元資料。所述方法可包括由所述記憶體控制邏輯區段的程式化邏輯區段相依於所述頁面層階再程式化狀態元資料而將記憶體頁面的多個記憶體胞元程式化。所述方法可包括由所述程式化邏輯區段相依於所述頁面層階再程式化狀態元資料的第一值而在所述多個記憶體胞元的第一次程式化中將所述記憶體胞元中的每一個的與二的一次冪至二的N次冪中的一或多個相關聯的第一狀態準位程式化。所述方法可包括由所述程式化邏輯區段相依於所述頁面層階再程式化狀態元資料的第二值而在所述多個記憶體胞元的第二次程式化中將所述記憶體胞元中的每 一個的與二的二次冪至二的N次冪中的一或多個相關聯的第二狀態準位程式化，而不讀取所述多個記憶體胞元中的任一個的所述第一狀態準位。
100、240:記憶體胞元
105:源極
110:汲極
115:控制閘極
120:浮動閘極
125、130:絕緣體
205:記憶體頁面
210:記憶體控制邏輯區段
215:程式化邏輯區段
220:頁面層階再程式化狀態元資料(狀態元資料)
225、305、307:示例性的概念性方塊圖
235:讀取邏輯區段
400、500、600:流程圖
405、410、415、420、505、510、515、520、525、605、610、615、620、625:步驟
700:計算系統
705:系統匯流排
710:計時器
715:隨機存取記憶體
720:使用者介面
725:數據機
730:多準位反及記憶體
735:自動測試裝備
740:電池
745:記憶體控制器
E1:抹除操作(抹除循環)
P1:程式化操作(第一程式化操作)
P2:程式化操作(第二程式化操作)
P3:程式化操作(第三程式化操作)
P4:程式化操作(第四程式化操作)
PAGE 0、PAGE 1、PAGE N:符號
V1:值(第一值)
V2:值(第二值)
V3:值(第三值)
V4:值(第四值)
V5:值(第五值)
VN:值
藉由參照附圖閱讀以下詳細說明，本發明原理的以上及其他特徵及優點將變得更易於理解，在附圖中：圖1A至圖1H是具有各種可程式化狀態準位的非揮發性反及記憶體胞元的示例性圖。
圖2是示出根據本發明概念實施例的與記憶體頁面相關聯的記憶體控制邏輯區段及對應的使用多準位反及記憶體的容量而無抹除流程的再程式化的示例性的概念性方塊圖。
圖3A是示出根據本發明概念實施例的使用多準位反及記憶體的容量而無抹除流程的再程式化的另一示例性的概念性方塊圖。
圖3B是示出根據本發明概念實施例的使用多準位反及記憶體的容量而無抹除流程的再程式化的又一示例性的概念性方塊圖。
圖4是說明根據本發明概念實施例的用於使用多準位記憶體胞元的容量而無抹除的程式化的技術的流程圖。
圖5是說明根據本發明概念實施例的用於使用多準位記憶體胞元的容量而無抹除的程式化的另一技術的流程圖。
圖6是說明根據本發明概念實施例的用於自多準位記憶體胞元讀取資訊的技術的流程圖。
圖7是根據本文所揭露發明概念的實施例的包括圖2所示記憶體控制邏輯區段的計算系統的示例性方塊圖。
現將詳細參照本發明概念的實施例，所述實施例的實例被示出於附圖中。本發明概念的實施例是有關於一種用於對反及記憶體胞元執行多個再程式化操作而無中間抹除循環的技術，藉此減少寫入時間、減小寫入放大以及減小抹除、讀取及寫入循環。使用所揭露技術，無需執行讀取-修改-寫入操作。作為替代，可將前一程式化準位儲存作為頁面層階再程式化狀態元資料，所述頁面層階再程式化狀態元資料可作為下一程式化準位的參考。多準位反及記憶體胞元內的容量可用於儲存較通常數目少的位元，但具有減少抹除循環、讀取循環及寫入循環的優點。因此，反及記憶體胞元的總壽命可顯著延長。
圖1A至圖1H是具有各種可程式化狀態準位的非揮發性多準位反及記憶體胞元100的示例性圖。圖1A示出處於不具有儲存電荷的狀態的非揮發性多準位反及記憶體胞元100。圖1B至圖1H示出如以下所進一步闡述具有各種狀態的儲存電荷的記憶體胞元100。本文所用用語「多準位」並非旨在將所論述胞元的種類僅限於「MLC」四準位型胞元，而是確切而言，本文所用的所述用 語可更寬泛地指代能夠儲存多個狀態準位以及為四準位及超過四準位的位元的記憶體胞元。如圖1A中所示，反及記憶體胞元100可包括源極105、汲極110、控制閘極115及浮動閘極120。浮動閘極120與源極105及汲極110之間設置有絕緣體125。浮動閘極120與控制閘極115之間設置有另一絕緣體130。
浮動閘極120儲存電荷。電子可藉由因應於所施加電場穿過絕緣體125進行穿隧而注入至浮動閘極120中或自浮動閘極120吐出。記憶體胞元100的臨限電壓Vth相依於儲存於浮動閘極120中的電荷量而變化。記憶體胞元100的不同狀態準位(即，Vth的不同準位)表示不同資料值。圖1A示出記憶體胞元100不在浮動閘極120中儲存有電荷。圖1B至圖1H示出記憶體胞元100在浮動閘極120中儲存有漸增的電荷準位。在此實例中，反及記憶體胞元100包括八個狀態準位。記憶體胞元100可被程式化至該些狀態準位中的任一個。所述八個狀態準位可以二進制碼表示成000、001、010、011、100、101、110及111。換言之，記憶體胞元100的所述八個不同狀態準位可使用三個位元來表示或概念化。每一位元位置為二的冪。最右側位元(right-most bit)在本文中被稱作1的位元。中間位元(middle bit)在本文中被稱作2的位元。並且最左側位元(left-most bit)在本文中被稱作4的位元。
應理解，記憶體胞元100並非僅限於僅八個狀態準位，而是可包括更少的狀態準位(例如，四)或更多的狀態準位(例如，十六)。應理解，記憶體胞元100可包括任何適合數目的狀態 準位。舉例而言，在十六狀態準位胞元中，各狀態準位可以二進制碼表示成0000、0001、0010、0011、0100、0101、0110、0111、1000、1001、1010、1011、1100、1101、1110及1111。至於以上所述四狀態準位實例，每一位元位置為二的冪。在此實例中，最右側位元在本文中被稱作1的位元，下一最右側位元(next-right-most bit)在本文中被稱作2的位元，下下一最右側位元(next-next-right-most bit)在本文中被稱作4的位元，且最左側位元在本文中稱作8的位元。此概念可延伸至二的N次冪。N可為任何適合的正整數。舉例而言，其中N=5，記憶體胞元100可包括25，或三十二個狀態準位。
圖2是示出根據本發明概念實施例的與記憶體頁面205相關聯的記憶體控制邏輯區段210及對應的使用多準位反及記憶體的容量而無抹除流程的再程式化的示例性的概念性方塊圖225。記憶體頁面205可如圖2中所示按照符號Page 0至Page N排列成列。記憶體控制邏輯區段210可控制每一記憶體頁面內的記憶體胞元的運作。每一記憶體頁面內的每一正方形表示多準位反及記憶體胞元(例如，240)。在此示例性實施例中，每一記憶體胞元為八準位記憶體胞元。所述八狀態準位可以二進制碼表示成000、001、010、011、100、101、110及111。
說明三個程式化操作(P1、P2及P3)，然後是單一抹除操作E1。在各程式化操作期間或之間無需執行抹除操作。此外，在各程式化操作期間或之間無需執行讀取操作。換言之，更新新 資料位元無需讀取前一資料。每一多準位胞元(例如，240)能夠以特定Vth準位(在此示例性實施例中為自000至111)被程式化(例如，再程式化)多次(例如，240，在三準位胞元的實例中為三次)以在不抹除同一位址的舊資料位元的條件下表示新資料位元。
記憶體控制邏輯區段210可包括程式化邏輯區段215、頁面層階再程式化狀態元資料220及讀取邏輯區段235。如以下所進一步詳細闡述，程式化邏輯區段215可相依於頁面層階再程式化狀態元資料220而將記憶體胞元(例如，240)程式化。
現闡述第一程式化操作P1，在第一程式化操作P1中二進制資料「001110」是以使得每一位元對應於相關聯多準位記憶體胞元(例如，記憶體胞元240)及與記憶體胞元240相鄰的記憶體胞元的方式進行程式化。換言之，可將「001110」資料串中的每一資料位元程式化至單獨的多準位記憶體胞元。程式化邏輯區段215可在第一程式化操作P1期間相依於頁面層階再程式化狀態元資料220的第一值V1而將多準位記憶體胞元中的每一個的與二的一次冪(例如，1的位元)相關聯的第一狀態準位(例如，001、001、000、000、000、001)程式化。使用反及，實際邏輯值的補數被儲存至記憶體胞元並自所述記憶體胞元被讀取。舉例而言，當將要儲存邏輯0時，可在第一程式化操作P1期間將為001的狀態準位寫入多準位記憶體胞元。另舉一例，當將要儲存邏輯1時，可在第一程式化操作P1期間將為000的狀態準位寫入多準位記憶 體胞元。
更具體而言，頁面層階再程式化狀態元資料220的第一值V1可指示在特定記憶體頁面的記憶體胞元(例如，240)中尚未儲存資訊，例如指示所述記憶體胞元(例如，240)的Vth剛剛被抹除且處於其最低狀態準位。因應於頁面層階再程式化狀態元資料220為第一值V1，程式化邏輯區段215可將記憶體胞元(例如，240)中的每一個的1的位元程式化以表示將被程式化的「001110」資料串中的每一資料位元。在此示例性實施例中，向記憶體胞元240增加電荷以使其臨限電壓Vth提升至表示「001」的狀態準位。藉由相似的方式，亦向位於記憶體胞元240右側的記憶體胞元增加電荷以使其臨限電壓Vth提升至表示「001」的狀態準位。接下來的三個記憶體胞元在程式化操作P1期間不被增加額外的電荷。並且下一記憶體胞元與最先的兩個記憶體胞元的相似之處為被增加電荷以使其臨限電壓Vth提升至表示「001」的狀態準位。
因此，記憶體胞元的一些浮動閘極(例如，圖1所示120)接收增加的電荷(+1)以表示為0的邏輯值。此外，一些記憶體胞元不接收增加的電荷(+0)以表示為1的邏輯值。藉由此種方式，「001110」邏輯值可被程式化至記憶體胞元的1的位元位置中。程式化邏輯區段215可在第一程式化操作P1期間將記憶體胞元中的每一個的與二的一次冪(例如，1的位元)相關聯的第一狀態準位(例如，001、001、000、000、000、001)程式化，而不自被 程式化的記憶體胞元抹除任何位元。作為程式化操作P1的一部分(或者在程式化操作P1之後)，記憶體控制邏輯區段210可將頁面層階再程式化狀態元資料220設定至第二值V2，第二值V2指示已出現一個準位的程式化。
現闡述第二程式化操作P2，在第二程式化操作P2中二進制資料「010111」被程式化至對應的多準位記憶體胞元(例如，記憶體胞元240)及與記憶體胞元240相鄰的記憶體胞元。換言之，「010111」資料串中的每一資料位元可被程式化至單獨的多準位記憶體胞元。程式化邏輯區段215可在第二程式化操作P2期間相依於頁面層階再程式化狀態元資料220的第二值V2而將多準位記憶體胞元中的每一個的與二的二次冪(例如，2的位元)相關聯的第二狀態準位(例如，011、001、010、000、000、001)程式化，而不讀取被程式化的記憶體胞元中的任一個的與二的一次冪(例如，1的位元)相關聯的第一狀態準位。
更具體而言，頁面層階再程式化狀態元資料220的第二值V2可指示在特定記憶體頁面的記憶體胞元(例如，240)上已出現第一準位的程式化，例如指示所述記憶體胞元(例如，240)的Vth處於指示1的位元資訊已被程式化的特定狀態準位。因應於頁面層階再程式化狀態元資料220為第二值V2，程式化邏輯區段215可將記憶體胞元(例如，240)中的每一個的2的位元程式化以表示將被程式化的「010111」資料串中的每一資料位元。在此示例性實施例中，向記憶體胞元240增加電荷以使其臨限電壓 Vth提升至表示「011」的狀態準位。此程式化操作是附加的且既不需要抹除亦不需要讀取記憶體胞元240。換言之，在程式化操作P2期間，程式化邏輯區段215可增加額外的電荷以使臨限電壓Vth提升(+2)兩個準位(如在記憶體胞元240的情形中)，或以另一種方式向記憶體胞元增加零電荷(+0)(如在位於記憶體胞元240右側的記憶體胞元的情形中)。
因此，位於記憶體胞元240右側的記憶體胞元被增加零電荷，此意指不對其臨限電壓Vth作出改變，且因此，其狀態準位保持為「001」。下一位於右側的記憶體胞元被增加額外的電荷以使臨限電壓Vth提升(+2)兩個準位而達到表示「010」的狀態準位。藉由此種方式，無論是否增加額外的電荷，1的位元資訊均得到保存。接下來的三個記憶體胞元在程式化操作P2期間不被增加額外的電荷，藉此保存1的位元資訊，同時亦使2的位元資訊保持不變。
因此，記憶體胞元的一些浮動閘極(例如，圖1所示120)接收增加的電荷(+2)以在2的位置中表示為0的邏輯值。此外，一些記憶體胞元不接收增加的電荷(+0)以在2的位置中表示為1的邏輯值。藉由此種方式，「010111」邏輯值可被程式化至記憶體胞元的2的位元位置中。程式化邏輯區段215可在第二程式化操作P2期間將與記憶體胞元中的每一個的與二的二次冪(例如，2的位元)相關聯的第二狀態準位(例如，011、001、010、000、000、001)程式化，而不自被程式化的記憶體胞元抹除任何位元。 作為程式化操作P2的一部分(或在程式化操作P2之後)，記憶體控制邏輯區段210可將頁面層階再程式化狀態元資料220設定至第三值V3，第三值V3指示已出現兩個準位的程式化。
現闡述第三程式化操作P3，在第三程式化操作P3中二進制資料「101101」被程式化至對應的多準位記憶體胞元(例如，記憶體胞元240)及與記憶體胞元240相鄰的記憶體胞元。換言之，「101101」資料串中的每一資料位元可被程式化至單獨的多準位記憶體胞元。程式化邏輯區段215可在第三程式化操作P3期間相依於頁面層階再程式化狀態元資料220的第三值V3而將多準位記憶體胞元中的每一個的與二的三次冪(例如，4的位元)相關聯的第三狀態準位(例如，011、101、010、000、100、001)程式化，而不讀取被程式化的記憶體胞元中的任一個的與二的一次冪(例如，1的位元)相關聯的第一狀態準位及/或與二的二次冪(例如，2的位元)相關聯的第二狀態準位。
更具體而言，頁面層階再程式化狀態元資料220的第三值V3可指示在特定記憶體頁面的記憶體胞元(例如，240)上已出現第一準位的程式化及第二準位的程式化，例如指示所述記憶體胞元(例如，240)的Vth處於指示2的位元資訊已被程式化的特定狀態準位。因應於頁面層階再程式化狀態元資料220為第三值V3，程式化邏輯區段215可將記憶體胞元(例如，240)中的每一個的4的位元程式化以表示將被程式化的「101101」資料串中的每一資料位元。在此示例性實施例中，向記憶體胞元240增 加零電荷，此意指不對其臨限電壓Vth作出改變，且因此，其狀態準位維持為「011」。下一位於右側的記憶體胞元被增加額外的電荷以使臨限電壓Vth提升(+4)四個準位而達到表示「101」的狀態準位。藉由此種方式，無論是否增加額外的電荷，1的位元資訊及2的位元資訊均得到保存。此程式化操作是附加的且既不需要抹除亦不需要讀取記憶體胞元240。換言之，在程式化操作P3期間，程式化邏輯區段215可增加額外的電荷以使臨限電壓Vth提升(+4)四個準位(如在位於記憶體胞元240右側的記憶體胞元的情形中)，或以另一種方式向記憶體胞元增加零電荷(+0)(如在記憶體胞元240的情形中)。
因此，位於記憶體胞元240右側的記憶體胞元被增加額外的電荷，此意指其臨限電壓Vth有所改變，且因此，其狀態準位改變為「101」。下兩個位於右側的記憶體胞元在程式化操作P3期間不被增加額外的電荷，藉此保存1的位元資訊及2的位元資訊，同時亦使4的位元資訊保持不變。藉由此種方式，無論是否增加額外的電荷，1的位元資訊及2的位元資訊均得到保存。接下來的記憶體胞元在程式化操作P3期間被增加額外的電荷(+4)，藉此更新4的位元資訊，同時保存1的位元資訊及2的位元資訊。接下來的記憶體胞元在程式化操作P3期間不被增加額外的電荷，藉此保存1的位元資訊及2的位元資訊，同時亦使4的位元資訊保持不變。
因此，記憶體胞元的一些浮動閘極(例如，圖1所示120) 接收增加的電荷(+4)以表示為0的邏輯值。此外，一些記憶體胞元不接收增加的電荷(+0)以表示為1的邏輯值。藉由此種方式，「101101」邏輯值可被程式化至記憶體胞元的4的位元位置中。程式化邏輯區段215可在第三程式化操作P3期間將與記憶體胞元中的每一個的與二的三次冪(例如，4的位元)相關聯的第三狀態準位(例如，011、101、010、000、100、001)程式化，而不自被程式化的記憶體胞元抹除任何位元。作為程式化操作P3的一部分(或在程式化操作P3之後)，記憶體控制邏輯區段210可將頁面層階再程式化狀態元資料220設定至第四值V4，第四值V4指示已出現三個準位的程式化。
在一些實施例中，頁面層階再程式化狀態元資料220為能夠表示四個值(V1、V2、V3及V4)的二位元值。舉例而言，若頁面層階再程式化狀態元資料220等於V1或‘00’，則此可指示在特定記憶體頁面上未出現程式化，及/或指示所述記憶體頁面被抹除。若頁面層階再程式化狀態元資料220等於V2或‘01’，則此可指示在所述特定記憶體頁面上已出現一個準位的程式化。若頁面層階再程式化狀態元資料220等於V3或‘10’，則此可指示在所述特定記憶體頁面上已出現兩個準位的程式化。並且若頁面層階再程式化狀態元資料220等於V4或‘11’，則此可指示在所述特定記憶體頁面上已出現三個準位的程式化。應理解，頁面層階再程式化狀態元資料220無需限於二位元值，而是可使用任何適合的二進制表示方式來儲存及存取。可使用頁面層階再程式 化狀態元資料220值的其他位元值組合，而此並不背離本文所揭露發明實施例的範圍。
因此，程式化邏輯區段215可在相同位址(即，與記憶體胞元240相關聯的位址)處將與二的一次冪(例如，1的位元)相關聯的第一狀態準位(例如，‘001’)、與二的二次冪(例如，2的位元)相關聯的第二狀態準位(例如，‘011’)及與二的三次冪(例如，4的位元)相關聯的第三狀態準位(例如，‘111’)程式化，而不在第一狀態準位、第二狀態準位及第三狀態準位的程式化期間或之間自所述記憶體胞元抹除任何位元。程式化邏輯區段215可在第一程式化操作P1期間將與記憶體胞元中的每一個的與二的一次冪(例如，1的位元)相關聯的第一狀態準位程式化，而不自被程式化的記憶體胞元抹除任何位元。程式化邏輯區段215可在第二程式化操作P2期間將記憶體胞元中的每一個的與二的二次冪(例如，2的位元)相關聯的第二狀態準位程式化，而不自被程式化的記憶體胞元抹除任何位元。程式化邏輯區段215可在第三程式化操作P3期間將記憶體胞元中的每一個的與二的三次冪(例如，4的位元)相關聯的第三狀態準位程式化，而不自被程式化的記憶體胞元抹除任何位元。
記憶體控制邏輯區段210可包括讀取邏輯區段235。記憶體胞元中的每一個的第一狀態準位(例如，001、001、000、000、000、001)可對應於臨限電壓Vth的第一值。臨限電壓Vth的第一值包含儲存於記憶體胞元中的每一個的與二的一次冪(例如，1 的位元)相關聯的位元位置中的資訊。讀取邏輯區段235可相依於頁面層階再程式化狀態元資料220的第二值V2而視情況讀取儲存於記憶體胞元中的每一個的與二的一次冪(例如，1的位元)相關聯的位元位置中的資訊。所述邏輯值是儲存於1的位元中的資訊的補數。換言之，讀取邏輯區段235可存取頁面層階再程式化狀態元資料220，確定其具有第二值V2，並基於此確定而知道要讀取1的位元資訊。在1的位元資訊已被程式化之後的任一時刻處均可能出現此讀取操作，但對於成功施行以上所述程式化操作而言並不需要進行讀取。
記憶體胞元中的每一個的第二狀態準位(例如，011、001、010、000、000、001)可對應於臨限電壓Vth的第二值。臨限電壓Vth的第二值包含儲存於記憶體胞元中的每一個的與二的二次冪(例如，2的位元)相關聯的位元位置中的資訊。讀取邏輯區段235可相依於頁面層階再程式化狀態元資料220的第三值V3而視情況讀取儲存於記憶體胞元中的每一個的與二的二次冪(例如，2的位元)相關聯的位元位置中的資訊。換言之，讀取邏輯區段235可存取頁面層階再程式化狀態元資料220，確定其具有第三值V3，並基於此確定而知道要讀取2的位元資訊。在2的位元資訊已被程式化之後的任一時刻處均可能出現此讀取操作，但對於成功施行以上所述程式化操作而言並不需要進行讀取。
記憶體胞元中的每一個的第三狀態準位(例如，011、101、010、000、100、001)可對應於臨限電壓Vth的第三值。臨 限電壓Vth的第三值包含儲存於記憶體胞元中的每一個的與二的三次冪(例如，4的位元)相關聯的位元位置中的資訊。即便在頁面已被第二次寫入之後，第一資料仍為可用的。相似地，即便在頁面已被第三次寫入之後，第一資料及第二資料仍為可用的。讀取邏輯區段235可相依於頁面層階再程式化狀態元資料220的第四值V4而視情況讀取儲存於記憶體胞元中的每一個的與二的三次冪(例如，4的位元)相關聯的位元位置中的資訊。換言之，讀取邏輯區段235可存取頁面層階再程式化狀態元資料220，確定其具有第四值V4，並基於此確定而知道要讀取4的位元資訊。在4的位元資訊已被程式化之後的任一時刻處均可能出現此讀取操作，但對於成功施行以上所述程式化操作而言並不需要進行讀取。
在已出現程式化操作P1、P2及P3之後，可將頁面標記為髒頁(dirty)，其意指在對整個區塊進行抹除之前所述頁面無法被寫入。此後，視情形而定，程式化過程可藉由循環進行相似的程式化操作P1、P2及P3、以及循環使用頁面層階再程式化狀態元資料220的值V1、V2、V3及V4而進行重複。因此，對於每三個程式化操作P1、P2及P3而言僅需要進行單一抹除操作。資料可被寫入至記憶體頁面內的多個連續的記憶體胞元，而不作為寫入操作的一部分來執行抹除操作或在寫入操作期間執行抹除操作。此外，在程式化操作期間或者在程式化操作期間或之間的任一點處均不需要進行讀取操作。可相依於寫入請求而對局部記憶體頁面或全部記憶體頁面進行再程式化操作。可純粹根據傳入新 資料位元來確定新狀態準位。所述頁面可進一步被劃分成多個較小的局部頁面以支援局部更新。狀態元資料220可儲存表示第一局部頁面的第一準位值的V11、V12、…V1n，其中n是局部頁面的最大數目。狀態元資料220亦可儲存表示第二局部頁面的第二準位值的V21、V21、…V2n。並且相似地，Vn1、Vn2、…Vnn可表示最末局部頁面的最末準位值。
藉由此種方式，可使用記憶體胞元中的每一個的與2的冪相關聯的電壓準位來執行接連的寫入。對1的位元執行第一次程式化，對2的位元執行第二次程式化，且對4的位元執行第三次程式化。使用元資料來確定記憶體頁面已被寫入多少次，且因此，確定新程式化應以何種電壓準位出現，或確定可讀取資料中的哪一位元。每一程式化操作之後的比較準位可較前兩個準位加起來至少大一。應理解，第一程式化操作P1、第二程式化操作P2及第三程式化操作P3可為二的任一冪，只要其互相排斥且被恰當追蹤即可。
傳統上，為將6位元的資料(例如，‘001110’)程式化，需要兩個三準位記憶體胞元來儲存資料位元001及110。在初次寫入之後將該些資料位元更新兩次。為在初次寫入之後將該6個資料位元再程式化兩次，對於總共18位元的資料，需要包括初次寫入、第二次寫入及第三次寫入在內的六個三準位記憶體胞元。另外，亦執行針對初次寫入及第二次寫入的兩個抹除循環。相比之下，使用本文所揭露發明概念的實施例，可使用相同的18 個位元或6個記憶體胞元(即，3位元表示1個位元的資料)，但不需要執行抹除操作。此技術使得能夠將記憶體胞元再程式化而無需抹除(暫時)，藉此提供較快的寫入時間且減少抹除循環。作為另一優點，記憶體胞元中的舊資料亦得到保存，且可在任一時刻處被讀取。舉例而言，多檢查點系統(multiple check-point system)可藉由讀取記憶體胞元中的「舊」位元來重新查閱之前所儲存的資料。換言之，記憶體胞元中的舊資料得到保存，且可在任一時刻處被讀取。另舉一例，版本管理系統(versioning system)可藉由讀取記憶體胞元中的「舊」位元來重新查閱之前所儲存的資訊。
在一些實施例中，再程式化狀態元資料220對於特定記憶體頁面而言可為全域的，且所述特定記憶體頁面內的所有記憶體胞元可使用相同的元資料值。在一些實施例中，再程式化狀態元資料220對於由記憶體頁面構成的區塊而言可為全域的。在一些實施例中，再程式化狀態元資料220對於由記憶體頁面構成的多個區塊而言可為全域的。在一些實施例中，再程式化狀態元資料220對於記憶體區塊內的多個記憶體頁面而言可為全域的。在一些實施例中，再程式化狀態元資料220對於特定記憶體頁面內的多個記憶體胞元而言可為全域的。
傳統上，當使用三準位記憶體胞元且更新三位元的資料時將需要對第二胞元位置進行定位。再次更新該三位元的資料將需要對第三胞元位置進行定位。有效地，將三位元的資料更新三 次將消耗九位元的資訊，且將需要進行兩次抹除操作來收回舊胞元。使用本文所揭露發明技術，可使用相同的九個位元(即，以3位元表示1個資料位元)，但無需執行抹除操作。此技術使得能夠在無抹除的條件下將記憶體胞元再程式化，藉此提供較快的寫入時間且減少抹除循環。
圖3A是示出根據本發明概念實施例的使用多準位反及記憶體的容量而無抹除流程的再程式化的另一示例性的概念性方塊圖305。以上參照圖2提供了一些組件及流程說明，且因此，不再對其予以贅述。具體不同在於圖3A中所示記憶體胞元中的每一個包括十六個狀態準位，所述十六個狀態準位能夠以二進制碼表示成0000、0001、0010、0011、0100、0101、0110、0111、1000、1001、1010、1011、1100、1101、1110及1111。在此示例性實施例中，最右側位元在本文中被稱作1的位元，下一最右側位元在本文中被稱作2的位元，下下一最右側位元在本文中被稱作4的位元，且最左側位元在本文中被稱作8的位元。
在示例性實施例中，可在需要抹除循環(E1)之前執行四次程式化操作(例如，P1、P2、P3及P4)。可以與以上參照圖2所述的方式相似的方式來施行第一組三次程式化操作(例如，P1、P2及P3)，且因此，不再對該些步驟中的每一個予以贅述。在第三程式化操作P3完成之後，可執行第四程式化操作P4。
現闡述第四程式化操作P4，在第四程式化操作P4中二進制資料「000111」被程式化至對應的多準位記憶體胞元(例如， 記憶體胞元240)及與記憶體胞元240相鄰的記憶體胞元。換言之，「000111」資料串中的每一資料位元可被程式化至單獨的多準位記憶體胞元。程式化邏輯區段215可在第四程式化操作P4期間相依於頁面層階再程式化狀態元資料220的第四值V4而將多準位記憶體胞元中的每一個的與二的四次冪(例如，8的位元)相關聯的第四狀態準位(例如，1011、1101、1010、0000、0100、0001)程式化，而不讀取被程式化的記憶體胞元中的任一個的第一狀態準位、第二狀態準位及/或第三狀態準位。
更具體而言，頁面層階再程式化狀態元資料220的第四值V4可指示在特定記憶體頁面的記憶體胞元(例如，240)上已出現第一準位的程式化、第二準位的程式化及第三準位的程式化，例如指示所述記憶體胞元(例如，240)的Vth處於指示4的位元資訊已被程式化的特定狀態準位。因應於頁面層階再程式化狀態元資料220為第四值V4，程式化邏輯區段215可將記憶體胞元(例如，240)中的每一個的8的位元程式化以表示將被程式化的「000111」資料串中的每一資料位元。在此示例性實施例中，可向記憶體胞元240增加額外的電荷以使臨限電壓Vth提升(+8)八個準位而達到表示「1011」的狀態準位。藉由此種方式，無論是否增加額外的電荷，1的位元資訊、2的位元資訊及4的位元資訊均得到保存。此程式化操作是附加的且既不需要抹除亦不需要讀取記憶體胞元240。換言之，在程式化操作P4期間，程式化邏輯區段215可增加額外的電荷以使臨限電壓Vth提升(+8)八個 準位(如在記憶體胞元240及位於記憶體胞元240右側的所述兩個記憶體胞元的情形中)，或以另一種方式向記憶體胞元增加零電荷(+0)(如在最右側三個記憶體胞元的情形中)。
對於被增加額外的電荷的記憶體胞元，臨限電壓Vth有所改變，且因此，記憶體胞元240的狀態準位被例如改變為「1101」。接下來的兩個位於右側的記憶體胞元亦被增加額外的電荷，此意指其臨限電壓Vth亦有所改變，且因此其狀態準位被分別改變為「1101」及「1010」。接下來的三個記憶體胞元在程式化操作P4期間不被增加額外的電荷，藉此保存1的位元資訊、2的位元資訊及4的位元資訊，同時亦使8的位元資訊保持不變。藉由此種方式，無論是否增加額外的電荷，1的位元資訊、2的位元資訊、4的位元資訊及8的位元資訊均得到保存。
因此，記憶體胞元的一些浮動閘極(例如，圖1所示120)接收增加的電荷(+8)以表示為0的邏輯值。此外，一些記憶體胞元不接收增加的電荷(+0)以表示為1的邏輯值。藉由此種方式，「000111」邏輯值可被程式化至記憶體胞元的8的位元位置中。程式化邏輯區段215可在第四程式化操作P4期間將與記憶體胞元中的每一個的與二的四次冪(例如，8的位元)相關聯的第四狀態準位(例如，1011、1101、1010、0000、0100、0001)程式化，而不自被程式化的記憶體胞元抹除任何位元。作為程式化操作P4的一部分(或在程式化操作P4之後)，記憶體控制邏輯區段210可將頁面層階再程式化狀態元資料220設定至第五值V5，第五值 V5指示已出現四個準位的程式化。
在一些實施例中，頁面層階再程式化狀態元資料220為能夠表示至少五個值(V1、V2、V3、V4及V5)的三位元值。舉例而言，若頁面層階再程式化狀態元資料220等於V1或‘000’，則此可指示在特定記憶體頁面上未出現程式化及/或指示所述記憶體頁面被抹除。若頁面層階再程式化狀態元資料220等於V2或‘001’，則此可指示在所述特定記憶體頁面上已出現一個準位的程式化。若頁面層階再程式化狀態元資料220等於V3或‘010’，則此可指示在所述特定記憶體頁面上已出現兩個準位的程式化。若頁面層階再程式化狀態元資料220等於V4或‘011’，則此可指示在所述特定記憶體頁面上已出現三個準位的程式化。並且若頁面層階再程式化狀態元資料220等於V5或‘100’，則此可指示在所述特定記憶體頁面上已出現四個準位的程式化。應理解，頁面層階再程式化狀態元資料220無需限於三位元值，而是可使用任何適合的二進制表示方式來儲存及存取。可使用頁面層階再程式化狀態元資料220值的其他位元值組合，而此並不背離本文所揭露發明實施例的範圍。
因此，程式化邏輯區段215可在相同位址(即，與記憶體胞元240相關聯的位址)處將與二的一次冪(例如，1的位元)相關聯的第一狀態準位(例如，‘0001’)、與二的二次冪(例如，2的位元)相關聯的第二狀態準位(例如，‘0011’)、與二的三次冪(例如，4的位元)相關聯的第三狀態準位(例如，‘0011’) 及與二的四次冪(例如，8的位元)相關聯的第四狀態準位(例如，‘1011’)程式化，而不在第一狀態準位、第二狀態準位、第三狀態準位及第四狀態準位的程式化期間或之間自所述記憶體胞元抹除任何位元。程式化邏輯區段215可在第一程式化操作P1期間將與記憶體胞元中的每一個的與二的一次冪(例如，1的位元)相關聯的第一狀態準位程式化，而不自被程式化的記憶體胞元抹除任何位元。程式化邏輯區段215可在第二程式化操作P2期間將記憶體胞元中的每一個的與二的二次冪(例如，2的位元)相關聯的第二狀態準位程式化，而不自被程式化的記憶體胞元抹除任何位元。程式化邏輯區段215可在第三程式化操作P3期間將記憶體胞元中的每一個的與二的三次冪(例如，4的位元)相關聯的第三狀態準位程式化，而不自被程式化的記憶體胞元抹除任何位元。程式化邏輯區段215可在第四程式化操作P4期間將記憶體胞元中的每一個的與二的四次冪(例如，8的位元)相關聯的第四狀態準位程式化，而不自被程式化的記憶體胞元抹除任何位元。
記憶體胞元中的每一個的第四狀態準位(例如，1011、1101、1010、0000、0100、0001)可對應於臨限電壓Vth的第四值。臨限電壓Vth的第四值包含儲存於記憶體胞元中的每一個的與二的四次冪(例如，8的位元)相關聯的位元位置中的資訊。讀取邏輯區段235可相依於頁面層階再程式化狀態元資料220的第五值V5而視情況讀取儲存於記憶體胞元中的每一個的與二的四次冪(例如，8的位元)相關聯的位元位置中的資訊。換言之，讀 取邏輯區段235可存取頁面層階再程式化狀態元資料220，確定其具有第五值V5，並基於此確定而知道要讀取8的位元資訊。在8的位元資訊已被程式化之後的任一時刻處均可能出現此讀取操作，但對於成功施行以上所述程式化操作而言並不需要進行讀取。
因此，相較於僅容許單一地寫入24位元串且在下一寫入操作之前伴隨有抹除操作的傳統技術，參照圖3A的示例性實施例容許多個6位元串被寫入達四(4)次，而在各寫入操作之間不插入通常的抹除或讀取操作。
圖3B是示出根據本發明概念實施例的使用多準位反及記憶體的容量而無抹除流程的再程式化的又一示例性的概念性方塊圖307。以上參照圖2提供了一些組件及流程說明，且因此，不再對其予以贅述。具體不同在於圖3B中所示記憶體胞元中的每一個包括十六個狀態準位，所述十六個狀態準位可以二進制碼表示成0000、0001、0010、0011、0100、0101、0110、0111、1000、1001、1010、1011、1100、1101、1110及1111。在此示例性實施例中，最右側位元在本文中被稱作1的位元，下一最右側位元在本文中被稱作2的位元，下下一最右側位元在本文中被稱作4的位元，且最左側位元在本文中被稱作8的位元。
在一些實施例中，使用四個單獨的程式化操作使得無需一次一個地將1的位元位置、2的位元位置、4的位元位置及8的位元位置程式化。舉例而言，可在相同的程式化操作期間將2的位元位置與4的位元位置程式化。在此實例中，可在第一程式化 操作(例如，P1)中將1的位元程式化，可在第二程式化操作(例如，P2)中將2的位元及4的位元程式化，且可在第三程式化操作(例如，P3)中將8的位元程式化。此伴隨有總共僅三次寫入，但所述寫入中的一個較其他兩次程式化操作大(例如，2位元)。應理解，可在單一程式化操作中寫入1的位元、2的位元、4的位元及8的位元的任何組合，只要較低階的位元不被再用於隨後的寫入且保持恰當的狀態保持即可。此提供一種更多樣化的多寫入系統。
更具體而言，在示例性實施例中，可在需要抹除循環(E1)之前執行三次程式化操作(例如，P1、P2及P3)。可以與以上參照圖2所述的程式化操作P1相似的方式來施行第一程式化操作(例如，P1)，且因此，不再對此操作予以贅述。在第一程式化操作P1完成之後，可執行二位元程式化操作(例如，P2)。
現闡述程式化操作P2，在程式化操作P2中二進制資料「10、01、10、11、01、11」被程式化至對應的多準位記憶體胞元(例如，記憶體胞元240)及與記憶體胞元240相鄰的記憶體胞元。換言之，「10、01、10、11、01、11」資料串中的每一資料位元對可被同時程式化至不同多準位記憶體胞元內的不同位元位置。程式化邏輯區段215可在第二程式化操作P2期間相依於頁面層階再程式化狀態元資料220的第二值V2而將多準位記憶體胞元中的每一個的與二的二次冪(例如，2的位元)及與二的三次冪(例如，4的位元)相關聯的第二狀態準位(例如，0011、0101、0010、 0000、0100、0001)程式化，而不讀取被程式化的記憶體胞元中的任一個的與二的一次冪(例如，1的位元)相關聯的第一狀態準位。「10、01、10、11、01、11」資料串可儲存於晶片上作為「01、10、01、00、10、00」資料值。換言之，程式化操作P2可將具有為前一程式化操作P1兩倍的位元的一個值程式化。舉例而言，程式化操作P2可在單一程式化操作期間將多位元值程式化，所述多位元值可視情況而作為單一值(例如，10、01、10、11、01及11)被讀出。
更具體而言，頁面層階再程式化狀態元資料220的第二值V2可指示在特定記憶體頁面的記憶體胞元(例如，240)上已出現第一準位的程式化，例如指示所述記憶體胞元(例如，240)的Vth處於指示1的位元資訊已被程式化的特定狀態準位。因應於頁面層階再程式化狀態元資料220為第二值V2，程式化邏輯區段215可將記憶體胞元(例如，240)中的每一個的2的位元及4的位元程式化以表示將被程式化的「10、01、10、11、01、11」資料中的每一資料位元。在此示例性實施例中，向記憶體胞元240增加電荷，以使臨限電壓Vth提升至表示「0011」的狀態準位。
此程式化操作是附加的且既不需要抹除亦不需要讀取記憶體胞元240。換言之，在程式化操作P2期間，程式化邏輯區段215可(i)增加額外的電荷以使臨限電壓Vth提升(+2)兩個準位(如在記憶體胞元240的情形中)，或以另一種方式向記憶體胞元增加零電荷(+0)(如在位於記憶體胞元240右側的記憶體胞元 的情形中)，以及(ii)增加額外的電荷以使臨限電壓Vth提升(+4)四個準位(如在位於記憶體胞元240右側的記憶體胞元的情形中)，或以另一種方式向記憶體胞元增加零電荷(+0)(如在記憶體胞元240的情形中)。
換言之，以上可被同時構造成對2的位元位置與4的位元位置的寫入，其中對於儲存於晶片上的資料位元11、10、01及00，可增加的電荷分別包括+0/+2/+4/+6。在一些實施例中，可視情況分別自晶片讀出值11、10、01及00。
無論是否增加額外的電荷，1的位元資訊均得到保存。因此，記憶體胞元的一些浮動閘極(例如，圖1所示120)接收增加的電荷(+2/+4/+6)以表示儲存於2的位置及4的位置中的二位元值。此外，一些記憶體胞元不接收增加的電荷(+0)以表示為1的邏輯值。藉由此種方式，可將「01、10、01、00、10、00」值程式化至記憶體胞元的2的位元位置及4的位元位置中。程式化邏輯區段215可在第二程式化操作P2期間將與記憶體胞元中的每一個的與二的二次冪(例如，2的位元)及二的三次冪(例如，4的位元)相關聯的第二狀態準位(例如，0011、0101、0010、0000、0100、0001)程式化，而不自被程式化的記憶體胞元抹除任何位元。作為程式化操作P2的一部分(或在程式化操作P2之後)，記憶體控制邏輯區段210可將頁面層階再程式化狀態元資料220設定至第四值V4(即，跳過值V3)，第四值V4指示已出現兩個準位的程式化，所述兩個準位的程式化中的一個為二位元程式化操 作。
現闡述第三程式化操作P3，在第三程式化操作P3中二進制資料「000111」被程式化至對應的多準位記憶體胞元(例如，記憶體胞元240)及與記憶體胞元240相鄰的記憶體胞元。換言之，「000111」資料串中的每一資料位元可被程式化至單獨的多準位記憶體胞元。程式化邏輯區段215可在第三程式化操作P3期間相依於頁面層階再程式化狀態元資料220的第四值V4而將多準位記憶體胞元中的每一個的與二的四次冪(例如，8的位元)相關聯的第三狀態準位(例如，1011、1101、1010、0000、0100、0001)程式化，而不讀取被程式化的記憶體胞元中的任一個的第一狀態準位及/或第二狀態準位。
更具體而言，頁面層階再程式化狀態元資料220的第四值V4可指示在特定記憶體頁面的記憶體胞元(例如，240)上已出現第一準位的程式化及第二準位的程式化(包括1的位元、2的位元及4的位元)，例如指示所述記憶體胞元(例如，240)的Vth處於指示至少4的位元資訊已被程式化的特定狀態準位。因應於頁面層階再程式化狀態元資料220為第四值V4，程式化邏輯區段215可將記憶體胞元(例如，240)中的每一個的8的位元程式化以表示將被程式化的「000111」資料串中的每一資料位元。在此示例性實施例中，可向記憶體胞元240增加額外的電荷以使臨限電壓Vth提升(+8)八個準位而達到表示「1011」的狀態準位。藉由此種方式，無論是否增加額外的電荷，1的位元資訊、2的位 元資訊及4的位元資訊均得到保存。此程式化操作是附加的且既不需要抹除亦不需要讀取記憶體胞元240。換言之，在程式化操作P3期間，程式化邏輯區段215可增加額外的電荷以使臨限電壓Vth提升(+8)八個準位(如在記憶體胞元240及位於記憶體胞元240右側的所述兩個記憶體胞元的情形中)，或以另一種方式向記憶體胞元增加零電荷(+0)(如在最右側三個記憶體胞元的情形中)。
對於被增加額外的電荷的記憶體胞元，臨限電壓Vth有所改變，且因此，記憶體胞元240的狀態準位被例如改變為「1011」。接下來的兩個位於右側的記憶體胞元亦被增加額外的電荷，此意指其臨限電壓Vth亦有所改變，且因此其狀態準位被分別改變為「1101」及「1010」。接下來的三個記憶體胞元在程式化操作P3期間不被增加額外的電荷，藉此保存1的位元資訊、2的位元資訊及4的位元資訊，同時亦使8的位元資訊保持不變。藉由此種方式，無論是否增加額外的電荷，1的位元資訊、2的位元資訊、4的位元資訊及8的位元資訊均得到保存。
因此，記憶體胞元的一些浮動閘極(例如，圖1所示120)接收增加的電荷(+8)以表示為0的邏輯值。此外，一些記憶體胞元不接收增加的電荷(+0)以表示為1的邏輯值。藉由此種方式，「000111」邏輯值可被程式化至記憶體胞元的8的位元位置中。程式化邏輯區段215可在第三程式化操作P3期間將與記憶體胞元中的每一個的與二的四次冪(例如，8的位元)相關聯的第三狀態準位(例如，1011、1101、1010、0000、0100、0001)程式化， 而不自被程式化的記憶體胞元抹除任何位元。作為程式化操作P3的一部分(或在程式化操作P3之後)，記憶體控制邏輯區段210可將頁面層階再程式化狀態元資料220設定至第五值V5，第五值V5指示已出現四個準位的程式化。
在一些實施例中，頁面層階再程式化狀態元資料220為能夠表示至少五個值(V1、V2、V3、V4及V5)的三位元值。舉例而言，若頁面層階再程式化狀態元資料220等於V1或‘000’，則此可指示在特定記憶體頁面上未出現程式化及/或指示所述記憶體頁面被抹除。若頁面層階再程式化狀態元資料220等於V2或‘001’，則此可指示在所述特定記憶體頁面上已出現1的位元程式化。若頁面層階再程式化狀態元資料220等於V3或‘010’，則此可指示在所述特定記憶體頁面上已出現2的位元程式化。若頁面層階再程式化狀態元資料220等於V4或‘011’，則此可指示在所述特定記憶體頁面上已出現4的位元程式化。並且若頁面層階再程式化狀態元資料220等於V5或‘100’，則此可指示在所述特定記憶體頁面上已出現8的位元程式化。應理解，頁面層階再程式化狀態元資料220無需限於三位元值，而是可使用任何適合的二進制表示方式來儲存及存取。可使用頁面層階再程式化狀態元資料220值的其他位元值組合，而此並不背離本文所揭露發明實施例的範圍。
因此，程式化邏輯區段215可在相同位址(即，與記憶體胞元240相關聯的位址)處將與二的一次冪(例如，1的位元) 相關聯的第一狀態準位(例如，‘0001’)程式化，可同時將與二的二次冪(例如，2的位元)和二的三次冪(例如，4的位元)相關聯的第二狀態準位(例如，‘0011’)程式化，且可將與二的四次冪(例如，8的位元)相關聯的第三狀態準位(例如，‘1011’)程式化，而不在第一狀態準位、第二狀態準位及第三狀態準位的程式化期間或之間自所述記憶體胞元抹除任何位元。程式化邏輯區段215可在第一程式化操作P1期間將與記憶體胞元中的每一個的與二的一次冪(例如，1的位元)相關聯的第一狀態準位程式化，而不自被程式化的記憶體胞元抹除任何位元。程式化邏輯區段215可在第二程式化操作P2期間同時將記憶體胞元中的每一個的與二的二次冪(例如，2的位元)和二的三次冪(例如，4的位元)相關聯的第二狀態準位程式化，而不自被程式化的記憶體胞元抹除任何位元。程式化邏輯區段215可在第三程式化操作P3期間將記憶體胞元中的每一個的與二的四次冪(例如，8的位元)相關聯的第三狀態準位程式化，而不自被程式化的記憶體胞元抹除任何位元。
記憶體胞元中的每一個的第三狀態準位(例如，1011、1101、1010、0000、0100、0001)可對應於臨限電壓Vth的第三值。臨限電壓Vth的第三值包含儲存於記憶體胞元中的每一個的與二的四次冪(例如，8的位元)相關聯的位元位置中的資訊。讀取邏輯區段235可相依於頁面層階再程式化狀態元資料220的第五值V5而視情況讀取儲存於記憶體胞元中的每一個的與二的四 次冪(例如，8的位元)相關聯的位元位置中的資訊。換言之，讀取邏輯區段235可存取頁面層階再程式化狀態元資料220，確定其具有第五值V5，並基於此確定而知道要讀取8的位元資訊。在8的位元資訊已被程式化之後的任一時刻處均可能出現此讀取操作，但對於成功施行以上所述程式化操作而言並不需要進行讀取。
因此，相較於圖3A所示僅容許將6位元串寫入達四(4)次的示例性實施例，參照圖3B的示例性實施例容許大得多的靈活性，且在各寫入操作期間不插入通常的抹除或讀取操作。如參照圖3B所詳細闡述，將被寫入的資料串可包括多個位元對(例如，10、01、10、11、01、11)。應理解，可以相似的方式寫入位元三元組(bit triple)。亦應理解，亦可以相似的方式寫入單個位元(bit single)。事實上，根據本文所述實施例，可同時將單個位元、位元對、位元三元組、位元四元組(bit quadruple)等的任何適合的組合寫入至多準位記憶體胞元。舉例而言，可接連地施行一次24位元寫入、兩次12位元寫入、四次6位元寫入等。舉例而言，在兩次12位元寫入的情形中，第一次12位元寫入可包括12個位元的同時程式化，隨後進行的第二次12位元寫入包括另12個位元的另一同時程式化，而不在各程式化操作之間插入通常的抹除或讀取操作。另舉一例，可接連地施行兩次6位元寫入，隨後進行一次12位元寫入，而不在各程式化操作之間插入通常的抹除或讀取操作。再舉一例，在一次6位元寫入之後可進行一次18位元寫入，而不在各程式化操作之間插入通常的抹除或讀取操作。可接 連地施行不同位元寫入的任何適合的組合，而不在各程式化操作之間插入通常的抹除或讀取操作，只要較低階的位元不被再用於隨後的寫入且保持恰當的狀態保持即可。
圖4是說明根據本發明概念實施例的用於使用多準位記憶體胞元的容量而無抹除的程式化的技術的流程圖400。在405處，記憶體控制邏輯區段可儲存頁面層階再程式化狀態元資料。舉例而言，可將前一程式化準位儲存作為頁面層階再程式化狀態元資料，所述頁面層階再程式化狀態元資料可供下一程式化準位參考。更具體而言，頁面層階再程式化狀態元資料可指示在特定記憶體頁面的記憶體胞元中尚未儲存資訊，或指示在所述特定記憶體頁面的記憶體胞元上已出現第一、第二、第三、第四等準位的程式化。在步驟410處，程式化邏輯區段可相依於頁面層階再程式化狀態元資料的第一值而將多個記憶體胞元中的每一個的與二的一次冪至二的N次冪中的一或多個相關聯的第一狀態準位程式化。在步驟415處，程式化邏輯區段可相依於頁面層階再程式化狀態元資料的第二值而將所述多個記憶體胞元中的每一個的與二的二次冪至二的N次冪中的一或多個相關聯的第二狀態準位程式化，而不讀取被程式化的記憶體胞元中的任一個的第一狀態準位，且不自被程式化的記憶體胞元抹除任何位元。在步驟420處，程式化邏輯區段可相依於頁面層階再程式化狀態元資料的第三值而將所述多個記憶體胞元中的每一個的與二的三次冪至二的N次冪中的一或多個相關聯的第三狀態準位程式化，而不讀取被程式 化的記憶體胞元中的任一個的第一狀態準位及/或第二狀態準位，且不自被程式化的記憶體胞元抹除任何位元。應理解，無需以所說明次序來執行各步驟，而是確切而言，可以不同次序來執行及/或插入中間步驟。此外，可在快閃胞元(flash cell)能夠保持更多準位的資訊的實施例中重複進行一些步驟。
圖5是說明根據本發明概念實施例的用於使用多準位記憶體胞元的容量而無抹除的程式化的另一技術的流程圖500。在步驟505處，可確定頁面層階再程式化狀態元資料的當前值。當所述值為V1(意指記憶體頁面當前處於抹除狀態)時，則流程可進行至步驟510，在步驟510中，可將多個記憶體胞元中的每一個的第一狀態準位程式化。當所述值為V2(意指自最末抹除操作以後已出現一個程式化準位)時，則流程可進行至步驟515，在步驟515中可將多個記憶體胞元中的每一個的第二狀態準位程式化，而不讀取被程式化的記憶體胞元中的任一個的第一狀態準位，且不自被程式化的記憶體胞元抹除任何位元。當所述值為V3(意指自最末抹除操作以後已出現兩個程式化準位)時，則流程可進行至步驟520，在步驟520中可將多個記憶體胞元中的每一個的第三狀態準位程式化，而不讀取被程式化的記憶體胞元中的任一個的第一狀態準位及/或第二狀態準位，且不自被程式化的記憶體胞元抹除任何位元。當所述值為VN(意指自最末抹除操作以後已出現(N-1)個程式化準位)時，則流程可進行至步驟525，在步驟525中可將多個記憶體胞元中的每一個的第N狀態準位程式化，而不 讀取被程式化的記憶體胞元中的任一個的任何前一(N-1)狀態準位，且不自被程式化的記憶體胞元抹除任何位元。應理解，無需以所說明次序來執行各步驟，而是確切而言，可以不同次序來執行及/或插入中間步驟。此外，可基於包括所述頁面的胞元的儲存容量來增加或移除相似的步驟。
圖6是說明根據本發明概念實施例的用於自多準位記憶體胞元讀取資訊的技術的流程圖600。在步驟605處，可確定頁面層階再程式化狀態元資料的當前值。當所述值為V2(意指在記憶體頁面上已出現一個程式化準位)時，流程可進行至步驟610，在步驟610中可讀取及補充儲存於每一記憶體胞元的1的位元中的資訊，在步驟625處得到原始邏輯值。當所述值為V3(意指在記憶體頁面上已出現兩個程式化準位)時，流程可進行至步驟615，在步驟615中可讀取及補充儲存於每一記憶體胞元的2的位元中的資訊，在步驟625處得到原始邏輯值。當所述值為V4(意指在記憶體頁面上已出現三個程式化準位)時，流程可進行至步驟620，在步驟620中可讀取儲存於每一記憶體胞元的4的位元中的資訊。在讀取每一記憶體胞元的1的位元、2的位元或4的位元等時，可在步驟625處確定此位元的補數以得到最終邏輯值(例如，如圖2及圖3A中所示)。應理解，無需以所說明次序來執行各步驟，而是確切而言，可以不同次序來執行及/或插入中間步驟。此外，如以上所闡釋，可讀取及補充之前儲存的值。
圖7是根據本文所揭露發明概念的實施例的包括圖2所 示記憶體控制邏輯區段210的計算系統700的示例性方塊圖。記憶體控制器745可包括以上所述的記憶體控制邏輯區段210。記憶體控制器745可電性連接至系統匯流排705。計算系統700亦可包括多準位反及記憶體730、計時器710、隨機存取記憶體(random access memory，RAM)715、使用者介面720、例如基頻晶片組(baseband chipset)等數據機725及/或自動測試裝備(automated test equipment，ATE)735，該些中的任一個或所有個可電性連接至系統匯流排705。
若計算系統700為行動裝置，則其可更包括為計算系統700供電的電池740。儘管圖7中未示出，然而計算系統700可更包括應用晶片組(application chipset)、照相機影像處理器(camera image processor，CIS)、行動動態隨機存取記憶體(mobile DRAM)等。記憶體控制器745及多準位反及記憶體730可構成固態驅動機/磁碟(solid state drive/disk，SSD)，所述固態驅動機/磁碟使用非揮發性記憶體來儲存資料。
在示例性實施例中，計算系統700可用作電腦、可攜式電腦、超行動個人電腦(Ultra Mobile PC，UMPC)、工作站(workstation)、隨身型易網機(net-book)、個人數位助理(personal digital assistant，PDA)、網路平板(web tablet)、無線電話、行動電話、智慧型電話、電子書(e-book)、可攜式多媒體播放機(portable multimedia player，PMP)、數位照相機、數位音訊記錄機/播放機、數位圖片/視訊記錄機/播放機、可攜式遊戲機、導航系統、黑盒子、 3維電視、能夠在無線環境中傳輸及接收資訊的裝置、構成家庭網路(home network)的各種電子裝置中的一種、構成電腦網路(computer network)的各種電子裝置中的一種、構成電傳網路(telematics network)的各種電子裝置中的一種、射頻辨識裝置(radio frequency identification device，RFID)或構成計算系統的各種電子裝置中的一種。
一些實施例包括記憶體裝置及記憶體控制邏輯區段，所述記憶體裝置包括一或多個記憶體頁面，所述一或多個記憶體頁面包括多個記憶體胞元，所述多個記憶體胞元各自具有多個可程式化狀態準位，所述記憶體控制邏輯區段耦合至所述一或多個記憶體頁面，所述記憶體控制邏輯區段包括程式化邏輯區段及頁面層階再程式化狀態元資料。在一些實施例中，程式化邏輯區段被配置成相依於頁面層階再程式化狀態元資料的第一值而在所述多個記憶體胞元的第一次程式化中將記憶體胞元中的每一個的與二的一次冪至二的N次冪中的一或多個相關聯的第一狀態準位程式化。在一些實施例中，程式化邏輯區段被配置成相依於頁面層階再程式化狀態元資料的第二值而在所述多個記憶體胞元的第二次程式化中將記憶體胞元中的每一個的與二的二次冪至二的N次冪中的一或多個相關聯的第二狀態準位程式化，而不讀取所述多個記憶體胞元中的任一個的第一狀態準位。
在一些實施例中，程式化邏輯區段被配置成相依於頁面層階再程式化狀態元資料的第三值而在所述多個記憶體胞元的第 三次程式化中將記憶體胞元中的每一個的與二的三次冪至二的N次冪中的一或多個相關聯的第三狀態準位程式化，而不讀取所述多個記憶體胞元中的任一個的第一狀態準位及第二狀態準位。在一些實施例中，程式化邏輯區段被配置成在記憶體胞元中的每一個的相同位址處將第一狀態準位、第二狀態準位及第三狀態準位程式化，而不在所述第一狀態準位、所述第二狀態準位及所述第三狀態準位的程式化期間或之間自所述多個記憶體胞元抹除任何位元。
在一些實施例中，二的一次冪對應於1的位元位置，二的二次冪對應於2的位元位置，二的三次冪對應於4的位元位置，且二的N次冪對應於2(N-1)的位元位置。
在一些實施例中，程式化邏輯區段被配置成在第一次程式化期間將記憶體胞元中的每一個的第一狀態準位程式化，而不自所述多個記憶體胞元抹除任何位元。在一些實施例中，程式化邏輯區段被配置成在第二次程式化期間將記憶體胞元中的每一個的第二狀態準位程式化，而不自所述多個記憶體胞元抹除任何位元。
在一些實施例中，程式化邏輯區段被配置成相依於頁面層階再程式化狀態元資料的第三值而在所述多個記憶體胞元的第三次程式化中將記憶體胞元中的每一個的第三狀態準位程式化，而不讀取所述多個記憶體胞元中的任一個的第一狀態準位及第二狀態準位。在一些實施例中，程式化邏輯區段被配置成在第一次 程式化期間將記憶體胞元中的每一個的第一狀態準位程式化，而不自所述多個記憶體胞元抹除任何位元。在一些實施例中，程式化邏輯區段被配置成在第二次程式化期間將記憶體胞元中的每一個的第二狀態準位程式化，而不自所述多個記憶體胞元抹除任何位元。在一些實施例中，程式化邏輯區段被配置成在第三次程式化期間將記憶體胞元中的每一個的第三狀態準位程式化，而不自所述多個記憶體胞元抹除任何位元。
在一些實施例中，記憶體控制邏輯區段包括讀取邏輯區段。在一些實施例中，記憶體胞元中的每一個的第一狀態準位對應於臨限電壓Vth的第一值。在一些實施例中，臨限電壓Vth的第一值包含儲存於記憶體胞元中的每一個的與二的一次冪至二的N次冪中的所述一或多個相關聯的位元位置中的資訊。在一些實施例中，讀取邏輯區段被配置成相依於頁面層階再程式化狀態元資料的第二值而讀取儲存於與記憶體胞元中的每一個的與二的一次冪至二的N次冪中的所述一或多個相關聯的位元位置中的資訊。
在一些實施例中，記憶體胞元中的每一個的第二狀態準位對應於臨限電壓Vth的第二值，臨限電壓Vth的第二值包含儲存於所述記憶體胞元中的每一個的與二的一次冪至二的N次冪中的所述一或多個相關聯的位元位置中的資訊，且讀取邏輯區段被配置成相依於頁面層階再程式化狀態元資料的第三值而讀取儲存於所述記憶體胞元中的每一個的與二的一次冪至二的N次冪中的 所述一或多個相關聯的位元位置中的資訊。
在一些實施例中，程式化邏輯區段被配置成相依於頁面層階再程式化狀態元資料的第三值而在所述多個記憶體胞元的第三次程式化中將記憶體胞元中的每一個的與二的三次冪至二的N次冪中的一或多個相關聯的第三狀態準位程式化，而不讀取所述多個記憶體胞元中的任一個的第一狀態準位及第二狀態準位。在一些實施例中，記憶體胞元中的每一個的第三狀態準位對應於臨限電壓Vth的第三值。在一些實施例中，臨限電壓Vth的第三值包含儲存於記憶體胞元中的每一個的與二的一次冪至二的N次冪中的所述一或多個相關聯的位元位置中的資訊。在一些實施例中，讀取邏輯區段被配置成相依於頁面層階再程式化狀態元資料的第四值而讀取儲存於記憶體胞元中的每一個的與二的一次冪至二的N次冪中的所述一或多個相關聯的位元位置中的資訊。
在一些實施例中，記憶體控制邏輯區段被配置成在記憶體胞元中的每一個的第一狀態準位的程式化之後將頁面層階再程式化狀態元資料設定至第二值。在一些實施例中，記憶體控制邏輯區段被配置成在記憶體胞元中的每一個的第二狀態準位的程式化之後將頁面層階再程式化狀態元資料設定至第三值。
在一些實施例中，程式化邏輯區段被配置成相依於頁面層階再程式化狀態元資料的第三值而在所述多個記憶體胞元的第三次程式化中將記憶體胞元中的每一個的與二的三次冪至二的N次冪中的一或多個相關聯的第三狀態準位程式化，而不讀取所述 多個記憶體胞元中的任一個的第一狀態準位及第二狀態準位。在一些實施例中，記憶體控制邏輯區段被配置成在記憶體胞元中的每一個的第三狀態準位的程式化之後將頁面層階再程式化狀態元資料設定至第四值。
一些實施例包括一種用於對多準位非揮發性記憶體胞元進行程式化的方法。所述方法可包括由記憶體控制邏輯區段儲存頁面層階再程式化狀態元資料。所述方法可包括由記憶體控制邏輯區段的程式化邏輯區段相依於頁面層階再程式化狀態元資料而將記憶體頁面的多個記憶體胞元程式化。所述方法可包括由程式化邏輯區段相依於頁面層階再程式化狀態元資料的第一值而在所述多個記憶體胞元的第一次程式化中將記憶體胞元中的每一個的與二的一次冪至二的N次冪中的一或多個相關聯的第一狀態準位程式化。所述方法可包括由程式化邏輯區段相依於頁面層階再程式化狀態元資料的第二值而在所述多個記憶體胞元的第二次程式化中將記憶體胞元中的每一個的與二的二次冪至二的N次冪中的一或多個相關聯的第二狀態準位程式化，而不讀取所述多個記憶體胞元中的任一個的第一狀態準位。
所述方法可包括由程式化邏輯區段相依於頁面層階再程式化狀態元資料的第三值而在所述多個記憶體胞元的第三次程式化中將記憶體胞元中的每一個的與二的三次冪至二的N次冪中的一或多個相關聯的第三狀態準位程式化，而不讀取所述多個記憶體胞元中的任一個的第一狀態準位及第二狀態準位。所述方法可 包括由程式化邏輯區段在記憶體胞元中的每一個的相同位址處將第一狀態準位、第二狀態準位及第三狀態準位程式化，而不在所述第一狀態準位、所述第二狀態準位及所述第三狀態準位的程式化期間或之間自所述多個記憶體胞元抹除任何位元。
所述方法可包括由程式化邏輯區段在第一次程式化期間將記憶體胞元中的每一個的第一狀態準位程式化，而不自所述多個記憶體胞元抹除任何位元。所述方法可包括由程式化邏輯區段在第二次程式化期間將記憶體胞元中的每一個的第二狀態準位程式化，而不自所述多個記憶體胞元抹除任何位元。
所述方法可包括由程式化邏輯區段相依於頁面層階再程式化狀態元資料的第三值而在所述多個記憶體胞元的第三次程式化中將記憶體胞元中的每一個的與二的三次冪至二的N次冪中的一或多個相關聯的第三狀態準位程式化，而不讀取所述多個記憶體胞元中的任一個的第一狀態準位及第二狀態準位。所述方法可包括由程式化邏輯區段在第一次程式化期間將記憶體胞元中的每一個的第一狀態準位程式化，而不自所述多個記憶體胞元抹除任何位元。所述方法可包括由程式化邏輯區段在第二次程式化期間將記憶體胞元中的每一個的第二狀態準位程式化，而不自所述多個記憶體胞元抹除任何位元。所述方法可包括由程式化邏輯區段在第三次程式化期間將記憶體胞元中的每一個的第三狀態準位程式化，而不自所述多個記憶體胞元抹除任何位元。
在一些實施例中，記憶體胞元中的每一個的第一狀態準 位對應於臨限電壓Vth的第一值，且臨限電壓Vth的第一值包含儲存於記憶體胞元中的每一個的與二的一次冪至二的N次冪中的所述一或多個相關聯的位元位置中的資訊。所述方法可包括由記憶體控制邏輯區段的讀取邏輯區段相依於頁面層階再程式化狀態元資料的第二值而讀取儲存於記憶體胞元中的每一個的與二的一次冪至二的N次冪中的所述一或多個相關聯的位元位置中的資訊。在一些實施例中，記憶體胞元中的每一個的第二狀態準位對應於臨限電壓Vth的第二值，且臨限電壓Vth的第二值包含儲存於記憶體胞元中的每一個的與二的一次冪至二的N次冪中的所述一或多個相關聯的位元位置中的資訊。所述方法可包括由讀取邏輯區段相依於頁面層階再程式化狀態元資料的第三值而讀取儲存於記憶體胞元中的每一個的與二的一次冪至二的N次冪中的所述一或多個相關聯的位元位置中的資訊。
所述方法可包括由程式化邏輯區段相依於頁面層階再程式化狀態元資料的第三值而在所述多個記憶體胞元的第三次程式化中將記憶體胞元中的每一個的與二的三次冪至二的N次冪中的一或多個相關聯的第三狀態準位程式化，而不讀取所述多個記憶體胞元中的任一個的第一狀態準位及第二狀態準位。在一些實施例中，記憶體胞元中的每一個的第三狀態準位對應於臨限電壓Vth的第三值。在一些實施例中，臨限電壓Vth的第三值包含儲存於記憶體胞元中的每一個的與二的一次冪至二的N次冪中的所述一或多個相關聯的位元位置中的資訊。所述方法可包括由讀取邏輯 區段相依於頁面層階再程式化狀態元資料的第四值而讀取儲存於記憶體胞元中的每一個的與二的一次冪至二的N次冪中的所述一或多個相關聯的位元位置中的資訊。
所述方法可包括由記憶體控制邏輯區段在記憶體胞元中的每一個的第一狀態準位的程式化之後將頁面層階再程式化狀態元資料設定至第二值。所述方法可包括由記憶體控制邏輯區段在記憶體胞元中的每一個的第二狀態準位的程式化之後將頁面層階再程式化狀態元資料設定至第三值。
所述方法可包括由程式化邏輯區段相依於頁面層階再程式化狀態元資料的第三值而在所述多個記憶體胞元的第三次程式化中將記憶體胞元中的每一個的與二的三次冪至二的N次冪中的一或多個相關聯的第三狀態準位程式化，而不讀取所述多個記憶體胞元中的任一個的第一狀態準位及第二狀態準位。所述方法可包括由記憶體控制邏輯區段在記憶體胞元中的每一個的第三狀態準位的程式化之後將頁面層階再程式化狀態元資料設定至第四值。
本發明概念的實施例可包括非暫時性機器可讀取媒體，所述非暫時性機器可讀取媒體包含可由一或多個處理器執行的指令，所述指令包括用於執行如本文所述發明概念的各要素的指令。
205:記憶體頁面
210:記憶體控制邏輯區段
215:程式化邏輯區段
220:頁面層階再程式化狀態元資料(狀態元資料)
225:示例性的概念性方塊圖
235:讀取邏輯區段
240:記憶體胞元
E1:抹除操作(抹除循環)
P1:程式化操作(第一程式化操作)
P2:程式化操作(第二程式化操作)
P3:程式化操作(第三程式化操作)
PAGE 0、PAGE 1、PAGE N:符號
V1:值(第一值)
V2:值(第二值)
V3:值(第三值)
V4:值(第四值)

Claims (22)

  1. 一種記憶體裝置，包括：一或多個記憶體頁面，包括多個記憶體胞元，所述多個記憶體胞元各自具有多個可程式化狀態準位；以及記憶體控制邏輯區段，耦合至所述一或多個記憶體頁面，所述記憶體控制邏輯區段包括程式化邏輯區段及頁面層階再程式化狀態元資料，其中所述程式化邏輯區段被配置成相依於所述頁面層階再程式化狀態元資料的第一值而在所述多個記憶體胞元的第一次程式化中將所述記憶體胞元中的每一個的與二的一次冪至二的N次冪中的一或多個相關聯的第一狀態準位程式化；且其中所述程式化邏輯區段被配置成相依於所述頁面層階再程式化狀態元資料的第二值而在所述多個記憶體胞元的第二次程式化中將所述記憶體胞元中的每一個的與二的二次冪至二的N次冪中的一或多個相關聯的第二狀態準位程式化，而不讀取所述多個記憶體胞元中的任一個的所述第一狀態準位。
  2. 如申請專利範圍第1項所述的記憶體裝置，其中，所述程式化邏輯區段被配置成相依於所述頁面層階再程式化狀態元資料的第三值而在所述多個記憶體胞元的第三次程式化中將所述記憶體胞元中的每一個的與二的三次冪至二的N次冪中的一或多個相關聯的第三狀態準位程式化，而不讀取所述多個記憶體胞元中的任一個的所述第一狀態準位及所述第二狀態準位；以 及所述程式化邏輯區段被配置成在所述記憶體胞元中的每一個的相同位址處將所述第一狀態準位、所述第二狀態準位及所述第三狀態準位程式化，而不在所述第一狀態準位、所述第二狀態準位及所述第三狀態準位的程式化期間或之間自所述多個記憶體胞元抹除任何位元。
  3. 如申請專利範圍第2項所述的記憶體裝置，其中，所述二的一次冪至二的N次冪中的二的一次冪對應於1的位元位置；所述二的一次冪至二的N次冪中的二的二次冪對應於2的位元位置；所述二的一次冪至二的N次冪中的二的三次冪對應於4的位元位置；且所述二的一次冪至二的N次冪中的二的N次冪對應於2(N-1)的位元位置。
  4. 如申請專利範圍第1項所述的記憶體裝置，其中，所述程式化邏輯區段被配置成在所述第一次程式化期間將所述記憶體胞元中的每一個的所述第一狀態準位程式化，而不自所述多個記憶體胞元抹除任何位元；以及所述程式化邏輯區段被配置成在所述第二次程式化期間將所述記憶體胞元中的每一個的所述第二狀態準位程式化，而不自所述多個記憶體胞元抹除任何位元。
  5. 如申請專利範圍第1項所述的記憶體裝置，其中，所述程式化邏輯區段被配置成相依於所述頁面層階再程式化狀態元資料的第三值而在所述多個記憶體胞元的第三次程式化中將所述記憶體胞元中的每一個的第三狀態準位程式化，而不讀取所述多個記憶體胞元中的任一個的所述第一狀態準位及所述第二狀態準位；所述程式化邏輯區段被配置成在所述第一次程式化期間將所述記憶體胞元中的每一個的所述第一狀態準位程式化，而不自所述多個記憶體胞元抹除任何位元；所述程式化邏輯區段被配置成在所述第二次程式化期間將所述記憶體胞元中的每一個的所述第二狀態準位程式化，而不自所述多個記憶體胞元抹除任何位元；以及所述程式化邏輯區段被配置成在所述第三次程式化期間將所述記憶體胞元中的每一個的所述第三狀態準位程式化，而不自所述多個記憶體胞元抹除任何位元。
  6. 如申請專利範圍第1項所述的記憶體裝置，其中，所述記憶體控制邏輯區段包括讀取邏輯區段；所述記憶體胞元中的每一個的所述第一狀態準位對應於臨限電壓Vth的第一值；所述臨限電壓Vth的所述第一值包含儲存於所述記憶體胞元中的每一個的與所述二的一次冪至二的N次冪中的所述一或多個相關聯的位元位置中的資訊； 所述讀取邏輯區段被配置成相依於所述頁面層階再程式化狀態元資料的所述第二值而讀取儲存於所述記憶體胞元中的每一個的與所述二的一次冪至二的N次冪中的所述一或多個相關聯的所述位元位置中的所述資訊。
  7. 如申請專利範圍第6項所述的記憶體裝置，其中，所述記憶體胞元中的每一個的所述第二狀態準位對應於所述臨限電壓Vth的第二值；所述臨限電壓Vth的所述第二值包含儲存於所述記憶體胞元中的每一個的與所述二的一次冪至二的N次冪中的所述一或多個相關聯的位元位置中的資訊；且所述讀取邏輯區段被配置成相依於所述頁面層階再程式化狀態元資料的第三值而讀取儲存於所述記憶體胞元中的每一個的與所述二的一次冪至二的N次冪中的所述一或多個相關聯的所述位元位置中的所述資訊。
  8. 如申請專利範圍第7項所述的記憶體裝置，其中，所述程式化邏輯區段被配置成相依於所述頁面層階再程式化狀態元資料的所述第三值而在所述多個記憶體胞元的第三次程式化中將所述記憶體胞元中的每一個的與二的三次冪至二的N次冪中的一或多個相關聯的第三狀態準位程式化，而不讀取所述多個記憶體胞元中的任一個的所述第一狀態準位或所述第二狀態準位；所述記憶體胞元中的每一個的所述第三狀態準位對應於所述 臨限電壓Vth的第三值；所述臨限電壓Vth的所述第三值包含儲存於所述記憶體胞元中的每一個的與所述二的一次冪至二的N次冪中的所述一或多個相關聯的位元位置中的資訊；且所述讀取邏輯區段被配置成相依於所述頁面層階再程式化狀態元資料的第四值而讀取儲存於所述記憶體胞元中的每一個的與所述二的一次冪至二的N次冪中的所述一或多個相關聯的所述位元位置中的所述資訊。
  9. 如申請專利範圍第1項所述的記憶體裝置，其中，所述記憶體控制邏輯區段被配置成在所述記憶體胞元中的每一個的所述第一狀態準位的程式化之後，將所述頁面層階再程式化狀態元資料設定至所述第二值；以及所述記憶體控制邏輯區段被配置成在所述記憶體胞元中的每一個的所述第二狀態準位的程式化之後，將所述頁面層階再程式化狀態元資料設定至第三值。
  10. 如申請專利範圍第9項所述的記憶體裝置，其中，所述程式化邏輯區段被配置成相依於所述頁面層階再程式化狀態元資料的第三值而在所述多個記憶體胞元的第三次程式化中將所述記憶體胞元中的每一個的與二的三次冪至二的N次冪中的一或多個相關聯的第三狀態準位程式化，而不讀取所述多個記憶體胞元中的任一個的所述第一狀態準位及所述第二狀態準位；以及 所述記憶體控制邏輯區段被配置成在所述記憶體胞元中的每一個的所述第三狀態準位的程式化之後，將所述頁面層階再程式化狀態元資料設定至第四值。
  11. 一種對多準位非揮發性記憶體胞元進行程式化的方法，所述方法包括：由記憶體控制邏輯區段儲存頁面層階再程式化狀態元資料；由所述記憶體控制邏輯區段的程式化邏輯區段相依於所述頁面層階再程式化狀態元資料而將記憶體頁面的多個記憶體胞元程式化；由所述程式化邏輯區段相依於所述頁面層階再程式化狀態元資料的第一值而在所述多個記憶體胞元的第一次程式化中將所述記憶體胞元中的每一個的與二的一次冪至二的N次冪中的一或多個相關聯的第一狀態準位程式化；以及由所述程式化邏輯區段相依於所述頁面層階再程式化狀態元資料的第二值而在所述多個記憶體胞元的第二次程式化中將所述記憶體胞元中的每一個的與二的二次冪至二的N次冪中的一或多個相關聯的第二狀態準位程式化，而不讀取所述多個記憶體胞元中的任一個的所述第一狀態準位。
  12. 如申請專利範圍第11項所述的方法，更包括：由所述程式化邏輯區段相依於所述頁面層階再程式化狀態元資料的第三值而在所述多個記憶體胞元的第三次程式化中將所述記憶體胞元中的每一個的與二的三次冪至二的N次冪中的一或多 個相關聯的第三狀態準位程式化，而不讀取所述多個記憶體胞元中的任一個的所述第一狀態準位及所述第二狀態準位；以及由所述程式化邏輯區段在所述記憶體胞元中的每一個的相同位址處將所述第一狀態準位、所述第二狀態準位及所述第三狀態準位程式化，而不在所述第一狀態準位、所述第二狀態準位及所述第三狀態準位的程式化期間或之間自所述多個記憶體胞元抹除任何位元。
  13. 如申請專利範圍第12項所述的方法，其中，所述二的一次冪至二的N次冪中的二的一次冪對應於1的位元位置；所述二的一次冪至二的N次冪中的二的二次冪對應於2的位元位置；所述二的一次冪至二的N次冪中的二的三次冪對應於4的位元位置；且所述二的一次冪至二的N次冪中的二的N次冪對應於2(N-1)的位元位置。
  14. 如申請專利範圍第11項所述的方法，更包括：由所述程式化邏輯區段在所述第一次程式化期間將所述記憶體胞元中的每一個的所述第一狀態準位程式化，而不自所述多個記憶體胞元抹除任何位元；以及由所述程式化邏輯區段在所述第二次程式化期間將所述記憶體胞元中的每一個的所述第二狀態準位程式化，而不自所述多個 記憶體胞元抹除任何位元。
  15. 如申請專利範圍第11項所述的方法，更包括：由所述程式化邏輯區段相依於所述頁面層階再程式化狀態元資料的第三值而在所述多個記憶體胞元的第三次程式化中將所述記憶體胞元中的每一個的與二的三次冪至二的N次冪中的一或多個相關聯的第三狀態準位程式化，而不讀取所述多個記憶體胞元中的任一個的所述第一狀態準位及所述第二狀態準位；由所述程式化邏輯區段在所述第一次程式化期間將所述記憶體胞元中的每一個的所述第一狀態準位程式化，而不自所述多個記憶體胞元抹除任何位元；由所述程式化邏輯區段在所述第二次程式化期間將所述記憶體胞元中的每一個的所述第二狀態準位程式化，而不自所述多個記憶體胞元抹除任何位元；以及由所述程式化邏輯區段在所述第三次程式化期間將所述記憶體胞元中的每一個的所述第三狀態準位程式化，而不自所述多個記憶體胞元抹除任何位元。
  16. 如申請專利範圍第11項所述的方法，其中所述記憶體胞元中的每一個的所述第一狀態準位對應於臨限電壓Vth的第一值，且所述臨限電壓Vth的所述第一值包含儲存於所述記憶體胞元中的每一個的與所述二的一次冪至二的N次冪中的所述一或多個相關聯的位元位置中的資訊，所述方法更包括：由所述記憶體控制邏輯區段的讀取邏輯區段相依於所述頁面 層階再程式化狀態元資料的所述第二值而讀取儲存於所述記憶體胞元中的每一個的與所述二的一次冪至二的N次冪中的所述一或多個相關聯的所述位元位置中的所述資訊。
  17. 如申請專利範圍第16項所述的方法，其中所述記憶體胞元中的每一個的所述第二狀態準位對應於所述臨限電壓Vth的第二值，且所述臨限電壓Vth的所述第二值包含儲存於所述記憶體胞元中的每一個的與所述二的一次冪至二的N次冪中的所述一或多個相關聯的位元位置中的資訊，所述方法更包括：由所述讀取邏輯區段相依於所述頁面層階再程式化狀態元資料的第三值而讀取儲存於所述記憶體胞元中的每一個的與所述二的一次冪至二的N次冪中的所述一或多個相關聯的所述位元位置中的所述資訊。
  18. 如申請專利範圍第17項所述的方法，更包括：由所述程式化邏輯區段相依於所述頁面層階再程式化狀態元資料的所述第三值而在所述多個記憶體胞元的第三次程式化中將所述記憶體胞元中的每一個的與二的三次冪至二的N次冪中的一或多個相關聯的第三狀態準位程式化，而不讀取所述多個記憶體胞元中的任一個的所述第一狀態準位及所述第二狀態準位；其中所述記憶體胞元中的每一個的所述第三狀態準位對應於所述臨限電壓Vth的第三值；其中所述臨限電壓Vth的所述第三值包含儲存於所述記憶體胞元中的每一個的與所述二的一次冪至二的N次冪中的所述一或 多個相關聯的位元位置中的資訊；且所述方法更包括由所述讀取邏輯區段相依於所述頁面層階再程式化狀態元資料的第四值而讀取儲存於所述記憶體胞元中的每一個的與所述二的一次冪至二的N次冪中的所述一或多個相關聯的所述位元位置中的所述資訊。
  19. 如申請專利範圍第11項所述的方法，更包括：由所述記憶體控制邏輯區段在所述記憶體胞元中的每一個的所述第一狀態準位的程式化之後將所述頁面層階再程式化狀態元資料設定至所述第二值；以及由所述記憶體控制邏輯區段在所述記憶體胞元中的每一個的所述第二狀態準位的程式化之後將所述頁面層階再程式化狀態元資料設定至第三值。
  20. 如申請專利範圍第19項所述的方法，更包括：由所述程式化邏輯區段相依於所述頁面層階再程式化狀態元資料的第三值而在所述多個記憶體胞元的第三次程式化中將所述記憶體胞元中的每一個的與二的三次冪至二的N次冪中的一或多個相關聯的第三狀態準位程式化，而不讀取所述多個記憶體胞元中的任一個的所述第一狀態準位及所述第二狀態準位；以及由所述記憶體控制邏輯區段在所述記憶體胞元中的每一個的所述第三狀態準位的程式化之後將所述頁面層階再程式化狀態元資料設定至第四值。
  21. 一種記憶體裝置，包括： 一或多個記憶體頁面，包括多個記憶體胞元，所述多個記憶體胞元各自具有多個可程式化狀態準位；以及記憶體控制邏輯區段，耦合至所述一或多個記憶體頁面，所述記憶體控制邏輯區段包括程式化邏輯區段及頁面層階再程式化狀態元資料，其中所述程式化邏輯區段被配置成相依於所述頁面層階再程式化狀態元資料的第一值而在所述多個記憶體胞元的第一次程式化中將所述記憶體胞元中的每一個的與二的一次冪相關聯的第一狀態準位程式化；且其中所述程式化邏輯區段被配置成相依於所述頁面層階再程式化狀態元資料的第二值而在所述多個記憶體胞元的第二次程式化中將所述記憶體胞元中的每一個的與二的二次冪相關聯的第二狀態準位程式化，而不讀取所述多個記憶體胞元中的任一個的與二的一次冪相關聯的所述第一狀態準位。
  22. 一種對多準位非揮發性記憶體胞元進行程式化的方法，所述方法包括：由記憶體控制邏輯區段儲存頁面層階再程式化狀態元資料；由所述記憶體控制邏輯區段的程式化邏輯區段相依於所述頁面層階再程式化狀態元資料而將記憶體頁面的多個記憶體胞元程式化；由所述程式化邏輯區段相依於所述頁面層階再程式化狀態元資料的第一值而在所述多個記憶體胞元的第一次程式化中將所述 記憶體胞元中的每一個的與二的一次冪相關聯的第一狀態準位程式化；以及由所述程式化邏輯區段相依於所述頁面層階再程式化狀態元資料的第二值而在所述多個記憶體胞元的第二次程式化中將所述記憶體胞元中的每一個的與二的二次冪相關聯的第二狀態準位程式化，而不讀取所述多個記憶體胞元中的任一個的與二的一次冪相關聯的所述第一狀態準位。
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