JP6743286B2 - 光電変換素子及び光電変換素子の製造方法 - Google Patents

光電変換素子及び光電変換素子の製造方法 Download PDF

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Description

本発明は、光電変換素子及び光電変換素子の製造方法に関する。
下記特許文献１には、以下の工程を含む太陽電池の製造方法が開示されている。まず、光電変換層を形成した後に、光電変換層の表面及び側面に第１の透明電極層を形成する。その後、光電変換層の裏面及び側面に第２の透明電極層を形成する。その後、第２の透明電極層上に金属層を形成する。その後、第１の透明電極層上に下地電極層を形成する。その後、下地電極層、金属層をめっき液に浸し、金属層側から給電することにより、光電変換層の側面において金属層に電気的に接続された下地電極層と金属層とを同時にめっきする。その後、光電変換層の側面に形成された第１の透明電極層、第２の透明電極層、金属層、下地電極層を除去する。
特開２０１５−８２６０３号公報
しかし、従来の太陽電池の製造方法では、その製造効率が低いことが問題となっていた。即ち、上記従来の製造方法においては、光電変換層の表裏面に形成され、光電変換層の側面において互いに接続された電極を、ショートさせない構成とするために、最終的に光電変換層の側面に形成された第１の透明電極層、第２の透明電極層、金属層、下地電極層を除去する工程が必要となるため、その製造効率が低くなってしまっていた。
本発明は、上記問題点に鑑みてなされたものであり、その目的は、光電変換素子の製造効率を向上させることにある。
（１）本開示の光電変換素子の製造方法は、ｎ型半導体部と、前記ｎ型半導体部と共にダイオードを構成するｐ型半導体部と、を有する半導体基板を準備する工程と、前記ｎ型半導体部の少なくとも一部にｎ側下地導電層を形成する工程と、前記ｐ型半導体部の少なくとも一部にｐ側下地導電層を形成する工程と、前記ｎ側下地導電層と前記ｐ側下地導電層とをめっき液に浸漬し、前記ｎ側下地導電層と前記ｐ側下地導電層とが、前記ダイオードのみによって電気的に接続された状態で、前記ｎ側下地導電層を給電することにより、前記ｎ側下地導電層の少なくとも一部と、前記ｐ側下地導電層の少なくとも一部と、にめっき層を形成する工程と、を含む。
（２）上記光電変換素子の製造方法において、前記光電変換素子が、第１の主面と、前記第１の主面に対向する第２の主面と、を有し、前記ｎ型半導体部が、前記半導体基板の前記第１の主面側に設けられ、前記ｐ型半導体部が、前記半導体基板の前記第２の主面側に設けられ、前記ｎ側下地導電層を形成する工程において、前記ｎ型半導体部の前記第１の主面側に前記ｎ側下地導電層を形成し、前記ｐ側下地導電層を形成する工程において、前記ｐ型半導体部の前記第２の主面側に前記ｐ側下地導電層を形成し、前記めっき層を形成する工程において、前記ｎ側下地導電層の前記第１の主面側と前記ｐ側下地導電層の前記第２の主面側に、前記めっき層を形成してもよい。
（３）上記光電変換素子の製造方法において、前記ｎ型半導体部と、前記ｐ型半導体部とが、前記半導体基板の同一主面側に設けられてもよい。
（４）上記光電変換素子の製造方法において、前記ｎ側下地導電層を形成する工程において、透明電極層を用いて前記ｎ側下地導電層を形成してもよい。
（５）上記光電変換素子の製造方法において、前記ｐ側下地導電層を形成する工程において、透明電極層を用いて前記ｐ側下地導電層を形成してもよい。
（６）上記光電変換素子の製造方法において、前記ｐ側下地導電層を形成する工程において、前記ｐ側下地導電層の膜厚を前記ｎ側下地導電層の膜厚よりも厚く形成する、又は前記ｎ側下地導電層を形成する工程において、前記ｎ側下地導電層の膜厚を前記ｐ側下地導電層の膜厚よりも薄く形成してもよい。
（７）上記光電変換素子の製造方法において、前記めっき層を形成する工程において、前記ｎ側下地導電層に形成される前記めっき層の膜厚を、前記ｐ側下地導電層に形成される前記めっき層の膜厚よりも厚く形成してもよい。
（８）上記光電変換素子の製造方法において、前記半導体基板を準備する工程において、前記ｎ型半導体部と前記ｐ型半導体部との間に真性半導体部を有する半導体基板を準備し、前記ｐ型半導体部、前記真性半導体部、及び前記ｎ型半導体部が、ＰＩＮ接合ダイオードを構成してもよい。
（９）上記光電変換素子の製造方法において、前記ｎ側下地導電層を形成する工程の前に、前記ｎ型半導体部に第１の透明電極層を形成する工程を含んでもよい。
（１０）上記光電変換素子の製造方法において、前記ｐ側下地導電層を形成する工程の前に、前記ｐ型半導体部に第２の透明電極層を形成する工程を含んでもよい。
（１１）上記光電変換素子の製造方法において、前記ｎ側下地導電層を形成する工程の後に、前記ｎ型半導体部に第１の絶縁層を形成する工程を含んでもよい。
（１２）上記光電変換素子の製造方法において、前記ｐ側下地導電層を形成する工程の後に、前記ｐ型半導体部に第２の絶縁層を形成する工程を含んでもよい。
（１３）本開示の光電変換素子は、ｎ型半導体部と、前記ｎ型半導体部と共にダイオードを構成するｐ型半導体部と、を有する半導体基板と、前記ｎ型半導体部の少なくとも一部に設けられたｎ側下地導電層と、前記ｐ型半導体部の少なくとも一部に設けられたｐ側下地導電層と、前記ｎ側下地導電層の少なくとも一部に設けられた第１のめっき層と、前記ｐ側下地導電層の少なくとも一部に設けられた第２のめっき層と、を含み、前記第１のめっき層の膜厚が前記第２のめっき層の膜厚よりも厚く、前記ｎ側下地導電層の膜厚が前記ｐ側下地導電層の膜厚よりも薄い。
（１４）上記光電変換素子が、第１の主面と、前記第１の主面に対向する第２の主面と、を有し、前記ｎ型半導体部が、前記半導体基板の前記第１の主面側に設けられ、前記ｐ型半導体部が、前記半導体基板の前記第２の主面側に設けられ、前記ｎ側下地導電層が、前記ｎ型半導体部の前記第１の主面側に設けられ、前記ｐ側下地導電層が、前記ｐ型半導体部の前記第２の主面側に設けられ、前記第１のめっき層が、前記ｎ側下地導電層の前記第１の主面側に設けられ、前記第２のめっき層が、前記ｐ側下地導電層の前記第２の主面側に設けられてもよい。
（１５）上記光電変換素子において、前記ｎ型半導体部と、前記ｐ型半導体部とが、前記半導体基板の同一主面側に設けられてもよい。
（１６）上記光電変換素子において、前記ｎ側下地導電層が、透明電極層を含んでもよい。
（１７）上記光電変換素子において、前記ｐ側下地導電層が、透明電極層を含んでもよい。
（１８）上記光電変換素子において、前記半導体基板が、前記ｎ型半導体部と前記ｐ型半導体部の間に真性半導体部を有し、前記ｐ型半導体部、前記真性半導体部、及び前記ｎ型半導体部が、ＰＩＮ接合ダイオードを構成してもよい。
（１９）上記光電変換素子が、前記ｎ側下地導電層と前記ｎ型半導体部との間に設けられた第１の透明電極層を更に含んでもよい。
（２０）上記光電変換素子が、前記ｐ側下地導電層と前記ｐ型半導体部との間に設けられた第２の透明電極層を更に含んでもよい。
（２１）上記光電変換素子が、前記第１の透明電極層に設けられた第１の絶縁層を更に含んでもよい。
（２２）上記光電変換素子が、前記第２の透明電極層に設けられた第２の絶縁層を更に含んでもよい。
図１は第１の実施形態に係る光電変換素子の表面側を示す平面図である。 図２は第１の実施形態に係る光電変換素子の裏面側を示す平面図である。 図３は図１におけるIII-III線の断面を示す断面図である。 図４は第１の実施形態に係る光電変換素子の製造方法を示す断面図である。 図５は第１の実施形態に係る光電変換素子の製造方法を示す断面図である。 図６は第１の実施形態に係る光電変換素子の製造方法を示す断面図である。 図７は第１の実施形態に係る光電変換素子の製造方法を示す断面図である。 図８は第１の実施形態に係る光電変換素子の製造方法を示す断面図である。 図９は第１のめっき層、第２のめっき層形成ステップを示す概念図である。 図１０は第１の実施形態の他の実施例に係る光電変換素子の断面図である。 図１１は第１の実施形態の他の実施例に係る光電変換素子の断面図である。
本開示の第１の実施形態について、図面を用いて以下に説明する。
［光電変換素子１００］
図１は、本実施形態に係る光電変換素子１００の表面側（入射面側）を示す平面図である。図２は、本実施形態に係る光電変換素子１００の裏面側を示す平面図である。図３は、図１におけるIII-III線の断面を示す断面図である。
図１、図２に示すように、光電変換素子１００はその表裏面において、複数のバスバー電極８０、８２と、このバスバー電極８０、８２と交差するように設けられた多数のフィンガー電極９０、９２を有している。本開示において、光電変換素子１００の裏面を第１主面と定義し、表面を第２主面と定義する。
図３に示すように、本実施形態における光電変換素子１００は半導体基板１０を有する。半導体基板１０は、その第１の主面側にｎ型半導体部２０を有する。半導体基板１０は、その第２の主面側にｐ型半導体部３０を有する。図３においては、第１の主面側を下側に表示し、第２の主面側を上側に表示している。
この、ｎ型半導体部２０とｐ型半導体部３０との間において、ＰＮ接合が形成されている。
なお、図３に示す例においては、半導体基板１０とｎ型半導体部２０、ｐ型半導体部３０との間に境界線を記載しているが、半導体基板１０自体がｎ型半導体、若しくはｐ型半導体であり、半導体基板１０とｎ型半導体部２０との間、若しくは半導体基板１０とｐ型半導体部３０との間に境界がない構成であってもよい。
ｎ型半導体部２０における第１の主面側には、バスバー電極８２の形成領域に、ｎ側下地導電層４０が設けられ、ｐ型半導体部３０における第２の主面側には、バスバー電極８０の形成領域に、ｐ側下地導電層５０が設けられている。
更に、ｎ側下地導電層４０における第１の主面側には、第１のめっき層６０が設けられ、ｐ側下地導電層５０における第２の主面側には、第２のめっき層７０が設けられている。
この第１のめっき層６０、及びｎ側下地導電層４０が、図２に示す裏面側のバスバー電極８２を構成しており、第２のめっき層７０、及びｐ側下地導電層５０が、図１に示す表面側のバスバー電極８０を構成している。
本実施形態においては、第１の主面側に設けられた第１のめっき層６０の厚みが、第２の主面側に設けられた第２のめっき層７０よりも厚く形成されている。また、第１の主面側に設けられたｎ側下地導電層４０の膜厚が、第２の主面側に設けられたｐ側下地導電層５０の膜厚よりも薄く形成されている。なお、各層の厚みは電極の断面を電子顕微鏡で観察し、めっき層の厚みを測長することにより求めることができる。
本実施形態においては、半導体基板１０がｎ型半導体基板である構成としている。また、ｎ側下地導電層４０とｎ型半導体部２０との間には、第１の透明電極層２２と、第１の透明電極層２２の第１の主面側に設けられた第１の絶縁層２４とを更に含み、ｐ側下地導電層５０とｐ型半導体部３０との間には、第２の透明電極層３２と、第２の透明電極層３２の第２の主面側に設けられた第２の絶縁層３４とを更に含む構成としている。
なお、半導体基板１０とｎ型半導体部２０との間に真性半導体層を介在させる構成としてもよく、半導体基板１０とｐ型半導体部３０との間に真性半導体層を介在させる構成としてもよい。半導体基板１０とｎ型半導体部２０との間、若しくは、半導体基板１０とｐ型半導体部３０との間に真性半導体を介在させる場合、ｎ型半導体部２０とｐ型半導体部３０との間において、ＰＩＮ接合が形成される構成となる。本開示においては、上述したＰＮ接合の中にこのＰＩＮ接合も含まれることとする。
［光電変換素子１００の製造方法］
以下、本実施形態に係る光電変換素子１００の製造方法について、図３から図９を用いて説明する。図３から図８は、図１のIII‐III線における断面を示す断面図である。
［半導体基板１０準備ステップ］
まず図４に示すように、半導体基板１０を準備する。半導体基板１０としては、例えば、単結晶シリコン基板、多結晶シリコン基板などのシリコン基板を用いることができる。結晶基板内のキャリア寿命の長さから単結晶シリコン基板が好ましい。シリコン基板としては、ｎ型シリコン基板とｐ型シリコン基板を用いることが出来る。とりわけ結晶基板内のキャリア寿命の長さから、ｎ型単結晶シリコン基板を用いることが好ましい。即ち、ｐ型単結晶シリコンにおいては、光照射によってｐ型ドーパントであるＢ（ホウ素）が影響して再結合中心となるＬＩＤ（Ｌｉｇｈｔ Ｉｎｄｕｃｅｄ Ｄｅｇｒａｄａｔｉｏｎ）が起こる場合があるが、半導体基板１０としてｎ型単結晶シリコン基板を用いることにより、ＬＩＤの発生を抑制することができる。本実施形態においては、半導体基板１０としてｎ型単結晶シリコン基板を用いる。
半導体基板１０に用いる単結晶シリコン基板としては、膜厚が５０〜３００μｍが好ましく、６０〜２００μｍがより好ましく、７０〜１８０μｍが更に好ましい。この範囲の膜厚の基板を用いることにより、より材料コストを低減することができる。
半導体基板１０は、光閉じ込めの観点から、入射面側にテクスチャ構造と呼ばれる凹凸構造を有することが好ましい。
また、半導体基板１０の第１の主面側および第２の主面側は、パッシベーション層を有するものが好ましい。パッシベーション層はキャリア再結合を抑制することができ、表面欠陥を終端できれば種類を問わないが、真性半導体層、とりわけ、真性非晶質シリコン層が好ましく用いられる。
［ｎ型半導体部２０形成ステップ］
次に、図５に示すように、半導体基板１０の第１の主面側、即ち裏面側に、ｎ型半導体部２０を形成する。
ｎ型半導体部２０を形成する上で用いる材料としては、非晶質シリコン薄膜、微結晶シリコン等、非晶質成分を含む非晶質シリコン層を含むことが望ましい。また、ドーパント不純物としては、Ｐ（リン）などを用いることができる。
ｎ型半導体部２０の製膜方法は特に限定されないが、例えばＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を使用することができる。ＣＶＤ法を用いる場合、ＳｉＨ４ガスを用い、ドーパント添加ガスとしては、水素希釈されたＰＨ３が好ましく用いられる。なお、ドーパント不純物の添加量は微量でよいため、予めＳｉＨ４やＨ２で希釈された混合ガスを用いることが好ましい。ｎ型半導体部２０の製膜時に、ＣＨ４、ＣＯ２、ＮＨ３、ＧｅＨ４等の異種元素を含むガスを添加して、シリコン系薄膜を合金化することにより、シリコン系薄膜のエネルギーギャップを変更することもできる。また、光の透過性を向上させるために酸素や炭素といった不純物を微量添加しても良い。その場合、ＣＯ２やＣＨ４といったガスをＣＶＤ製膜の際に導入することにより形成することができる。
なお、半導体基板１０として、ｐ型多結晶シリコン基板を用いた場合、半導体基板１０の第１の主面側にｎ型ドーパントを拡散させてｎ型化させることにより、ｎ型半導体部２０を形成する。
［ｐ型半導体部３０形成ステップ］
また、図５に示すように、半導体基板１０の第２の主面側、即ち表面側に、ｐ型半導体部３０を形成する。なお、このｐ型半導体部３０形成ステップは、上述したｎ型半導体部２０形成ステップの前に行ってもよく、ｎ型半導体部２０形成ステップの後に行ってもよい。
ｐ型半導体部３０を形成する上で用いる材料としては、非晶質シリコン薄膜、微結晶シリコン（非晶質シリコンと結晶質シリコンとを含む薄膜）等、非晶質成分を含む非晶質シリコン層を含むことが望ましい。また、ドーパント不純物としては、Ｂ（ホウ素）などを用いることができる。
ｐ型半導体部３０の製膜方法は特に限定されないが、例えばＣＶＤ法を使用することができる。ＣＶＤ法を用いる場合、ＳｉＨ４ガスを用い、ドーパント添加ガスとしては、水素希釈されたＢ２Ｈ６が好ましく用いられる。なお、ドーパント不純物の添加量は微量でよいため、予めＳｉＨ４やＨ２で希釈された混合ガスを用いることが好ましい。ｐ型半導体部３０の製膜時に、ＣＨ４、ＣＯ２、ＮＨ３、ＧｅＨ４等の異種元素を含むガスを添加して、シリコン系薄膜を合金化することにより、シリコン系薄膜のエネルギーギャップを変更することもできる。また、光の透過性を向上させるために酸素や炭素といった不純物を微量添加しても良い。その場合、ＣＯ２やＣＨ４といったガスをＣＶＤ製膜の際に導入することにより形成することができる。
なお、半導体基板１０として、ｐ型多結晶シリコン基板を用いた場合、既に半導体基板１０の第２の主面側はｐ型半導体部３０となっており、ｐ型半導体部３０が半導体基板１０内に含まれる構成となる。この場合、ｐ型半導体部３０形成ステップは不要となる。
［第１の透明電極層２２、第２の透明電極層３２形成ステップ］
次に、図６に示すように、スパッタ法や、ＭＯＣＶＤ法等によって、ｎ型半導体部２０の第１の主面側に第１の透明電極層２２を形成し、ｐ型半導体部３０の第２の主面側に第２の透明電極層３２を形成する。第１の透明電極層２２形成ステップは、ｎ型半導体部２０形成ステップより後であればよく、ｐ型半導体部３０形成ステップより前であってもよい。また、第２の透明電極層３２形成ステップは、ｐ型半導体部３０形成ステップより後であればよく、ｎ型半導体部２０形成ステップより前であってもよい。
第１の透明電極層２２、第２の透明電極層３２の構成材料としては、酸化インジウム、酸化亜鉛、酸化錫、酸化チタン、及びそれらの複合酸化物等の透明導電性金属酸化物を用いる。また、グラフェンのような非金属からなる透明導電性材料であってもよい。上述した構成材料の中でも、高い導電率と透明性の観点からは、酸化インジウムを主成分とするインジウム系複合酸化物を第１の透明電極層２２、第２の透明電極層３２として用いることが好ましい。また、信頼性やより高い導電率を確保する為に、インジウム酸化物にドーパントを添加して用いることが更に好ましい。ドーパントとして用いる不純物としては、Ｓｎ、Ｗ、Ｃｅ、Ｚｎ、Ａｓ、Ａｌ、Ｓｉ、Ｓ、Ｔｉ等が挙げられる。
［ｎ側下地導電層４０、ｐ側下地導電層５０形成ステップ］
次に、図７に示すように、第１の透明電極層２２の第１の主面側におけるバスバー電極８２の形成領域にｎ側下地導電層４０形成し、第２の透明電極層３２の第２の主面側におけるバスバー電極８０の形成領域にｐ側下地導電層５０を形成する。ｎ側下地導電層４０、ｐ側下地導電層５０は、後述する第１のめっき層６０、第２のめっき層７０形成工程において、導電性の下地層として機能する層であり、第１のめっき層６０、第２のめっき層７０を析出させる電極となる層である。
ｎ側下地導電層４０形成ステップは、ｎ型半導体部２０形成ステップの後に行い、第１の透明電極層２２を設ける場合は第１の透明電極層２２形成ステップの後に行う。ｎ側下地導電層４０形成ステップは、ｐ型半導体部３０形成ステップよりも前に行ってもよい。ｐ側下地導電層５０形成ステップは、ｐ型半導体部３０形成ステップの後に行い、第２の透明電極層３２を設ける場合は第２の透明電極層３２形成ステップの後に行う。ｐ側下地導電層５０形成ステップは、ｎ型半導体部２０形成ステップの前に行ってもよい。
ｎ側下地導電層４０、ｐ側下地導電層５０の材料としては、例えばＮｉ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、またはこれらの合金等が使用できるが、電解めっき法における下地層として機能し得る程度の導電率を有していれば、特に限定されない。ｎ側下地導電層４０、ｐ側下地導電層５０の体積抵抗率は１０-4Ω・ｃｍ以上１０-2Ω・ｃｍ以下であることが好ましい。この範囲であれば、導電性の下地層として十分に機能することができる。なお、本実施形態においては、ｎ側下地導電層４０、ｐ側下地導電層５０は、第１の透明電極層２２、第２の透明電極層３２よりも高い導電率を有している。
ｎ側下地導電層４０、ｐ側下地導電層５０の形成方法としては、例えば、インクジェット法、スクリーン印刷法、導線接着法、スプレー法、真空蒸着法、スパッタ法、電解めっき法、無電解めっき法などを用いることができる。コスト、および、量産性の観点からは上述の下地導電層の材料を含むペーストをスクリーン印刷法で印刷することが好ましい。
なお、本実施形態においては、ｎ側下地導電層４０の膜厚をｐ側下地導電層５０の膜厚よりも薄く形成している。このような膜厚関係にしておくことにより、後述する第１のめっき層６０、第２のめっき層７０形成ステップにおいて形成される、バスバー電極８０の膜厚とバスバー電極８２の膜厚との差を小さくすることができる。
ここで、ｎ側下地導電層４０、ｐ側下地導電層５０が形成された未完成な光電変換素子１００Ａは、その主面の垂線方向についてダイオードとなっており、ｐ側下地導電層５０からｎ側下地導電層４０への方向がダイオードの順方向である。
［第１の絶縁層２４、第２の絶縁層３４形成ステップ］
次に、図８に示すように、第１の透明電極層２２の第１の主面側に第１の絶縁層２４を形成し、第２の透明電極層３２の第２の主面側に第２の絶縁層３４を形成する。第１の絶縁層２４形成ステップは、ｎ側下地導電層４０形成ステップの後に行えばよく、ｐ型半導体部３０形成ステップの前に行ってもよい。第２の絶縁層３４形成ステップは、ｐ側下地導電層５０形成ステップの後に行えばよく、ｎ型半導体部２０形成ステップの前に行ってもよい。
第１の絶縁層２４、第２の絶縁層３４はフォトレジスト材料など、所定の条件を満たすことで除去可能な層により形成しても構わない。第１の絶縁層２４、第２の絶縁層３４をフォトレジスト材料で形成した場合、光の照射によって構造変化を起こし、特定の薬品によって溶けやすくなる。
本実施形態においては、第１の絶縁層２４、第２の絶縁層３４は、後述する第１のめっき層６０、第２のめっき層７０形成工程において使用するめっき液に対する化学的安定性を有する材料を用いて形成する。このような材料を用いることにより、第１のめっき層６０、第２のめっき層７０形成工程の際に、第１の絶縁層２４、第２の絶縁層３４が溶解しにくく、半導体基板１０、ｎ型半導体部２０、ｐ型半導体部３０へのダメージが発生するのを抑制することができる。
第１の絶縁層２４、第２の絶縁層３４の形成に使用するフォトレジスト材料は、上述した性質を備えていれば特に限定されるものではないが、ポジ型ならノボラック樹脂、フェノール樹脂など、ネガ型ならアクリル樹脂などを使用することができる。
また、第１の絶縁層２４、第２の絶縁層３４を除去する除去液としては、例えば、テトラメチルアンモニウムハイドロオキサイド、アルキルベンゼンスルホン酸、エタノールアミン類、水酸化ナトリウムなどを含む溶液などを使用することができる。
本実施形態では、フォトレジスト材料として、ポジ型のノボラック樹脂を使用し、除去液として、水酸化ナトリウム水溶液を使用する。
第１の絶縁層２４、第２の絶縁層３４は、ＳｉＯ、ＳｉＮ、ＳｉＯＮなどの無機絶縁膜により形成されていてもよい。無機絶縁膜を形成する方法は特に問わないが、精密な膜厚制御が可能なＣＶＤ法による製膜が好ましい。ＣＶＤ法であれば、材料ガスや製膜条件のコントロールで膜質制御が可能である。
［第１のめっき層６０、第２のめっき層７０形成ステップ］
次に、図３に示すように、ｎ側下地導電層４０の第１の主面側に第１のめっき層６０を形成し、ｐ側下地導電層５０の第２の主面側に第２のめっき層７０を形成する。第１のめっき層６０、第２のめっき層７０形成ステップは、ｎ側下地導電層４０、ｐ側下地導電層５０形成ステップの後に行う。
第１のめっき層６０、第２のめっき層７０の材料としては、例えばＮｉ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、またはこれらの合金等が使用できる。とりわけ、コストの観点から、Ｃｕが好適に用いられる。
図９は、この第１のめっき層６０、第２のめっき層７０形成ステップを示す概念図である。
図９に示すように、めっき槽１１０内において、第１の絶縁層２４、第２の絶縁層３４形成ステップ後の未完成な光電変換素子１００Ａを、めっき液１２０に浸す。めっき液１２０としては、例えば金属塩を溶解したものを用いることができ、具体的には、硫酸銅が電離した硫酸銅水溶液などを用いることができる。即ち、本実施形態においては、めっき液１２０において、銅イオンと硫酸イオンが電離している。図９において、未完成な光電変換素子１００Ａは、図８に示した断面に直交する側面が表示されている。
めっき槽１１０内には、平板上の導電体である第１のめっき電極１３０と第２のめっき電極１４０とが配置されている。第１のめっき電極１３０は、ｎ側下地導電層４０と対向し、第２のめっき電極１４０は、ｐ側下地導電層５０と対向するよう配置されている。第１のめっき電極１３０と第２のめっき電極１４０は、電解めっきに用いられる金属単体又は金属合金で形成されたものである。本実施形態では、めっき液１２０として硫酸銅を使用しているため、第１のめっき電極１３０、第２のめっき電極１４０として銅などを使用することができる。
第１のめっき電極１３０と第２のめっき電極１４０は電源１５０の正極に接続されており、陽極となっている。第１のめっき電極１３０と第２のめっき電極１４０は、半導体基板１０の略全面を覆う程度の大きさを有している。
電源１５０の負極には給電部材１６０が接続され、この給電部材１６０を介して、ｎ側下地導電層４０が給電される。このとき、ｎ側下地導電層４０とｐ側下地導電層５０とは、ｎ型半導体部２０とｐ型半導体部３０とを含んで構成されるダイオードのみにより電気的に接続された状態である。
すなわち、次の３つの条件が満たされた状態である。
（１）ｎ側下地導電層４０とｐ側下地導電層５０とが、光電変換素子１００の構成に不要な導電性層等によって電気的に接続されていない。
（２）ｎ側下地導電層４０に対するｐ側下地導電層５０の電位が順方向降下電圧以上になるよう電位をかけた場合に、電流が、ｎ側下地導電層４０とｐ側下地導電層５０を含んで構成されるダイオードを介して、ｐ側下地導電層５０にまで流れる。
（３）給電部材１６０と等電位の給電部材がｐ側下地導電層５０に接続されていない。
このｎ側下地導電層４０側からの給電により、ｎ側下地導電層４０の露出する表面には、図３に示した第１のめっき層６０が形成される。更に、上述したｎ型半導体部２０とｐ型半導体部３０と間でダイオードの順方向に電流が流れるため、ｐ側下地導電層５０の露出する表面においても、図３に示した第２のめっき層７０が同時に形成される。
このような製造方法により、ｎ側下地導電層４０とｐ側下地導電層５０とを、光電変換素子１００の構成に不要な導電性層を形成することなく、第１のめっき層６０と第２のめっき層７０とを同時に形成することができる。その結果として、第１のめっき層６０、第２のめっき層７０形成ステップの後に、そのような不要な導電性層を除去する工程を設ける必要がなく、製造効率高く光電変換素子１００を得ることができる。
なお、本実施形態においては、ｎ型半導体部２０とｐ型半導体部３０とを含んで構成されるダイオードがＰＮ接合の場合を例示したが、ｎ型半導体部２０とｐ型半導体部３０との間に真性半導体部が介在し、ｎ型半導体部２０、真性半導体部、ｐ型半導体部３０により構成されるダイオードがＰＩＮ接合であってもよい。
なお、第１のめっき層６０、第２のめっき層７０形成ステップにおいては、ｎ側下地導電層４０側から給電するため、ｎ側下地導電層４０の露出する表面に形成される第１のめっき層６０の形成速度の方が、ｐ側下地導電層５０の露出する表面に形成される第２のめっき層７０の形成速度よりも早い。その結果、第１のめっき層６０の膜厚の方が、第２のめっき層７０の膜厚よりも厚くなる。一方、ｎ側下地導電層４０、ｐ側下地導電層５０形成ステップにおいて上述したとおり、ｎ側下地導電層４０の膜厚をｐ側下地導電層５０の膜厚よりも薄く形成している。このような膜厚関係にしておくことにより、第１のめっき層６０とｎ側下地導電層４０とから構成されるバスバー電極８０の膜厚と、第２のめっき層７０とｐ側下地導電層５０とから構成されるバスバー電極８２の膜厚との差を小さくすることができる。
なお、図３等を用いて上述した実施例においては、ｎ型半導体部２０の第１の主面側に、第１の透明電極層２２、ｎ側下地導電層４０を形成し、ｐ型半導体部３０の第２の主面側に、第２の透明電極層３２、ｐ側下地導電層５０を形成する例を説明したが、本開示は、この例に限定されない。
例えば、図１０に示すように、ｎ型半導体部２０Ａの第１の主面側に、透明電極層を用いてｎ側下地導電層４０Ａを形成し、ｐ型半導体部３０Ａの第２の主面側に、透明電極層を用いてｐ側下地導電層５０Ａを形成する構成としてもよい。ｎ側下地導電層４０Ａ、ｐ側下地導電層５０Ａの形成方法としては、第１の透明電極層２２、第２の透明電極層３２形成ステップにおいて上述した方法を用いればよい。このような構成を採用した場合、次に、透明電極層を用いて形成されたｎ側下地導電層４０Ａの第１の主面側に、開口部を有する第１の絶縁層２４Ａを形成する。同様に、透明電極層を用いて形成されたｐ側下地導電層５０Ａの第２の主面側に、開口部を有する第２の絶縁層３４Ａを形成する。そして、上述しためっき層形成工程において、透明電極層からなるｎ側下地導電層４０Ａ側から給電し、ｎ側下地導電層４０Ａに対するｐ側下地導電層５０Ａの電位が順方向降下電圧以上になるよう電位をかける。これにより、電流が、ｎ側下地導電層４０Ａとｐ側下地導電層５０Ａを含んで構成されるダイオードを介して、ｐ側下地導電層５０Ａにまで流れる。その結果、ｎ側下地導電層４０Ａ側からの給電により、ｎ側下地導電層４０Ａの露出する表面に第１のめっき層６０Ａを形成すると共に、ｐ側下地導電層５０Ａの露出する表面に、第２のめっき層７０Ａを形成することができる。
なお、図１０に示した実施例においても、ｎ型半導体部２０Ａとｐ型半導体部３０Ａとを含んで構成されるダイオードが、ＰＮ接合であってもよく、ＰＩＮ接合であってもよい。
なお、図３等を用いて上述した実施例においては、半導体基板１０の第１の主面側にｎ型半導体部２０を形成し、半導体基板１０の第２の主面側にｐ型半導体部３０を形成する例を説明したが、本開示は、この例に限定されない。
例えば、図１１に示すように半導体基板１０Ｂの第１の主面側（本実施例では裏面側）に、ｎ型半導体部２０Ｂ、及びｐ型半導体部３０Ｂが形成された、いわゆるバックコンタクトタイプの構成としてもよい。この構成を採用する場合、ｎ型半導体部２０Ｂにおける第１の主面側に、ｎ側下地導電層４０Ｂ、及びｐ側下地導電層５０Ｂを形成する。ｎ側下地導電層４０Ｂ、ｐ側下地導電層５０Ｂの形成方法は、ｎ側下地導電層４０、ｐ側下地導電層５０形成ステップにおいて上述した方法を採用することが可能である。そして、めっき層形成工程において、ｎ側下地導電層４０Ｂ側からの給電により、ｎ側下地導電層４０Ｂに対するｐ側下地導電層５０Ｂの電位が順方向降下電圧以上になるよう電位をかける。これにより、電流が、ｎ側下地導電層４０Ｂとｐ側下地導電層５０Ｂを含んで構成されるダイオードを介して、ｐ側下地導電層５０Ｂにまで流れる。その結果、ｎ側下地導電層４０Ｂ側からの給電により、ｎ側下地導電層４０Ｂの露出する表面、及びｐ側下地導電層５０Ｂの露出する表面にめっき層を同時に形成することができる。
なお、図１１に示した実施例においても、ｎ型半導体部２０Ｂとｐ型半導体部３０Ｂとを含んで構成されるダイオードが、ＰＮ接合であってもよく、ＰＩＮ接合であってもよい。即ち、半導体基板１０Ｂとｎ型半導体部２０Ｂとの間に真性半導体部７２が介在し、半導体基板１０Ｂとｐ型半導体部３０Ｂとの間に真性半導体部７４が介在する構成としてもよい。
また、図１１に示した実施例においても、第１のめっき層６０Ｂ、第２のめっき層７０Ｂ形成ステップにおいては、ｎ側下地導電層４０Ｂ側から給電するため、ｎ側下地導電層４０Ｂの露出する表面に形成される第１のめっき層６０Ｂの形成速度の方が、ｐ側下地導電層５０Ｂの露出する表面に形成される第２のめっき層７０Ｂの形成速度よりも早い。その結果、第１のめっき層６０Ｂの膜厚の方が、第２のめっき層７０Ｂの膜厚よりも厚くなる。そのため、ｎ側下地導電層４０Ｂ、及びｐ側下地導電層５０Ｂを形成する工程において、ｎ側下地導電層４０Ｂの膜厚をｐ側下地導電層５０Ｂの膜厚よりも薄く形成しておくことが望ましい。このような膜厚関係にしておくことにより、第１のめっき層６０Ｂとｎ側下地導電層４０Ｂとから構成されるバスバー電極の膜厚と、第２のめっき層７０Ｂとｐ側下地導電層５０Ｂとから構成されるバスバー電極の膜厚との差を小さくすることができる。
なお、図１１を用いて上述したバックコンタクトタイプの構成において、ｎ型半導体部２０Ｂの第１の主面側に、透明電極層を用いてｎ側下地導電層４０Ｂを形成し、ｐ型半導体部３０Ｂの第２の主面側に、透明電極層を用いてｐ側下地導電層５０Ｂを形成する構成としてもよい。

Claims (12)

  1. ｎ型半導体部と、前記ｎ型半導体部と共にダイオードを構成するｐ型半導体部と、を有する半導体基板を準備する工程と、
    前記ｎ型半導体部の少なくとも一部にバスバー電極を構成するｎ側下地導電層を形成する工程と、
    前記ｐ型半導体部の少なくとも一部にバスバー電極を構成するｐ側下地導電層を形成する工程と、
    前記ｎ側下地導電層と前記ｐ側下地導電層とをめっき液に浸漬し、前記ｎ側下地導電層と前記ｐ側下地導電層とが、前記ダイオードのみによって電気的に接続された状態で、前記ｎ側下地導電層を給電することにより、前記ｎ側下地導電層の少なくとも一部と、前記ｐ側下地導電層の少なくとも一部と、にめっき層を形成する工程と、
    を含む、光電変換素子の製造方法。
  2. 前記光電変換素子が、第１の主面と、前記第１の主面に対向する第２の主面と、を有し、
    前記ｎ型半導体部が、前記半導体基板の前記第１の主面側に設けられ、
    前記ｐ型半導体部が、前記半導体基板の前記第２の主面側に設けられ、
    前記ｎ側下地導電層を形成する工程において、前記ｎ型半導体部の前記第１の主面側に前記ｎ側下地導電層を形成し、
    前記ｐ側下地導電層を形成する工程において、前記ｐ型半導体部の前記第２の主面側に前記ｐ側下地導電層を形成し、
    前記めっき層を形成する工程において、前記ｎ側下地導電層の前記第１の主面側と前記ｐ側下地導電層の前記第２の主面側に、前記めっき層を形成する、
    請求項１に記載の光電変換素子の製造方法。
  3. 前記ｎ型半導体部と、前記ｐ型半導体部とが、前記半導体基板の同一主面側に設けられた、
    請求項１に記載の光電変換素子の製造方法。
  4. 前記ｎ側下地導電層を形成する工程において、透明電極層を用いて前記ｎ側下地導電層を形成する、
    請求項１に記載の光電変換素子の製造方法。
  5. 前記ｐ側下地導電層を形成する工程において、透明電極層を用いて前記ｐ側下地導電層を形成する、
    請求項１に記載の光電変換素子の製造方法。
  6. 前記ｐ側下地導電層を形成する工程において、前記ｐ側下地導電層の膜厚を前記ｎ側下地導電層の膜厚よりも厚く形成する、又は
    前記ｎ側下地導電層を形成する工程において、前記ｎ側下地導電層の膜厚を前記ｐ側下地導電層の膜厚よりも薄く形成する、
    請求項１乃至５のいずれか一つに記載の光電変換素子の製造方法。
  7. 前記めっき層を形成する工程において、前記ｎ側下地導電層に形成される前記めっき層の膜厚を、前記ｐ側下地導電層に形成される前記めっき層の膜厚よりも厚く形成する、
    請求項１乃至６のいずれか一つに記載の光電変換素子の製造方法。
  8. 前記半導体基板を準備する工程において、前記ｎ型半導体部と前記ｐ型半導体部との間に真性半導体部を有する半導体基板を準備し、
    前記ｐ型半導体部、前記真性半導体部、及び前記ｎ型半導体部が、ＰＩＮ接合ダイオードを構成する、
    請求項１乃至７のいずれか一つに記載の光電変換素子の製造方法。
  9. 前記ｎ側下地導電層を形成する工程の前に、前記ｎ型半導体部に第１の透明電極層を形成する工程を含む、
    請求項１乃至３、請求項６乃至８のいずれか一つに記載の光電変換素子の製造方法。
  10. 前記ｐ側下地導電層を形成する工程の前に、前記ｐ型半導体部に第２の透明電極層を形成する工程を含む、
    請求項１乃至３、請求項６乃至９のいずれか一つに記載の光電変換素子の製造方法。
  11. 前記ｎ側下地導電層を形成する工程の後に、前記ｎ型半導体部に第１の絶縁層を形成する工程を含む、
    請求項１乃至１０のいずれか一つに記載の光電変換素子の製造方法。
  12. 前記ｐ側下地導電層を形成する工程の後に、前記ｐ型半導体部に第２の絶縁層を形成する工程を含む、
    請求項１乃至１１のいずれか一つに記載の光電変換素子の製造方法。
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