JP6714867B2

JP6714867B2 - 抵抗率測定方法

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Publication number: JP6714867B2
Application number: JP2016238839A
Authority: JP
Inventors: 史高久米; 光義船木; 久寿樫野
Original assignee: Shin Etsu Handotai Co Ltd
Current assignee: Shin Etsu Handotai Co Ltd
Priority date: 2016-12-08
Filing date: 2016-12-08
Publication date: 2020-07-01
Anticipated expiration: 2036-12-08
Also published as: TW201821813A; WO2018105336A1; JP2018098271A; TWI693411B

Description

本発明は抵抗率測定方法に関し、より詳しくは、Ｃ−Ｖ法による抵抗率測定方法に関する。

従来、抵抗率を測定する方法の一つに、電極として水銀Ｈｇを用いるＣ−Ｖ（ｃａｐａｃｉｔａｎｃｅ − ｖｏｌｔａｇｅ）法が知られている。電極として水銀Ｈｇを用いるＣ−Ｖ法では、シリコンエピタキシャル層等の半導体単結晶ウェーハの表面に水銀電極を接触させてショットキー接合を形成し、水銀電極に逆バイアス電圧を例えば１Ｖから連続的に変化させながら印加することにより半導体単結晶ウェーハの内部に空乏層を拡げてその容量を変化させる。

そして、逆バイアス電圧と容量の関係から所望深さにおけるドーパント濃度を算出し、さらにＡＳＴＭＳＴＡＮＤＡＲＤＳＦ７２３等の換算式を用いて、ドーパント濃度を抵抗率に換算する。以下、ＡＳＴＭＳＴＡＮＤＡＲＤＳＦ７２３の換算式を用いてドーパント濃度を抵抗率に換算することを単にＡＳＴＭ換算という。

水銀電極を用いて半導体単結晶ウェーハの電気的特性を繰返し測定する際に、再現性の向上した電気的特性を得るため、水銀溜めや水銀の導管をアースし、水銀が移動する際に発生する静電気を除電することが特許文献１に開示されている。

特開２０１５−９９８３３号公報

例えば、電極として水銀Ｈｇを用いるＣ−Ｖ法による抵抗率測定方法において、その抵抗率測定装置を日常管理するため、あるいは製品保証用の抵抗率を再測定するため、半導体単結晶ウェーハ主表面の同じ位置を複数回連続して測定すると、抵抗率がしだいに低くなったり、しだいに高くなったりする傾向がある。

本発明は上記課題を解決するために為されたものであり、半導体単結晶ウェーハの抵抗率をより確実に測定することができるＣ−Ｖ法による抵抗率測定方法を提供することを目的とする。

上記目的を達成するために、本発明は、半導体単結晶ウェーハに水銀を接触させて水銀電極となす水銀電極形成工程と、前記水銀電極に順バイアス電圧を印加する順バイアス電圧印加工程と、前記水銀電極に逆バイアス電圧を印加して変化する前記半導体単結晶ウェーハの容量を測定するＣ−Ｖ測定工程と、前記逆バイアス電圧と前記容量の関係から抵抗率を演算する抵抗率演算工程とを有することを特徴とする抵抗率測定方法を提供する。
なお、本発明において順バイアスとは、ショットキー接合を形成する半導体単結晶ウェーハと水銀電極の間に、電流が流れる方向に電圧を印加することである。

これにより、水銀電極と半導体単結晶ウェーハとの間に溜まった電荷が順バイアスにより供給される逆の電荷により打ち消されて消滅するので、抵抗率をより確実に精度よく測定することができ、再現性の良い抵抗率測定ができる。

このとき、前記順バイアス電圧の印加量は、前記半導体単結晶ウェーハの抵抗率が低いほど大きくすることが望ましい。

抵抗率が低いほど不純物濃度が高く、半導体単結晶ウェーハと水銀電極との間に電荷がたまりやすいため、上記のように順バイアス電圧の印加量を調整すれば、より再現性の良い抵抗率測定ができる。

本発明の抵抗率測定方法によると、半導体単結晶ウェーハを複数回連続してＣ−Ｖ測定する際に顕在化する抵抗率がしだいに低くなったり、しだいに高くなったりする傾向を低減できるので、半導体単結晶ウェーハの抵抗率をより確実に測定することができる。

本発明の抵抗率測定方法の一例を示す概略工程図である。本発明の抵抗率測定方法に用いられるＣ−Ｖ法測定装置の一例の水銀プローバを示す概略図である。本発明の抵抗率測定方法に用いられるＣ−Ｖ特性測定システムである。従来法によりＰ型シリコンエピタキシャル層の抵抗率を繰り返しＣ−Ｖ測定して求める際に現れる傾向である。従来法によりＮ型シリコンエピタキシャル層の抵抗率を繰り返しＣ−Ｖ測定して求める際に現れる傾向である。Ｐ型シリコンエピタキシャル層の抵抗率を繰り返しＣ−Ｖ測定して求める際、順バイアス電圧を印加しない場合と印加する場合の抵抗率変動の例示である。（ａ）Ｐ型シリコンエピタキシャル層の抵抗率と順バイアス電圧の関係の例示である。（ｂ）Ｎ型シリコンエピタキシャル層の抵抗率と順バイアス電圧の関係の例示である。半導体単結晶ウェーハに順バイアスを印加する際の概略説明図で、（１）は電荷が残存する半導体単結晶ウェーハに順バイアスを印加する状態、（２）は順バイアス印加後に空乏層の厚さが正常なレベルに戻った状態、（３）は正常レベル厚さの空乏層が形成された状態を示す。

以下に、本発明の実施形態を図面に基づいて説明する。図１は、本発明の抵抗率測定方法の一例を示す概略工程図であり、水銀電極形成工程（工程ａ）と、順バイアス電圧印加工程（工程ｂ）と、Ｃ−Ｖ測定工程（工程ｃ）と、抵抗率演算工程（工程ｄ）とを本発明がこの順に行うことを示す。

図２は、本発明の抵抗率測定方法に用いられるＣ−Ｖ法測定装置の一例の水銀プローバ
１０を示す概略図である。半導体単結晶ウェーハ１として例えばシリコン単結晶基板上にシリコンエピタキシャル層が形成されてなるシリコンエピタキシャルウェーハの主表面に、収納容器１２，１３に収納された水銀３１，３２を下方から上方向に導くとともに接触させて水銀電極３３，３４となしてＣ−Ｖ測定して抵抗率を求める。シリコン以外の半導体単結晶ウェーハ１として、ＧａＰ、ＧａＮ、ＳｉＣ等の化合物半導体単結晶ウェーハの抵抗率測定に適用できる。

図２に示す水銀プローバ１０において、半導体単結晶ウェーハ１は、測定されるその主表面を下向きにしてステージ１１に保持され、水銀電極３３，３４の上方に載置される。Ｃ−Ｖ測定して抵抗率を求める際、収納容器１２，１３に収納された水銀３１，３２は、導管１５，１６内を通って上昇し、半導体単結晶ウェーハ１の主表面に接触することによりショットキー接合を形成して水銀電極３３，３４となる。水銀電極３４には逆バイアス電圧Ｖが印加される一方、水銀電極３３はアース６１に接続される。

電極として用いる水銀３１，３２が半導体単結晶ウェーハ１に接触する度に該半導体単結晶ウェーハ１の主表面に付着したパーティクルにより汚染されると、水銀３１，３２の抵抗がしだいに高くなり、電気的特性の測定値に悪影響を及ぼすようになる。これを防止するため、半導体単結晶ウェーハ１に接触した水銀３１，３２を収納容器１２，１３に一旦戻し、水銀３１，３２全体をバブリングして清浄化した後に水銀３１，３２を電極用に再び供給する。

このバブリングを行うとき、水銀３１，３２は収納容器１２，１３の内壁と擦れて静電気を発生する。収納容器１２，１３が例えばポリカーボネート製の場合、−（マイナス）極に帯電する。これに対し、水銀３１，３２は＋（プラス）極に帯電する。

また、水銀３１，３２が導管１５，１６内を通って上昇するとき、水銀３１，３２は導管１５，１６の内壁と擦れて静電気を発生する。導管１５，１６が例えばテフロン（登録商標）製の場合、−（マイナス）極に帯電する。これに対し、水銀３１，３２は＋（プラス）極に帯電する。

そのため、収納容器１２、１３は、該収納容器１２、１３を被覆する導電性ゴムシート４１，４２を介してアース線５２，５４に接続される。また、導管１５，１６は該導管１５，１６を被覆する導電性ゴムシート４３，４４を介してアース線５１，５３に接続される。導電性ゴムシート４１，４２，４３，４４には、例えばカーボンや銀などの導電性材料が配合されており、０．００８Ω・ｃｍ程度の低抵抗率であるために、収納容器１２，１３や導管１５，１６に発生する静電気を容易に吸収し、アース６２，６３に接続するアース線５１，５２，５３，５４に逃がすことができる。

図３に示す抵抗率を測定するためのＣ−Ｖ特性測定システム１００は、水銀３１，３２を電極として半導体単結晶ウェーハ１に接触させる水銀プローバ１３０と、該水銀プローバ１３０に連結された測定ケーブル１６１，１６２を介して高周波を供給し、順バイアス電圧を印加した後に、半導体単結晶ウェーハ１に逆バイアス電圧を印加することにより空乏層を形成させるとともに該空乏層の容量を計測するＬＣＲメータ１４０と、該ＬＣＲメータ１４０にＧＰＩＢ（ＧｅｎｅｒａｌＰｕｒｐｏｓｅＩｎｔｅｒｆａｃｅＢｕｓ）ケーブル１６３を介して接続されたＰＣ（パーソナルコンピューター）１５０にインストールされ、逆バイアス電圧と空乏層の容量から抵抗率を算出する解析ソフトとを有する。

半導体単結晶ウェーハ１の抵抗率を測定する際は、水銀プローバ１３０内に載置した半導体単結晶ウェーハ１とショットキー接合を形成した水銀電極３４に、ＬＣＲメータ１４０を用いて逆バイアス電圧Ｖを連続的に変化させながら印加し、半導体単結晶ウェーハ１の内部に空乏層を拡げて容量Ｃを変化させつつ、その容量ＣをＬＣＲメータ１４０により計測する。そして、ＰＣ１５０にインストールされた解析ソフトを用いて、逆バイアス電圧Ｖと空乏層の容量Ｃの関係から抵抗率を算出する。

図２と同様な水銀プローバ１０を用い、従来法により半導体単結晶ウェーハ１として、例えばシリコン単結晶基板上に形成されたＰ型シリコンエピタキシャル層の抵抗率を繰り返し測定すると（同じ位置でＣ−Ｖ測定を繰り返し、抵抗率を求めると）、図４に示すように、抵抗率がしだいに低くなる傾向がある。また、Ｎ型シリコンエピタキシャル層の抵抗率を繰り返し測定すると、図５に示すように、抵抗率がしだいに高くなる傾向がある。これは、抵抗率測定を繰り返す度、すなわち逆バイアス電圧Ｖを印加する度に、水銀プローバ１０の水銀電極３４と半導体単結晶ウェーハ１の間に、電荷が蓄積していくためと考えられる。

そこで、本発明では、順バイアス電圧を印加することにより、逆バイアス電圧Ｖを印加する際に水銀電極３４と半導体単結晶ウェーハ１の間に蓄積される電荷を除去する。順バイアス電圧を印加するタイミングは、逆バイアス電圧Ｖを印加する前でも後でもよい。半導体単結晶ウェーハに水銀電極を接触させて、同じ位置で繰り返しＣ−Ｖ測定を行う場合、順バイアス電圧を印加するタイミングを逆バイアス電圧Ｖの印加後に設定することは、順バイアス電圧を印加するタイミングをその次の逆バイアス電圧Ｖの印加前に設定することになる。従って、一旦逆バイアス電圧Ｖを印加してＣ−Ｖ測定工程を行い、水銀電極とウェーハの間に蓄積される電荷を、その後の順バイアス電圧印加工程により除去することができる。そして、次のＣ−Ｖ測定を行うことになるので、従来法のように電荷が蓄積して抵抗率が漸増・漸減するのを防ぐことができる。

図６に、Ｐ型シリコンエピタキシャル層の抵抗率を繰り返し測定する際、順バイアス電圧を印加しない場合（従来法）と印加する場合（本発明）の抵抗率変動を例示する。図６の例では、順バイアス電圧を−１Ｖから−１８Ｖまで１Ｖ間隔で絶対値を増加させながら印加した後に、逆バイアス電圧Ｖを＋１Ｖから＋１５Ｖまで１Ｖ間隔で増加させながら印加することにより抵抗率測定を行った。順バイアス電圧を印加しない場合は抵抗率がしだいに低くなるのに対し、順バイアス電圧を印加すると、抵抗率をほぼ一定にすることができる。ただし、順バイアス電圧の印加方法は、必ずしも所望電圧まで絶対値を漸次増加させる必要がなく、例えば、順バイアスとして一定の電圧を印加させてもよい。

印加する順バイアス電圧の印加量は、半導体単結晶ウェーハ１の抵抗率が低いほど大きくすることが好ましい。その例として、図７（ａ）にＰ型シリコンエピタキシャル層の抵抗率と順バイアス電圧の関係、図７（ｂ）にＮ型シリコンエピタキシャル層の抵抗率と順バイアス電圧の関係を示す。ただし、順バイアス電圧の印加量は、図７（ａ）、図７（ｂ）の関係より求められる値より小さくても、また、抵抗率に関わらず一定であっても、同じ位置での繰り返しＣ−Ｖ測定を行った際の抵抗率がしだいに高くなる（または低くなる）傾向を抑制することができる。

より具体的には、半導体単結晶ウェーハ１と水銀３２とを接触させてショットキー接合を形成した水銀電極３４に、半導体単結晶ウェーハ１がＰ型の場合には負（−）の電圧、Ｎ型の場合には正（＋）の電圧を順バイアスとして印加する（図８（１））。

すると、水銀電極３４と半導体単結晶ウェーハ１の間に残存する電荷が順バイアスにより供給される逆の電荷により打ち消されて消滅するので、半導体単結晶ウェーハ１内に形成される空乏層３５の厚さが正常なレベルに戻る（図８（２））。この状態で水銀電極３４に逆バイアス電圧を印加すると、正常レベル厚さの空乏層３５が形成される（図８（３））ようになるので、同じ位置での繰り返しＣ−Ｖ測定を行った際の、抵抗率がＮ型の場合には上昇、Ｐ型の場合は下降する傾向が改善される。

半導体単結晶ウェーハ１は、抵抗率が低いほど不純物濃度が高いので、半導体単結晶ウェーハ１に接触する水銀電極３４にもより多くの電荷が残存しやすい。そのため、半導体単結晶ウェーハ１の抵抗率が低いほど、順バイアス電圧の印加量を大きくすることが望ましい。

以上のように、本発明においては、まず、図２、３に示すような装置を用い、半導体ウェーハに水銀を接触させて水銀電極をなす（水銀電極形成工程）（工程ａ）。そして、半導体単結晶ウェーハ１に対する順バイアス電圧印加工程（工程ｂ）が終了後、ＬＣＲメータ１４０を用いて水銀電極３４に対して逆バイアス電圧Ｖを連続的に変化させながら印加し、半導体単結晶ウェーハ１の内部に空乏層を拡げて容量Ｃを変化させつつ、その容量ＣをＬＣＲメータ１４０により計測するＣ−Ｖ測定工程（工程ｃ）を行う。同じ位置での繰り返し測定の場合は、順バイアス電圧印加工程（工程ｂ）をＣ−Ｖ測定工程（工程ｃ）の後に行っても良い。この場合、前述したように順バイアス電圧印加工程（工程ｂ）をＣ−Ｖ測定工程（工程ｃ）の後に行うことは、同じ位置での次のＣ−Ｖ測定工程（工程ｃ）の前に順バイアス電圧印加工程（工程ｂ）を行うこととなる。

続いて、ＰＣ１５０にインストールされた解析ソフトを用いて、逆バイアス電圧Ｖと空乏層の容量Ｃの関係から抵抗率を演算する抵抗率演算工程（工程ｄ）を行う。このとき、逆バイアス電圧Ｖと容量Ｃの関係をグラフにプロットすると、Ｃ−Ｖ特性が得られる。さらに、逆バイアス電圧と容量を例えば下記の（１）式と（２）式に代入すると、半導体単結晶ウェーハ１内の深さＷならびに、深さＷにおけるドーパント濃度Ｎ（Ｗ）を算出することができるので、深さ方向におけるドーパント濃度のプロファイルを得ることができる。
Ｗ＝Ａε_０ε_Ｓｉ／Ｃ・・・（１）
Ｎ（Ｗ）＝２／（ｑε_０ε_ＳｉＡ^２）×｛ｄ（Ｃ^−２）／ｄＶ｝^−１・・・（２）
ここで、Ａは電極面積、ε_０は真空誘電率、ε_ＳｉはＳｉの比誘電率、ｑは電子の電荷量である。

そして、深さ方向におけるドーパント濃度プロファイルの中で、測定深さを指定すると、その深さにおけるドーパント濃度が得られる。また、得られたドーパント濃度をＡＳＴＭＳＴＡＮＤＡＲＤＳＦ７２３等の換算式により換算することにより、ドーパント濃度を抵抗率に換算することができる。以上のような本発明であれば、従来法では、特に繰り返しＣ−Ｖ測定の際、半導体ウェーハと水銀電極の間に電荷が蓄積して抵抗率が漸増・漸減してしまうのを抑制し、より確実に再現性高く抵抗率を高精度に求めることが可能である。

なお、同じ位置で水銀電極の形成、Ｃ−Ｖ測定、抵抗率演算を行い、再度水銀電極の形成からやり直して繰り返す場合でも、水銀電極の形成を行い、水銀電極を維持したまま同じ位置でＣ−Ｖ測定を繰り返す場合でも、電荷は溜まっていくので、本発明はどちらの場合に対しても有効である。
繰り返しのパターンについてより具体的に説明する。
例えば、同じ位置で図１の（工程ａ）〜（工程ｄ）を繰り返すことができる。すなわち、水銀をウェーハ主表面に接触させてショットキー接合を形成し、順バイアス電圧印加、逆バイアス電圧印加、抵抗率演算を順に行い、その後水銀をウェーハ主表面から離し、次の測定のために、同じ位置に水銀をウェーハ主表面に再度接触させて上記手順を繰り返すことができる（図１の矢印（１）参照）。
また、（工程ａ）を行い、そのまま同じ位置で（工程ｂ）（工程ｃ）（工程ｄ）を繰り返すことも可能である。すなわち、ショットキー接合を形成したままの状態で、順バイアス電圧印加、逆バイアス電圧印加、抵抗率演算を繰り返すことができる（図１の矢印（２）参照）。
さらには、（工程ａ）を行い、そのまま同じ位置で（工程ｂ）（工程ｃ）を繰り返してから（工程ｄ）を行うことも可能である。すなわち、ショットキー接合を形成したまま、順バイアス電圧印加、逆バイアス電圧印加を繰り返し行い、最後にまとめて抵抗率演算を行うこともできる。（図１の矢印（３）参照）。
いずれにしろ、電荷の蓄積による抵抗率の漸増・漸減を抑制して測定することができる。

以下、本発明の実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれら実施例に限定されるものではない。

［実施例１］
本発明の抵抗率測定方法を実施した。具体的には図１に示す（工程ａ）〜（工程ｄ）を繰り返し行った。抵抗率約０．９ΩｃｍのＰ型シリコンエピタキシャル層１を図２に示す水銀プローバ１０を用いて５回繰り返しＣ−Ｖ測定する際、毎回−１Ｖから−１８Ｖまで１Ｖ間隔で絶対値を増加させながら順バイアスを印加した後に、逆バイアス電圧Ｖを１Ｖから＋１５Ｖまで１Ｖ間隔で増加させながら印加することにより抵抗率測定を行った。その結果、測定値の平均値で標準偏差σを割って求めるＣＶ値（変動係数）は、０．０３％であった。

［比較例１］
実施例１で測定に用いた抵抗率約０．９ΩｃｍのＰ型シリコンエピタキシャル層１を、従来法のように、順バイアス電圧を印加せずに５回繰り返しＣ−Ｖ測定し抵抗率を求めた。その結果、ＣＶ値は、０．１５％であった。

本発明の抵抗率測定方法によると、順バイアス電圧を印加することにより、逆バイアス電圧を印加する際に水銀電極と半導体単結晶ウェーハの間に蓄積される電荷を除去できるので、繰り返し測定時に半導体単結晶ウェーハ内に形成される空乏層の厚さを正常なレベルに保つことができ、抵抗率がしだいに低くなったり、しだいに高くなったりする傾向を抑制できる。その結果、抵抗率の繰り返し測定精度を向上することができる。

なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

１…半導体単結晶ウェーハ、１０…水銀プローバ、１１…ステージ、
１２、１３…収納容器、１５、１６…導管、
３１、３２…収納容器に収納された水銀、３３、３４…水銀電極、
３５…半導体単結晶ウェーハ内に形成される空乏層、
４１、４２…収納容器を被覆する導電性ゴムシート、
４３、４４…導管を被覆する導電性ゴムシート、
５１、５２、５３、５４…アース線、６１、６２、６３…アース、
１００…抵抗率を測定するためのＣ−Ｖ特性測定システム、１３０…水銀プローバ、
１４０…ＬＣＲメータ、
１５０…ＰＣ（パーソナルコンピューター）、１６１、１６２…測定ケーブル、
１６３…ＧＰＩＢケーブル

Claims

半導体単結晶ウェーハに水銀を接触させて水銀電極となす水銀電極形成工程と、
前記水銀電極に順バイアス電圧を印加する順バイアス電圧印加工程と、
前記水銀電極に逆バイアス電圧を印加して変化する前記半導体単結晶ウェーハの容量を測定するＣ−Ｖ測定工程と、
前記逆バイアス電圧と前記容量の関係から抵抗率を演算する抵抗率演算工程とを有すること
を特徴とする抵抗率測定方法。
前記順バイアス電圧の印加量は、前記半導体単結晶ウェーハの抵抗率が低いほど大きくすることを特徴とする請求項１に記載の抵抗率測定方法。