CN114242605A - 缺陷提取方法和缺陷提取系统 - Google Patents

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CN114242605A CN202111290086.2A CN202111290086A CN114242605A CN 114242605 A CN114242605 A CN 114242605A CN 202111290086 A CN202111290086 A CN 202111290086A CN 114242605 A CN114242605 A CN 114242605A
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Abstract

本发明提供了一种缺陷提取方法和缺陷提取系统，缺陷提取方法包括：提供待测样品，待测样品中存在因应力而产生的栅氧化层缺陷；对待测样品的栅极施加不同的放电电压，获取各放电电压下的阈值电压漂移，阈值电压漂移与放电电压一一对应，根据阈值电压漂移与放电电压的一一对应关系得到阈值电压漂移随放电电压的变化曲线；将待测样品的放电电压转换为栅氧/硅界面处的费米能级相对价带的位置；将待测样品的阈值电压漂移转换为栅氧等效缺陷密度；将待测样品的阈值电压漂移随放电电压的变化曲线转换为待测样品的栅氧等效缺陷密度随待测样品的栅氧/硅界面处的费米能级相对价带的位置的变化曲线，即得到待测样品的缺陷能级分布信息。

Description

缺陷提取方法和缺陷提取系统
技术领域
本发明涉及半导体技术领域，特别是涉及一种缺陷提取方法和缺陷提取系统。
背景技术
MOSFET(金属氧化物半导体场效应晶体管)器件在工作过程中会面临应力带来的各种可靠性问题。在经历长期的电、热等应力作用后，器件会出现各种退化效应，如NBTI(负偏压温度不稳定性)、PBTI(正偏压温度不稳定性)、HCI(热载流子注入)和TID(总电离剂量)。特别地，随着半导体工艺节点的等比例缩小，MOSFET器件面临的可靠性问题甚至会越来越严重。例如，在先进工艺节点下，器件的栅氧厚度越来越薄,虽然器件的工作电压也会等比例缩小，但是器件工作电压的减小速度小于栅氧厚度的缩小速度，这使得器件栅氧中的等效电场在不断增加。此外，对于工作在辐射等特殊环境下的器件，长期的电离辐射也会导致器件性能的退化。这些缺陷随着应力时间的增加不断地积累，最终导致器件阈值电压、饱和电流、载流子迁移率、跨导等关键参数的永久退化。因此，对应力引入的氧化层缺陷进行测量，精确获取缺陷的能级分布信息将是理解MOSFET器件应力退化现象的关键，可以为器件的可靠性优化设计提供依据。然而现有技术中得到缺陷的能级分布信息的方法需要依赖高精度的变温，对测试系统的要求较高，使用不够便利。
发明内容
为解决上述技术问题，本发明设计了一种缺陷提取方法和缺陷提取系统，所述缺陷提取方法包括：
提供待测样品，所述待测样品中存在因应力而产生的栅氧化层缺陷；
对所述待测样品的栅极施加不同的放电电压，获取各所述放电电压下的阈值电压漂移，所述阈值电压漂移与所述放电电压一一对应，根据所述阈值电压漂移与所述放电电压的一一对应关系得到所述阈值电压漂移随所述放电电压的变化曲线；
将所述待测样品的放电电压转换为栅氧/硅界面处的费米能级相对价带的位置；
将所述待测样品的阈值电压漂移转换为栅氧等效缺陷密度；
将所述待测样品的阈值电压漂移随所述放电电压的变化曲线转换为所述待测样品的栅氧等效缺陷密度随所述待测样品的栅氧/硅界面处的费米能级相对价带的位置的变化曲线，即得到所述待测样品的缺陷能级分布信息。
在其中一个实施例中，所述对所述待测样品的栅极施加不同的放电电压，获得各所述放电电压下的阈值电压漂移，所述阈值电压漂移与所述放电电压一一对应，根据所述阈值电压漂移与所述放电电压的一一对应关系得到所述阈值电压漂移随所述放电电压的变化曲线包括：
在所述待测样品的栅极上分别施加不同的放电电压并维持预设时间；所述预设时间内所述待测样品的缺陷充分放电；
在各个所述放电电压维持的预设时间内均采集所述待测样品的栅极的多个阈值电压，得到各所述放电电压下的阈值电压漂移；
以各所述放电电压为横坐标，以所述阈值电压漂移为纵坐标建立坐标系，得到所述阈值电压漂移随所述放电电压的变化曲线。
在其中一个实施例中，所述在各个所述放电电压维持的预设时间内均采集所述待测样品的栅极的多个阈值电压，得到各所述放电电压下的阈值电压漂移包括：
在所述预设时间内选取不同时间点；
采用动态初始化的测量方法对各所述放电电压下的各所述不同时间点的阈值电压进行测量；
记录各所述放电电压放电结束时的所述阈值电压漂移。
在其中一个实施例中，所述待测样品包括P型MOS器件，所述待测样品的栅极上初始施加的所述放电电压为负电压，不同所述预设时间内的所述放电电压逐渐减小，所述待测样品的栅极上施加的最大的所述放电电压小于所述待测样品的栅极的击穿电压，且所述待测样品的栅氧/硅界面处的费米能级进入导带。
在其中一个实施例中，所述待测样品包括N型MOS器件，所述待测样品的栅极上初始施加的所述放电电压为正电压，不同所述预设时间内的所述放电电压逐渐增大，所述待测样品的栅极上初始施加的所述放电电压小于所述待测样品的栅极的击穿电压，且所述待测样品的栅氧/硅界面处的费米能级进入导带。
在其中一个实施例中，所述将所述待测样品的放电电压转换为所述栅氧/硅界面处的费米能级相对价带的位置包括：
基于表面势方程求解得到所述待测样品在受应力前对应的各所述放电电压时所述待测样品的栅氧/硅界面处的费米能级相对价带的位置；
基于所述待测样品受应力后的阈值电压对受应力前的对应各所述放电电压时的栅氧/硅界面处的费米能级相对价带的位置进行校准，以得到所述待测样品的各所述放电电压对应的栅氧/硅界面处的费米能级相对价带的位置。
在其中一个实施例中，所述将所述待测样品的阈值电压漂移转换为所述栅氧等效缺陷密度包括：基于如下公式将所述待测样品的阈值电压漂移转换为对应的栅氧等效缺陷密度：
Figure BDA0003334389920000041
其中，ΔNox为栅氧等效缺陷密度，ΔVth为阈值电压漂移；εox为栅氧介电常数；q为基本电荷量；tox为栅氧厚度。
在其中一个实施例中，所述将所述待测样品的阈值电压漂移随所述放电电压的变化曲线转换为所述待测样品的栅氧等效缺陷密度随所述待测样品的栅氧/硅界面处的费米能级相对价带的位置的变化曲线包括：
在所述阈值电压漂移随所述放电电压的变化曲线中，将所述阈值电压漂移替换为所述栅氧等效缺陷密度，将所述放电电压替换为栅氧/硅界面处的费米能级相对价带的位置。
本发明还设计了一种缺陷提取系统，所述缺陷提取系统采用上述任一方案中所述的缺陷提取方法，所述缺陷提取系统包括：
获取模块，用于对所述待测样品的栅极施加不同的放电电压，获取各所述放电电压下的阈值电压漂移，所述阈值电压漂移与所述放电电压一一对应，根据所述阈值电压漂移与所述放电电压的一一对应关系，建立所述阈值电压漂移随所述放电电压的变化曲线；
第一转换模块，用于将所述待测样品的放电电压转换为栅氧/硅界面处的费米能级相对价带的位置；
第二转换模块，用于将所述待测样品的阈值电压漂移转换为栅氧等效缺陷密度；
处理模块，用于将所述待测样品的阈值电压漂移随所述放电电压的变化曲线转换为所述待测样品的栅氧等效缺陷密度随所述待测样品的栅氧/硅界面处的费米能级相对价带的位置的变化曲线，以得到所述待测样品的缺陷能级分布信息。
在其中一个实施例中，所述缺陷提取系统还包括：更新模块，所述更新模块与所述处理模块相连接，用于基于所述处理模块得到的所述待测样品的缺陷能级分布信息进行实时自动更新。
本发明的缺陷提取方法和缺陷提取系统具有如下有益效果：本发明设计了一种缺陷提取方法和缺陷提取系统，通过对待测样品的栅极施加不同的放电电压，获取各放电电压下的阈值电压漂移，可快速准确地获取阈值电压漂移与放电电压的关系曲线；通过将所述待测样品的放电电压转换为栅氧/硅界面处的费米能级相对价带的位置和将所述待测样品的阈值电压漂移转换为栅氧等效缺陷密度，并将所述待测样品的阈值电压漂移随所述放电电压的变化曲线转换为所述待测样品的栅氧等效缺陷密度随所述待测样品的栅氧/硅界面处的费米能级相对价带的位置的变化曲线，可以精确得到所述待测样品的缺陷能级分布信息；本发明的缺陷提取方法对于P型MOS和N型MOS均适用，对于P型MOS器件，栅极上初始施加的所述放电电压为负电压，不同所述预设时间内的所述放电电压逐渐减小；对于N型MOS器件，栅极上初始施加的所述放电电压为正电压，不同所述预设时间内的所述放电电压逐渐增大；另外，本发明的缺陷提取系统的使用基于缺陷提取方法，使用便利且不需要依赖高精度的变温。本发明的缺陷提取方法和缺陷提取系统可适用于各种应力条件下对缺陷的能级分布信息的获取，并可快速准确地获取待测样品的缺陷能级分布信息。
附图说明
图1是本发明一个实施例中缺陷提取方法的流程图。
图2是本发明一个实施例中建立阈值电压漂移随放电电压的变化曲线的流程图。
图3是本发明一个实施例中阈值电压漂移随放电电压的变化曲线。
图4是本发明一个实施例中得到各放电电压下的阈值电压漂移的流程图。
图5是本发明一个实施例中获得各放电电压的测试波形示意图。
图6是本发明一个实施例中放电过程中阈值电压漂移随时间的变化曲线。
图7是本发明一个实施例中将待测样品的放电电压转换为栅氧/硅界面处的费米能级相对价带的位置的流程图。
图8是本发明一个实施例中待测样品的栅氧/硅界面处的费米能级相对价带的位置随放电电压的变化曲线。
图9本发明一个实施例中待测样品的栅氧等效缺陷密度随栅氧/硅界面处的费米能级相对价带的位置的变化曲线。
图10是本发明一个实施例中缺陷提取系统的结构示意图。
图11是本发明另一个实施例中缺陷提取系统的结构示意图。
附图标记说明：
1、获取模块；2、第一转换模块；3、第二转换模块；4、处理模块；5、更新模块。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施例的限制。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“上”、“下”、“左”、“右”以及类似的表述只是为了说明的目的，并不表示是唯一的实施方式。
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
随着CMOS(Complementary Metal-Oxide-Semiconductor，互补式金属氧化物半导体)集成电路技术的发展，MOSFET(Metal Oxide Semiconductor Field EffectTransistor，金属氧化物半导体场效应晶体管)器件在工作过程中会面临应力带来的各种可靠性问题。在经历长期的电、热等应力作用后，器件会出现各种退化效应，如NBTI(Negative-bias temperature instability，负偏压温度不稳定性)、PBTI(Positive-biastemperature instability，正偏压温度不稳定性)、HCI(热载流子注入)和TID(总电离剂量)。
特别地，随着半导体工艺节点的等比例缩小，MOSFET器件面临的可靠性问题甚至会越来越严重。例如，在先进工艺节点下，器件的栅氧厚度越来越薄,虽然器件的工作电压也会等比例缩小，但是器件工作电压的减小速度小于栅氧厚度的缩小速度，这使得器件栅氧中的等效电场在不断增加。此外，对于工作在辐射等特殊环境下的器件，长期的电离辐射也会导致器件性能的退化。这些缺陷随着应力时间的增加不断地积累，最终导致器件阈值电压、饱和电流、载流子迁移率、跨导等关键参数的永久退化。因此，对应力引入的氧化层缺陷进行测量，精确获取缺陷的能级分布信息将是理解MOSFET器件应力退化现象的关键，可以为器件的可靠性优化设计提供依据。然而现有技术中得到缺陷的能级分布信息的方法需要依赖高精度的变温，对测试系统的要求较高，使用不够便利。
为解决上述技术问题，本发明设计了一种用于缺陷提取方法和缺陷提取系统，缺陷提取方法和缺陷提取系统可快速准确地获取缺陷的能级分布信息，且适用于各种应力条件下对氧层中缺陷的能级分布信息的获取。
本发明设计了一种缺陷提取方法，图1为一个实施例中缺陷提取方法流程图。如图1所示，缺陷提取方法包括：
S1：提供待测样品，待测样品中存在因应力而产生的栅氧化层缺陷；
S2：对待测样品的栅极施加不同的放电电压，获取各放电电压下的阈值电压漂移，阈值电压漂移与放电电压一一对应，根据阈值电压漂移与放电电压的一一对应关系得到阈值电压漂移随放电电压的变化曲线；
S3：将待测样品的放电电压转换为栅氧/硅界面处的费米能级相对价带的位置；
S4：将待测样品的阈值电压漂移转换为栅氧等效缺陷密度；
S5：将待测样品的阈值电压漂移随放电电压的变化曲线转换为待测样品的栅氧等效缺陷密度随待测样品的栅氧/硅界面处的费米能级相对价带的位置的变化曲线，即得到待测样品的缺陷能级分布信息。
本发明的缺陷提取方法通过对待测样品的栅极施加不同的放电电压，获取各放电电压下的阈值电压漂移，可快速准确地获取阈值电压漂移与放电电压的关系；通过将所述待测样品的放电电压转换为栅氧/硅界面处的费米能级相对价带的位置和将所述待测样品的阈值电压漂移转换为栅氧等效缺陷密度，并将所述待测样品的阈值电压漂移随所述放电电压的变化曲线转换为所述待测样品的栅氧等效缺陷密度随所述待测样品的栅氧/硅界面处的费米能级相对价带的位置的变化曲线，可以精确得到所述待测样品的缺陷能级分布信息。
需要说明的是，S3和S4的顺序并不受上述描述顺序和图1所绘顺序限制，譬如，在其他实施例中，缺陷提取方法可以包括：
S1：提供待测样品，待测样品中存在因应力而产生的栅氧化层缺陷；
S2：对待测样品的栅极施加不同的放电电压，获取各放电电压下的阈值电压漂移，阈值电压漂移与放电电压一一对应，根据阈值电压漂移与放电电压的一一对应关系得到阈值电压漂移随放电电压的变化曲线；
S3：将待测样品的阈值电压漂移转换为栅氧等效缺陷密度；
S4：将待测样品的放电电压转换为栅氧/硅界面处的费米能级相对价带的位置；
S5：将待测样品的阈值电压漂移随放电电压的变化曲线转换为待测样品的栅氧等效缺陷密度随待测样品的栅氧/硅界面处的费米能级相对价带的位置的变化曲线，即得到待测样品的缺陷能级分布信息。
结合图2并参与图3，图2为一个实施例中建立阈值电压漂移随放电电压的变化曲线的流程图，图3为一个实施例中阈值电压漂移随放电电压的变化曲线；参阅图2，在其中一个实施例中，对待测样品的栅极施加不同的放电电压，获得各放电电压下的阈值电压漂移，阈值电压漂移与放电电压一一对应，根据阈值电压漂移与放电电压的一一对应关系得到阈值电压漂移随放电电压的变化曲线包括：
S21：在待测样品的栅极上分别施加不同的放电电压并维持预设时间；预设时间内待测样品的缺陷充分放电；
S21：在各个放电电压维持的预设时间内均采集待测样品的栅极的多个阈值电压，得到各放电电压下的阈值电压漂移；
S23：以各放电电压为横坐标，以阈值电压漂移为纵坐标建立坐标系，得到阈值电压漂移随放电电压的变化曲线。
结合图2并参与图4，在其中一个实施例中，在各个放电电压维持的预设时间内均采集待测样品的栅极的多个阈值电压，得到各放电电压下的阈值电压漂移可以包括：
S221：在预设时间内选取不同时间点；
S222：采用动态初始化的测量方法对各放电电压下的各不同时间点的阈值电压进行测量；
S223：记录各放电电压放电结束时的阈值电压漂移。
在其中一个实施例中，待测样品包括P型MOS(P型金属氧化物半导体场效应晶体管)器件，待测样品的栅极上初始施加的放电电压为负电压，不同预设时间内的放电电压逐渐减小，待测样品的栅极上施加的最大的放电电压小于待测样品的栅极的击穿电压，且待测样品的栅氧/硅界面处的费米能级进入导带。
在其中一个实施例中，待测样品包括N型MOS器件(N型金属氧化物半导体场效应晶体管)，待测样品的栅极上初始施加的放电电压为正电压，不同预设时间内的放电电压逐渐增大，待测样品的栅极上初始施加的放电电压小于待测样品的栅极的击穿电压，且待测样品的栅氧/硅界面处的费米能级进入导带。
具体地，如图5所示，以P型MOS器件为例，针对应力后的器件，在待测器件栅端施加一个放电电压Vdis(1)，此时放电电压Vdis(1)为负电压，该放电电压会导致缺陷电荷放电；Vdis(1)的选取应能保证器件沟道附近费米能级进入价带且不会导致栅击穿；Vdis(1)放电电压下维持的预设时间设为t，放电过程中，选取k个时间点，k可以包括但不仅限于6s、10s、16s、25s、40s、63s、100s、160s…、100.2n+0.6s、…(其中n＝1,2,3,…)，测试器件阈值电压；阈值电压的测量采用OTF(on-the-fly，动态初始化)快速测试。预设时间t的选取根据器件的不同存在差异，但基本的原则是应保证缺陷充分放电，表现为阈值电压漂移随时间的变化趋于稳定；当充分放电后，继续按Vdis的步长逐步增加负的栅端放电电压，重复上述测试，直到最后一个放电电压Vdis(n)；Vdis(n)的选取应能保证器件沟道附近费米能级进入导带且不会导致栅击穿；测试过程中放电电压的选取满足Vdis(n)>Vdis(n-1)>…>Vdis(2)>Vdis(1)>Vgst，Vgst为待测样品的栅极的击穿电压；Vdis(1)的选取应能保证待测器件的栅氧/硅界面处的费米能级升到导带以上，Vdis(n)的选取应保证待测器件的栅氧/硅界面处的费米能级降到价带以下。
需要说明的是，对于N型MOS器件，上述方法同样适用于，只是测试过程中放电电压的选取应满足Vdis(n)<Vdis(n-1)<…<Vdis(2)<Vdis(1)，其中Vdis(1)为正电压。
作为示例，如图6所示，以P型MOS器件中NBTI应力引入的缺陷为例，应力后栅氧化层中生成的正陷阱电荷会导致器件的阈值电压负向漂移。图6为一个实施例中P型MOS器件经过NBTI应力后开展步进放电测试时阈值电压漂移|ΔVth|随时间变化的结果。首先在室温下，对器件施加放电电压Vdis为-6.3V，NBTI应力导致的阈值电压ΔVth在-6.3V应力结束后达到-109.4mV；然后，放电电压Vdis逐步从-6V增加至3V，步进电压ΔVg＝0.3V；当放电电压Vdis为-6V时，由于部分缺陷放电导致阈值电压漂移|ΔVth|开始下降；随着放电时间增加，阈值电压漂移|ΔVth|逐渐趋于稳定，25秒后达到平坦区域，表明所有可恢复的缺陷均已放电，各放电电压下的放电阶段均观察到类似的放电现象。
需要说明的是，上述实施例为实验方便，通过给待测样品施加应力的方式在待测样品的栅氧化层中引入缺陷，而实际应用中，待测样品本身就可以包括缺陷，无需人为施加应力引入缺陷。
具体地，应力造成待测样品产生的缺陷可以包括但不限于正偏压温度不稳定性、负偏压温度不稳定性、热载流子注入或总剂量效应。
结合图1并参阅图7，在其中一个实施例中，所述将所述待测样品的放电电压转换为所述栅氧/硅界面处的费米能级相对价带的位置包括：
S31：基于表面势方程求解得到待测样品在受应力前对应的各放电电压时待测样品的栅氧/硅界面处的费米能级相对价带的位置；
S32：基于待测样品受应力后的阈值电压对受应力前的对应各放电电压时的栅氧/硅界面处的费米能级相对价带的位置进行校准，以得到待测样品的各放电电压对应的栅氧/硅界面处的费米能级相对价带的位置。
具体地，根据以下表面势方程计算所述待测样品在受应力前对应的各所述放电电压时的栅氧/硅界面处的费米能级相对价带的位置：
(EF-EV)界面＝(EF-EV)体内-φs
Figure BDA0003334389920000131
Figure BDA0003334389920000132
其中，EF为费米能级位置，EV为价带能级，Eg为硅的禁带宽度；(EF-EV)界面为待测样品的栅氧/硅界面处的费米能级相对价带的位置；(EF-EV)体内为所述待测样品的衬底内部费米能级相对价带位置；φs为表面势；n为衬底电子浓度；NC为导带有效状态密度；Vg为栅电压；Vfb为平带电压；Cox为栅氧面电容；εSi为硅介电常数；q为基本电荷量；ND为待测样品的衬底掺杂浓度；需要说明的是，此处栅电压可以与待测样品受应力产生缺陷后对栅极施加的放电电压相同。
具体地，基于待测样品受应力后的阈值电压对受应力前的对应各放电电压时的栅氧/硅界面处的费米能级相对价带的位置进行校准，以得到待测样品的各放电电压对应的栅氧/硅界面处的费米能级相对价带的位置包括：采用TCAD(Technology Computer AidedDesign，建立在半导体物理基础之上的数值仿真工具)仿真方法基于待测样品受应力后的阈值电压对受应力前的对应各放电电压时的栅氧/硅界面处的费米能级相对价带的位置进行校准。
作为示例，对于MOSFET器件，其栅氧/硅界面处的费米能级相对价带的位置满足以下关系：
Figure BDA0003334389920000141
其中，EF为费米能级位置，EV为价带能级，EF-EV为栅氧/硅界面处的费米能级相对价带的位置，Eg为硅的禁带宽度，φB为体区中带能级与费米能级之差，Vg为栅电压，此处栅电压与待测样品栅极施加的放电电压相同；Vth为所述待测样品的阈值电压；依照上述公式，根据应力后待测样品实际测试得到的阈值电压值，对TCAD仿真计算得到的应力前器件的(EF-EV)～Vg曲线进行校准，即实际的(EF-EV)～Vg曲线应该经过定点(Vth，Eg/2-φB)；将仿真计算得到的应力前器件的(EF-EV)～Vg曲线沿X轴平移至经过定点(Vth，Eg/2-φB)，即可得到应力后栅氧/硅界面处的费米能级相对价带的位置随栅压的变化曲线(EF-EV)～Vg，由于此时栅电压可以与待测样品受应力产生缺陷后对栅极施加的放电电压相同，进而获得待测样品应力前栅氧/Si界面处的费米能级相对价带的位置EF-EV，为清楚展示本实施例，可参阅图8，图8为本实例中待测样品的栅氧/硅界面处的费米能级相对价带的位置随放电电压的变化曲线。
在其中一个实施例中，将待测样品的阈值电压漂移转换为栅氧等效缺陷密度包括：基于如下公式将待测样品的阈值电压漂移转换为对应的栅氧等效缺陷密度：
Figure BDA0003334389920000142
其中，ΔNox为栅氧等效缺陷密度，ΔVth为阈值电压漂移；εox为栅氧介电常数；q为基本电荷量；tox为栅氧厚度。
在其中一个实施例中，将待测样品的阈值电压漂移随放电电压的变化曲线转换为待测样品的栅氧等效缺陷密度随待测样品的栅氧/硅界面处的费米能级相对价带的位置的变化曲线包括：
在阈值电压漂移随放电电压的变化曲线中，将阈值电压漂移替换为栅氧等效缺陷密度，将放电电压替换为栅氧/硅界面处的费米能级相对价带的位置。
具体地，为方便观察待测样品的栅氧等效缺陷密度随待测样品的栅氧/硅界面处的费米能级相对价带的位置的变化曲线，可以通过图9所示的待测样品的栅氧等效缺陷密度随待测样品的栅氧/硅界面处的费米能级相对价带的位置的变化曲线来看。
如图10所示，本发明还设计了一种缺陷提取系统，缺陷提取系统采用上述任一方案中所述的缺陷提取方法，缺陷提取系统包括：
获取模块1，用于对待测样品的栅极施加不同的放电电压，获取各放电电压下的阈值电压漂移，阈值电压漂移与放电电压一一对应，根据阈值电压漂移与放电电压的一一对应关系，建立阈值电压漂移随放电电压的变化曲线；
第一转换模块2，用于将待测样品的放电电压转换为栅氧/硅界面处的费米能级相对价带的位置；
第二转换模块3，用于将待测样品的阈值电压漂移转换为栅氧等效缺陷密度；
处理模块4，用于将待测样品的阈值电压漂移随放电电压的变化曲线转换为待测样品的栅氧等效缺陷密度随待测样品的栅氧/硅界面处的费米能级相对价带的位置的变化曲线，以得到待测样品的缺陷能级分布信息。
结合图10并参阅图11，在另一个实施例中，缺陷提取系统还包括更新模块5；更新模块5与所述处理模块4相连接，用于基于所述处理模块4得到的所述待测样品的缺陷能级分布信息进行实时自动更新基于阈值电压、阈值电压漂移和放电电压，对待测样品的缺陷能级分布信息进行自动更新。
本发明的缺陷提取方法和缺陷提取系统具有如下有益效果：本发明设计了一种缺陷提取方法和缺陷提取系统，通过对待测样品的栅极施加不同的放电电压，获取各放电电压下的阈值电压漂移，可快速准确地获取阈值电压漂移与放电电压的关系曲线；通过将所述待测样品的放电电压转换为栅氧/硅界面处的费米能级相对价带的位置和将所述待测样品的阈值电压漂移转换为栅氧等效缺陷密度，并将所述待测样品的阈值电压漂移随所述放电电压的变化曲线转换为所述待测样品的栅氧等效缺陷密度随所述待测样品的栅氧/硅界面处的费米能级相对价带的位置的变化曲线，可以精确得到所述待测样品的缺陷能级分布信息。本发明的缺陷提取方法对于P型MOS和N型MOS均适用，对于P型MOS器件，栅极上初始施加的所述放电电压为负电压，不同所述预设时间内的所述放电电压逐渐减小；对于N型MOS器件，栅极上初始施加的所述放电电压为正电压，不同所述预设时间内的所述放电电压逐渐增大；另外，本发明的缺陷提取系统的使用基于缺陷提取方法，使用便利且不需要依赖高精度的变温。本发明的缺陷提取方法和缺陷提取系统可适用于各种应力条件下对缺陷的能级分布信息的获取，并可快速准确地获取待测样品的缺陷能级分布信息。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种缺陷提取方法，其特征在于，所述方法包括：
提供待测样品，所述待测样品中存在因应力而产生的栅氧化层缺陷；
对所述待测样品的栅极施加不同的放电电压，获取各所述放电电压下的阈值电压漂移，所述阈值电压漂移与所述放电电压一一对应，根据所述阈值电压漂移与所述放电电压的一一对应关系得到所述阈值电压漂移随所述放电电压的变化曲线；
将所述待测样品的放电电压转换为栅氧/硅界面处的费米能级相对价带的位置；
将所述待测样品的阈值电压漂移转换为栅氧等效缺陷密度；
将所述待测样品的阈值电压漂移随所述放电电压的变化曲线转换为所述待测样品的栅氧等效缺陷密度随所述待测样品的栅氧/硅界面处的费米能级相对价带的位置的变化曲线，即得到所述待测样品的缺陷能级分布信息。
2.根据权利要求1所述的缺陷提取方法，其特征在于，所述对所述待测样品的栅极施加不同的放电电压，获得各所述放电电压下的阈值电压漂移，所述阈值电压漂移与所述放电电压一一对应，根据所述阈值电压漂移与所述放电电压的一一对应关系得到所述阈值电压漂移随所述放电电压的变化曲线包括：
在所述待测样品的栅极上分别施加不同的放电电压并维持预设时间；所述预设时间内所述待测样品的缺陷充分放电；
在各个所述放电电压维持的预设时间内均采集所述待测样品的栅极的多个阈值电压，得到各所述放电电压下的阈值电压漂移；
以各所述放电电压为横坐标，以所述阈值电压漂移为纵坐标建立坐标系，得到所述阈值电压漂移随所述放电电压的变化曲线。
3.根据权利要求2所述的缺陷提取方法，其特征在于，所述在各个所述放电电压维持的预设时间内均采集所述待测样品的栅极的多个阈值电压，得到各所述放电电压下的阈值电压漂移包括：
在所述预设时间内选取不同时间点；
采用动态初始化的测量方法对各所述放电电压下的各所述不同时间点的阈值电压进行测量；
记录各所述放电电压放电结束时的所述阈值电压漂移。
4.根据权利要求3所述的缺陷提取方法，其特征在于，所述待测样品包括P型MOS器件，所述待测样品的栅极上初始施加的所述放电电压为负电压，不同所述预设时间内的所述放电电压逐渐减小，所述待测样品的栅极上施加的最大的所述放电电压小于所述待测样品的栅极的击穿电压，且所述待测样品的栅氧/硅界面处的费米能级进入导带。
5.根据权利要求3所述的缺陷提取方法，其特征在于，所述待测样品包括N型MOS器件，所述待测样品的栅极上初始施加的所述放电电压为正电压，不同所述预设时间内的所述放电电压逐渐增大，所述待测样品的栅极上初始施加的所述放电电压小于所述待测样品的栅极的击穿电压，且所述待测样品的栅氧/硅界面处的费米能级进入导带。
6.根据权利要求1所述的缺陷提取方法，其特征在于，所述将所述待测样品的放电电压转换为所述栅氧/硅界面处的费米能级相对价带的位置包括：
基于表面势方程求解得到所述待测样品在受应力前对应的各所述放电电压时所述待测样品的栅氧/硅界面处的费米能级相对价带的位置；
基于所述待测样品受应力后的阈值电压对受应力前的对应各所述放电电压时的栅氧/硅界面处的费米能级相对价带的位置进行校准，以得到所述待测样品的各所述放电电压对应的栅氧/硅界面处的费米能级相对价带的位置。
7.根据权利要求1所述的缺陷提取方法，其特征在于，所述将所述待测样品的阈值电压漂移转换为所述栅氧等效缺陷密度包括：基于如下公式将所述待测样品的阈值电压漂移转换为对应的栅氧等效缺陷密度：
Figure FDA0003334389910000031
其中，ΔNox为栅氧等效缺陷密度，ΔVth为阈值电压漂移；εox为栅氧介电常数；q为基本电荷量；tox为栅氧厚度。
8.根据权利要求1所述的缺陷提取方法，其特征在于，所述将所述待测样品的阈值电压漂移随所述放电电压的变化曲线转换为所述待测样品的栅氧等效缺陷密度随所述待测样品的栅氧/硅界面处的费米能级相对价带的位置的变化曲线包括：
在所述阈值电压漂移随所述放电电压的变化曲线中，将所述阈值电压漂移替换为所述栅氧等效缺陷密度，将所述放电电压替换为栅氧/硅界面处的费米能级相对价带的位置。
9.一种采用如权利要求1-8中任一项所述缺陷提取方法的缺陷提取系统，其特征在于，所述缺陷提取系统包括：
获取模块，用于对所述待测样品的栅极施加不同的放电电压，获取各所述放电电压下的阈值电压漂移，所述阈值电压漂移与所述放电电压一一对应，根据所述阈值电压漂移与所述放电电压的一一对应关系，建立所述阈值电压漂移随所述放电电压的变化曲线；
第一转换模块，用于将所述待测样品的放电电压转换为栅氧/硅界面处的费米能级相对价带的位置；
第二转换模块，用于将所述待测样品的阈值电压漂移转换为栅氧等效缺陷密度；
处理模块，用于将所述待测样品的阈值电压漂移随所述放电电压的变化曲线转换为所述待测样品的栅氧等效缺陷密度随所述待测样品的栅氧/硅界面处的费米能级相对价带的位置的变化曲线，以得到所述待测样品的缺陷能级分布信息。
10.根据权利要求9所述的缺陷提取系统，其特征在于，所述缺陷提取系统还包括：更新模块，所述更新模块与所述处理模块相连接，用于基于所述处理模块得到的所述待测样品的缺陷能级分布信息进行实时自动更新。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115112923A (zh) * 2022-08-30 2022-09-27 材料科学姑苏实验室 一种二能级缺陷的空间分布的测量方法及测量装置

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