JP3823911B2

JP3823911B2 - 半導体の空乏層容量算出装置及びｃ−ｖ特性測定装置

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Publication number: JP3823911B2
Application number: JP2002303177A
Authority: JP
Inventors: 健押田; 幸治江原
Original assignee: Shin Etsu Handotai Co Ltd
Current assignee: Shin Etsu Handotai Co Ltd
Priority date: 2002-10-17
Filing date: 2002-10-17
Publication date: 2006-09-20
Anticipated expiration: 2022-10-17
Also published as: JP2004138492A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体の空乏層容量算出装置及びＣ−Ｖ特性測定装置に関する。
【０００２】
【従来の技術】
半導体（例えば半導体ウェーハ）の特性評価の一つとして半導体の表層部に空乏層を形成し、この空乏層の静電容量（以下空乏層容量という）を測定することが一般的に行われている。
具体的には、例えば、半導体ウェーハのドーパント濃度の深さ方向における分布を求めるための方法として、空乏層容量の印加電圧依存性（以下Ｃ−Ｖ（ｃａｐａｃｉｔａｎｃｅ−ｖｏｌｔａｇｅ）特性という）を測定する方法が知られている（例えば、非特許文献１参照）。
また、このように空乏層容量の測定値を半導体の特性評価に利用する技術としては、他にも、金属−酸化膜−半導体の所謂ＭＯＳ構造の試料を作成して空乏層容量の過渡特性を評価し半導体ウェーハのバルクの発生ライフタイムを測定するＭＯＳｃ−ｔ法（例えば、非特許文献２参照）や、ｐｎ接合やショットキー接合の容量の過渡特性を測定して半導体中の深い不純物準位を評価するＤＬＴＳ（ＤｅｅｐＬｅｖｅｌＴｒａｎｓｉｅｎｔＳｐｅｃｔｒｏｓｃｏｐｙ）法（例えば、非特許文献３参照）等が広く実用化されている。
【０００３】
以下では、ショットキー接合のＣ−Ｖ特性の測定結果に基づき、半導体ウェーハとして例示するシリコンエピタキシャルウェーハの深さ方向におけるドーパント濃度の分布を求める場合について具体的に説明する。
【０００４】
図５に示すように、Ｃ−Ｖ特性測定装置１００は、半導体ウェーハの主表面上に形成されるショットキー電極８に接触されるプローブ２と、プローブ２と電気的に接続されたパルス電圧発生器３及びキャパシタンスメータ４と、これらキャパシタンスメータ４及びパルス電圧発生器３と電気的に接続された制御装置１０５と、半導体ウェーハが載置される背面電極６等を備えて構成される。
【０００５】
ここで、測定対象の半導体ウェーハとして例示するシリコンエピタキシャルウェーハ７（以下ＥＰＷ７という）は、ｎ型シリコン単結晶基板７ａの主表面上にｎ型シリコンエピタキシャル層７ｂを数μｍから数十μｍの厚さで気相成長させて得たものである。
【０００６】
次に、Ｃ−Ｖ特性測定装置１００によるＥＰＷ７のＣ−Ｖ特性測定は以下のようにして行う。
先ず、ＥＰＷ７の主表面上（シリコンエピタキシャル層７ｂ側）にショットキー電極（印加電極）８を形成する。さらに、ＥＰＷ７を、その主裏面（シリコン単結晶基板７ａ側）が背面電極６に接するように該背面電極６上に載置する。そして、ＥＰＷ７の主表面上のショットキー電極８にプローブ２を接触させる。
ここで、測定中における電気的ノイズの発生を防止するために、測定は、アース電位になるように設定したシールドボックス９内にＥＰＷ７等を配置した状態で行う。なお、背面電極６は、シールドボックス９にアース接続される。
このように準備したら、パルス電圧発生器３により階段状に変化する（間欠的に増大する）電圧を発生させ、該発生する電圧（印加電圧）をプローブ２及びショットキー電極８を介してＥＰＷ７に印加する。なお、印加する電圧は、ショットキー接合に対して逆バイアスとなるようにする。
【０００７】
ここで、ｎ型半導体単結晶の場合には、負の電圧を印加することにより、図２（ａ）に示すような空乏層（実際の空乏層）が単結晶内に形成される。また、空乏層幅Ｗは印加する電圧を大きくするほど大きくなる。なお、空乏層の容量は、空乏層に存在するドーパントの原子数と正の相関がある。
そこで、ＥＰＷ７に階段状に変化する電圧を印加しながらキャパシタンスメータ５により印加電圧毎の空乏層容量を測定すると、ＥＰＷ７のＣ−Ｖ特性を求める（測定する）ことができ、ＥＰＷ７の深さ方向におけるドーパント濃度の分布を知ることができる。
【０００８】
一般に、シリコン単結晶への印加電圧と空乏層容量の変化量との間には以下の（１）式の関係が成り立つ（例えば、非特許文献４参照）。
【数１】

（１）式において、Ｎ（Ｗ）はシリコン単結晶内の深さＷにおけるドーパント濃度、ｑは電荷素量、ε_Siはシリコンの誘電率、Ｖは印加電圧、Ｃは空乏層容量、Ｗは空乏層幅である。
【０００９】
ここで、空乏層は、実際には図２（ａ）に示すように半導体内で印加電極から印加電圧に応じた幅で全方向に拡がることが知られている。
しかし、従来、空乏層が図２（ｂ）に示すように深さ方向のみに拡がる（つまりショットキー電極８が円形の場合は円筒状に拡がる）と仮定した仮想状態での空乏層容量を算出することが一般的に行われる。
このため、従来は、平行平板コンデンサーの静電容量と電極間距離との関係式である以下の（２）式により空乏層幅Ｗを求める。
【数２】

（２）式において、Ａはショットキー電極８の面積（ＥＰＷ７主表面への接触面積）、Ｃ_idealは仮想状態での空乏層容量である。
【００１０】
そして、従来技術では、キャパシタンスメータ５による測定値、すなわち図２（ａ）のように拡がる実際の空乏層の容量の測定値Ｃ_measureを、仮想状態での空乏層容量Ｃ_idealとして印加電圧毎にそれぞれ（２）式に代入することにより、空乏層幅Ｗ（各印加電圧毎の空乏層幅）を求め、さらに、この求めた空乏層幅Ｗをそれぞれ（１）式に代入し、各印加電圧Ｖに対してｄ（Ｃ^-2）／ｄｖを（Ｃ_measure＝Ｃとして）プロットすることにより、ＥＰＷ７中のドーパント濃度の深さ方向におけるプロファイルを求める。
【００１１】
しかしながら、従来の計算により求めたプロファイルは、仮に深さ方向においてドーパント濃度がほぼ均一な試料を測定した場合でも、例えば図４（比較例）に示すように、右上がりとなってしまう。
【００１２】
このようにプロファイルが右上がりとなってしまうことを抑制するための方法としては、ショットキー電極を取り囲むようにショットキー電極と同一の材料を用いてガードリング電極を設け、両方の電極の電位が例えば同一となるように電圧を印加することにより、空乏層の横方向への拡がりを抑制した状態で測定を行う方法が考えられる。
【００１３】
図７にガードリング電極を形成した試料の一例の断面斜視図を示す。
すなわち、図７には、上記と同様のＥＰＷ７の主表面上に、上記と同様のショットキー電極８と、該ショットキー電極８を取り囲むように形成したガードリング電極１１とを設けた状態を示す。
このような試料を用いて、ショットキー電極８とガードリング電極１１とが例えば同一電位となるように電圧を印加することにより、空乏層の横方向への拡がりを抑制した状態で測定を行うことができる。
【００１４】
【非特許文献１】
宇佐美晶編集「半導体デバイス工程評価技術」株式会社リアライズ社、平成２年９月１１日、ｐ．３８−４４
【非特許文献２】
ＵＣＳ半導体基板技術研究会編集「シリコンの科学」株式会社リアライズ社、１９９６年６月２８日、ｐ．７１７
【非特許文献３】
Ｄ．Ｖ．Ｌａｎｇ著「Ｊ．Ａｐｐｌ．Ｐｈｙｓ．４５」、１９７４年、ｐ．３０２３
【非特許文献４】
小間篤・白木靖寛・齋木幸一朗・飯田厚夫共著「シリコンの物性と評価法」丸善株式会社、昭和６２年７月３１日、ｐ．１７７
【００１５】
【発明が解決しようとする課題】
しかしながら、上記のようにガードリング電極１１を形成する場合には、以下のような問題がある。
すなわち、（１）ショットキー電極８を完全に取り囲むようにガードリング電極１１を形成するためには真空蒸着だけでは形成できないため、フォトリソ技術を使う必要があるなど試料作成に時間とコストがかかる、（２）ガードリング電極１１を形成する必要がある分だけ、より大きな試料が必要となる、（３）横方向への空乏層の拡がりを完全には防止することができない、（４）ガードリング電極１１にも電圧を印加するためのプローブや配線が必要であり、測定器が高価になり、配線が複雑になるために電気的なノイズが発生しやすい、という問題点がある。
【００１６】
この発明は、上記のような問題点を解決するためになされたもので、空乏層の容量を正確に算出することを可能とする半導体の空乏層容量算出装置及びＣ−Ｖ特性測定装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上でも述べたように、空乏層は実際には図２（ａ）に示すように印加電極から放射状に拡がる（深さ方向のみならず横方向にも拡がる）ことが知られている。
ここで、実際の空乏層容量（図２（ａ）斜線部の容量）から仮想状態での真の空乏層容量（図２（ｂ）斜線部の容量）を差し引いた容量（図２（ｃ）斜線部の容量）をエッジキャパシタンス（誤差容量）という。
つまり、実際の空乏層容量は、仮想状態での真の空乏層容量と比べて、エッジキャパシタンスの分だけ大きい。
しかし、従来は上記のように、エッジキャパシタンスを考慮せず、測定した実際の空乏層容量Ｃ_measureが（２）式の仮想状態での空乏層容量Ｃ_idealに等しいとして計算を行っていたため、エッジキャパシタンスを考慮しない分だけ空乏層幅Ｗの算出値に誤差が生じてしまう。
すなわち、図６に示すように、計算により求めた仮想状態での空乏層幅Ｗ_idea _lは、実際の空乏層幅Ｗ_real（＝仮想状態での真の空乏層幅Ｗ_truth）よりも大きい値として算出されてしまう。
従って、この算出した空乏層幅Ｗ及び上記（１）式を用いて得られるドーパント濃度も正確な値とならない。
しかも、エッジキャパシタンスは空乏層が深くなるほど大きくなる（図２（ｃ）の形状から明らか）ため、空乏層幅Ｗの算出値の誤差は空乏層が深くなるほど大きくなってしまう。
このため、従来の計算により求めたプロファイルは、仮に深さ方向においてドーパント濃度がほぼ均一な試料を測定した場合でも、例えば図４（比較例）に示すように右上がりとなってしまう。
【００１８】
そこで、本発明の半導体の空乏層容量算出装置は、半導体内で実際には印加電極から印加電圧に応じた幅で全方向に拡がる空乏層の容量を、空乏層が深さ方向のみに拡がると仮定した仮想状態での値として算出する空乏層容量算出装置であって、実際の空乏層容量の測定値を、印加電極から印加電圧に応じた幅で全方向に拡がる実際の空乏層容量Ｃ _real として用い、実際の空乏層幅Ｗを下記式（３）によって算出する空乏層幅算出手段と、前記空乏層幅算出手段により算出された空乏層幅Ｗを用い、実際の空乏層容量Ｃ _real から実際と等しい深さに拡がる仮想状態での真の空乏層容量Ｃ _truth を差し引いた容量である誤差容量Ｃ _e を下記式（４）によって算出する誤差容量算出手段と、前記誤差容量算出手段により算出された誤差容量Ｃ _e を実際の空乏層容量の測定値から差し引くことにより仮想状態での真の空乏層容量Ｃ _truth を算出する空乏層容量算出手段と、を備えることを特徴としている。
【数１】

【数２】

（但し、式中、Ｗは空乏層幅、πは円周率、ε _Si はシリコンの誘電率、ｌｎは自然対数である。）
【００２０】
つまり、換言すれば、本発明の半導体の空乏層容量算出装置は、実際の空乏層容量の測定値からエッジキャパシタンスを除外した値を算出することにより、仮想状態での空乏層の容量を求める空乏層容量算出手段を備えている。
【００２１】
また、本発明のＣ−Ｖ特性測定装置は、半導体内で印加電極から印加電圧に応じた幅で全方向に拡がる実際の空乏層の容量Ｃ _realを測定する空乏層容量測定手段と、本発明の半導体の空乏層容量算出装置と、を備え、前記空乏層容量算出装置の空乏層容量算出手段は、前記空乏層容量測定装置より実際の空乏層容量の測定値の入力があることに基づき、仮想状態での真の空乏層容量Ｃ _truthを算出することを特徴としている。
【００２２】
本発明によれば、実際と等しい深さに拡がる仮想状態での真の空乏層の容量を正確に算出できる。より具体的には、仮想状態での真の空乏層の容量をエッジキャパシタンスによる誤差分を含まずに算出できる。従って、本発明を空乏層容量に基づいて各種の特性値を求める半導体の評価方法に適用することにより、それぞれ正しい結果を得ることができるようになる。
【００２３】
【発明の実施の形態】
以下、図面を参照して、本発明に係る実施の形態について説明する。
本実施の形態では、本発明に係るＣ−Ｖ特性測定装置の好適な一例としての、ショットキー接合を用いたＣ−Ｖ特性測定装置及びこのＣ−Ｖ特性測定装置が備える半導体の空乏層容量算出装置について説明する。
【００２４】
先ず、図１を参照して本実施形態のＣ−Ｖ特性測定装置１について説明する。
【００２５】
図１に示すように、本実施形態のＣ−Ｖ特性測定装置１は、測定試料（例えば半導体ウェーハ）の表面上に形成されるショットキー電極（印加電極）８に接触されるプローブ２と、プローブ２を介して測定試料に印加電圧を印加することにより空乏層を形成するパルス電圧発生器３と、測定試料に形成された空乏層の容量を測定するキャパシタンスメータ４と、これらキャパシタンスメータ４及びパルス電圧発生器３と電気的に接続された制御演算装置５と、測定試料が載置される背面電極６等を備えて構成される。
【００２６】
このうちキャパシタンスメータ（空乏層容量測定手段）４は、半導体内で印加電極から印加電圧に応じた幅で全方向に拡がる実際の空乏層の容量（図２（ａ）斜線部の容量）を測定する。なお、キャパシタンスメータ４は、パルス電圧発生器３が印加電圧を変化させる毎に制御演算装置５に対し空乏層の測定値を入力する
【００２７】
また、制御演算装置（空乏層容量算出装置）５は、キャパシタンスメータ４より実際の空乏層容量の測定値の入力があることに基づき、空乏層容量を、深さ方向のみに拡がると仮定した仮想状態での値として算出する（図２（ｂ）斜線部の容量を算出する；詳細後述）。
【００２８】
次に、本実施形態のＣ−Ｖ特性測定装置１を用いたＣ−Ｖ特性測定について具体的に説明する。
【００２９】
先ず、測定対象の半導体ウェーハとしてのシリコンエピタキシャルウェーハ７（以下ＥＰＷ７という）は、ｎ型シリコン単結晶基板７ａの主表面上にｎ型シリコンエピタキシャル層７ｂを数μｍから数十μｍの厚さで気相成長させて得たものである。
【００３０】
このＥＰＷ７の主表面上（シリコンエピタキシャル層７ｂ側）には、測定前に、該主表面への接触面が半径ｒの円形に設定されたショットキー電極（印加電極）８を形成する。なお、ショットキー電極８は、ｎ型シリコンエピタキシャルウェーハの場合、真空蒸着装置を用いて例えば金を真空蒸着することにより形成する。
【００３１】
次に、ＥＰＷ７を、その主裏面（シリコン単結晶基板７ａ側）が背面電極６に接するように該背面電極６上に載置する。そして、ＥＰＷ７の主表面上のショットキー電極８にプローブ２を接触させる。
【００３２】
ここで、測定中における電気的ノイズの発生を防止するために、測定は、アース電位になるように設定したシールドボックス９内にＥＰＷ７等を配置した状態で行う。なお、背面電極６は、シールドボックス９にアース接続される。
【００３３】
このように測定の準備をしたら、パルス電圧発生器３により階段状に変化する（間欠的に増大する）逆バイアスの電圧を発生させ、該発生する電圧（印加電圧）をプローブ２及びショットキー電極８を介してＥＰＷ７に印加しながらキャパシタンスメータ４により空乏層容量を測定する。つまり、ＥＰＷ７の印加電圧依存性を測定する。ここで、印加する電圧はｎ型シリコンの場合は例えば−１Ｖ〜−３０Ｖで１Ｖステップで階段状に変化させると良い。
【００３４】
このようにショットキー電極８に逆バイアスＶを印加すると空乏層はショットキー電極８からの距離がＷの範囲内の領域に全方向に拡がる（図２（ａ）斜線部）。
つまり、空乏層は、ショットキー電極２より深さ方向のみに拡がった仮想状態での空乏層領域（図２（ｂ）斜線部）と、この仮想状態での空乏層領域の周囲に拡がる周辺領域（図２（ｃ）斜線部）とからなる。このうち周辺領域の容量がエッジキャパシタンスＣ_eである。
【００３５】
ここで、ショットキー電極（印加電極）８が円形（半導体ウェーハへの接触面が円形）の場合における実際の空乏層容量Ｃ_realは、ガウスの電気線束定理を適用して以下の（３）式で与えられる。
【数３】

（３）式において、Ｗは空乏層幅、πは円周率、ε_Siはシリコンの誘電率である。
【００３６】
また、キャパシタンスメータ４による測定値Ｃ_measureは、実際の空乏層容量Ｃ_realであると考えられるので、キャパシタンスメータ４による測定値Ｃ_measureをＣ_realとして（３）式に代入することにより、空乏層幅Ｗ（実際の空乏層幅Ｗ_real＝仮想状態での真の空乏層幅Ｗ_truth）を求めることができる。
【００３７】
また、ショットキー電極（印加電極）８が円形（半導体ウェーハへの接触面が円形）の場合におけるエッジキャパシタンスＣ_eは、ガウスの電気線束定理を適用して以下の（４）式で与えられる。
【数４】

（４）式において、ｌｎは自然対数である。
【００３８】
従って、キャパシタンスメータ４による測定値Ｃ_measure及び（３）式により求めた空乏層幅Ｗを（４）式に代入することによりエッジキャパシタンスＣ_eを求めることができる。
【００３９】
また、仮想状態での真の空乏層容量Ｃ_truthは実際の空乏層容量Ｃ_realからエッジキャパシタンスＣ_eを差し引くことにより求まるため、仮想状態の空乏層容量Ｃ_truthは以下の（５）式で与えられる。
【数５】

【００４０】
そこで、本実施形態のＣ−Ｖ特性測定装置１の制御演算装置５は、各印加電圧毎に、キャパシタンスメータ４による測定値Ｃ_measure（実際の空乏層容量の測定値＝実際の空乏層容量Ｃ_real）を上記（３）式に代入して空乏層幅Ｗ（実際の空乏層幅Ｗ_real＝仮想状態での真の空乏層幅Ｗ_truth）を算出し、この算出した空乏層幅Ｗを（４）式に代入することによりエッジキャパシタンスＣ_eを算出し、この算出したエッジキャパシタンスＣ_e及びキャパシタンスメータ４による測定値Ｃ_measureを（５）式に代入することにより仮想状態での真の空乏層の容量Ｃ_truthを算出する。
すなわち、制御演算装置５は、キャパシタンスメータ４より実際の空乏層容量Ｃ_realの測定値Ｃ_measureの入力があると、この入力された測定値を用いて実際の空乏層幅を算出し、さらに、この算出した実際の空乏層幅を用いて、実際の空乏層幅と等しい深さに拡がる仮想状態での真の空乏層の容量Ｃ_truthを算出する。つまり、制御演算装置５は、空乏層幅算出手段と空乏層容量算出手段とを備える。
より具体的には、制御演算装置５は、実際の空乏層容量Ｃ_realから仮想状態での真の空乏層容量Ｃ_truthを差し引いた容量である誤差容量（エッジキャパシタンスＣ_e）を実際の空乏層幅Ｗを用いて算出し、この算出した誤差容量を実際の空乏層容量の測定値Ｃ_measureから差し引くことにより仮想状態での真の空乏層容量Ｃ_truthを算出する。つまり、制御演算装置５は、誤差容量算出手段を更に備える。
【００４１】
次に、図３を参照して、本実施形態のＣ−Ｖ特性測定装置１の制御演算装置５が行う空乏層容量算出処理について説明する。
【００４２】
先ず、ステップＳ１にて、キャパシタンスメータ４より実際の空乏層容量Ｃ_realの測定値Ｃ_measureの入力があったか否かの判定を、入力があったと判定するまで繰り返し行う。
【００４３】
ステップＳ１にて入力があったと判定したらステップＳ２に移行し、実際の空乏層幅Ｗ（Ｗ_real＝Ｗ_truth）を算出する。
すなわち、キャパシタンスメータ４による測定値Ｃ_measureをＣ_realとして（３）式に代入することにより、空乏層幅Ｗを求める。
【００４４】
ステップＳ２に続くステップＳ３では、エッジキャパシタンスＣ_eを算出する。
すなわち、上記ステップＳ２にて求めた空乏層幅Ｗ及びキャパシタンスメータ４による測定値Ｃ_measureを（４）式に代入することによりエッジキャパシタンスＣ_eを求める
【００４５】
ステップＳ３に続くステップＳ４では、仮想状態での真の空乏層容量Ｃ_truthを算出する。
すなわち、上記ステップＳ３にて求めたエッジキャパシタンスＣ_e及びキャパシタンスメータ４による測定値Ｃ_measureを（５）式に代入することにより仮想状態での真の空乏層の容量Ｃ_truthを算出する。
【００４６】
なお、キャパシタンスメータ４は、パルス電圧発生器３が印加電圧を変化させる毎に制御演算装置５に対し測定値Ｃ_measureを入力するようになっているため、制御演算装置５は、印加電圧が変化する毎に上記の空乏層容量算出処理を行って、各印加電圧毎に仮想状態での真の空乏層容量Ｃ_truthを算出する。これにより、真のＣ−Ｖ特性を得ることができる。
【００４７】
さらに、制御演算装置５は、印加電圧毎に、空乏層幅Ｗを（１）式に代入するとともにＣ_truth＝Ｃとして（１）式に代入し、各印加電圧Ｖに対してｄ（Ｃ^-2）／ｄｖをプロットすることにより、ＥＰＷ７中のドーパント濃度の深さ方向におけるプロファイルを求める。
【００４８】
以上のような実施の形態によれば、半導体内で実際には印加電極からの距離が印加電圧に応じた範囲内の領域に拡がる空乏層の容量を、深さ方向のみに拡がると仮定した仮想状態での値として正確に算出することができる。
つまり、測定した実際の空乏層容量に基づき仮想状態における真の空乏層容量をエッジキャパシタンスによる誤差分を含まずに正確に算出できる。
【００４９】
【実施例】
次に、実施例を説明する。
【００５０】
先ず、ｎ型０．０１５Ω・ｃｍのシリコン単結晶基板の主表面に、ｎ型で厚さが約３０μｍで抵抗率が約５０Ω・ｃｍのシリコンエピタキシャル層を形成したｎ／ｎ⁺型構造のシリコンエピタキシャルウェーハ（以下、ＥＰＷ）を作成した。
【００５１】
次に、作成したＥＰＷのシリコンエピタキシャル層中の深さ方向におけるドーパント濃度のプロファイルをＳＲ（Ｓｐｒｅａｄｉｎｇｒｅｓｉｓｔａｎｃｅ）法とＳＩＭＳ（ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｏｒｏｓｃｏｐｙ）で求め、表面より２５μｍの深さまでドーパント濃度がほとんど増加していないことを確認した。
【００５２】
その後、ＥＰＷより、ＳＲ法、ＳＩＭＳ法で測定した近傍からサンプルを切り出し、このサンプルに対し減圧環境下で金を蒸着することにより、ショットキー電極を有する測定用試料を作成した。この測定用試料をＣ−Ｖ特性測定装置を用いてショットキー電極に−１Ｖ〜−３０Ｖまで１Ｖステップで階段状に電圧を変化させながら空乏層容量Ｃ_measureを測定して、空乏層容量の印加電圧依存性を測定した。
【００５３】
その後（３）〜（５）式を用いて、実測した空乏層容量Ｃ_measureより空乏層幅Ｗとこの空乏層幅Ｗに対応する仮想状態での真の空乏層容量Ｃ_truthを算出し、（１）式を用いてドーパント濃度プロファイルを作成した。
他方、比較例としては、従来の方法で実測値Ｃ_meas＝Ｃ_idealとして（１）、（２）式を用いてドーパント濃度プロファイルを作成した。
それぞれの結果を図４に示す。
図４から明らかなように、本実施形態の方法で求めたドーパント濃度の深さ方向のプロファイル（図４（実施例））では、深さ方向においてその濃度がほとんど増加しておらず均一であり、ＳＲ法やＳＩＭＳで評価した結果と一致している。
他方、従来の方法で求めたドーパント濃度の深さ方向のプロファイル（図４（比較例））ではエッジキャパシタンスの影響により、表面より深くなるに従いドーパント濃度が次第に増加しており、正しい結果を得られていないことが分かる。
【００５４】
なお、上記の実施の形態では、本発明をＣ−Ｖ特性の測定装置に適用する例について説明したが、これに限らずその他の測定装置に適用しても良い。
また、エッジキャパシタンスを算出し、算出したエッジキャパシタンスを実際の空乏層容量から差し引くことにより仮想状態での真の空乏層容量を求める例を説明したが、数式を変更することにより、１回の演算で、実際の空乏層容量を用いて仮想状態での真の空乏層容量を求めるようにしても良い。
【００５５】
【発明の効果】
本発明によれば、測定した空乏層容量に基づき仮想状態における空乏層容量をエッジキャパシタンスによる誤差分を含まずに正確に算出できるため、空乏層容量を用いた半導体ウェーハの種々の評価方法に適用することにより、それぞれ正しい結果を得ることができるようになる。
【図面の簡単な説明】
【図１】半導体の空乏層容量測定装置として例示するＣ−Ｖ特性測定装置を示す図である。
【図２】空乏層の拡がり方を示す図であり、このうち（ａ）は実際の空乏層を示し、（ｂ）は仮想状態の空乏層を示し、（ｃ）は実際の空乏層から仮想状態の空乏層を除いた領域を示す。
【図３】空乏層容量算出装置が行う空乏層容量算出処理を示すフローチャートである。
【図４】深さ方向におけるドーパント濃度の測定結果を示す図である。
【図５】従来のＣ−Ｖ特性測定装置を示す図である。
【図６】従来の方法により求めた仮想状態の空乏層の問題点を説明するための図である。
【図７】ガードリング電極を設けた測定試料を示す図である。
【符号の説明】
１Ｃ−Ｖ特性測定装置（空乏層容量測定装置）
４キャパシタンスメータ（空乏層容量測定手段）
５制御演算装置（空乏層容量算出装置、空乏層幅算出手段、空乏層容量算出手段、誤差容量算出手段）

Claims

半導体内で実際には印加電極から印加電圧に応じた幅で全方向に拡がる空乏層の容量を、空乏層が深さ方向のみに拡がると仮定した仮想状態での値として算出する空乏層容量算出装置であって、
実際の空乏層容量の測定値を、印加電極から印加電圧に応じた幅で全方向に拡がる実際の空乏層容量Ｃ _real として用い、実際の空乏層幅Ｗを下記式（３）によって算出する空乏層幅算出手段と、
前記空乏層幅算出手段により算出された空乏層幅Ｗを用い、実際の空乏層容量Ｃ _real から実際と等しい深さに拡がる仮想状態での真の空乏層容量Ｃ _truth を差し引いた容量である誤差容量Ｃ _e を下記式（４）によって算出する誤差容量算出手段と、
前記誤差容量算出手段により算出された誤差容量Ｃ _e を実際の空乏層容量の測定値から差し引くことにより仮想状態での真の空乏層容量Ｃ _truth を算出する空乏層容量算出手段と、
を備えることを特徴とする半導体の空乏層容量算出装置。

（但し、式中、Ｗは空乏層幅、πは円周率、ε _Si はシリコンの誘電率、ｌｎは自然対数である。）
半導体内で印加電極から印加電圧に応じた幅で全方向に拡がる実際の空乏層の容量Ｃ _real を測定する空乏層容量測定手段と、
請求項１記載の半導体の空乏層容量算出装置と、
を備え、
前記空乏層容量算出装置の空乏層容量算出手段は、前記空乏層容量測定装置より実際の空乏層容量の測定値の入力があることに基づき、仮想状態での真の空乏層容量Ｃ _truth を算出することを特徴とするＣ−Ｖ特性測定装置。