JP6684747B2 - シリアルパラレル変換回路及び表示装置 - Google Patents

Description

本発明は、シリアルパラレル変換回路およびそれを用いた表示装置に関する。または、シ
リアルパラレル変換回路の駆動方法に関する。

表示装置に画像を表示するには、大量の画像信号を表示装置に供給する必要がある。画像
信号を供給する装置（例えば電子機器本体等）と表示装置の接続には、多数（例えばＶＧ
Ａにおいて６４０程度）の配線が必要とされる。そして、当該配線の容積が表示装置の一
部を占有し、電子機器の大きさや表示装置の配置など、設計の自由度を制限してしまう場
合がある。

このような背景から表示装置の外部接続端子の数を削減することが望まれている。例えば
特許文献１には、表示装置にシリアルパラレル変換回路を設け、電子機器の本体からシリ
アルケーブルを介して画像信号をシリアル信号で供給する方法が記載されている。

また、高速のシリアル信号をパラレル信号に変換するシリアルパラレル変換回路が望まれ
ている。

シリアルパラレル変換回路の一例を、図７に示す。図７（Ａ）は、シリアルパラレル変換
回路の全体の構成を説明するための図であり、図７（Ｂ）は、当該シリアルパラレル変換
回路が有する一のユニットのサンプリングスイッチの構成を説明するための図である。図
７（Ａ）に示すように、シリアルパラレル変換回路２０は、サンプリングスイッチとアン
プが直列に接続されたユニット（例えば、第１のユニット１０（１）は、第１のサンプリ
ングスイッチ１１（１）と第１のアンプ１２（１）が直列に接続されている。）を、ｎ（
ｎは１より大きい自然数）個含む。そして、シリアル信号が入力される第１の入力部２０
ａと、ｎ個のユニットから一を順番に選択する選択信号が入力されるｎ個の接続端子を備
える第２の入力部２０ｂと、パラレル信号が出力されるｎ個の端子を備える出力部２０ｃ
と、を有する。ｎ個のサンプリングスイッチの第１の入力端子は、いずれも第１の入力部
２０ａと接続され、ｎ個のサンプリングスイッチの第２の入力端子は、第２の入力部２０
ｂが備えるｎ個の接続端子のいずれか一と接続され、ｎ個のアンプの出力端子（具体的に
は、第１のアンプ１２（１）の出力端子２０ｃ（１）乃至第ｎのアンプ１２（ｎ）の出力
端子２０ｃ（ｎ））は、それぞれ独立に出力部２０ｃのｎ個の端子のいずれか一に接続さ
れる。そして、サンプリングスイッチは、選択信号により選択されている間、シリアル信
号の一部を接続されたアンプに出力し、当該アンプは、当該シリアル信号の一部を増幅し
て出力端子から出力する。このようなシリアルパラレル変換回路２０が、知られている。

特開２０１１−２３７６４４号公報

周波数の高いシリアル信号はシリアルパラレル変換回路で生じる遅延に敏感である。例え
ば、シリアルパラレル変換回路のサンプリングスイッチに用いられるトランジスタの寄生
容量が、信号の遅延を引き起こす場合がある。

シリアルパラレル変換回路２０に含まれる第ｍ（ｍは１以上ｎ以下の自然数）のサンプリ
ングスイッチ１１（ｍ）の構成を図７（Ｂ）に例示する。サンプリングスイッチ１１（ｍ
）は、第１の入力部２０ａに入力されるシリアル信号を、アナログスイッチ１（ｍ）を介
してアンプ１２（ｍ）に出力する。アナログスイッチ１（ｍ）は信号の入力端子に２つの
トランジスタを接続するため、シリアルパラレル変換回路２０のｎ個のサンプリングスイ
ッチのそれぞれにアナログスイッチを用いると、２ｎ個のトランジスタの寄生容量がシリ
アルパラレル変換回路２０の第１の入力部２０ａに付加される。その結果、シリアルパラ
レル変換回路２０の高速な動作が制限されてしまう場合がある。

本発明の一態様は、このような技術的背景のもとでなされたものである。したがって、高
速のシリアル信号をパラレル信号に変換するシリアルパラレル変換回路を提供することを
課題の一とする。または、外部接続端子の数が削減され、且つ高画質な表示装置を提供す
ることを課題の一とする。または、高速のシリアル信号をパラレル信号に変換するシリア
ルパラレル変換回路の駆動方法を提供することを課題の一とする。

上記課題を解決するために、本発明の一態様は、シリアルパラレル変換回路が備えるユニ
ットのサンプリングスイッチの構成に着目して創作されたものである。そして、本明細書
に例示される構成を備えるシリアルパラレル変換回路に想到した。本発明の一態様のシリ
アルパラレル変換回路は、サンプリングスイッチとアンプが直列に接続されたユニットを
、複数備えるものである。そして、それぞれのユニットのサンプリングスイッチには、シ
リアル信号と選択信号が入力され、サンプリングスイッチは、選択信号により選択されて
いる間、シリアル信号の一部をアンプに出力する。また、サンプリングスイッチのそれぞ
れは、第１のトランジスタ、第２のトランジスタおよび第３のトランジスタを有する。第
１のトランジスタは、ゲート電極に第１の制御信号が入力され、第１の電極に高電源電位
が供給され、第２の電極は第２のトランジスタの第１の電極に接続される。第２のトラン
ジスタは、ゲート電極に第１の制御信号を反転した第２の制御信号が入力され、第２の電
極に接地電位が供給され、第１の電極は第１のトランジスタの第２の電極に接続され、第
３のトランジスタは、第１の電極にシリアル信号が供給され、第２の電極は対になるアン
プに接続され、ゲート電極は第１のトランジスタの第２の電極に接続されるものである。

すなわち、本発明の一態様のシリアルパラレル変換回路は、シリアル信号が入力される第
１の入力部と、選択信号が入力される第２の入力部と、選択信号に選択されている間に入
力されるシリアル信号の一部を出力するサンプリングスイッチおよびシリアル信号の一部
を増幅して端子に出力するアンプを具備するユニットを複数と、当該端子を具備してシリ
アル信号から変換されたパラレル信号を出力する出力部を有する。なお、選択信号は、第
１の制御信号と第１の制御信号が反転された第２の制御信号を含む。そして、サンプリン
グスイッチは、ゲート電極が第１の制御信号線と電気的に接続され、第１の電極が高電源
電位線と電気的に接続される第１のトランジスタと、ゲート電極が第２の制御信号線と電
気的に接続され、第１の電極が第１のトランジスタの第２の電極と電気的に接続され、第
２の電極が接地電位線と電気的に接続される第２のトランジスタと、ゲート電極が第１の
トランジスタの第２の電極と電気的に接続され、第１の電極が第１の入力部と電気的に接
続される第３のトランジスタと、第１の電極が第３のトランジスタの第２の電極と電気的
に接続され、第２の電極が接地電位線に電気的に接続される保持容量と、が設けられたも
のである。また、第１のトランジスタ、第２のトランジスタおよび第３のトランジスタは
、いずれも結晶性のｎ型シリコン膜を含む。なお、高電源電位線は、高電源電位が供給さ
れ、接地電位線は接地電位が供給される。また、そして、複数の端子のそれぞれは、複数
のユニットの出力端子が独立して接続される。

上記本発明の一態様のシリアルパラレル変換回路は、サンプリングスイッチとアンプが接
続されたユニットを複数備える。そして、それぞれのサンプリングスイッチは、一つのト
ランジスタ（具体的には第３のトランジスタ）のみを介して、シリアル信号の一部をアン
プに出力する。これにより、アナログスイッチを接続する場合に比べて入力部に付加され
る寄生容量が低減される。その結果、シリアルパラレル変換回路の高速な動作が可能にな
り、高速のシリアル信号をパラレル信号に変換するシリアルパラレル変換回路を提供でき
る。

また、本発明の一態様の表示装置は、シリアル信号および選択信号が入力され、パラレル
信号を出力する上記のシリアルパラレル変換回路と、シリアル信号が入力される外部接続
端子と、選択信号を出力する制御回路と、パラレル信号が供給される信号線駆動回路と、
信号線駆動回路と電気的に接続される画素と、画素に電気的に接続される走査線駆動回路
とを、同一素子基板上に有する。そして、複数の画素は、マトリクス状に配設されて画素
領域を形成し、第１の外部接続端子とシリアルパラレル変換回路の間のＲＣ負荷をＲＣと
したとき、ＲＣが下記数式（１）を満たすものである。

ただし、数式（１）中、Ｈは走査線１行に含まれる画素数（水平画素数ともいう）、Ｖは
走査線の行数（垂直画素数ともいう）、ｆｐｓはフレームレート、ｎは階調数をそれぞれ
表す。

上記本発明の一態様の表示装置は、高速のシリアル信号をパラレル信号に変換できる、本
発明の一態様のシリアルパラレル変換回路を備える。これにより、周波数の高いシリアル
信号を安定して受信できる。その結果、端子数が削減され、且つ高画質な表示装置を提供
できる。

また、本発明の一態様のシリアルパラレル変換回路の駆動方法は、第１の制御信号線の電
位がハイ、第２の制御信号線の電位がロウとなる選択信号を入力して、保持容量の第１の
電極の電位をシリアル信号の電位に応じたものとした後に、第１の制御信号線の電位がロ
ウ、第２の制御信号線の電位がハイとなる選択信号を入力して、保持容量の第１の電極の
電位を保持するステップを、複数のユニットから一ずつ順番に選んで繰り返す、ステップ
を含む、上記のシリアルパラレル変換回路の駆動方法である。

上記本発明の一態様のシリアルパラレル変換回路の駆動方法は、第１のユニット乃至第ｎ
のユニットから、順番に一のユニットを選択し、選択したユニットのサンプリングスイッ
チのノードｊの電位をシリアル信号の電位に応じたものとするステップを含んで構成され
る。その結果、高速のシリアル信号をパラレル信号に変換するシリアルパラレル変換回路
の駆動方法を提供できる。

なお、本明細書において、ＥＬ層とは発光素子の電極間に設けられた層を示すものとする
。従って、電極間に挟まれた発光物質である有機化合物を含む発光層はＥＬ層の一態様で
ある。

また、本明細書において、物質Ａを他の物質Ｂからなるマトリクス中に分散する場合、マ
トリクスを構成する物質Ｂをホスト材料と呼び、マトリクス中に分散される物質Ａをゲス
ト材料と呼ぶものとする。なお、物質Ａ並びに物質Ｂは、それぞれ単一の物質であっても
良いし、２種類以上の物質の混合物であっても良いものとする。

なお、本明細書中において、発光装置とは画像表示デバイス、発光デバイス、もしくは光
源（照明装置含む）を指す。また、発光装置にコネクター、例えばＦＰＣ（Ｆｌｅｘｉｂ
ｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ
Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＣＰの先にプリント配線板が設けられ
たモジュール、または発光素子が形成された基板にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ
）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て発光装置に含むものと
する。

本発明の一態様によれば、高速のシリアル信号をパラレル信号に変換するシリアルパラレ
ル変換回路を提供できる。または、外部接続端子の数が削減され、且つ高画質な表示装置
を提供できる。または、高速のシリアル信号をパラレル信号に変換するシリアルパラレル
変換回路の駆動方法を提供できる。

実施の形態に係るシリアルパラレル変換回路を説明する図。 実施の形態に係るシリアルパラレル変換回路の駆動方法を説明する図。 実施の形態に係る表示装置の構成を説明する図。 実施の形態に係る表示装置の構成を説明するブロック図。 実施の形態に係るセトリング時間を説明する概念図。 実施の形態に係る電子機器を説明する図。 従来のシリアルパラレル変換回路を説明する図。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し
得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の
記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において
、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、
その繰り返しの説明は省略する。

（実施の形態１）
本実施の形態では、本発明の一態様のシリアルパラレル変換回路の構成について、図１を
参照しながら説明する。図１（Ａ）はシリアルパラレル変換回路４００の全体の構成を説
明する図であり、図１（Ｂ）はシリアルパラレル変換回路４００が有する第ｍのユニット
の第ｍのサンプリングスイッチの構成を説明する図である。

図１（Ａ）に示す本発明の一態様のシリアルパラレル変換回路４００は、シリアル信号が
入力される第１の入力部４００ａと、選択信号が入力される第２の入力部４００ｂと、選
択信号に選択されている間に入力されるシリアル信号の一部を出力するサンプリングスイ
ッチおよび当該シリアル信号の一部を増幅して端子に出力するアンプを具備するユニット
（例えば、第１のユニット４１０（１）は、第１のサンプリングスイッチ４１１（１）と
第１のアンプ４１２（１）が直列に接続されている。）をｎ（ｎは１より大きい自然数）
個有する。なお、第２の入力部４００ｂは、ｎ個の接続端子を備え、選択信号が入力され
る。出力部４００ｃは、ｎ個の端子（例えば出力端子４００ｃ（１））を備え、パラレル
信号を出力する。

ｎ個のサンプリングスイッチの第１の入力端子は、いずれも第１の入力部４００ａと接続
され、ｎ個のサンプリングスイッチの第２の入力端子は、第２の入力部が備えるｎ組の接
続端子のいずれか一と接続され、ｎ個のアンプの出力端子（具体的には、第１のアンプ４
１２（１）の出力端子４００ｃ（１）乃至第ｎのアンプ４１２（ｎ）の出力端子４００ｃ
（ｎ））は、それぞれ独立に出力部のｎ個の端子のいずれか一に接続される。そして、サ
ンプリングスイッチは、選択信号により選択されている間、シリアル信号の一部を接続さ
れたアンプに出力し、当該アンプは、当該シリアル信号の一部に応じた電位を出力端子か
ら出力するシリアルパラレル変換回路である。

なお、選択信号は、ｎ個のユニットから一を順番に選択する信号であり、第１の制御信号
と第１の制御信号が反転された第２の制御信号を含む（例えば、第ｍ（ｍは１以上ｎ以下
の自然数）のユニット４１０（ｍ）に入力される選択信号４８０（ｍ）は、第１の制御信
号４８０（ｍ）１と、第１の制御信号４８０（ｍ）１が反転された第２の制御信号４８０
（ｍ）２を含む。図１（Ｂ）を参照）。また、サンプリングスイッチは、第１の制御信号
がハイであり第２の制御信号がロウである選択信号により選択される。

また、ｎ個のサンプリングスイッチは、いずれも図１（Ｂ）に例示する第ｍのサンプリン
グスイッチ４１１（ｍ）と同様の構成を備える。具体的には、第ｍのサンプリングスイッ
チ４１１（ｍ）は、第１のトランジスタ４０１（ｍ）、第２のトランジスタ４０２（ｍ）
、第３のトランジスタ４０３（ｍ）および保持容量４０４（ｍ）を備える。なお、第１の
トランジスタ４０１（ｍ）、第２のトランジスタ４０２（ｍ）および第３のトランジスタ
４０３（ｍ）はいずれも結晶性のｎ型シリコン膜を備える。

第１のトランジスタ４０１（ｍ）は、ゲート電極が第１の制御信号線と接続され、第１の
電極が高電源電位線と接続され、第２の電極がノードｉ４０５（ｍ）に接続される。なお
、本明細書において、トランジスタの第１の電極と第２の電極は、ソース電極又はドレイ
ン電極である。

第２のトランジスタ４０２（ｍ）は、ゲート電極が第２の制御信号線と接続され、第１の
電極がノードｉ４０５（ｍ）に接続され、第２の電極が接地電位線と接続される。

第３のトランジスタ４０３（ｍ）は、ゲート電極がノードｉ４０５（ｍ）に接続され、第
１の電極が第１の入力部４００ａと接続され、第２の電極がノードｊ４０６（ｍ）に接続
される。

保持容量４０４（ｍ）は、第１の電極がノードｊ４０６（ｍ）に接続され、第２の電極が
接地電位線に接続され、アンプ４１２（ｍ）のそれぞれは、入力端子がノードｊ４０６（
ｍ）に接続される。また、第１の制御信号線は第１の制御信号４８０（ｍ）１が供給され
、第２の制御信号線は第２の制御信号４８０（ｍ）２が供給され、高電源電位線は高電源
電位Ｖｄｄが供給され、接地電位線は接地電位が供給される。

なお、図１（Ａ）には、この他に第２のサンプリングスイッチ４１１（２）と第２のアン
プ４１２（２）が直列に接続された第２のユニット４１０（２）、第ｎのサンプリングス
イッチ４１１（ｎ）と第ｎのアンプ４１２（ｎ）が直列に接続されたユニット４１０（ｎ
）が図示されている。また、第２のアンプの出力端子４００ｃ（２）、第ｎのアンプの出
力端子４００ｃ（ｎ）が図示されている。また、図１（Ａ）と図１（Ｂ）には、この他に
本発明の一態様のシリアルパラレル変換回路４００の制御回路４８０が図示されている。

本実施の形態で例示するシリアルパラレル変換回路４００は、対になるサンプリングスイ
ッチとアンプが接続されたユニットをｎ個備える。そして、それぞれのサンプリングスイ
ッチは、一つのトランジスタ（具体的には第３のトランジスタ）のみを介して、シリアル
信号の一部をアンプに出力する。これにより、アナログスイッチを接続する場合に比べて
入力部に付加される寄生容量が低減される。その結果、シリアルパラレル変換回路の高速
な動作が可能になり、高速のシリアル信号をパラレル信号に変換するシリアルパラレル変
換回路を提供できる。

以下に、本発明の一態様のシリアルパラレル変換回路４００を構成する個々の要素につい
て説明する。

＜サンプリングスイッチに用いるトランジスタ＞
本発明の一態様のシリアルパラレル変換回路４００は、ｎ個のサンプリングスイッチを有
し、そのいずれも第１のトランジスタ、第２のトランジスタおよび第３のトランジスタを
備える。また、いずれのトランジスタも移動度が高い結晶性のｎ型シリコン膜をチャネル
形成領域に備える。これにより、高い周波数で入力されるシリアル信号であっても、パラ
レル信号に変換できる。

また、結晶性シリコン膜に変えて、さまざまな単結晶半導体を用いることができる。トラ
ンジスタのチャネル形成領域に単結晶半導体を用いると、シリアルパラレル変換回路４０
０の動作を高速にできる。

単結晶半導体としては、代表的には、単結晶シリコン基板、単結晶ゲルマニウム基板、単
結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板、化合物半導
体基板（ＳｉＣ基板、サファイア基板、ＧａＮ基板等）などの半導体基板を用いることが
できる。好適には、絶縁表面上に単結晶半導体層が設けられたＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いることができる。

ＳＯＩ基板の作製方法としては、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱
することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠
陥を消滅させて作る方法、水素イオン照射により形成された微小ボイドの熱処理による成
長を利用して半導体基板を劈開する方法や、絶縁表面上に結晶成長により単結晶半導体層
を形成する方法等を用いることができる。

本実施の形態では、単結晶半導体基板の一つの面からイオンを添加して、単結晶半導体基
板の一つの面から一定の深さに脆弱化層を形成する。次いで、単結晶半導体基板の一つの
面上、またはシリアルパラレル変換回路を設ける素子基板上のどちらか一方に絶縁層を形
成する。次いで、脆弱化層が形成された単結晶半導体基板と素子基板を、絶縁層を挟んで
重ね合わせた状態で、脆弱化層に亀裂を生じさせて、単結晶半導体基板を脆弱化層で分離
する熱処理を行い、単結晶半導体基板より半導体層として単結晶半導体層を素子基板上に
形成する。なお、シリアルパラレル変換回路を設ける素子基板としては、ガラス基板等を
用いることができる。

また、半導体基板に絶縁分離領域を形成し、絶縁分離された半導体領域を用いてシリアル
パラレル変換回路に含まれるトランジスタを形成してもよい。

また、サンプリングスイッチに含まれるトランジスタと同一の工程で、アンプまたは制御
回路４８０に含まれるトランジスタを一体形成できる。これにより、工程数が削減され、
シリアルパラレル変換回路４００およびその周辺回路の作製が容易になる。

制御回路４８０は、ｎ個のユニットから一を順次選択して、第１の制御信号と第１の制御
信号が反転された第２の制御信号を含む選択信号を出力する。

制御回路４８０として、例えばシフトレジスタを用いることができる。シフトレジスタを
制御回路４８０に用いる場合、外部から、クロック信号と、スタートパルス信号を制御回
路４８０に供給すればよい。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。

（実施の形態２）
本実施の形態では、本発明の一態様のシリアルパラレル変換回路の駆動方法について、図
１および図２を参照して説明する。

具体的には、実施の形態１で例示するシリアルパラレル変換回路４００の駆動方法であっ
て、以下のステップを第１のユニット乃至第ｎのユニットから、順番に一ずつ選んで繰り
返すものである。

繰り返すステップは、まず、第ｍ（ｍは１以上ｎ以下の自然数）のユニットにのみ、第１
の制御信号４８０（ｍ）１の電位がハイ、第２の制御信号４８０（ｍ）２の電位がロウで
ある選択信号４８０（ｍ）を入力して、第ｍのサンプリングスイッチのノードｊ４０６（
ｍ）の電位を第１の入力部４００ａに入力されるシリアル信号の電位に応じたものとする
（図１（Ｂ）参照）。次いで、第１の制御信号４８０（ｍ）１の電位がロウ、第２の制御
信号４８０（ｍ）２の電位がハイである選択信号４８０（ｍ）を入力して、ノードｊ４０
６（ｍ）の電位を保持するものである。

上記本発明の一態様のシリアルパラレル変換回路の駆動方法は、第１のユニットから第ｎ
のユニットまで順番に一のユニットを選択し、選択したユニットのサンプリングスイッチ
のノードｊの電位をシリアル信号の電位に応じたものとするステップを含んで構成される
。その結果、高速のシリアル信号をパラレル信号に変換するシリアルパラレル変換回路の
駆動方法を提供できる。

以下に、本発明の一態様のシリアルパラレル変換回路４００の駆動方法の詳細について説
明する。

なお、図２は、図１に例示する本発明の一態様のシリアルパラレル変換回路４００を駆動
する方法を説明するタイミングチャートである。また、本実施の形態ではｍの一例として
、ｐ（ｐは１以上ｎ−１以下の自然数）および（ｐ＋１）を用いる。本実施の形態の説明
において、図１（Ｂ）は、図１（Ｂ）に図示される符号の序数ｍを、ｐまたは（ｐ＋１）
に適宜読み替えて用いることができる。なお、第１の入力部４００ａまたはノードｊ（ｍ
）の電位はｙ（Ｖ）以上（Ｖｄｄ−ｘ）（Ｖ）以下である。ここで、ｘおよびｙはアンプ
が出力できるように、ゼロ以上の値とすればよい（例えば、Ｖｄｄが３のときｘおよびｙ
を０．５とすればよい）。接地電位線は、負の電位を与えることもできる。接地電位線に
負の電位を与えることにより、例えば、トランジスタの閾値にバラツキや変動が生じた場
合に、サンプリングスイッチの動作を安定化できる。なお、第１の制御信号４８０（ｍ）
１と第２の制御信号４８０（ｍ）２は、いずれも接地電位をロウ、高電源電位Ｖｄｄをハ
イとすることができる。

図２（Ａ）は第１の入力部４００ａの電位を説明するチャートであり、シリアルパラレル
変換回路４００に入力されるシリアル信号が反映されたものである。

図２（Ｂ）は第ｐのユニットを選択する選択信号４８０（ｐ）を説明するチャートであり
、選択信号４８０（ｐ）は、上段に示す第１の制御信号４８０（ｐ）１と下段に示す第２
の制御信号４８０（ｐ）２を含む。

図２（Ｃ）は第ｐのユニットが備えるサンプリングスイッチ４１１（ｐ）のノードｉ４０
５（ｐ）の電位を説明するチャートである。

図２（Ｄ）は第ｐのユニットが備えるサンプリングスイッチ４１１（ｐ）のノードｊ４０
６（ｐ）の電位を説明するチャートである。

図２（Ｅ）は第（ｐ＋１）のユニットを選択する選択信号４８０（ｐ＋１）を説明するチ
ャートであり、選択信号４８０（ｐ＋１）は、上段に示す第１の制御信号４８０（ｐ＋１
）１と下段に示す第２の制御信号４８０（ｐ＋１）２を含む。

図２（Ｆ）は第（ｐ＋１）のユニットが備えるサンプリングスイッチ４１１（ｐ＋１）の
ノードｉ４０５（ｐ＋１）の電位を説明するチャートである。

図２（Ｇ）は第（ｐ＋１）のユニットが備えるサンプリングスイッチ４１１（ｐ＋１）の
ノードｊ４０６（ｐ＋１）の電位を説明するチャートである。

＜期間Ｔ１における動作＞
期間Ｔ１における動作を、図１（Ｂ）および図２を用いて説明する。なお、図１（Ｂ）の
添え字ｍをｐと読み替えて、説明に用いる。

選択信号４８０（ｐ）の第１の制御信号４８０（ｐ）１の電位をハイ、第２の制御信号４
８０（ｐ）２の電位をロウとし、第ｐのユニット４１０（ｐ）の第ｐのサンプリングスイ
ッチ４１１（ｐ）を選択する。

第１の制御信号４８０（ｐ）１に応じて、第１のトランジスタ４０１（ｐ）がオン状態に
、第２の制御信号４８０（ｐ）２に応じて、第２のトランジスタ４０２（ｐ）はオフ状態
となる。第ｐのサンプリングスイッチ４１１（ｐ）の第ｐのノードｉ４０５（ｐ）の電位
は、高電源電位Ｖｄｄより第１のトランジスタ４０１（ｐ）の閾値電圧だけ低い電位まで
上昇して、第１のトランジスタ４０１（ｐ）がオフ状態になる。一方、第３のトランジス
タ４０３（ｐ）は、第ｐのノードｉ４０５（ｐ）の電位の上昇に応じてオン状態となる。
ここで、第ｐのユニットのノードｊ４０６（ｐ）の電位は、期間Ｔ１に第１の入力部４０
０ａに入力されるシリアル信号に応じたものとなる（図１（Ｂ）、図２（Ｃ）および図２
（Ｄ）参照）。

次いで、選択信号４８０（ｐ）の第１の制御信号４８０（ｐ）１の電位をロウ、第２の制
御信号４８０（ｐ）２の電位をハイとする。選択信号４８０（ｐ）に応じて、第１のトラ
ンジスタ４０１（ｐ）がオフ状態に、第２のトランジスタ４０２（ｐ）がオン状態となる
（図１（Ｂ）および図２（Ｂ）参照）。

第ｐのユニットの第ｐのノードｉ４０５（ｐ）の電位は、接地電位まで下降し、第３のト
ランジスタ４０３（ｐ）がオフ状態となる。ここで、第ｐのユニットの第ｐのノードｊ４
０６（ｐ）の電位は、第１の入力部４００ａに入力されたシリアル信号に応じたものを維
持する（図１（Ｂ）、図２（Ｃ）および図２（Ｄ）参照）。

なお、期間Ｔ１において、他のユニットのサンプリングスイッチはオフ状態を維持する。

なお、第１の制御信号４８０（ｐ）１がハイであって、第２の制御信号４８０（ｐ）２が
ロウである選択信号４８０（ｐ）を入力する際に、シリアル信号を低い電位（例えばロウ
）の信号としてもよい。このような信号を用いると、第３のトランジスタの第１の電極の
電位を低い電位（例えばロウ）に、ゲート電極の電位（言い換えると第ｐのユニットの第
ｐのノードｉ４０５（ｐ）の電位）を高電源電位Ｖｄｄより第１のトランジスタ４０１（
ｐ）の閾値電圧だけ低い電位にすることができる。

この状態にした後に、第１の入力部４００ａに高い電位（例えばハイ）のシリアル信号が
入力されると、第ｐのユニットの第ｐのノードｉ４０５（ｐ）の電位は、第３のトランジ
スタのゲート容量と寄生容量により上昇し、第１の電極とゲート電極の間の電位差を維持
できる。これにより、シリアル信号の電位に依存して、第３のトランジスタ４０３（ｐ）
に由来する抵抗が上昇する現象を抑制し、第３のトランジスタ４０３（ｐ）のオン抵抗を
低減でき、サンプリングスイッチのＲＣ負荷を低減できる。その結果、シリアルパラレル
変換回路の高速な動作が可能になり、高速のシリアル信号をパラレル信号に変換するシリ
アルパラレル変換回路を提供できる。

＜期間Ｔ２における動作＞
期間Ｔ１に続く期間Ｔ２における動作を、図１（Ｂ）および図２を用いて説明する。なお
、図１（Ｂ）の添え字ｍを（ｐ＋１）と読み替えて、説明に用いる。

第（ｐ＋１）のユニットにのみ、第１の制御信号４８０（ｐ＋１）１の電位がハイ、第２
の制御信号４８０（ｐ＋１）２の電位がロウである選択信号４８０（ｐ＋１）を入力する
。選択信号４８０（ｐ＋１）に応じて、第１のトランジスタ４０１（ｐ＋１）がオン状態
に、第２のトランジスタ４０２（ｐ＋１）がオフ状態となる。

第（ｐ＋１）のユニットのサンプリングスイッチ４１１（ｐ＋１）の第（ｐ＋１）のノー
ドｉ４０５（ｐ＋１）の電位は、高電源電位Ｖｄｄより第１のトランジスタ４０１（ｐ＋
１）の閾値電圧だけ低い電位まで上昇し、第３のトランジスタ４０３（ｐ＋１）がオン状
態となる。ここで、第（ｐ＋１）のユニットの第（ｐ＋１）のノードｊ４０６（ｐ＋１）
の電位は、期間Ｔ２に第１の入力部４００ａに入力されるシリアル信号に応じたものとな
る（図１（Ｂ）、図２（Ｆ）および図２（Ｇ）参照）。

次いで、選択信号４８０（ｐ＋１）の第１の制御信号４８０（ｐ＋１）１の電位をロウ、
第２の制御信号４８０（ｐ＋１）２の電位をハイとする。選択信号４８０（ｐ＋１）に応
じて、第１のトランジスタ４０１（ｐ＋１）がオフ状態に、第２のトランジスタ４０２（
ｐ＋１）がオン状態となる（図１（Ｂ）および図２（Ｅ）参照）。

第（ｐ＋１）のユニットの第（ｐ＋１）のノードｉ４０５（ｐ＋１）の電位は、接地電位
まで下降し、第３のトランジスタ４０３（ｐ＋１）がオフ状態となる。ここで、第（ｐ＋
１）のユニットの第（ｐ＋１）のノードｊ４０６（ｐ＋１）の電位は、第１の入力部４０
０ａに入力されたシリアル信号に応じたものを維持する（図１（Ｂ）、図２（Ｆ）および
図２（Ｇ）参照）。

なお、期間Ｔ２において、他のユニットのサンプリングスイッチは動作をしない。

＜期間Ｔ３における動作＞
期間Ｔ３は、期間Ｔ１以後にシリアルパラレル変換回路４００が備えるｎ個のユニットの
全てが一度ずつ選択信号により選択され、再び第ｐのユニットが選択される期間である。

期間Ｔ３における第ｐのユニットの動作は、期間Ｔ１における動作と同じであるため、こ
こでは期間Ｔ１の説明を援用し、詳細な説明は省略する。これにより、第ｐのユニットの
ノードｊ４０６（ｐ）の電位は、期間Ｔ３に第１の入力部４００ａに入力されるシリアル
信号（具体的にはロウの電位）に応じたものとなる。

＜期間Ｔ４における動作＞
期間Ｔ４は、期間Ｔ２以後にシリアルパラレル変換回路４００が備えるｎ個のユニットの
全てが一度ずつ、選択信号により選択され、再び第（ｐ＋１）のユニットが選択される期
間である。

期間Ｔ４における第（ｐ＋１）のユニットの動作は、期間Ｔ２における動作と同じである
ため、ここでは期間Ｔ２の説明を援用し、詳細な説明は省略する。これにより、第（ｐ＋
１）のユニットのノードｊ４０６（ｐ＋１）の電位は、期間Ｔ４に第１の入力部４００ａ
に入力されるシリアル信号（具体的にはハイの電位）に応じたものとなる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。

（実施の形態３）
本実施の形態では、本発明の一態様の表示装置の構成について、図３を参照して説明する
。

本実施の形態で例示する表示装置は、マトリクス状に複数の画素が設けられた画素領域と
、画素領域と接続された走査線駆動回路と、画素領域と接続された信号線駆動回路と、信
号線駆動回路にパラレル信号を出力するシリアルパラレル変換回路と、シリアルパラレル
変換回路にシリアル信号を出力する第１の外部接続端子と、シリアルパラレル変換回路に
選択信号を出力する制御回路と、を有する。そして、第１の外部接続端子とシリアルパラ
レル変換回路の間のＲＣ負荷をＲＣとしたとき、ＲＣが数式（１）を満たす表示装置であ
る。

また、シリアルパラレル変換回路が、画素領域が設けられた素子基板に形成されており、
且つサンプリングスイッチとアンプが直列に接続されたユニットをｎ（ｎは１より大きい
自然数）個と、ｎ個のサンプリングスイッチに、シリアル信号を並列に入力する第１の入
力部と、ｎ個のサンプリングスイッチに、ｎ個のユニットから一を順次選択する選択信号
を入力する第２の入力部と、ｎ個のアンプのｎ個の出力端子を含み、ｎ個の出力端子から
パラレル信号を出力する出力部と、を有する。

そして、サンプリングスイッチは、選択信号により選択されている間、シリアル信号の一
部を対になるアンプに出力し、アンプは、入力端子の電位に応じた電位を出力端子に出力
するシリアルパラレル変換回路であって、選択信号が、第１の制御信号と、第１の制御信
号が反転された第２の制御信号を含むものである。また、サンプリングスイッチのそれぞ
れは、第１のトランジスタ、第２のトランジスタ、第３のトランジスタおよび保持容量を
備える。また、第１のトランジスタ、第２のトランジスタおよび第３のトランジスタはい
ずれも結晶性のｎ型シリコン膜を備える。

第１のトランジスタは、ゲート電極が第１の制御信号線と接続され、第１の電極に高電源
電位線と接続され、第２の電極がノードｉに接続される。

第２のトランジスタは、ゲート電極が第２の制御信号線と接続され、第１の電極がノード
ｉに接続され、第２の電極が接地電位線と接続される。

第３のトランジスタは、ゲート電極がノードｉに接続され、第１の電極と第１の入力部と
接続され、第２の電極がノードｊに接続される。

保持容量は、第１の電極がノードｊに接続され、第２の電極が接地電位線に接続される。

ｎ個のアンプのそれぞれは、入力端子がノードｊに接続される。また、第１の制御信号線
は第１の制御信号が供給され、第２の制御信号線は第２の制御信号が供給され、高電源電
位線は高電源電位が供給され、接地電位線は接地電位が供給される。

本実施の形態で例示する表示装置は、高速のシリアル信号をパラレル信号に変換できる、
本発明の一態様のシリアルパラレル変換回路を備える。具体的には、実施の形態１で例示
するシリアルパラレル変換回路を適用できる。これにより、周波数の高いシリアル信号を
安定して受信できる。その結果、端子数が削減され、且つ高画質な表示装置を提供できる
。

また、本実施の形態で例示する表示装置は、シリアルパラレル変換回路と、当該シリアル
パラレル変換回路にシリアル信号を供給する外部接続端子と、の間のＲＣ負荷を低減する
ように、互いが近接して設けられる。これにより、周波数の高いシリアル信号を安定して
受信できる。その結果、端子数が削減され、且つ高画質な表示装置を提供できる。

本実施の形態で例示する表示装置の構成について、図３乃至図５を参照して説明する。

図３（Ａ）は本発明の一態様の表示装置を構成する要素の配置を示す上面図であり、図３
（Ｂ）は図３（Ａ）の切断線Ａ−Ｂ−Ｃ、切断線Ｄ−Ｅ−Ｆにおける断面図である。

図４は発明の一態様の表示装置を構成する要素の接続関係を示すブロック図である。

図５は、外部接続端子とシリアルパラレル変換回路の間のＲＣ負荷ＲＣにより、外部接続
端子に入力されるシリアル信号Ｖｉｎが、シリアルパラレル変換回路１１０４に遅延して
入力される挙動を説明する概念図である。

図３（Ａ）に例示する表示装置１１００は、マトリクス状に複数の画素が設けられた画素
領域１１１０と、画素領域１１１０と接続された走査線駆動回路１１０２と、画素領域１
１１０と接続された信号線駆動回路１１０３と、信号線駆動回路１１０３にパラレル信号
を供給するシリアルパラレル変換回路１１０４と、シリアルパラレル変換回路１１０４に
シリアル信号を供給する第１の外部接続端子１１０５ａと、シリアルパラレル変換回路に
選択信号を出力する制御回路１１０７と、を有するものである。そして、シリアルパラレ
ル変換回路１１０４は、画素領域が設けられた素子基板１１０１に形成された結晶性シリ
コン膜を備えるトランジスタを含み、第１の外部接続端子１１０５ａとシリアルパラレル
変換回路１１０４の間のＲＣ負荷をＲＣとしたとき、ＲＣが数式（１）を満たす。

また、表示装置１１００は外部接続端子群１１０５を有し、外部接続端子群１１０５は、
第１の外部接続端子１１０５ａの他、第２の外部接続端子１１０５ｂ、第３の外部接続端
子１１０５ｃ、第４の外部接続端子１１０５ｄ、第５の外部接続端子１１０５ｅ、第６の
外部接続端子１１０５ｆを含む。なお、外部接続端子群１１０５は、外部接続線１４０９
と電気的に接続されている。

また、表示装置１１００はタイミング信号生成回路１１０６と、共通接続部１１０９ａお
よび共通接続部１１０９ｂを有する。

なお、説明の便宜のために、図３（Ａ）は、図３（Ｂ）に記載された構成の一部が省かれ
た図となっている。具体的には、カラーフィルタ１４３４が形成された対向基板１４０４
、とシール材１４０５が省かれている。

表示装置１１００の断面の構成を図３（Ｂ）に示す。画素領域１１１０には一の画素の断
面が示されている。一の画素はトランジスタ１４１１、トランジスタ１４１２および発光
素子１４１８を備える。発光素子１４１８は第１の電極１４１３と、第２の電極１４１７
と、その間に発光性の有機化合物を含む層１４１６と、を含む。

第１の電極１４１３または第２の電極１４１７のいずれか一方は、発光性の有機化合物を
含む層が発する光を透過する。本実施の形態で例示する発光素子は、第２の電極１４１７
が透光性を有し、第２の電極側から光が取り出される。

第１の電極１４１３は、その端部が隔壁１４１４で覆われ、トランジスタ１４１２のソー
ス電極またはドレイン電極と電気的に接続されている。第２の電極１４１７は画素領域１
１１０の外側まで延在し、共通接続部１１０９ａを介して、共通配線と電気的に接続され
ている。なお、共通配線は第５の外部接続端子１１０５ｅと電気的に接続されている。

信号線駆動回路１１０３はトランジスタ１４２３とトランジスタ１４２４を含む。

画素領域１１１０の画素、走査線駆動回路１１０２または信号線駆動回路１１０３に含ま
れるトランジスタは、シリアルパラレル変換回路１１０４およびタイミング信号生成回路
１１０６に含まれるトランジスタと同一の工程で一体形成できる。これにより、工程数が
削減され、高画質な表示装置１１００の作製が容易になる。

また、画素領域１１１０の画素に含まれるトランジスタは、シリアルパラレル変換回路１
１０４およびタイミング信号生成回路１１０６に含まれるトランジスタと異なる工程で形
成してもよい。例えば、画素領域１１１０の画素に含まれるトランジスタを、アモルファ
ス半導体膜を備えるトランジスタ、多結晶半導体膜を備えるトランジスタ、または酸化物
半導体膜を備えるトランジスタとすることができる。

アモルファス半導体としては、代表的には水素化アモルファスシリコンがあげられる。ま
た、多結晶半導体としては、代表的にはポリシリコン（多結晶シリコン）があげられる。
ポリシリコンには、８００℃以上のプロセス温度を経て形成されるポリシリコンを主材料
として用いた所謂高温ポリシリコンや、６００℃以下のプロセス温度で形成されるポリシ
リコンを主材料として用いた所謂低温ポリシリコン、また結晶化を促進する元素などを用
いて、非晶質シリコンを結晶化させたポリシリコンなどを含んでいる。もちろん、微結晶
半導体又は半導体層の一部に結晶相を含む半導体を用いることもできる。

また、酸化物半導体を用いてもよく、酸化物半導体としては、酸化インジウム、酸化スズ
、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ
−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ
−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表
記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系
酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸
化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化
物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物
、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、
Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉ
ｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−
Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ
系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−
Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体にＩｎとＧａ
とＳｎとＺｎ以外の元素、例えばＳｉを含ませてもよい。

ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム
（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成は問わない
。

酸化物半導体膜をチャネル形成領域に備えるトランジスタはオフ電流を極めて少なくでき
るため、当該トランジスタを用いて記憶素子を構成できる。具体的には、画素領域１１１
０の各画素に、酸化物半導体膜を備えるトランジスタを選択トランジスタに用い、そのソ
ース電極またはドレイン電極を、表示素子を駆動する駆動トランジスタのゲート電極に接
続する構成を設ける。各画素の選択トランジスタのオフ電流は極めて少ないため、入力さ
れた画像信号が駆動トランジスタのゲート電極の電位として記憶される。これにより、画
素領域１１１０はメモリ機能を備えることができる。その結果、例えば画素領域１１１０
は１フレーム分の表示情報を保持することができる。

表示装置１１００は対向基板１４０４とシール材１４０５を有する。画素領域１１１０に
設けられた発光素子は、素子基板１１０１と対向基板１４０４と画素領域１１１０を囲む
シール材１４０５とで囲まれた空間１４０７に封止されている。

本実施の形態で例示する対向基板１４０４には、カラーフィルタ１４３４が、画素領域１
１１０の画素に設けられた発光素子に重なるように設けられている。画素に白色を呈する
光を発する発光素子を設け、赤色表示用画素に赤色を呈する光を透過するカラーフィルタ
を、緑色表示用画素に緑色を呈する光を透過するカラーフィルタを、青色表示用画素に青
色を呈する光を透過するカラーフィルタを設けて、フルカラー表示が可能な表示装置を提
供できる。

表示装置１１００の回路の構成を説明するブロック図を図４（Ａ）に示す。なお、図中Ｅ
ＳＤは保護回路を、ＢＵＦはバッファ回路を表している。バッファ回路の一例を図４（Ｂ
）に示す。バッファ回路を設けることで、立ち上がりが鈍った波形を整形することができ
る。

第１の外部接続端子１１０５ａは、表示装置１１００の外部から画像信号を含むシリアル
信号ＶＩＤＥＯ＿Ｓを入力する端子であり、入力されたシリアル信号ＶＩＤＥＯ＿Ｓをシ
リアルパラレル変換回路１１０４に供給する。

第２の外部接続端子１１０５ｂは、表示装置１１００の外部からクロック信号ＣＬＫを入
力する端子であり、入力されたクロック信号ＣＬＫをタイミング信号生成回路１１０６と
制御回路１１０７に供給する。

第３の外部接続端子１１０５ｃは、表示装置１１００の外部からスタートパルス信号ＳＰ
を入力する端子であり、入力されたスタートパルス信号ＳＰをタイミング信号生成回路１
１０６に供給する。

第４の外部接続端子１１０５ｄは、表示装置１１００の外部から高電源電位Ｖｄｄを入力
する端子であり、高電源電位Ｖｄｄを必要とする各要素に供給する。

第５の外部接続端子１１０５ｅは、表示装置１１００の外部から低電源電位Ｖｓｓを入力
する端子であり、低電源電位Ｖｓｓを必要とする各要素に供給する。

第６の外部接続端子１１０５ｆは、表示装置１１００の外部から接地電位ＧＮＤを入力す
る端子であり、接地電位ＧＮＤを必要とする要素に供給する。

タイミング信号生成回路１１０６は、入力されたクロック信号ＣＬＫとスタートパルス信
号ＳＰから、シリアルパラレル変換スタートパルス信号ＳＰＣ＿ＳＰを生成して、制御回
路１１０７に供給する。同様に、タイミング信号生成回路１１０６は、入力されたクロッ
ク信号ＣＬＫとスタートパルス信号ＳＰから、ソースクロック信号Ｓ＿ＣＬＫ、ソースス
タートパルス信号Ｓ＿ＳＰを生成して、信号線駆動回路１１０３に供給し、ゲートクロッ
ク信号Ｇ＿ＣＬＫ、ゲートスタートパルス信号Ｇ＿ＳＰおよびパルス幅制御信号Ｇ＿ＰＷ
Ｃを生成して、走査線駆動回路１１０２に供給する。

制御回路１１０７は、クロック信号ＣＬＫとシリアルパラレル変換スタートパルス信号Ｓ
ＰＣ＿ＳＰから、選択信号を生成し、シリアルパラレル変換回路１１０４に供給する。

シリアルパラレル変換回路１１０４は、入力されたシリアル信号ＶＩＤＥＯ＿Ｓと選択信
号から、画像信号を含むパラレル信号ＶＩＤＥＯを生成して、信号線駆動回路１１０３に
供給する。

本実施の形態で例示する表示装置１１００は、シリアルパラレル変換回路にシリアル信号
を供給する第１の外部接続端子と、タイミング信号生成回路にクロック信号を供給する第
２の外部接続端子と、タイミング信号生成回路にスタートパルス信号を供給する第３の外
部接続端子と、高電源電位が供給される第４の外部接続端子と、低電源電位が供給される
第５の外部接続端子と、接地電位が供給される第６の外部接続端子と、を含んで構成され
る。その結果、端子数が削減され、且つ高画質な自発光性の表示装置を提供できる。

以下に、本発明の一態様の表示装置１１００を構成する個々の要素について説明する。な
お、本実施の形態で例示する表示装置１１００はアクティブマトリクス型の表示装置であ
るが、これに限られず、パッシブ型の表示装置にも適用できる。

＜画素領域＞
画素領域１１１０は、Ｈ個の画素が設けられた走査線をＶ行備える。また、それぞれの画
素には図示されていない３つの副画素（具体的には、赤色表示用画素Ｒ、緑色表示用画素
Ｇ、青色表示用画素Ｂ）が設けられている。

副画素は走査線と信号線とが交差する部分に設けられ、走査線から入力される走査線選択
信号と信号線から入力される画像信号に応じて、動作する。なお、本実施の形態で例示す
る副画素は、それぞれのｎ階調の階調を表示する。

また、本実施の形態で例示する表示装置１１００は、画素領域に画像をフレームレートｆ
ｐｓで表示する。

＜走査線駆動回路＞
走査線駆動回路１１０２は、画素領域１１１０に設けられた走査線のそれぞれに走査線選
択信号を出力する。

＜信号線駆動回路＞
信号線駆動回路１１０３は、画素領域１１１０に設けられた信号線のそれぞれに画像信号
を出力する。

＜シリアルパラレル変換回路＞
シリアルパラレル変換回路１１０４は、素子基板１１０１に形成された結晶性のｎ型シリ
コン膜を備えるトランジスタを含み、入力されたシリアル信号をパラレル信号に変換して
信号線駆動回路１１０３に出力する。例えば、実施の形態１に例示するシリアルパラレル
変換回路は、シリアルパラレル変換回路１１０４に適用できる。

本実施の形態で例示する表示装置１１００は、移動度が高い結晶性のｎ型シリコン膜をチ
ャネル形成領域に備え、高速に動作するトランジスタを含むシリアルパラレル変換回路１
１０４を備える。これにより、高い周波数で入力さるシリアル信号であっても、パラレル
信号に変換できる。その結果、端子数が削減され、且つ高画質な表示装置１１００を提供
できる。

また、素子基板１１０１に形成された結晶性のｎ型シリコン膜をチャネル形成領域に備え
るトランジスタを用いる。これにより、ボンディングのための空間および配線が不要にな
り、配線をさらに短縮できる。

素子基板１１０１に形成された結晶性のｎ型シリコン膜に変えて、さまざまな単結晶半導
体を用いることができる。トランジスタのチャネル形成領域に単結晶半導体を用いると、
シリアルパラレル変換回路１１０４の動作を高速にできる。

また、シリアルパラレル変換回路１１０４に含まれるトランジスタと同一の工程で、画素
領域１１１０、走査線駆動回路１１０２、信号線駆動回路１１０３およびタイミング信号
生成回路１１０６に含まれるトランジスタを一体形成できる。これにより、工程数が削減
され、高画質な表示装置１１００の作製が容易になる。

また、チャネル形成領域に単結晶半導体を備えるトランジスタは、発光素子と共に、画素
領域１１１０の画素に用いる構成に好適である。なぜなら、結晶粒界における結合の欠陥
に起因する、トランジスタのしきい値電圧等の電気的特性のばらつきを軽減できるからで
ある。これにより、本発明の一態様の表示装置は、各画素にしきい値電圧補償用の回路を
配置しなくても正常に発光素子を動作させることができる。したがって、一画素における
回路要素を削減することが可能となるため、レイアウトの自由度が向上する。よって、発
光装置の高精細化を図ることができる。例えば、マトリクス状に配置された複数の画素を
一インチあたり３５０以上含む（水平解像度が３５０ｐｐｉ（ｐｉｘｅｌｓ ｐｅｒ ｉ
ｎｃｈ）以上である）、さらに好ましくは４００以上含む（水平解像度が４００ｐｐｉ以
上である）構成とすることが可能となる。

さらに、単結晶半導体をチャネル形成領域として用いたトランジスタは、高い電流駆動能
力を維持したまま、微細化が可能である。該微細なトランジスタを用いることで表示に寄
与しない回路部の面積を縮小することができるため、表示部においては表示面積が拡大し
、かつ発光装置の狭額縁化が達成できる。

また、信号線駆動回路１１０３が画素領域１１１０の行に沿って設けられ、走査線駆動回
路１１０２が画素領域１１１０の列に沿って設けられ、シリアルパラレル変換回路１１０
４が、信号線駆動回路１１０３と走査線駆動回路１１０２が近接する角部に、画素領域１
１１０から走査線駆動回路１１０２よりも離れて、設けられている。そして、シリアルパ
ラレル変換回路１１０４が信号線駆動回路にパラレル信号を供給する配線１１０４ａが、
画素領域１１１０の行に沿って、画素領域１１１０と信号線駆動回路１１０３の間に設け
られている。

本実施の形態で例示する表示装置１１００は、シリアルパラレル変換回路１１０４が信号
線駆動回路１１０３に近接して設けられている。また、シリアルパラレル変換回路１１０
４が信号線駆動回路１１０３にパラレル信号を供給する配線１１０４ａが、画素領域の行
に沿って設けられている。これにより、シリアルパラレル変換回路１１０４と信号線駆動
回路１１０３を接続する配線を、他の配置より短くでき、遅延を生じ難くできる。その結
果、端子数が削減され、且つ高画質な表示装置を提供できる。

＜ＲＣ負荷ＲＣ＞
本実施の形態で例示する表示装置１１００の、第１の外部接続端子１１０５ａとシリアル
パラレル変換回路１１０４の間のＲＣ負荷ＲＣについて説明する。

シリアルパラレル変換回路のセトリング時間ｔｓｅｔは、一つの副画素に信号を転送する
のに許容される時間ｔｓａｍｐより短い必要がある。

第１の外部接続端子１１０５ａとシリアルパラレル変換回路１１０４の間のＲＣ負荷ＲＣ
があると、第１の外部接続端子１１０５ａに入力した信号は、シリアルパラレル変換回路
１１０４に遅延して入力される（図５参照）。振幅がＶｉｎの信号を第１の外部接続端子
１１０５ａに入力した場合、シリアルパラレル変換回路１１０４に遅延して入力される信
号Ｖｏｕｔは、下記の数式（２）で表されるように時間ｔに依存して変化する。

ここで、振幅がＶｉｎの信号として、最大の階調（第ｎ階調）に対応する振幅を有する画
像信号を第１の外部接続端子１１０５ａに入力すると、振幅がＶｉｎの信号と遅延した信
号Ｖｏｕｔの差が１／２階調分の振幅まで近接する時間がセトリング時間ｔｓｅｔに相当
する。よって、セトリング時間ｔｓｅｔは下記の数式（３）で表すことができる（図５参
照）。

一方、一つの副画素に、一つのアナログ信号を転送するのに許容される時間ｔｓａｍｐは
、下記の数式（４）で表される。

ここで、セトリング時間ｔｓｅｔは、一つの副画素に転送するのに許容される時間ｔｓａ
ｍｐより短い必要がある。よって、本発明の一態様の表示装置１１００において、第１の
外部接続端子１１０５ａとシリアルパラレル変換回路１１０４の間のＲＣ負荷ＲＣは数式
（１）を満たす。

ただし、数式（１）中、Ｈは走査線１行に含まれる画素数（水平画素数ともいう）、Ｖは
走査線の行数（垂直画素数ともいう）、ｆｐｓはフレームレート、ｎは階調数をそれぞれ
表す。

＜タイミング信号生成回路＞
タイミング信号生成回路１１０６は、素子基板１１０１に形成された結晶性シリコン膜を
備えるトランジスタを含み、第２の外部接続端子１１０５ｂに入力されたクロック信号と
、第３の外部接続端子１１０５ｃに入力されたスタートパルス信号から、走査線駆動回路
１１０２と、信号線駆動回路１１０３と、制御回路１１０７とに、タイミング信号を出力
する。

本実施の形態で例示する表示装置１１００は、移動度が高い結晶性シリコン膜をチャネル
形成領域に備え、高速に動作するトランジスタを含むタイミング信号生成回路１１０６を
備え、第２の外部接続端子１１０５ｂから供給されるクロック信号から、２以上のタイミ
ング信号を生成できる。これにより、タイミング信号に係る外部接続端子を設けることな
く、２以上のタイミング信号を用いて表示装置１１００を駆動できる。その結果、端子数
が削減され、且つ高画質な表示装置１１００を提供できる。

また、素子基板１１０１に形成された結晶性シリコン膜を備えるトランジスタを同一の工
程で形成することにより、画素領域１１１０、走査線駆動回路１１０２、信号線駆動回路
１１０３、シリアルパラレル変換回路１１０４、制御回路１１０７およびタイミング信号
生成回路１１０６に含まれるトランジスタを一体形成できる。これにより、工程数が削減
され、高画質な表示装置１１００の作製が容易になる。

また、タイミング信号生成回路１１０６が、第２の外部接続端子１１０５ｂに近接する位
置に、制御回路１１０７に隣接して、画素領域１１１０から離れて、設けられている。

本実施の形態で例示する表示装置１１００は、タイミング信号生成回路１１０６が、クロ
ック信号を供給する第２の外部接続端子１１０５ｂに近接し、制御回路１１０７に隣接し
て、画素領域１１１０から離れて、設けられている。これにより、タイミング信号生成回
路１１０６と第２の外部接続端子１１０５ｂを接続する配線を他の配置より短くでき、遅
延を生じがたくできる。その結果、端子数が削減され、且つ高画質な表示装置を提供でき
る。

＜発光素子＞
本実施の形態で例示する表示装置１１００が備える副画素には、発光素子１４１８が設け
られている。本実施の形態で例示する表示装置１１００に適用可能な発光素子１４１８は
、第１の電極１４１３と第２の電極１４１７と、その間に発光性の有機化合物を含む層１
４１６を備える。第１の電極１４１３と第２の電極１４１７は、一方が陽極で他方が陰極
である。発光素子１４１８の閾値電圧より高い電圧を第１の電極１４１３と第２の電極１
４１７の間に印加すると、陽極から正孔が、陰極から電子が、発光性の有機化合物を含む
層１４１６に注入される。注入された正孔と電子は再結合し、発光性の有機化合物が発光
する。

正孔と電子が再結合する領域を一つ含む層または積層体を発光ユニットとすると、発光性
の有機化合物を含む層は、発光ユニットを一つ以上含んでいればよく、二以上の発光ユニ
ットを重ねて設けてもよい。例えば、２つの発光ユニットの一方を、他方の発光ユニット
が発する光の色と補色の関係にある色を呈するものとすることで、白色を呈する光を発す
る発光素子とすることができる。

＜共通接続部＞
上記本発明の一態様の表示装置１１００は、画素領域１１１０に複数の画素を有し、それ
ぞれの画素には第１の電極１４１３と、第２の電極１４１７と、その間に発光性の有機化
合物を含む層１４１６を含む発光素子１４１８が設けられている。

第１の電極１４１３は素子基板１１０１上に設けられており、トランジスタ１４１２を介
して電力が供給される。なお、画素領域に設けられた複数の画素は、いずれも同様の構成
を備える。

一方、第２の電極１４１７は、画素領域１１１０の外側まで延在して設けられ、共通接続
部１１０９ａおよび共通接続部１１０９ｂを介して電力が供給される。ここで、共通接続
部１１０９ａおよび共通接続部１１０９ｂを、画素領域を囲むように設ける構成とする。
これにより、第２の電極のシート抵抗に由来する電圧降下を画素領域全体で低減し、表示
ムラを低減できる。その結果、端子数が削減され、且つ高画質な自発光性の表示装置を提
供できる。なお、共通接続部１１０９ａと共通接続部１１０９ｂは、それぞれに重なる、
図示されていない導電層を介して互いに電気的に接続している。

特に、画素領域のシリアルパラレル変換回路が設けられる側に、シリアルパラレル変換回
路よりも広い幅の共通接続部１１０９ａを設ける構成とすると、共通接続部１１０９ａと
、第２の電極１４１７が広い面積で接するため、接続が確実なものとなる。また、共通接
続部１１０９ａの配線の幅を広くすることにより、配線抵抗を低減できる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。

（実施の形態４）
本実施の形態では、本発明の一態様の表示装置を適用した電子機器の一例について、図６
を用いて説明する。

表示装置を適用した電子機器として、例えばテレビジョン装置（テレビ、またはテレビジ
ョン受信機ともいう）、コンピュータ用などのモニター、デジタルカメラ、デジタルビデ
オカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、
携帯用ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙
げられる。

図６（Ａ）は、携帯情報端末の一例を示している。携帯情報端末７２１０は、本体７２１
１と表示装置７２１２がケーブル７２１３で接続されている。ケーブル７２１３は、本体
７２１１から表示装置７２１２に画像データを含むシリアルデータを伝送するだけでなく
、表示装置７２１２に行った操作を、本体７２１１に伝送する。また、落下による表示装
置の破損を防止する機能も兼ねる。

図６（Ｂ）は、デジタルカメラの一例を示している。デジタルカメラ７３１０は、本体７
３１１と表示装置７３１２がケーブル７３１３で接続されている。ケーブル７３１３は、
本体７３１１から表示装置７３１２に画像データを含むシリアルデータを伝送するだけで
なく、表示装置７３１２に行った操作を、本体７３１１に伝送する。

図６（Ｃ）は、ヘッドマウントディスプレイの一例を示している。ヘッドマウントディス
プレイ７４１０は、本体７４１１と表示装置７４１２がケーブル７４１３で接続されてい
る。ケーブル７４１３は、本体７４１１から筐体に納められた表示装置７４１２に画像デ
ータを含むシリアルデータを伝送する。また、筐体に設けたカメラで使用者の眼球やまぶ
たの動きを捉えて、その情報を本体７４１１に伝達することもできる。本体７４１１は眼
球やまぶたの動きの情報からその視点の座標を算出し、使用者は視点をポインティングデ
バイスに用いることができる。

本発明の一態様の表示装置は、端子数が削減されている。これにより、外部装置との接続
ケーブルに設ける配線の数を低減できるだけでなく、ケーブルがしなやかに屈曲し、軽量
なものとなる。その結果、本体をポケットや鞄に収納したまま、重量の軽い表示部のみを
例えば手に持って、表示を確認することができる。また、表示部を用いて本体を操作する
ことが可能になる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。

１０ ユニット
１１ サンプリングスイッチ
１２ アンプ
２０ シリアルパラレル変換回路
２０ａ 第１の入力部
２０ｂ 第２の入力部
２０ｃ 出力部
４００ シリアルパラレル変換回路
４００ａ 第１の入力部
４００ｂ 第２の入力部
４００ｃ 出力部
４０１ トランジスタ
４０２ トランジスタ
４０３ トランジスタ
４０４ 保持容量
４１０ ユニット
４１１ サンプリングスイッチ
４１２ アンプ
４８０ 制御回路
１１００ 表示装置
１１０１ 素子基板
１１０２ 走査線駆動回路
１１０３ 信号線駆動回路
１１０４ シリアルパラレル変換回路
１１０４ａ 配線
１１０５ 外部接続端子群
１１０５ａ 第１の外部接続端子
１１０５ｂ 第２の外部接続端子
１１０５ｃ 第３の外部接続端子
１１０５ｄ 第４の外部接続端子
１１０５ｅ 第５の外部接続端子
１１０５ｆ 第６の外部接続端子
１１０６ タイミング信号生成回路
１１０７ 制御回路
１１０９ａ 共通接続部
１１０９ｂ 共通接続部
１１１０ 画素領域
１４０４ 対向基板
１４０５ シール材
１４０７ 空間
１４０９ 外部接続線
１４１１ トランジスタ
１４１２ トランジスタ
１４１３ 第１の電極
１４１４ 隔壁
１４１６ 発光性の有機化合物を含む層
１４１７ 第２の電極
１４１８ 発光素子
１４２３ トランジスタ
１４２４ トランジスタ
１４３４ カラーフィルタ
７２１０ 携帯情報端末
７２１１ 本体
７２１２ 表示装置
７２１３ ケーブル
７３１０ デジタルカメラ
７３１１ 本体
７３１２ 表示装置
７３１３ ケーブル
７４１０ ヘッドマウントディスプレイ
７４１１ 本体
７４１２ 表示装置
７４１３ ケーブル

Claims (2)

1. シリアル信号が入力される第１の入力部と、
   第１の制御信号と第２の制御信号とが入力される第２の入力部と、
   複数のユニットと、
   出力部と、を有し、
   前記ユニットは、サンプリングスイッチと、アンプと、を有し、
   前記サンプリングスイッチは、前記シリアル信号と前記第１の制御信号と前記第２の制御信号が入力され、前記シリアル信号の一部を出力し、
   前記アンプは、前記サンプリングスイッチの出力信号が入力され、入力された信号を増幅して前記出力部に出力し、
   前記出力部は、前記シリアル信号から変換されたパラレル信号を出力する複数の端子を有し、
   前記サンプリングスイッチは、
   第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量素子と、を有し、
   前記第１のトランジスタのゲート電極は、前記第１の制御信号が入力される第１の制御信号線に電気的に接続され、
   前記第１のトランジスタのソース電極又はドレイン電極の一方は、高電源電位線に電気的に接続され、
   前記第１のトランジスタのソース電極又はドレイン電極の他方は、前記第２のトランジスタのソース電極又はドレイン電極の一方と、前記第３のトランジスタのゲート電極とに電気的に接続され、
   前記第２のトランジスタのゲート電極は、前記第２の制御信号が入力される第２の制御信号線に電気的に接続され、
   前記第２のトランジスタのソース電極又はドレイン電極の他方は、接地電位線に電気的に接続され、
   前記第３のトランジスタのソース電極又はドレイン電極の一方は、前記第１の入力部に電気的に接続され、
   前記第３のトランジスタのソース電極又はドレイン電極の他方は、前記容量素子の一方の電極と、前記アンプとに電気的に接続され、
   前記容量素子の他方の電極は、接地電位線に電気的に接続され、
   前記第１のトランジスタ、前記第２のトランジスタおよび前記第３のトランジスタは、いずれもｎ型のトランジスタであり、結晶性シリコン膜を有し、
   前記第３のトランジスタのゲート電極の電位は、ハイインピーダンス状態になる期間を有し、
   前記ハイインピーダンス状態の期間では、前記シリアル信号の変化に応じて、前記第３のトランジスタのゲート電極の電位が変化するシリアルパラレル変換回路。
2. 請求項１に記載のシリアルパラレル変換回路を有する表示装置であって、
   前記シリアルパラレル変換回路と、
   前記シリアル信号が入力される外部接続端子と、
   前記第１の制御信号と前記第２の制御信号とを出力する制御回路と、
   前記パラレル信号が供給される信号線駆動回路と、
   走査線駆動回路と、
   前記信号線駆動回路と前記走査線駆動回路とに電気的に接続される画素と、を同一基板上に有し、
   前記外部接続端子と前記シリアルパラレル変換回路の間のＲＣ負荷をＲＣとしたとき、ＲＣが下記数式（１）を満たす表示装置。
   
   （ただし、数式（１）中、Ｈは走査線１行に含まれる画素数（水平画素数ともいう）、Ｖは走査線の行数（垂直画素数ともいう）、ｆｐｓはフレームレート、ｎは階調数をそれぞれ表す。）