JP6666047B2 - 撮像素子及び撮像装置 - Google Patents
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Description
2 領域
101 画素部
102 垂直選択回路
103 列回路
104 列メモリ
105 水平選択回路
106 出力信号線
107 出力回路
Claims (5)
- 互いに積層された第1乃至第3の半導体基板と、
前記第1の半導体基板の領域に形成され、複数の画素が行列状に配列された画素部と、
前記第2の半導体基板の領域と前記第3の半導体基板の領域に分割して形成され、少なくともAD変換器と、前記画素部から出力された信号に対し、前記AD変換器によるAD変換を行う前に所定の処理を施すアナログ信号処理部とを各々が備えた複数の信号処理回路と、
前記第1の半導体基板の領域と前記第2の半導体基板の領域に分割して形成され、前記画素部から前記複数の信号処理回路に信号を出力するように前記画素部を駆動するための複数の駆動回路と、
前記第3の半導体基板の領域に形成され、前記複数の信号処理回路で生成されたデジタル信号を記憶するための複数のメモリと、
前記第3の半導体基板の領域に形成され、前記複数のメモリに記憶されているデジタル信号を選択するための水平選択回路と、
前記第3の半導体基板の領域に形成され、前記水平選択回路により選択されたデジタル信号を前記複数のメモリから撮像素子の外部に出力するための出力回路と、
を有することを特徴とする撮像素子。 - 前記アナログ信号処理部は、前記画素部から出力された信号に対する相関二重サンプリング処理を施すCDS回路および前記信号を所定の増幅率で増幅するゲインアンプの少なくともいずれかを含むことを特徴とする請求項1に記載の撮像素子。
- 前記信号処理回路は、前記画素部の画素列に対応して複数設けられていることを特徴とする請求項1又は2に記載の撮像素子。
- 前記複数のメモリは、前記画素部の画素列に対応して設けられていることを特徴とする請求項1乃至3のいずれか1項に記載の撮像素子。
- 請求項1乃至4の何れか1項に記載の撮像素子と、
前記撮像素子の出力信号に基づく撮影画像を表示する表示部と、
装置全体を制御する制御回路と、
を備えることを特徴とする撮像装置。
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